KR20230011747A - 비휘발성 메모리 장치 - Google Patents

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Abstract

비휘발성 메모리 장치는 메모리 셀 영역 및 메모리 셀 영역에 대해 수직 방향으로 하부에 위치하는 주변 회로 영역을 포함한다. 메모리 셀 영역은 상부 기판, 상부 기판 상에서 수직 방향으로 연장되는 채널 구조물들, 및 채널 구조물들의 상부에서 제1 수평 방향으로 연장된 제1 메탈 라인을 포함하고, 주변 회로 영역은 제2 수평 방향으로 연장된 제1 하부 메탈 라인 및 제1 하부 메탈 라인 상의 제1 비아 및 제2 비아를 포함하며, 제2 비아의 상면은 상부 기판에 접한다. 메모리 셀 영역은 상부 기판 및 제1 비아를 관통하도록 수직 방향으로 연장되고 제1 메탈 라인과 제1 하부 메탈 라인을 전기적으로 연결하는 제1 관통 전극을 더 포함하고, 제1 메탈 라인은 제1 관통 전극, 제1 하부 메탈 라인 및 제2 비아를 통해 상부 기판에 전기적으로 연결된다.

Description

비휘발성 메모리 장치{Non-volatile Memory Device}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, COP(Cell Over Peri) 구조를 갖는 3차원 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 메모리 셀 어레이와 주변 회로가 수직 방향으로 배치되는 3차원 비휘발성 메모리 장치가 개발되었다. 3차원 비휘발성 메모리 장치가 평판(plate) 공통 소스 라인을 포함하는 경우, 평판 공통 소스 라인에 전압을 인가하기 위한 다양한 배선 방법들이 연구되고 있다.
본 개시의 기술적 사상은 평판 공통 소스 라인에 대해 라우팅 난이도를 감소시키고, 셀 영역에 배치된 메모리 블록들의 이용 효율을 향상시킬 수 있는 비휘발성 메모리 장치를 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 상부 기판, 상기 상부 기판 상에서 수직 방향으로 연장되는 채널 구조물들, 및 상기 채널 구조물들의 상부에서 제1 수평 방향으로 연장된 제1 메탈 라인을 포함하는 메모리 셀 영역; 및 상기 메모리 셀 영역에 대해 상기 수직 방향으로 하부에 위치하고, 제2 수평 방향으로 연장된 제1 하부 메탈 라인 및 상기 제1 하부 메탈 라인 상의 제1 비아 및 제2 비아를 포함하며, 상기 제2 비아의 상면은 상기 상부 기판에 접하는, 주변 회로 영역을 포함하고, 상기 메모리 셀 영역은, 상기 상부 기판 및 상기 제1 비아를 관통하도록 상기 수직 방향으로 연장되고 상기 제1 메탈 라인과 상기 제1 하부 메탈 라인을 전기적으로 연결하는 제1 관통 전극을 더 포함하고, 상기 제1 메탈 라인은, 상기 제1 관통 전극, 상기 제1 하부 메탈 라인 및 상기 제2 비아를 통해 상기 상부 기판에 전기적으로 연결된다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 평판 공통 소스 라인, 상기 평판 공통 소스 라인 상에 수직 방향으로 연장된 채널 구조물들, 상기 채널 구조물들의 상부에서 제1 수평 방향으로 연장된 공통 소스 라인 탭핑 배선, 상기 평판 공통 소스 라인을 관통하여 상기 수직 방향으로 연장된 제1 관통 전극을 포함하는 제1 반도체 층; 및 상기 제1 반도체 층에 대해 상기 수직 방향으로 하부에 배치된 제2 반도체 층을 포함하고, 상기 제2 반도체 층은, 하부 기판; 상기 하부 기판 상의 회로 소자들; 상기 회로 소자들에 연결된 복수의 하부 메탈 층들; 및 상기 복수의 하부 메탈 층들 중 상기 제1 반도체 층에 인접하고 제2 수평 방향으로 연장된 제1 하부 메탈 층 상의 복수의 비아들을 포함하고, 상기 제1 관통 전극은 상기 공통 소스 라인 탭핑 배선과 상기 제1 하부 메탈 층을 전기적으로 연결시키고, 상기 공통 소스 라인 탭핑 배선은, 상기 제1 관통 전극, 상기 제1 하부 메탈 층 및 상기 복수의 비아들을 통해 상기 평판 공통 소스 라인에 전기적으로 연결된다.
또한, 본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는, 제1 메모리 블록, 제2 메모리 블록, 상기 제1 메모리 블록에 인접한 제1 관통 전극 영역, 상기 제1 관통 전극 영역에 인접한 비트 라인 관통 전극 영역, 및 상기 비트 라인 관통 전극 영역과 상기 제2 메모리 블록 사이의 제2 관통 전극 영역을 포함하는 제1 반도체 층; 및 상기 제1 반도체 층에 대해 수직 방향으로 하부에 배치되고, 제1 수평 방향으로 서로 이격된 제1 하부 메탈 라인 및 제2 하부 메탈 라인을 포함하는 제2 반도체 층을 포함하고, 상기 제1 관통 전극 영역은, 상기 제1 및 제2 메모리 블록들의 상부에서 상기 제1 수평 방향으로 연장된 제1 메탈 라인과 상기 제1 하부 메탈 라인을 연결하는 제1 관통 전극을 포함하며, 상기 제2 관통 전극 영역은, 상기 제1 메탈 라인과 상기 제2 하부 메탈 라인을 연결하는 제2 관통 전극을 포함한다.
본 개시의 기술적 사상에 따르면, 공통 소스 라인 탭핑 배선은 관통 전극 및 하부 메탈 라인 상의 비아들을 통해 상부 기판에 연결될 수 있고, 이에 따라, 공통 소스 라인 탭핑 배선에 인가되는 전압은 상부 기판의 평판 공통 소스 라인에 제공될 수 있다. 따라서, 평판 공통 소스 라인에 대해 라우팅 난이도를 감소시킬 수 있다.
또한, 본 개시의 기술적 사상에 따르면, 공통 소스 라인 탭핑 배선에 연결되는 관통 전극은 비트 라인 관통 전극 영역과 워드 라인 컷 구조물 사이에 배치될 수 있고, 이에 따라, 비트 라인 관통 전극 영역에 인접한 메모리 블록들을 더미 블록이 아닌 실제 데이터를 저장하는 메모리 블록으로 이용할 수 있다. 따라서, 셀 영역에 배치된 메모리 블록들의 이용 효율을 향상시킬 수 있다.
나아가, 본 개시의 기술적 사상에 따르면, 공통 소스 라인 탭핑 배선에 연결되는 관통 전극은 하부 반도체 층의 제어 로직 회로 영역에 대응하는 상부 반도체 층에 배치될 수 있고, 이에 따라, 평판 공통 소스 라인에서 노이즈를 균등화할 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 회로도이다.
도 3a는 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 사시도이다.
도 3b는 본 개시의 일 실시예에 따른 메모리 블록을 나타내는 사시도이다.
도 4는 본 개시의 일 실시예에 따라, COP 구조를 갖는 메모리 장치를 개략적으로 나타낸다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 평면도이다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치의 제1 반도체 층 및 제2 반도체 층을 나타낸다.
도 7은 본 개시의 일 실시예에 따라, 도 6에서 "EX1"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 평면도이다.
도 8은 본 개시의 일 실시예에 따라, 도 6에서 "EX1"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 사시도이다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치의 일부 영역의 개략적인 평면도이다.
도 10은 본 개시의 일 실시예에 따라, 도 9의 메모리 장치의 일부 영역을 나타내는 평면도이다.
도 11은 본 개시의 일 실시예에 따른 도 10의 X1-X1' 선 단면도이다.
도 12는 본 개시의 일 실시예에 따른 도 10의 Y1-Y1' 선 단면도이다.
도 13은 본 개시의 일 실시예에 따른 도 10의 Y2-Y2' 선 단면도이다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치의 제1 반도체 층 및 제2 반도체 층을 나타낸다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치의 일부 영역의 개략적인 평면도이다.
도 16은 본 개시의 일 실시예에 따라, 도 15의 메모리 장치의 일부 영역을 나타내는 평면도이다.
도 17은 본 개시의 일 실시예에 따른 도 16의 X2-X2' 선 단면도이다.
도 18은 본 개시의 일 실시예에 따른 도 16의 Y3-Y3' 선 단면도이다.
도 19는 본 개시의 일 실시예에 따른 도 16의 Y4-Y4' 선 단면도이다.
도 20a은 본 개시의 일 실시예에 따른, 도 19에서 "EX3"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 단면도이다.
도 20b는 본 개시의 일 실시예에 따른, 도 19에서 "EX3"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 단면도이다.
도 21은 본 개시의 일 실시예에 따른 메모리 장치의 제1 반도체 층 및 제2 반도체 층을 나타낸다.
도 22는 본 개시의 일 실시예에 따른 메모리 장치의 일부 영역의 개략적인 평면도이다.
도 23은 본 개시의 일 실시예에 따라, 도 22의 메모리 장치의 일부 영역을 나타내는 평면도이다.
도 24는 본 개시의 일 실시예에 따른 도 23의 X3-X3' 선 단면도이다.
도 25는 본 개시의 일 실시예에 따른 도 23의 Y5-Y5' 선 단면도이다.
도 26은 본 개시의 일 실시예에 따른 도 23의 Y6-Y6' 선 단면도이다.
도 27은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다.
도 28은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있고, 주변 회로(200)는 페이지 버퍼(210), 로우 디코더(220), 제어 로직 회로(230), 데이터 입출력 회로(240), 및 공통 소스 라인 드라이버(250)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(200)는 전압 생성기 또는 온도 센서 등을 더 포함할 수 있다. 본 개시에서, 메모리 장치(10)는 "비휘발성 메모리 장치"를 지칭할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1 내지 BLKp)을 포함할 수 있고(p는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKp) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해 페이지 버퍼(210)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(220)에 연결될 수 있다. 예를 들어, 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(100)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 2 내지 도 3b를 참조하여 상술하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(100)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼(210)는 비트 라인들(BL)을 통해 메모리 셀 어레이(100)의 메모리 셀들과 연결될 수 있다. 페이지 버퍼(210)는 제어 로직 회로(230)로부터 제공되는 페이지 버퍼 제어 신호(PCTL)에 따라 동작할 수 있다. 페이지 버퍼(210)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(100)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(100)에 저장된 데이터(DATA)를 감지할 수 있다.
제어 로직 회로(230)는 외부로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 프로그램, 메모리 셀 어레이(100)로부터 데이터를 독출, 또는 메모리 셀 어레이(100)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 로우 어드레스(R_ADDR), 칼럼 어드레스(C_ADDR), 제어 신호(CTRL_BIAS), 및 페이지 버퍼 제어 신호(PCTL)를 출력할 수 있다. 이로써, 제어 로직 회로(230)는 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다. 예를 들어, 제어 로직 회로(230)는 메모리 컨트롤러로부터 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 수신할 수 있다.
로우 디코더(220)는 제어 로직 회로(230)로부터 수신한 로우 어드레스(R_ADDR)에 응답하여, 복수의 메모리 블록들(BLK1 내지 BLKp) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(220)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 읽기 동작 시, 로우 디코더(220)는 선택된 워드 라인으로 읽기 전압을 인가할 수 있다.
데이터 입출력 회로(240)는 외부와 데이터(DATA)를 송수신할 수 있고, 복수의 데이터 라인들(DLs)을 통해 페이지 버퍼(210)에 연결될 수 있다. 또한, 데이터 입출력 회로(240)는 제어 로직 회로(230)로부터 수신한 칼럼 어드레스(C_ADDR)에 응답하여 동작할 수 있다. 주변 회로(200)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
공통 소스 라인 드라이버(250)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 공통 소스 라인 드라이버(250)는 제어 로직 회로(230)로부터 수신한 제어 신호(CTRL_BIAS)를 기초로 공통 소스 라인(CSL)에 전압을 인가할 수 있다. 예를 들어, 공통 소스 라인 드라이버(250)는 전원 전압 또는 접지 전압을 공통 소스 라인(CSL)에 인가할 수 있다.
도 2는 본 개시의 일 실시예에 따른 메모리 블록(BLK)을 나타내는 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 도 1의 복수의 메모리 블록들(BLK1 내지 BLKp) 중 하나에 대응할 수 있다. 메모리 블록(BLK)은 낸드 스트링들(NS11 내지 NS33)을 포함하고, 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 각 낸드 스트링에 포함된 트랜지스터들(SST, GST) 및 메모리 셀들(MCs)은 기판 상에서 수직 방향을 따라 적층된 구조를 형성할 수 있다.
비트 라인들(BL1 내지 BL3)은 제1 방향 또는 제1 수평 방향을 따라 연장될 있고, 워드 라인들(WL1 내지 WL8)은 제2 방향 또는 제2 수평 방향을 따라 연장될 수 있다. 본 명세서에서, 제1 수평 방향은 제1 방향을 지시하고, 제2 수평 방향은 제2 방향을 지시하기로 한다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 위치하고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 위치하고, 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 위치할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 메모리 셀들(MCs)은 대응하는 워드 라인들(WL1 내지 WL8)에 각각 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
도 3a는 본 개시의 일 실시예에 따른 메모리 블록(BLKA)을 나타내는 사시도이다.
도 3a를 참조하면, 메모리 블록(BLKA)은 도 1의 복수의 메모리 블록들(BLK1 내지 BLKp) 중 하나에 대응할 수 있다. 메모리 블록(BLKA)은 기판(SUB)에 대해 수직 방향(VD)으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장된다. 일 실시예에서, 기판(SUB)은 폴리실리콘으로 구현될 수 있고, 기판(SUB) 상에 평판(plate) 공통 소스 라인(CSL)이 배치될 수 있다. 예를 들어, 평판 공통 소스 라인(CSL)은 제2 도전형(예를 들어, n 타입)의 불순물이 도핑된 불순물 도핑 영역에 대응할 수 있다. 기판(SUB) 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
기판(SUB) 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 이에 따라, 일부 실시예들에서, 필라(P)는 채널 구조물 또는 수직 채널 구조물이라고 지칭할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인 컨택들 또는 드레인들(DR)이 각각 제공된다. 예를 들어, 드레인들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 3b는 본 개시의 일 실시예에 따른 메모리 블록(BLKB)을 나타내는 사시도이다.
도 3b를 참조하면, 메모리 블록(BLKB)은 도 1의 복수의 메모리 블록들(BLK1 내지 BLKp) 중 하나에 대응할 수 있다. 또한, 메모리 블록(BLKB)은 도 3a의 메모리 블록(BLKA)의 변형 예에 대응하며, 도 3a를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 메모리 블록(BLKB)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 메모리 블록(BLKB)은 수직 방향(VD)으로 적층된 제1 메모리 스택(ST1) 및 제2 메모리 스택(ST2)을 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따라, COP 구조를 갖는 메모리 장치(10)를 개략적으로 나타낸다.
도 4를 참조하면, 메모리 장치(10)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있다.
일 실시예에서, 도 1의 메모리 셀 어레이(100)는 제1 반도체 층(L1)에 형성될 수 있고, 도 1의 주변 회로(200)는 제2 반도체 층(L2)에 형성될 수 있다. 이때, 제1 반도체 층(L1)은 "메모리 셀 어레이 영역"이라고 지칭할 수 있고, 제2 반도체 층(L2)은 "주변 회로 영역"이라고 지칭할 수 있다. 이에 따라, 메모리 장치(10)는 메모리 셀 어레이(100)가 주변 회로(200)의 상부에 배치된 구조, 즉 COP 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(10)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 하부 기판(예를 들어, 도 11의 L_SUB)을 포함할 수 있고, 하부 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들을 형성함으로써 제2 반도체 층(L2)에 주변 회로(200)를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로(200)가 형성된 후, 메모리 셀 어레이(100)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(100)의 워드 라인들(WL) 및 비트 라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로(200)를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 비트 라인들(BL)은 제1 수평 방향(HD1)으로 연장되고, 워드 라인들(WL)은 제2 수평 방향(HD2)으로 연장될 수 있다. 예를 들어, 도 3a의 메모리 블록(BLKa) 또는 도 3b의 메모리 블록(BLKb)는 제1 반도체 층(L1)에 형성될 수 있다.
도 5는 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 평면도이다.
도 5를 참조하면, 메모리 장치(10)는 제2 수평 방향(HD2)을 따라 제1 셀 영역(cell region)(CR1), 제2 셀 영역(CR2), 및 제1, 제2, 제3, 및 제4 워드 라인 계단 영역들(stair regions)(SR1, SR2, SR3, SR4)으로 구분될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 메모리 장치(10)에 포함된 셀 영역의 개수는 실시예에 따라 다양하게 변경될 수 있다. 일부 실시예들에서, 제2 및 제3 워드 라인 계단 영역들(SR2, SR3)은 제2 수평 방향(HD2)으로 이격될 수 있다. 또한, 메모리 장치(10)는 복수의 입출력 패드들이 배치되는 패드 영역(PAD)을 더 포함할 수 있다.
제1 셀 영역(CR1)에는 제1 수평 방향(HD1)으로 인접한 제1 및 제2 메모리 셀 어레이들(MCA1, MCA2)이 배치되고, 제2 셀 영역(CR2)에는 제1 수평 방향(HD1)으로 인접한 제3 및 제4 메모리 셀 어레이들(MCA3, MCA4)이 배치될 수 있다. 이때, 제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4)을 각각 "매트(MAT)"라고 지칭할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 셀 영역들(CR1, CR2) 각각에 배치되는 메모리 셀 어레이의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4) 각각은 제2 수평 방향(HD2)으로 연장되고 제1 수평 방향(HD1)으로 서로 이격된 복수의 비트 라인 관통 전극 영역들(BLTHV_R)을 포함할 수 있다. 예를 들어, 제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4) 각각은 세 개의 비트 라인 관통 전극 영역들(BLTHV_R)을 포함할 수 있으나, 본 발명은 이에 한정되지 않는다. 또한, 제1 내지 제4 메모리 셀 어레이들(MCA1 내지 MCA4) 각각에서 비트 라인 관통 전극 영역들(BLTHV_R)의 배치는 실시예에 따라 다양하게 변경될 수 있다.
도 6은 본 개시의 일 실시예에 따른 메모리 장치(10)의 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 나타낸다. 제1 및 제2 반도체 층들(L1, L2)은 도 5의 메모리 장치(10)의 일부 영역에 대응할 수 있다.
도 6을 참조하면, 제1 반도체 층(L1)은 제1 메모리 셀 어레이(MCA1) 및 제1 및 제2 워드 라인 계단 영역들(SR1, SR2)을 포함하고, 제1 및 제2 반도체 층들(L1, L2)은 도 4의 제1 및 제2 반도체 층들(L1, L2)에 각각 대응할 수 있다. 또한, 제1 반도체 층(L1)은 복수의 비트 라인 관통 전극 영역들(BLTHV_R)을 포함할 수 있고, 복수의 비트 라인 관통 전극 영역들(BLTHV_R)에는 복수의 비트 라인들에 각각 연결되는 복수의 비트 라인 관통 전극들이 배치될 수 있다. 또한, 제1 반도체 층(L1)은 각 비트 라인 관통 전극 영역(BLTHV_R)에 대해 제1 수평 방향(HD1)으로 양 옆에 배치된 제1 영역(CTHV_R1) 및 제2 영역(CTHV_R2)을 더 포함할 수 있다. 이때, 제1 및 제2 영역들(CTHV_R1, CTHV_R2)은 공통 소스 라인 탭핑 배선에 연결되는 공통 소스 라인 관통 전극들이 배치되는 "공통 소스 라인 관통 전극 영역들"에 대응할 수 있다.
제2 반도체 층(L2)은 제1 및 제2 워드 라인 계단 영역들(SR1, SR2)에 각각 대응하는 제1 및 제2 로우 디코더 영역들(XDEC1, XDEC2)을 포함할 수 있다. 예를 들어, 제1 및 제2 로우 디코더 영역들(XDEC1, XDEC2)에는 도 1의 로우 디코더(220)가 배치될 수 있다. 또한, 제2 반도체 층(L2)은 비트 라인 관통 전극 영역(BLTHV_R), 및 제1 및 제2 영역들(CTHV_R1, CTHV_R2)에 대응하는 페이지 버퍼 영역(PGBUF)을 더 포함할 수 있다. 예를 들어, 페이지 버퍼 영역(PGBUF)에는 도 1의 페이지 버퍼(210)가 배치될 수 있다. 또한, 제2 반도체 층(L2)에서 페이지 버퍼 영역(PGBUF)에 대해 제1 수평 방향(HD1)으로 인접한 영역에는 도 1의 제어 로직 회로(230)가 배치될 수 있다.
도 7은 본 개시의 일 실시예에 따라, 도 6에서 "EX1"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 평면도이다. 도 8은 본 개시의 일 실시예에 따라, 도 6에서 "EX1"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 사시도이다.
도 6 내지 도 8을 함께 참조하면, 메모리 장치(10)는 상부 기판(U_SUB) 상에서 제2 수평 방향(HD2)으로 각각 연장되는 메모리 블록들(BLKa, BLKb)을 포함할 수 있다. 또한, 메모리 장치(10)는 제2 수평 방향(HD2)으로 각각 연장되고 제1 수평 방향(HD1)으로 서로 이격된 복수의 워드 라인 컷 영역들 또는 복수의 워드 라인 컷 구조물들(WLC)을 포함할 수 있다. 예를 들어, 메모리 블록들(BLKa, BLKb) 각각은 인접하는 세 개의 워드 라인 컷 구조물들(WLC)에 의해 정의되는 영역에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예에서, 메모리 블록들(BLKa, BLKb) 각각은 인접하는 두 개의 워드 라인 컷 구조물들(WLC)에 의해 정의되는 영역에 배치될 수도 있다.
메모리 장치(10)는 제2 수평 방향(HD2)으로 연장되는 비트 라인 관통 전극 영역(BLTHV_R)을 더 포함할 수 있고, 비트 라인 관통 전극들이 제2 반도체 층(L2)까지 연장되도록 비트 라인 관통 전극 영역(BLTHV_R)에서 상부 기판(U_SUB)은 제거될 수 있다. 예를 들어, 비트 라인 관통 전극 영역(BLTHV_R)에는 절연막이 배치될 수 있다. 또한, 메모리 장치(10)는 비트 라인 관통 전극 영역(BLTHV_R)에 대해 제1 수평 방향(HD1)으로 양 옆에 배치되고 제2 수평 방향(HD2)으로 각각 연장된 제1 및 제2 영역들(CTHV_R1, CTHV_R2)을 더 포함할 수 있다. 이때, 제1 영역(CTHV_R1)은 메모리 블록(BLKa)과 비트 라인 관통 전극 영역(BLTHV_R) 사이에 배치되고, 제2 영역(CTHV_R2)은 비트 라인 관통 전극 영역(BLTHV_R)과 메모리 블록(BLKb) 사이에 배치될 수 있다.
메모리 장치(10)는 제1 및 제2 하부 메탈 라인들(LM2a, LM2b) 및 복수의 비아들(BVIA)을 더 포함할 수 있고, 제1 및 제2 하부 메탈 라인들(LM2a, LM2b) 및 복수의 비아들(BVIA)은 제2 반도체 층(L2)에 배치될 수 있다. 제1 및 제2 하부 메탈 라인들(LM2a, LM2b)은 각각 제1 및 제2 영역들(CTHV_R1, CTHV_R2)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 제2 수평 방향(HD2)으로 각각 연장될 수 있다. 복수의 비아들(BVIA)은 제1 및 제2 하부 메탈 라인들(LM2a, LMb) 상에서 제2 수평 방향(HD2)으로 이격되도록 배치될 수 있고, 복수의 비아들(BVIA)의 상면들은 상부 기판(U_SUB)에 접할 수 있다. 다시 말해, 복수의 비아들(BVIA) 각각의 상면 레벨은 상부 기판(U_SUB)의 하면 레벨과 동일할 수 있다. 그러나, 제1 및 제2 관통 전극들(THV1, THV2)과 연결되는 제1 및 제3 비아들(BVIA1, BVIA3)의 상면 레벨은 상부 기판(U_SUB)의 하면 레벨보다 낮을 수 있다. 실시예에 따라, 복수의 비아들(BVIA)은 "바이패스 비아들(bypass vias)"이라고 지칭할 수 있다. 실시예들에 따라, 제1 및 제2 하부 메탈 라인들(LM2a, LMb) 각각에 배치된 복수의 비아들(BVIA)의 개수는 다양하게 변경될 수 있고, 복수의 비아들(BVIA) 간의 간격은 다양하게 변경될 수 있다.
메모리 장치(10)는 공통 소스 라인 탭핑 배선(CSL tapping wire)(CTW), 제1 및 제2 관통 전극들(THV1, THV2), 및 메탈 컨택들(MC1)을 더 포함할 수 있고, 공통 소스 라인 탭핑 배선(CTW), 제1 및 제2 관통 전극들(THV1, THV2), 및 메탈 컨택들(MC1)은 제1 반도체 층(L1)에 배치될 수 있다. 공통 소스 라인 탭핑 배선(CTW)은 제1 수평 방향(HD1)으로 연장될 수 있고, 메탈 컨택들(MC1)을 통해 제1 및 제2 관통 전극들(THV1, THV2)에 연결될 수 있다.
제1 관통 전극(THV1)은 제1 영역(CTHV_R1)에 배치되고, 상부 기판(U_SUB) 및 제1 비아(BVIA1)를 관통하도록 수직 방향(VD)으로 연장되어, 제1 하부 메탈 라인(LM2a)에 연결될 수 있다. 본 실시예에 따르면, 공통 소스 라인 탭핑 배선(CTW)은 메탈 컨택(MC1), 제1 관통 전극(THV1), 제1 하부 메탈 라인(LM2a) 및 제1 및 제2 비아들(BVIA1, BVIA2)을 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 전기적으로 연결될 수 있다. 이에 따라, 공통 소스 라인 탭핑 배선(CTW)에 인가되는 전압이 상부 기판(U_SUB), 즉, 상부 기판(U_SUB)에 포함된 평판 공통 소스 라인에 제공될 수 있다.
제2 관통 전극(THV2)은 제2 영역(CTHV_R2)에 배치되고, 상부 기판(U_SUB) 및 제3 비아(BVIA3)를 관통하도록 수직 방향(VD)으로 연장되어, 제2 하부 메탈 라인(LM2b)에 연결될 수 있다. 도 8에서는 제3 및 제4 비아들(BVIA3, BVIA4)의 구조를 명확하게 도시하도록 상부 기판(U_SUB)을 도시하지 않았다. 도시되는 않았지만, 공통 소스 라인 탭핑 배선(CTW)은 메탈 컨택(MC1), 제2 관통 전극(THV2), 제2 하부 메탈 라인(LM2b) 및 제3 및 제4 비아들(BVIA3, BVIA4)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 전기적으로 연결될 수 있다. 이에 따라, 공통 소스 라인 탭핑 배선(CTW)에 인가되는 전압이 상부 기판(U_SUB), 즉, 상부 기판(U_SUB)에 포함된 평판 공통 소스에 제공될 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 장치(10a)의 일부 영역의 개략적인 평면도이다. 메모리 장치(10a)는 도 6의 메모리 장치(10)의 일 구현예에 대응하고, 도 6 내지 도 8을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 9를 참조하면, 메모리 장치(10a)는 상부 기판(U_SUB) 및 상부 기판(U_SUB) 상의 게이트 전극들(GE)을 포함하는 게이트 스택(GS)을 포함할 수 있다. 게이트 전극들(GE)은 상부 기판(U_SUB)의 상부에 수직 방향(VD)으로 적층될 수 있고, 절연막들(도 11의 IL)을 통해 전기적으로 절연될 수 있다. 게이트 전극들(GE)은 제2 수평 방향(HD2)으로 연장될 수 있고, 제1 및 제2 워드 라인 계단 영역들(SR1, SR2)에서 게이트 전극들(GE)의 일단들은 계단 형상으로 구현될 수 있다. 게이트 전극들(GE)은 상부 기판(U_SUB)로부터의 거리가 멀어질수록 면적이 점차 감소될 수 있다. 수직 방향(VD)으로 서로 오버랩되어 있는 복수의 게이트 전극들(GE) 각각의 중앙부는 제1 셀 영역(CR1)을 구성하고, 복수의 게이트 전극들(GE) 각각의 에지부는 제1 및 제2 워드 라인 계단 영역들(SR1, SR2)을 구성할 수 있다. 예를 들어, 게이트 전극들(GE)은 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL1 내지 WL8), 및 스트링 선택 라인(SSL)을 포함할 수 있다.
상부 기판(U_SUB) 상에는 제1 셀 영역(CR1) 및 제1 및 제2 워드 라인 계단 영역들(SR1, SR2)에서 제2 수평 방향(HD2)으로 연장되는 복수의 워드 라인 컷 구조물들(WLC)이 배치될 수 있다. 복수의 워드 라인 컷 구조물들(WLC)은 제1 수평 방향(HD1)으로 서로 이격된 상태로 배치될 수 있다. 도시되지는 않았으나, 인접한 두 개의 워드 라인 컷 구조물들(WLC) 사이에는 적어도 하나의 스트링 선택 라인 컷 구조물이 배치될 수 있다. 일 실시예에서, 인접한 두 개의 워드 라인 컷 구조물들(WLC) 사이에는 두 개의 스트링 선택 라인 컷 구조물들이 배치될 수 있고, 이에 따라, 인접한 두 개의 워드 라인 컷 구조물들(WLC) 사이에는 세 개의 스트링 선택 라인들이 배치될 수 있다. 예를 들어, 제1 메모리 블록(BLKa)은 인접한 세 개의 워드 라인 컷 구조물들(WLC)에 의해 정의되는 영역에 배치될 수 있고, 여섯 개의 스트링 선택 라인들을 포함할 수 있다.
메모리 블록들(BLKa, BLKb) 각각은 복수의 채널 구조물들(CH)을 포함할 수 있다. 복수의 채널 구조물들(CH)은 수직 방향(VD)으로 연장될 수 있고, 게이트 전극들(GE) 및 절연막들(IL)을 관통할 수 있다. 비트 라인 관통 전극 영역(BLTHV_R)에는 복수의 비트 라인 관통 전극들(BLTHV)이 배치될 수 있다. 편의상 도 9에서는 복수의 비트 라인 관통 전극들(BLTHV)이 일렬로 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않고, 복수의 비트 라인 관통 전극들(BLTHV)의 개수 및 배치는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 복수의 비트 라인 관통 전극들(BLTHV)은 지그재그로 배치될 수 있다. 제1 및 제2 영역들(CTHV_R1, CTHV_R2)의 하부에는 복수의 비아들(BVIA) 및 관통 전극들(CTHV)이 배치될 수 있고, 이에 대해 도 10 내지 도 13을 참조하여 후술하기로 한다.
도 10은 본 개시의 일 실시예에 따라, 도 9의 메모리 장치(10a)의 일부 영역을 나타내는 평면도이다. 도 11은 본 개시의 일 실시예에 따른 도 10의 X1-X1' 선 단면도이다. 도 12는 본 개시의 일 실시예에 따른 도 10의 Y1-Y1' 선 단면도이다. 도 13은 본 개시의 일 실시예에 따른 도 10의 Y2-Y2' 선 단면도이다.
도 10 내지 도 13을 함께 참조하면, 메모리 장치(10a)는 수직 방향(VD)으로 오버랩되는 제1 및 제2 반도체 층들(L1, L2)을 포함할 수 있다. 제1 반도체 층(L1)은 상부 기판(U_SUB), 게이트 전극들(GE), 절연막들(IL), 제1 및 제2 관통 전극들(THV1, THV2), 비트 라인들(BLa 내지 BLd)을 포함하는 비트 라인(BL), 공통 소스 라인 탭핑 배선(CTW) 및 상부 절연층(U_IL)을 포함할 수 있다. 본 실시예에서, 비트 라인들(BL) 및 공통 소스 라인 탭핑 배선(CTW)은 동일 레벨에 배치될 수 있고, 예를 들어, 제1 메탈 층(ML1)으로 구현될 수 있다. 도시되지는 않았으나, 제1 메탈 층(ML1)의 상부에는 복수의 메탈 층들이 더 배치될 수 있고, 서로 다른 레벨에 배치된 메탈 층들은 메탈 컨택을 통해 연결될 수 있다.
제2 반도체 층(L2)은 하부 기판(L_SUB), 회로 소자들(TR), 하부 메탈 층들(LM0, LM1, LM2), 하부 메탈 컨택들(LMC0, LMC1, LMC2), 복수의 비아들(BVIA), 및 하부 절연층(L_IL)을 포함할 수 있다. 예를 들어, 회로 소자들(TR)은 주변 회로(도 1의 200)에 포함되는 트랜지스터들에 대응할 수 있다. 예를 들어, 하부 메탈 층들(LM0, LM2)은 제1 수평 방향(HD1)으로 연장되고, 하부 메탈 층(LM1)은 제2 수평 방향(HD2)으로 연장될 수 있으나, 본 발명은 이에 한정되지 않는다.
복수의 비아들(BVIA)은 하부 메탈 층(LM2) 상에서 제2 수평 방향(HD2)으로 이격되도록 배치될 수 있고, 복수의 비아들(BVIA)의 상면들은 상부 기판(U_SUB)의 하면에 접할 수 있다. 다시 말해, 복수의 비아들(BVIA)은 상부 기판(U_SUB)과 하부 메탈 층(LM2) 사이에 배치될 수 있다. 그러나, 제1 및 제2 관통 전극들(THV1, THV2)을 형성하기 위한 에칭(etching) 공정에 의해, 제1 및 제3 비아들(BVIA1, BVIA3) 각각의 상면 레벨이 다른 비아들(BVIA) 각각의 상면 레벨보다 낮을 수 있다. 복수의 비아들(BVIA)은 도전성 물질로 구성될 수 있고, 이에 따라, "도전성 랜딩 비아들" 또는 "바이패스 비아들"이라고 지칭할 수 있다. 예를 들어, 복수의 비아들(BVIA)은 도핑된 반도체 물질 또는 도핑되지 않은 반도체 물질로 이루어질 수 있다. 예를 들어, 복수의 비아들(BVIA)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상부 기판(U_SUB)은 폴리실리콘으로 구현될 수 있고, 공통 소스 라인(CSL)의 기능을 수행할 수 있다. 이에 따라, 상부 기판(U_SUB)은 상부 기판(U_SUB) 상의 메모리 셀들에 전류를 공급하는 소스 영역으로서 기능할 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL)은 상부 기판(U_SUB)에 불순물들을 도핑함으로써 형성될 수 있고, 판형으로 형성될 수도 있다. 이에 따라, 상부 기판(U_SUB)은 판형 공통 소스 라인(plate CSL)을 포함하는 것으로 정의할 수 있다.
제1 및 제2 관통 전극들(THV1, THV2)은 수직 방향(VD)으로 연장될 수 있고, 게이트 전극들(GE) 및 절연막들(IL)을 관통할 수 있다. 또한, 제1 및 제2 관통 전극들(THV1, THV2)은 수직 방향(VD)으로 연장하여 상부 기판(U_SUB)을 관통할 수 있다. 나아가, 제1 및 제2 관통 전극들(THV1, THV2)은 수직 방향(VD)으로 더 연장하여 제1 및 제3 비아들(BVIA1, BVIA3)을 각각 관통할 수 있다. 예를 들어, 제1 및 제2 관통 전극들(THV1, THV2)은 환형으로 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 및 제2 관통 전극들(THV1, THV2)은 타원 기둥 또는 사각 기둥의 형태로 형성될 수도 있다. 제1 및 제2 관통 전극들(THV1, THV2)의 상부에는 공통 소스 라인 탭핑 배선(CTW)이 제공될 수 있고, 공통 소스 라인 탭핑 배선(CTW)은 메탈 컨택(MC1)을 통해 제1 및 제2 관통 전극들(THV1, THV2)과 연결될 수 있다.
제1 및 제2 관통 전극들(THV1, THV2)의 둘레에는 절연 링(IL1)이 배치될 수 있고, 이에 따라, 제1 및 제2 관통 전극들(THV1, THV2)은 게이트 전극들(GE)과 전기적으로 절연될 수 있다. 예를 들어, 절연 링(IL1)은 실리콘 질화물로 이루어질 수 있으나, 본 발명은 이에 한정되지 않는다.
일 실시예에서, 하부 메탈 층(LM2)은 제2 수평 방향(HD2)으로 연장되고 제1 수평 방향(HD1)으로 이격된 제1 하부 메탈 라인(LM2a) 및 제2 하부 메탈 라인(LM2b)을 포함할 수 있다. 이때, 제1 하부 메탈 라인(LM2a)은 제1 영역(CTHV_R1)에 대해 수직 방향(VD)으로 하부에 배치되고, 제2 하부 메탈 라인(LM2b)은 제2 영역(CTHV_R2)에 대해 수직 방향(VD)으로 하부에 배치될 수 있다.
제1 영역(CTHV_R1)에 배치된 제1 관통 전극(THV1)은 제1 비아(BVIA1)를 관통하여 제1 하부 메탈 라인(LM2a)에 연결되고, 제1 하부 메탈 라인(LM2a) 상의 제2 비아(BVIA2)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 연결될 수 있다. 이에 따라, 공통 소스 라인 탭핑 배선(CTW)는 메탈 컨택(MC1), 제1 관통 전극(THV1), 제1 하부 메탈 라인(LM2a), 및 제2 비아(BVIA2)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 전기적으로 연결될 수 있다. 이때, 제1 관통 전극(THV1), 제1 하부 메탈 라인(LM2a), 및 제2 비아(BVIA2)은 전압 패쓰(VP)를 구성할 수 있고, 공통 소스 라인 탭핑 배선(CTW)에 인가되는 전압은 전압 패쓰(VP)를 통해 상부 기판(U_SUB)의 평판 공통 소스 라인에 전달될 수 있다. 이와 같이, 평판 공통 소스 라인은 제1 하부 메탈 라인(LM2a) 및 제1 하부 메탈 라인(LM2a) 상의 제2 비아(BVIA2)를 포함하는 복수의 비아들(BVIA)을 통해 재배선될 수 있다.
제2 영역(CTHV_R2)에 배치된 제2 관통 전극(THV2)은 제3 비아(BVIA3)를 관통하여 제2 하부 메탈 라인(LM2b)에 연결되고, 제2 하부 메탈 라인(LM2b) 상의 제4 비아(BVIA4)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 연결될 수 있다. 이에 따라, 공통 소스 라인 탭핑 배선(CTW)는 메탈 컨택(MC1), 제2 관통 전극(THV2), 제2 하부 메탈 라인(LM2b), 및 제4 비아(BVIA4)를 포함하는 복수의 비아들(BVIA)을 통해 통해 상부 기판(U_SUB)에 전기적으로 연결될 수 있다. 이때, 제2 관통 전극(THV2), 제2 하부 메탈 라인(LM2b), 및 제4 비아(BVIA4)은 전압 패쓰(VP)를 구성할 수 있고, 공통 소스 라인 탭핑 배선(CTW)에 인가되는 전압은 전압 패쓰(VP)를 통해 상부 기판(U_SUB)의 평판 공통 소스 라인에 전달될 수 있다. 이와 같이, 평판 공통 소스 라인은 제2 하부 메탈 라인(LM2b) 및 제2 하부 메탈 라인(LM2b) 상의 제4 비아(BVIA4)를 포함하는 복수의 비아들(BVIA)을 통해 재배선될 수 있다.
비트 라인 관통 전극 영역(BLTHV_R)에 복수의 비트 라인 관통 전극들(BLTHV)이 배치될 수 있다. 복수의 비트 라인 관통 전극들(BLTHV)은 수직 방향(VD)으로 연장하여 상부 절연층(U_IL), 절연막(IL) 및 상부 기판(U_SUB)을 관통하여 복수의 비아들(BVIA)에 각각 연결될 수 있다. 공통 소스 라인 탭핑 배선(CTW)의 하부에 배치된 비트 라인 관통 전극들(BLTHV)은 공통 소스 라인 탭핑 배선(CTW)에 연결되지 않을 수 있고, 비트 라인들(BLa 내지 BLd)의 하부에 배치된 비트 라인 관통 전극들(BLTHV)은 대응하는 비트 라인들(BLa 내지 BLd)에 각각 연결될 수 있다. 예를 들어, 비트 라인(BLa)은 메탈 컨택(MC1), 비트 라인 관통 전극(BLTHV), 비아(BVIA), 하부 메탈 층들(LM0 내지 LM2), 하부 메탈 컨택들(LMC0 내지 LMC2)을 통해 하부 기판(L_SUB) 상의 소스/드레인 영역(SD)에 연결될 수 있다.
도 14는 본 개시의 일 실시예에 따른 메모리 장치(10b)의 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 나타낸다. 메모리 장치(10b)는 도 6의 메모리 장치(10)의 일 변형예에 대응하고, 도 6 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 14를 참조하면, 제1 반도체 층(L1)은 제3 영역(CTHV_R3)을 더 포함할 수 있고, 이때, 제3 영역(CTHV_R3)은 제2 반도체 층(L2)의 페이지 버퍼 영역(PGBUF)에 대응하지 않을 수 있다. 예를 들어, 제2 반도체 층(L2)에서, 제3 영역(CTHV_R3)에 대응하는 영역에는 제어 로직 회로(예를 들어, 도 1의 230)이 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 반도체 층(L1)은 제1 및 제2 영역들(CTHV_R1, CTHV_R2) 대신 제3 영역(CTHV_R3)만을 포함할 수도 있다.
도 15는 본 개시의 일 실시예에 따른 메모리 장치(10b)의 일부 영역의 개략적인 평면도이다. 메모리 장치(10b)는 도 9의 메모리 장치(10a)의 일 변형예에 대응하고, 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 14 및 도 15를 함께 참조하면, 메모리 장치(10b)는 메모리 블록들(BLKc, BLKd)을 포함할 수 있고, 메모리 블록들(BLKc, BLKd) 각각은 복수의 채널 구조물들(CH)을 포함할 수 있다. 제3 영역(CTHV_R3)은 워드 라인 컷 구조물(WLC)에 인접하게 배치될 수 있다. 제3 영역(CTHV_R3)의 하부에는 복수의 비아들(BVIA) 및 관통 전극들(CTHV)이 배치될 수 있고, 이에 대해 도 16 내지 도 19를 참조하여 후술하기로 한다.
도 16은 본 개시의 일 실시예에 따라, 도 15의 메모리 장치(10b)의 일부 영역을 나타내는 평면도이다. 도 17은 본 개시의 일 실시예에 따른 도 16의 X2-X2' 선 단면도이다. 도 18은 본 개시의 일 실시예에 따른 도 16의 Y3-Y3' 선 단면도이다. 도 19는 본 개시의 일 실시예에 따른 도 16의 Y4-Y4' 선 단면도이다. 도 10 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
도 16 내지 도 18을 함께 참조하면, 메모리 장치(10b)는 수직 방향(VD)으로 오버랩되는 제1 및 제2 반도체 층들(L1, L2)을 포함할 수 있다. 제1 반도체 층(L1)은 상부 기판(U_SUB), 게이트 전극들(GE), 절연막들(IL), 복수의 채널 구조물들(CH), 제3 관통 전극(THV3), 비트 라인들(BLa 내지 BLd)을 포함하는 비트 라인들(BL), 공통 소스 라인 탭핑 배선(CTW) 및 상부 절연층(U_IL)을 포함할 수 있다.
복수의 채널 구조물들(CH)은 수직 방향(VD)으로 연장될 수 있고, 게이트 전극들(GE) 및 절연막들(IP)을 관통할 수 있다. 예를 들어, 복수의 채널 구조물들(CH)은 도 3a 또는 도 3b의 필라(P)에 대응할 수 있고, 도 3a 및 도 3b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 예를 들어, 복수의 채널 구조물들(CH)은 환형(annular)으로 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 복수의 채널 구조물들(CH)은 타원 기둥 또는 사각 기둥의 형태로 형성될 수도 있다. 복수의 채널 구조물들(CH)은 제1 수평 방향(HD1)과 제2 수평 방향(HD2)으로 이격되어 배치될 수 있다. 복수의 채널 구조물들(CH) 상에는 드레인들(DR)이 각각 제공된다. 예를 들어, 드레인들(DR)은 제2 도전형(예를 들어, N 타입)을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR)의 상부에는 비트 라인들(BLa 내지 BLd)이 제공될 수 있고, 비트 라인들(BLa 내지 BLd)은 비트 라인 컨택들(BLC)을 통해 각각 드레인들(DR)에 연결될 수 있다.
예를 들어, 메모리 블록(BLKc)은 인접한 세 개의 워드 라인 컷 구조물들(WLC)에 의해 정의된 영역에 배치될 수 있다. 인접한 두 개의 워드 라인 컷 구조물들(WLC) 사이에는 두 개의 스트링 선택 라인 컷 구조물들(SSLC)이 배치될 수 있다. 워드 라인 컷 구조물들(WLC) 및 스트링 선택 라인 컷 구조물들(SSLC)은 각각 절연 구조물로 이루어질 수 있다. 예시적인 실시예들에서, 절연 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 절연 구조물은 실리콘 산화막, 실리콘 질화막, SiON 막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 다른 예시적인 실시예들에서, 절연 구조물의 적어도 일부는 에어갭(air gap)으로 이루어질 수도 있다. 본 명세서에서 사용되는 용어 "에어"는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미한다.
제3 관통 전극(THV3)은 수직 방향(VD)으로 연장될 수 있고, 게이트 전극들(GE), 절연막들(IL) 및 상부 기판(U_SUB)을 관통할 수 있다. 제3 관통 전극(THV3)의 상부에는 공통 소스 라인 탭핑 배선(CTW)이 제공될 수 있고, 공통 소스 라인 탭핑 배선(CTW)은 메탈 컨택(MC1)을 통해 제3 관통 전극(THV3)과 연결될 수 있다. 제3 관통 전극(THV3)의 둘레에는 절연 링(IL1)이 배치될 수 있고, 이에 따라, 제3 관통 전극(THV3)은 게이트 전극들(GE)과 전기적으로 절연될 수 있다.
일 실시예에서, 하부 메탈 층(LM2)은 제3 영역(CTHV_R3)에 대해 수직 방향(VD)으로 하부에 배치되고, 제2 수평 방향(HD2)으로 연장될 수 있다. 제3 영역(CTHV_R3)에 배치된 제3 관통 전극(THV3)은 제5 비아(BVIA5)를 관통하여 하부 메탈 층(LM)에 연결되고, 하부 메탈 층(LM2) 상의 제6 비아(BVIA6)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 연결될 수 있다. 이에 따라, 공통 소스 라인 탭핑 배선(CTW)는 메탈 컨택(MC1), 제3 관통 전극(THV3), 하부 메탈 층(LM2), 및 제6 비아(BVIA6)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 전기적으로 연결될 수 있다. 이때, 제3 관통 전극(THV3), 하부 메탈 층(LM2), 및 제6 비아(BVIA6)은 전압 패쓰(VP)를 구성할 수 있고, 공통 소스 라인 탭핑 배선(CTW)에 인가되는 전압은 전압 패쓰(VP)를 통해 상부 기판(U_SUB)의 평판 공통 소스 라인에 전달될 수 있다. 이와 같이, 평판 공통 소스 라인은 하부 메탈 층(LM2) 및 하부 메탈 층(LM2) 상의 제6 비아(BVIA6)를 포함하는 복수의 비아들(BVIA)을 통해 재배선될 수 있다.
도 20a은 본 개시의 일 실시예에 따른, 도 19에서 "EX3"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 단면도이다.
도 20a를 참조하면, 상부 기판(U_SUB)은 기판(111), 제1 도전성 평판(112) 및 제2 도전성 평판(113)를 포함할 수 있다. 제1 도전성 평판(112) 및 제2 도전성 평판(113)은 공통 소스 라인(CSL)의 기능을 수행할 수 있고, 이에 따라, 상부 기판(U_SUB)은 평판 공통 소스 라인을 포함하는 것으로 정의할 수 있다. 기판(111)은 폴리실리콘과 같은 반도체 물질로 이루어질 수 있다. 제1 및 제2 도전성 평판들(112, 113)은 각각 도핑된 폴리실리콘막, 금속막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 금속막은 텅스텐(W)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 유전막(121)은 채널 영역(122)으로부터 순차적으로 형성된 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)을 포함할 수 있다. 터널링 유전막(TD), 전하 저장막(CS), 및 블로킹 유전막(BD)의 상대적인 두께는 도 20a에 예시한 바에 한정되지 않고 다양하게 변형될 수 있다. 터널링 유전막(TD)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(CS)은 채널 영역(122)으로부터 터널링 유전막(TD)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(BD)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 20a에 예시한 바와 같이, 제1 도전성 평판(112)은 게이트 유전막(121)의 일부 영역을 수평 방향으로 관통하여 채널 영역(122)에 접할 수 있다. 제1 도전성 평판(112) 중 게이트 유전막(121)과 수직으로 오버랩되는 부분의 두께(수직 방향의 사이즈)는 제1 도전성 평판(112) 중 제2 도전성 평판(113)과 수직으로 오버랩되는 부분의 두께(수직 방향의 사이즈)보다 더 클 수 있다. 게이트 유전막(121)은 제1 도전성 평판(112)보다 높은 레벨에서 채널 영역(122)의 측벽을 덮는 부분과 제1 도전성 평판(112)보다 낮은 레벨에서 채널 영역(122)의 저면을 덮는 부분을 포함할 수 있다. 채널 영역(122)은 게이트 유전막(121)의 최저부를 사이에 두고 기판(111)으로부터 이격될 수 있다. 채널 영역(122)의 측벽은 제1 도전성 평판(112)에 접하고 제1 도전성 평판(112)과 전기적으로 연결 가능하게 구성될 수 있다.
채널 영역(122)은 실린더 형상을 가질 수 있다. 채널 영역(122)은 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 매립 절연막(123)은 채널 영역(122)의 내부 공간을 채울 수 있다. 매립 절연막(123)은 절연 물질로 이루어질 수 있다. 예를 들면, 매립 절연막(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서 매립 절연막(123)은 생략 가능하다. 이 경우, 채널 영역(122)은 내부 공간이 없는 필라 구조를 가질 수 있다. 게이트 유전막(121), 채널 영역(122) 및 매립 절연막(123)은 채널 구조물(CH)을 구성할 수 있다.
도 20b는 본 개시의 일 실시예에 따른, 도 19에서 "EX3"으로 표시된 영역에 포함된 일부 구성 요소들의 확대 단면도이다.
도 20b 참조하면, 메모리 장치(10b')는 도 20a에 예시된 메모리 장치(10b)와 대체로 동일한 구성을 가질 수 있다. 단, 메모리 장치(10b')는 게이트 유전막(121) 대신 게이트 유전막(121')을 포함할 수 있다. 게이트 유전막(121')은 게이트 유전막(121)과 대체로 동일한 구성을 가질 수 있으나, 블로킹 유전막(BD) 대신 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)을 포함한다. 제1 블로킹 유전막(BD1)은 채널 영역(122)과 나란히 연장되고, 제2 블로킹 유전막(BD2)은 게이트 전극(GE)을 포위하도록 배치될 수 있다. 제1 블로킹 유전막(BD1) 및 제2 블로킹 유전막(BD2)은 각각 실리콘 산화물, 실리콘 질화물, 또는 금속 산화물로 이루어질 수 있다. 예를 들면, 제1 블로킹 유전막(BD1)은 실리콘 산화물로 이루어지고, 제2 블로킹 유전막(BD2)은 실리콘 산화막보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 21은 본 개시의 일 실시예에 따른 메모리 장치(10c)의 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 나타낸다. 메모리 장치(10c)는 도 6의 메모리 장치(10)의 일 변형예에 대응하고, 도 6 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 21을 참조하면, 제1 반도체 층(L1)은 제4 영역(CTHV_R4)을 더 포함할 수 있고, 이때, 제4 영역(CTHV_R4)은 제2 반도체 층(L2)의 페이지 버퍼 영역(PGBUF)에 대응하지 않을 수 있다. 예를 들어, 제4 영역(CTHV_R4)은 제1 메모리 셀 어레이(MCA1)의 상단 에지 영역에 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제4 영역(CTHV_R4)는 제1 메모리 셀 어레이(MCA1)의 하단 에지 영역에 배치될 수도 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 반도체 층(L1)은 제1 및 제2 영역들(CTHV_R1, CTHV_R2) 대신 제4 영역(CTHV_R4)만을 포함할 수도 있다. 또한, 일부 실시예들에서, 제1 반도체 층(L1)은 제4 영역(CTHV_R4) 및 도 14에 예시된 제3 영역(CTHV_R3)을 포함할 수도 있다.
도 22는 본 개시의 일 실시예에 따른 메모리 장치(10c)의 일부 영역의 개략적인 평면도이다. 메모리 장치(10c)는 도 9의 메모리 장치(10a)의 일 변형예에 대응하고, 도 9를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다.
도 21 및 도 22를 함께 참조하면, 메모리 장치(10c)는 메모리 블록들(BLKe, BLKf)을 포함할 수 있고, 메모리 블록들(BLKe, BLKf) 각각은 복수의 채널 구조물들(CH)을 포함할 수 있다. 제1 반도체 층(L1)은 제4 및 제5 영역들(CTHV_R4, CTHV_R5)을 더 포함할 수 있고, 이때, 제4 및 제5 영역들(CTHV_R4, CTHV_R5)은 제2 반도체 층(L2)의 페이지 버퍼 영역(PGBUF)에 대응하지 않을 수 있다. 예를 들어, 제4 영역(CTHV_R4)은 제1 셀 영역(CR1)의 상단 에지 영역, 즉, 게이트 전극들(GE)의 상부 계단 영역에 대응할 수 있고, 제5 영역(CTHV_R5)은 제1 셀 영역(CR1)의 하단 에지 영역, 즉, 게이트 전극들(GE)의 하부 계단 영역에 대응할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예들에서, 메모리 장치(10c)는 제4 및 제5 영역들(CTHV_R4, CTHV_R5) 중 하나만 포함할 수도 있다. 제4 및 제5 영역들(CTHV_R4, CTVH_R5)의 하부에는 복수의 비아들(BVIA) 및 관통 전극들(CTHV)이 배치될 수 있고, 이에 대해 도 23 내지 도 26을 참조하여 후술하기로 한다.
도 23은 본 개시의 일 실시예에 따라, 도 22의 메모리 장치(10c)의 일부 영역을 나타내는 평면도이다. 도 24는 본 개시의 일 실시예에 따른 도 23의 X3-X3' 선 단면도이다. 도 25는 본 개시의 일 실시예에 따른 도 23의 Y5-Y5' 선 단면도이다. 도 26은 본 개시의 일 실시예에 따른 도 23의 Y6-Y6' 선 단면도이다. 도 10 내지 도 13 및 도 16 내지 도 18을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
도 23 내지 도 26을 함께 참조하면, 메모리 장치(10c)는 수직 방향(VD)으로 오버랩되는 제1 및 제2 반도체 층들(L1, L2)을 포함할 수 있다. 제1 반도체 층(L1)은 상부 기판(U_SUB), 게이트 전극들(GE), 절연막들(IL), 복수의 채널 구조물들(CH), 제4 관통 전극(THV4), 비트 라인들(BLa 내지 BLd)을 포함하는 비트 라인들(BL), 공통 소스 라인 탭핑 배선(CTW) 및 상부 절연층(U_IL)을 포함할 수 있다. 예를 들어, 메모리 블록(BLKe)은 인접한 세 개의 워드 라인 컷 구조물들(WLC)에 의해 정의된 영역에 배치될 수 있다. 인접한 두 개의 워드 라인 컷 구조물들(WLC) 사이에는 두 개의 스트링 선택 라인 컷 구조물들(SSLC)이 배치될 수 있다.
제4 영역(CTHV_R4)에는, 실리콘 질화막들(IL2) 및 절연막들(IL)의 적층 구조를 포함할 수 있다. 예를 들어, 실리콘 질화막들(IL2)은 SiN을 포함하고, 절연막들(IL)은 실리콘 산화막들을 포함할 수 있으며, 이에 따라, 상기 적층 구조를 ON 적층 구조라고 지칭할 수 있다. 실리콘 질화막들(IL2)은 게이트 전극들(GE)과 동일 레벨로 배치될 수 있다. 제4 관통 전극(THV4)은 수직 방향(VD)으로 연장될 수 있고, 실리콘 질화막들(IL2), 절연막들(IL) 및 상부 기판(U_SUB)을 관통할 수 있다. 제4 관통 전극(THV4)의 상부에는 공통 소스 라인 탭핑 배선(CTW)이 제공될 수 있고, 공통 소스 라인 탭핑 배선(CTW)은 메탈 컨택(MC1)을 통해 제4 관통 전극(THV4)과 연결될 수 있다.
일 실시예에서, 하부 메탈 층(LM2)은 제4 영역(CTHV_R4)에 대해 수직 방향(VD)으로 하부에 배치되고, 제2 수평 방향(HD2)으로 연장될 수 있다. 제4 영역(CTHV_R4)에 배치된 제4 관통 전극(THV4)은 제7 비아(BVIA7)를 관통하여 하부 메탈 층(LM2)에 연결되고, 하부 메탈 층(LM2) 상의 제8 비아(BVIA8)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 연결될 수 있다. 이에 따라, 공통 소스 라인 탭핑 배선(CTW)는 메탈 컨택(MC1), 제4 관통 전극(THV4), 하부 메탈 층(LM2), 및 제8 비아(BVIA8)를 포함하는 복수의 비아들(BVIA)을 통해 상부 기판(U_SUB)에 전기적으로 연결될 수 있다. 이때, 제4 관통 전극(THV4), 하부 메탈 층(LM2), 및 제8 비아(BVIA8)은 전압 패쓰(VP)를 구성할 수 있고, 공통 소스 라인 탭핑 배선(CTW)에 인가되는 전압은 전압 패쓰(VP)를 통해 상부 기판(U_SUB)의 평판 공통 소스 라인에 전달될 수 있다. 이와 같이, 평판 공통 소스 라인은 하부 메탈 층(LM2) 및 하부 메탈 층(LM2) 상의 제8 비아(BVIA8)를 포함하는 복수의 비아들(BVIA)을 통해 재배선될 수 있다.
도 27은 본 개시의 일 실시예에 따라, B-VNAND 구조를 갖는 메모리 장치의 단면도이다. 메모리 장치에 포함되는 비휘발성 메모리가 B-VNAND(Bonding Vertical NAND) 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리는 도 27에 도시된 구조를 가질 수 있다.
도 27을 참조하면, 메모리 장치(500)의 셀 영역(CELL)은 제1 반도체 층(L1)에 대응하고, 주변 회로 영역(PERI)은 제2 반도체 층(L2)에 대응할 수 있다. 메모리 장치(500)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드 라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(610), 층간 절연층(615), 제1 기판(610)에 형성되는 복수의 회로 소자들(620a, 620b, 620c), 복수의 회로 소자들(620a, 620b, 620c) 각각과 연결되는 제1 메탈층(630a, 630b, 630c), 제1 메탈층(630a, 630b, 630c) 상에 형성되는 제2 메탈층(640a, 640b, 640c)을 포함할 수 있다. 예시적인 실시예에서, 제1 메탈층(630a, 630b, 630c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(640a, 640b, 640c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(630a, 630b, 630c)과 제2 메탈층(640a, 640b, 640c)만 도시되나, 이에 한정되는 것은 아니고, 제2 메탈층(640a, 640b, 640c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(640a, 640b, 640c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(640a, 640b, 640c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(615)은 복수의 회로 소자들(620a, 620b, 620c), 제1 메탈층(630a, 630b, 630c), 및 제2 메탈층(640a, 640b, 640c)을 커버하도록 제1 기판(610) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에 하부 본딩 메탈(671b, 672b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(671b, 672b)과 상부 본딩 메탈(571b, 572b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(510)과 공통 소스 라인(520)을 포함할 수 있다. 제2 기판(510) 상에는, 제2 기판(510)의 상면에 수직하는 방향(VD)을 따라 복수의 워드 라인들(531~538; 530)이 적층될 수 있다. 워드 라인들(530)의 상부 및 하부 각각에는 스트링 선택 라인들과 그라운드 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 그라운드 선택 라인 사이에 복수의 워드 라인들(530)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조물(CH)는 제2 기판(510)의 상면에 수직하는 방향으로 연장되어 워드 라인들(530), 스트링 선택 라인들, 및 그라운드 선택 라인을 관통할 수 있다. 채널 구조물(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(550c) 및 제2 메탈층(560c)과 전기적으로 연결될 수 있다. 예를 들어, 제1 메탈층(550c)은 비트 라인 컨택일 수 있고, 제2 메탈층(560c)은 비트 라인일 수 있다. 예시적인 실시예에서, 비트 라인(560c)은 제2 기판(510)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
예시적인 실시예에서, 채널 구조물(CH)와 비트 라인(560c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(560c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)의 페이지 버퍼(593)를 제공하는 회로 소자들(620c)과 전기적으로 연결될 수 있다. 예를 들어, 비트 라인(560c)은 셀 영역(CELL)의 상부 본딩 메탈(571c, 572c)과 연결되며, 상부 본딩 메탈(571c, 572c)은 페이지 버퍼(593)의 회로 소자들(620c)에 연결되는 하부 본딩 메탈(671c, 672c)과 연결될 수 있다. 이에 따라, 페이지 버퍼(593)는 본딩 메탈들(571c, 572c, 671c, 672c)을 통해 비트 라인(560c)에 연결될 수 있다.
일 실시예에서, 메모리 장치(400)는 비트 라인 본딩 영역(BLBA)에 배치된 관통 전극(THV)을 더 포함할 수 있다. 관통 전극(THV)은 워드 라인들(530)을 관통하여 수직 방향(VD)으로 연장될 수 있다. 관통 전극(THV)은 공통 소스 라인(520) 및/또는 상부 기판(510)에 연결될 수 있다. 도시되지는 않았으나, 관통 전극(THV)의 주변에는 절연 링이 배치될 수 있고, 관통 전극(THV)은 워드 라인들(530)과 절연될 수 있다. 관통 전극(THV)은 상부 본딩 메탈(572d) 및 하부 본딩 메탈(672d)을 통해 주변 회로 영역(PERI)에 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(530)은 제2 기판(510)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(541~547; 540)과 연결될 수 있다. 워드 라인들(530)과 셀 컨택 플러그들(540)은, 수직 방향(VD)을 따라 워드 라인들(530) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(530)에 연결되는 셀 컨택 플러그들(540)의 상부에는 제1 메탈층(550b)과 제2 메탈층(560b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(540)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(540)은 주변 회로 영역(PERI)에서 로우 디코더(594)를 제공하는 회로 소자들(620b)과 전기적으로 연결될 수 있다. 예시적인 실시예에서, 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압은, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(593)를 제공하는 회로 소자들(620c)의 동작 전압이 로우 디코더(594)를 제공하는 회로 소자들(620b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(580)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(580)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(520)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(580) 상부에는 제1 메탈층(550a)과 제2 메탈층(560a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 컨택 플러그(580), 제1 메탈층(550a), 및 제2 메탈층(560a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(610)의 하부에는 제1 기판(610)의 하면을 덮는 하부 절연막(601) 이 형성될 수 있으며, 하부 절연막(601) 상에 제1 입출력 패드(605)가 형성될 수 있다. 제1 입출력 패드(605)는 제1 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결되며, 하부 절연막(601)에 의해 제1 기판(610)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(603)와 제1 기판(610) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(603)와 제1 기판(610)을 전기적으로 분리할 수 있다.
제2 기판(510)의 상부에는 제2 기판(510)의 상면을 덮는 상부 절연막(501)이 형성될 수 있으며, 상부 절연막(501) 상에 제2 입출력 패드(505)가 배치될 수 있다. 제2 입출력 패드(505)는 제2 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(620a, 620b, 620c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(503)가 배치되는 영역에는 제2 기판(510) 및 공통 소스 라인(520) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(505)는 제3 방향(Z축 방향)에서 워드 라인들(530)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(503)는 제2 기판(510)의 상면에 평행한 방향에서 제2 기판(510)과 분리되며, 셀 영역(CELL)의 층간 절연층을 관통하여 제2 입출력 패드(505)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(605)와 제2 입출력 패드(505)는 선택적으로 형성될 수 있다. 예를 들어, 메모리 장치(500)는 제1 기판(610)의 상부에 배치되는 제1 입출력 패드(605)만을 포함하거나, 또는 제2 기판(510)의 상부에 배치되는 제2 입출력 패드(505)만을 포함할 수 있다. 또는, 메모리 장치(500)가 제1 입출력 패드(605)와 제2 입출력 패드(505)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(500)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(572a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 상부 메탈 패턴(572a)과 동일한 형태의 하부 메탈 패턴(673a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(673a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(640b) 상에는 하부 본딩 메탈(471b, 472b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(671b, 672b)은 셀 영역(CELL)의 상부 본딩 메탈(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(652)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 하부 메탈 패턴(652)과 동일한 형태의 상부 메탈 패턴(592)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(592) 상에는 콘택을 형성하지 않을 수 있다.
도 28은 본 개시의 일 실시예에 따른 메모리 장치가 적용된 SSD 시스템(1000)을 나타내는 블록도이다.
도 28을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 27을를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 상부 기판, 상기 상부 기판 상에서 수직 방향으로 연장되는 채널 구조물들, 및 상기 채널 구조물들의 상부에서 제1 수평 방향으로 연장된 제1 메탈 라인을 포함하는 메모리 셀 영역; 및
    상기 메모리 셀 영역에 대해 상기 수직 방향으로 하부에 위치하고, 제2 수평 방향으로 연장된 제1 하부 메탈 라인 및 상기 제1 하부 메탈 라인 상의 제1 비아 및 제2 비아를 포함하며, 상기 제2 비아의 상면은 상기 상부 기판에 접하는, 주변 회로 영역을 포함하고,
    상기 메모리 셀 영역은,
    상기 상부 기판 및 상기 제1 비아를 관통하도록 상기 수직 방향으로 연장되고 상기 제1 메탈 라인과 상기 제1 하부 메탈 라인을 전기적으로 연결하는 제1 관통 전극을 더 포함하고,
    상기 제1 메탈 라인은, 상기 제1 관통 전극, 상기 제1 하부 메탈 라인 및 상기 제2 비아를 통해 상기 상부 기판에 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 상부 기판은 평판 공통 소스 라인(plate common source line)을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 메탈 라인은, 공통 소스 라인 탭핑(tapping) 배선에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 수평 방향은 상기 제2 수평 방향과 직교하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 셀 영역은,
    상기 제1 수평 방향으로 연장되고 상기 제1 메탈 라인과 동일 레벨에 배치된 비트 라인들; 및
    상기 제2 수평 방향으로 연장되는 비트 라인 관통 전극 영역에 배치되고, 상기 비트 라인들을 상기 주변 회로 영역에 각각 전기적으로 연결하는 비트 라인 관통 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제5항에 있어서, 상기 주변 회로 영역은,
    상기 비트 라인 관통 전극들에 대해 상기 수직 방향으로 하부에 배치된 페이지 버퍼를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제5항에 있어서,
    상기 제1 관통 전극은, 상기 비트 라인 관통 전극 영역과 워드 라인 컷 구조물 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제5항에 있어서, 상기 주변 회로 영역은,
    상기 제2 수평 방향으로 연장되고 상기 제1 하부 메탈 라인과 동일 레벨에 배치된 제2 하부 메탈 라인; 및
    상기 제2 하부 메탈 라인 상의 제3 비아 및 제4 비아를 더 포함하고,
    상기 제4 비아의 상면은 상기 상부 기판에 접하며,
    상기 메모리 셀 영역은, 상기 상부 기판 및 상기 제3 비아를 관통하도록 상기 수직 방향으로 연장되고, 상기 제1 메탈 라인과 상기 제2 하부 메탈 라인을 전기적으로 연결하는 제2 관통 전극을 더 포함하고,
    상기 제1 메탈 라인은, 상기 제2 관통 전극, 상기 제2 하부 메탈 라인 및 상기 제4 비아를 통해 상기 상부 기판에 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 비트 라인 관통 전극 영역은, 제1 워드 라인 컷 구조물과 제2 워드 라인 컷 구조물 사이에 배치되고,
    상기 제1 관통 전극은, 상기 비트 라인 관통 전극 영역과 상기 제1 워드 라인 컷 구조물 사이에 배치되고,
    상기 제2 관통 전극은, 상기 비트 라인 관통 전극 영역과 상기 제2 워드 라인 컷 구조물 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 관통 전극은, 워드 라인 컷 구조물에 대해 상기 제1 수평 방향으로 인접하게 배치되고,
    상기 주변 회로 영역은,
    상기 워드 라인 컷 구조물 및 상기 제1 관통 전극에 대해 상기 수직 방향으로 하부에 배치된 제어 로직 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제1항에 있어서,
    상기 제1 관통 전극은, 상기 상부 기판의 상단 에지와 상기 상단 에지에 인접한 워드 라인 컷 구조물 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 관통 전극은, 상기 상부 기판 상에 교번적으로 적층된 복수의 실리콘 질화막들 및 복수의 실리콘 산화막들을 관통하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제1항에 있어서,
    상기 제1 관통 전극은, 상기 상부 기판의 하단 에지와 상기 하단 에지에 인접한 워드 라인 컷 구조물 사이에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제1항에 있어서,
    상기 상부 기판은, 불순물 도핑 영역을 포함하는 폴리실리콘으로 구현되고,
    상기 불순물 도핑 영역은 평판 공통 소스 라인에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제1항에 있어서,
    상기 상부 기판은, 순차적으로 적층된 폴리실리콘, 제1 도전성 평판, 및 제2 도전성 평판을 포함하고,
    상기 제1 및 제2 도전성 평판들은 평판 공통 소스 라인에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 평판 공통 소스 라인, 상기 평판 공통 소스 라인 상에 수직 방향으로 연장된 채널 구조물들, 상기 채널 구조물들의 상부에서 제1 수평 방향으로 연장된 공통 소스 라인 탭핑 배선, 상기 평판 공통 소스 라인을 관통하여 상기 수직 방향으로 연장된 제1 관통 전극을 포함하는 제1 반도체 층; 및
    상기 제1 반도체 층에 대해 상기 수직 방향으로 하부에 배치된 제2 반도체 층을 포함하고, 상기 제2 반도체 층은,
    하부 기판;
    상기 하부 기판 상의 회로 소자들;
    상기 회로 소자들에 연결된 복수의 하부 메탈 층들; 및
    상기 복수의 하부 메탈 층들 중 상기 제1 반도체 층에 인접하고 제2 수평 방향으로 연장된 제1 하부 메탈 층 상의 복수의 비아들을 포함하고,
    상기 제1 관통 전극은 상기 공통 소스 라인 탭핑 배선과 상기 제1 하부 메탈 층을 전기적으로 연결시키고,
    상기 공통 소스 라인 탭핑 배선은, 상기 제1 관통 전극, 상기 제1 하부 메탈 층 및 상기 복수의 비아들을 통해 상기 평판 공통 소스 라인에 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제16항에 있어서, 상기 제1 반도체 층은,
    상기 제1 수평 방향으로 연장되고 상기 공통 소스 라인 탭핑 배선과 동일 레벨에 배치된 비트 라인들; 및
    상기 제2 수평 방향으로 연장되는 비트 라인 관통 전극 영역에 배치되고, 상기 비트 라인들을 상기 제2 반도체 층에 각각 전기적으로 연결하는 비트 라인 관통 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제17항에 있어서, 상기 제2 반도체 층은,
    상기 비트 라인 관통 전극 영역에 대해 상기 수직 방향으로 하부에 배치된 페이지 버퍼를 더 포함하고,
    상기 비트 라인 관통 전극들은 상기 비트 라인들을 상기 페이지 버퍼에 전기적으로 연결시키는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제17항에 있어서,
    상기 제1 관통 전극은, 상기 비트 라인 관통 전극 영역에 대해 상기 제1 수평 방향으로 인접하게 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제16항에 있어서,
    상기 제1 관통 전극은, 워드 라인 컷 구조물에 대해 상기 제1 수평 방향으로 인접하게 배치되고,
    상기 제2 반도체 층은, 상기 워드 라인 컷 구조물 및 상기 제1 관통 전극에 대해 상기 수직 방향으로 하부에 배치된 제어 로직 회로를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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