KR20210024599A - 3차원 메모리 소자 및 이를 형성하는 방법 - Google Patents

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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

3차원(3D) 메모리 소자 및 3D 메모리 소자를 형성하는 방법의 실시예가 개시된다. 일례에서, 3D 메모리 소자는 기판, 상기 기판 상에 배치된 주변 소자, 상기 주변 소자 위에 배치된 주변 상호연결 층, 상기 주변 상호연결 층 위에 배치되고, 상기 주변 상호연결 층에 전기적으로 연결된 제1 소스 플레이트, 상기 제1 소스 플레이트 상에 배치된 제1 메모리 스택, 상기 제1 메모리 스택을 통해 수직으로 연장되고 상기 제1 소스 플레이트와 접촉하는 제1 메모리 스트링, 및 상기 제1 메모리 스트링 및 상기 주변 소자 위에 배치되고, 상기 제1 메모리 스트링 및 상기 주변 소자에 전기적으로 연결된 제1 비트 라인을 포함한다.

Description

3차원 메모리 소자 및 이를 형성하는 방법
본 개시 내용의 실시예는 3차원(three-dimensional, 3D) 메모리 소자 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 그러나 메모리 셀의 최소 배선 폭(feature size)이 하한에 가까워짐에 따라, 평면 공정 및 제조 기술은 어려워지고 비용이 많이 든다. 그 결과, 평면 메모리 셀의 메모리 밀도는 상한에 근접한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한에 대처할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 소자를 포함한다.
3D 메모리 소자 및 그 제조 방법의 실시예가 여기에 개시된다.
일례에서, 3D 메모리 소자는 기판(substrate), 상기 기판 상에 배치된 주변 소자(peripheral device), 상기 주변 소자 위에 배치된 주변 상호연결 층(peripheral interconnect layer), 상기 주변 상호연결 층 위에 배치되고, 상기 주변 상호연결 층에 전기적으로 연결된 제1 소스 플레이트(source plate), 상기 제1 소스 플레이트 상에 배치된 제1 메모리 스택(memory stack), 상기 제1 메모리 스택을 통해 수직으로 연장되고 상기 제1 소스 플레이트와 접촉하는 제1 메모리 스트링(memory string), 및 상기 제1 메모리 스트링 및 상기 주변 소자 위에 배치되고, 상기 제1 메모리 스트링 및 상기 주변 소자에 전기적으로 연결된 제1 비트 라인(bit line)을 포함한다.
다른 예에서, 3D 메모리 소자는 기판, 상기 기판 상에 배치된 멀티플렉서를 포함하는 주변 소자; 상기 주변 소자 위에 배치된 제1 메모리 스택, 상기 제1 메모리 스택을 통해 수직으로 연장되는 제1 메모리 스트링, 상기 제1 메모리 스트링 및 상기 멀티플렉서 위에 배치되고, 상기 제1 메모리 스트링 및 상기 멀티플렉서에 전기적으로 연결된 제1 비트 라인, 상기 제1 비트 라인 위에 배치된 제2 메모리 스택, 상기 제2 메모리 스택을 통해 수직으로 연장되는 제2 메모리 스트링; 및 상기 제2 메모리 스트링 및 상기 멀티플렉서 위에 배치되고, 상기 제2 메모리 스트링 및 상기 멀티플렉서에 전기적으로 연결된 제2 비트 라인을 포함한다. 상기 멀티플렉서는 상기 제1 메모리 스트링과 상기 제2 메모리 스트링 중 하나를 선택하도록 구성된다.
추가 예에서, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 상에 주변 소자가 형성된다. 상기 주변 소자 위에 주변 상호연결 층이 형성된다. 상기 주변 상호연결 층 위에, 그리고 상기 주변 상호연결 층에 전기적으로 연결되는 제1 소스 플레이트가 형성된다. 제1 메모리 스택을 통해 수직으로 연장되는 제1 메모리 스트링이 형성된다. 상기 제1 메모리 스트링은 상기 제1 소스 플레이트 위에 있고 상기 제1 소스 플레이트와 접촉한다. 상기 제1 메모리 스트링 및 상기 주변 소자 위에 배치되고, 상기 제1 메모리 스트링 및 상기 주변 소자에 전기적으로 연결되는 제1 비트 라인이 형성된다.
본 출원에 통합되어 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께, 본 개시의 원리를 설명하며 당업자가 본 개시를 실시하고 사용할 수 있도록 역할을 한다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자의 단면을 나타낸다.
도 2는 본 개시의 일부 실시예에 따른 플로팅 게이트(floating gate)를 갖는 예시적인 NAND 메모리 스트링의 단면을 나타낸다.
도 3a ∼3f는 본 개시의 일부 실시예에 따른 3D 메모리 소자를 형성하기 위한 예시적인 제조 프로세스를 나타낸다.
도 4는 본 개시의 일부 실시예에 따른 3D 메모리 소자를 형성하기 위한 예시적인 방법의 흐름도이다.
본 발명의 실시예를 첨부 도면을 참조하여 설명한다.
구체적인 구성 및 배치가 논의되지만, 이는 예시 목적으로만 수행된다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않으면서 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 개시는 또한 다양한 다른 애플리케이션에 사용될 수 있음은 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 그 특정한 특징, 구조 또는 특성을 반드시 포함하는 것은 아닐 수 있음에 유의해야 한다. 또한, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련하여 기술될 때, 명시적으로 기재되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련자의 지식 범위 내일 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기서 사용되는 용어 "하나 이상"은 적어도 부분적으로 문맥에 의존하여 임의의 특징, 구조 또는 특징을 단수 의미로 설명하는 데 사용될 수 있거나, 특징, 구조 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 또한, "∼에 기초하여(based on)"라는 용어는 반드시 배타적인 인자(factor)의 세트를 시사하려는 의도가 아님을 이해할 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지 않은 추가 인자의 존재를 허용할 수 있다.
본 개시에, "상에(on)", "위에(above 또는 over)"의 의미는, "상에(on)"가 무언가의 "바로 위에(directly on)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 있는 무언가의 "위에"의 의미도 포함하도록, 그리고 "위에(above 또는 over)"가 무언 가의 "위에(above 또는 over)"를 의미할 뿐 아니라 그 사이에 중간 특징부 또는 층이 없는 무언가의 "위에"(즉, 직접 무언가의 위에)의 의미도 포함하도록 최대한 넓게 해석되어야 한다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 여기서 설명을 쉽게 하기 위해 도면에 나타낸 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 표시된 방향에 더하여 사용중이거나 작동중인 기기의 여러 다른 방향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 또는 다른 방향으로 회전됨) 여기서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판"은 위에 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판 상단(top)에 추가된 재료는 패터닝되거나 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소(gallium arsenide), 인화 인듐(indium phosphide) 등과 같은, 다양한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 비 도전성(electrically non-conductive) 재료로 이루어질 수 있다..
여기에서 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 구조체 또는 상부 구조체의 전체에 걸쳐 확장될 수 있거나 하부 구조체 또는 상부 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 얇은 두께를 갖는 균질 또는 불균질의 연속 구조체의 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면(top surface)과 하단 표면에, 또는 그 사이의 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평으로, 수직으로 및/또는 테이퍼형 표면(tapered surface)을 따라 연장될 수 있다. 기판은 하나의 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고/있거나, 그 상에(thereupon), 그 위에(thereabove), 및/또는 그 아래에(therebelow) 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 하나 이상의 도체 및 접촉 층(contact laye)(상호연결 라인 및/또는 비아 콘택트(via contact)가 형성됨) 및 하나 이상의 유전체층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목/명목상(nominal/nominally)"은 원하는 값의 위 및/또는 아래의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안에 설정된, 구성요소 또는 프로세스 작업에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 가리킨다. 값의 범위는 제조 프로세스 또는 공차의 약간의 변동으로 인한 것일 수 있다. 여기에서 사용된 바와 같이, 용어 "약(about)"은 대상 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어 값의 10∼30%(예: 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 수량의 값을 나타낼 수 있다.
여기에 사용된 바와 같이, 용어 "3D 메모리 소자"는 횡 방향으로 배향된(laterally-oriented) 기판 상에 수직으로 배향된 메모리 셀 트랜지스터의 스트링(여기서는 NAND 메모리 스트링과 같은 "메모리 스트링"이라고 함)을 가져 메모리 스트링이 기판에 대해 수직 방향으로 연장되는 반도체 소자를 지칭한다. 본 명세서에서 사용되는 용어 "수직/수직으로"은 기판의 측면에 명목상 수직을 의미한다.
본 개시에 따른 다양한 실시예는 일부 다른 3D 메모리 소자에 비해 더 작은 다이 크기, 더 높은 셀 밀도 및 개선된 성능을 갖는 3D 메모리 소자 및 3D 메모리 소자를 형성하기 위한 방법을 제공한다. 주변 소자 위에 메모리 어레이 소자를 수직으로 적층함으로써, 결과물인 3D 메모리 소자의 셀 밀도 및 어레이 효율을 증가시키고, 다이 크기 및 비트 비용을 감소시킬 수 있다. 일부 실시예에서, 여기에 개시된 3D 메모리 소자는 "다중 메모리 스택" 아키텍처를 구현할 수 있으며, 이는 3D 메모리 소자의 지속적인 스케일링을 가능하게 하여 더욱 셀 밀도를 증가시키고 비트 비용을 낮출 수 있다. 일부 실시예에서, 전도성 플레이트 및 반도체 플레이트를 포함하는 소스 플레이트는 동일한 메모리 스택에서 "플로팅 게이트" 유형의 NAND 메모리 스트링의 공통 소스로서 사용될 수 있어, 소스 라인 저항을 감소시킨다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 소자(100)의 단면을 도시한다. 3D 메모리 소자(100)는 모놀리식 3D 메모리 소자의 예를 나타낸다. 용어 "모놀리식(monolithic)"은 3D 메모리 소자의 구성요소가 단일 기판 상에 형성됨을 의미한다. 3D 메모리 소자(100)는 실리콘(예: 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator), 또는 임의의 다른 적절한 재료를 포함할 수 있는 기판(102)을 포함할 수 있다.
3D 메모리 소자(100)는 기판(102) 상에 주변 소자(104)를 포함할 수 있다. 주변 소자(104)는 기판(102) "상에(on)" 형성될 수 있으며, 주변 소자(104)의 전체 또는 일부가 기판(102) 내에(예: 기판(102)의 상단 표면 아래) 및/또는 기판(102) 바로 위에 형성된다. 주변 소자(104)는 기판(102) 상에 형성된 복수의 트랜지스터를 포함할 수 있다. 분리 영역(isolation region)(예: 얕은 트렌치 분리(shallow trench isolation, STI)) 및 도핑된 영역(예: 트랜지스터의 소스 영역 및 드레인 영역)은 기판(102)에도 형성될 수 있다.
주변 소자(104)는 3D 메모리 소자(100)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호(mixed-signal) 주변 회로를 포함할 수 있다. 예를 들어, 주변 소자(104)는 하나 이상의 데이터 버퍼(예: 비트 라인 페이지 버퍼), 디코더(예: 행 디코더 또는 열 디코더), 감지 증폭기, 드라이버(예: 워드 라인 드라이버), 전하 펌프(charge pump), 전류 또는 전압 참조, 또는 회로의 임의의 능동 또는 수동 부품(예: 트랜지스터, 다이오드, 저항 또는 커패시터)를 포함할 수 있다. 일부 실시예에서, 주변 소자(104)는 CMOS(Complementary Metal-Oxide-Semiconductor) 기술을 사용하여 기판(102) 상에 형성된다.
일부 실시예에서, 주변 소자(104)는 멀티플렉서(106)를 포함한다. 멀티플렉서("MUX"라고도 알려짐)는 여러 아날로그 입력 신호 또는 디지털 입력 신호 중 하나를 선택하고 선택된 입력을 단일 라인에 전달하는 소자이다. 일부 실시예에서, 멀티플렉서(106)는 다수의 메모리 스트링(또는 메모리 스택) 중 하나를 선택하고 선택된 메모리 스트링(또는 메모리 스택)으로부터의 입력을 비트 라인 페이지 버퍼 및/또는 워드 라인 EFKDLQJ와 같은, 데이터 버퍼 및/또는 드라이버에 전달하도록 구성된다. 즉, 주변 소자(104)의 데이터 버퍼 및 드라이버는 멀티플렉서(106)를 통해 다수의 메모리 스트링(또는 메모리 스택)에 의해 공유될 수 있다. 멀티플렉서(106)를 사용하여 주변 소자(104)를 공유하는 것에 대한 세부 사항은 아래에서 설명될 것이다.
3D 메모리 소자(100)는 주변 소자(104)와 주변 소자(104) 사이에 전기 신호를 전송하기 위해 주변 소자(104) 위에 상호연결 층(여기서는 "주변 상호연결 층"(108)으로 지칭 됨)을 포함할 수 있다. 주변 상호연결 층(108)은 복수의 상호연결부(interconnect)(여기에서는 "콘택트(contect)"라고도 함), 횡 방향 상호연결 라인(lateral interconnect line)(110) 및 수직 상호연결 액세스 (비아) 콘택트(112)를 포함한다. 여기서 사용되는 바와 같이, "상호연결부(interconnect)"라는 용어는 MEOL(Middle-End-Of-Line) 상호연결부 및 BEOL(Back-End-Of-Line) 상호연결부와 같은, 임의의 적절한 유형의 상호연결부를 광범위하게 포함할 수 있다.
주변 상호연결 층(108)은 상호연결 라인(110) 및 비아 콘택트(112)가 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric, ILD) 층("금속 간 유전체(intermetal dielectric, IMD) 층"이라고도 알려짐)을 더 포함할 수 있다. 즉, 주변 상호연결 층(108)은 상호연결 라인(110)과 다수의 ILD 층의 비아 콘택트(112)를 포함할 수 있다. 주변 상호연결 층(108)의 상호연결 라인(110) 및 비아 콘택트(112)는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 규화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 주변 상호연결 층(108)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
3D 메모리 소자(100)는 주변 소자(104) 및 주변 상호연결 층(108) 위에 하나 이상의 메모리 어레이 소자를 포함할 수 있다. 유의할 것은, x 및 y 축이 도 1에 추가된다는 점이다. 기판(102)은 x 방향(횡 방향)에서 횡으로 연장되는 두 개의 측면(lateral surface)(예: 상단 표면 및 하단 표면)을 포함한다. 여기에서 사용되는 바와 같이, 하나의 구성요소(예: 층 또는 소자)가 반도체 소자(예: 3D 메모리 소자)의 다른 구성요소(예: 층 또는 소자) "상에", "위에" 또는 "아래에" 있는지는 기판이 y 방향(수직 방향)에서 반도체 소자의 가장 낮은 평면에 위치할 때 y 방향에서 반도체 소자의 기판(예: 기판(102))에 대해 결정된다. 공간적 관계를 설명하기 위해 동일한 개념이 본 개시의 전반에 걸쳐 적용된다.
일부 실시예에서, 3D 메모리 소자(100)는 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 소자이다. NAND 메모리 스트링의 어레이 각각은 메모리 스택에 형성될 수 있다. 도 1에 도시된 바와 같이, 3D 메모리 소자(100)는 주변 소자(104) 및 주변 상호연결 층(108) 위에 수직으로 적층된 다수의 메모리 어레이 소자를 포함할 수 있다. 각각의 메모리 어레이 소자는 소스 플레이트, 소스 플레이트 상의 메모리 스택 및 메모리 스택을 통해 수직으로 연장되고 소스 플레이트와 접촉하는 NAND 메모리 스트링의 어레이를 포함할 수 있다. 일부 실시예에서, 3D 메모리 소자(100)는 주변 소자(104) 및 주변 상호연결 층(108) 위에 단일 메모리 어레이 소자를 포함하는 것으로 이해된다.
도 1에 도시된 바와 같이, 3D 메모리 소자(100)는 주변 소자(104) 및 주변 상호연결 층(108) 위에 제1 메모리 어레이 소자를 포함할 수 있다. 제1 메모리 어레이 소자는 제1 소스 플레이트(114), 제1 메모리 스택(120) 및 제1 NAND 메모리 스트링의 어레이를 포함할 수 있다. 제1 소스 플레이트(114)는 주변 상호연결 층(108) 위에 배치되고 주변 상호연결 층(108)에 전기적으로 연결될 수 있다. 일부 실시예에서, 제1 소스 플레이트(114)는 주변 상호연결 층(108), 예컨대, 주변 상호연결 층(108)의 상부 ILD 층의 상호연결부와 접촉하는 전도성 플레이트(116)를 포함한다. 제1 소스 플레이트(114)는 전도성 플레이트(116) 상에 배치되고 제1 NAND 메모리 스트링(126)의 하단 단부와\과 접촉하는 반도체 플레이트(118)를 더 포함할 수 있다. 제1 소스 플레이트(114)는 제1 NAND 메모리 스트링(126)의 어레이의 공통 소스로서 기능할 수 있다. 일부 실시예에서, 반도체 플레이트(118)는 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함하지만 이에 한정되는 않는 반도체 재료를 포함한다. 전도성 플레이트(116)는 반도체 플레이트(118)와 주변 상호연결 층(108) 사이의 전기 저항을 감소시킬 수 있다. 일부 실시예에서, 전도성 플레이트(116)는 금속(예: W, Co, Cu 및 Al), 금속 합금 및 금속 규화물(예: 텅스텐 규화물, 코발트 규화물, 구리 규화물 및 알루미늄 규화물)를 포함하는 전도성 재료를 포함한다. 일례에서, 반도체 플레이트(118)는 폴리실리콘을 포함하고, 전도성 플레이트(116)는 텅스텐 규화물(WSix)를 포함한다.
일부 실시예에서, 제1 메모리 어레이 소자는 각각 반도체 층(122) 및 유전체 층(124)(여기에서는 "반도체/유전체 층 쌍"이라고 함)을 포함하는 복수의 쌍을 통해 수직으로 연장되는 제1 NAND 메모리 스트링(126)을 포함한다. 적층된 반도체/유전체 층 쌍은 본 명세서에서 제1 메모리 스택(120)으로도 지칭된다. 일부 실시예에 따르면, 제1 메모리 스택(120)의 인터리빙된(interleaved) 반도체 층(122) 및 유전체 층(124)은 수직 방향으로 번갈아 있다. 다시 말해, 제1 메모리 스택(120)의 상단 또는 하단에 있는 것을 제외하고, 각각의 반도체 층(122)은 양측에 두 개의 유전체 층(124)이 인접할 수 있고, 각각의 유전체 층(124)은 양측에 두 개의 반도체 층(122)이 인접할 수 있다. 반도체 층(122)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(124)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 반도체 층(122)은 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 유전체 층(124)은 실리콘 산화물와 같은 유전체 재료를 포함할 수 있다.
도 2는 본 개시의 일부 실시예에 따른 플로팅 게이트(208)를 갖는 예시적인 NAND 메모리 스트링(200)의 단면을 나타낸다. NAND 메모리 스트링(200)은 도 1에 나타낸 제1 NAND 메모리 스트링(126)의 하나의 예이다. NAND 메모리 스트링(200)은 유전체 충전 층(201), 반도체 채널(202), 터널링 층(204), 플로팅 게이트(208), 및 차단 층(210)을 포함할 수 있다. 일부 실시예에서, 유전체 충전 층(201)은 실리콘 산화물, 및 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은, 실리콘을 포함하는 반도체 채널(202)을 포함한다. 일부 실시예에서, 터널링 층(204)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합을 포함한다. 플로팅 게이트(208)는 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 차단 층(210)은 실리콘 산화물, 실리콘 산질화물, 고 유전율((high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. NAND 메모리 스트링(200)은 원통 형상(예: 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 유전체 충전 층(201), 반도체 채널(202), 터널링 층(204), 플로팅 게이트(208), 및 차단 층(210)은 중심으로부터 기둥의 외부 표면을 향해 반경 방향을 따라 이 순서로 배열된다.
NAND 메모리 스트링(200)은 또한 다수의 제어 게이트(206) 및 게이트 유전체(210)를 포함할 수 있다. 제어 게이트(206)는 제1 NAND 메모리 스트링(126)에 인접하는 도 1에 나타낸 반도체 층(122)의 일부일 수 있다. 따라서 제어 게이트(206)는 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 제어 게이트(206)는 W, Co, Cu, Al, 규화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 게이트 유전체(210)는 도 1에 도시된 유전체 층(124)의 일부일 수 있다. 따라서 게이트 유전체(210)는 실리콘 산화물, 실리콘 산질화물, 고 유전율 유전체, 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다.
다시 도 1을 참조하면, 제1 NAND 메모리 스트링(126)은 "플로팅 게이트" 유형의 NAND 메모리 스트링(예: NAND 메모리 스트링(200))에 한정되지 않으며, 제1 메모리 스택(120)은 "반도체/유전체 층 쌍" 유형의 메모리 스택으로 한정되지 않는다는 것이 이해된다. 일부 실시예에서, 제1 메모리 스택(120)은 각각 도체 층(122) 및 유전체 층(124)(여기에서는 "도체/유전체 층 쌍"으로 지칭 됨)을 포함하는 복수의 쌍을 포함한다. 일부 실시예에 따르면, 제1 메모리 스택(120)에서 인터리빙된 도체 층(122) 및 유전체 층(124)은 수직 방향으로 교대로 있다. 다시 말해, 제1 메모리 스택(120)의 상단 또는 하단에 있는 것을 제외하고, 각각의 도체 층(122)은 양측에 두 개의 유전체 층(124)이 인접할 수 있고, 각각의 유전체층(124)은 양측에 두 개의 도체 층(122)이 인접할 수 있다. 도체 층(122)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(124)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 도체 층(122)은 W, Co, Cu, Al, 규화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 유전체 층(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 각각의 제1 NAND 메모리 스트링(126)은 반도체 채널 및 복합 유전체 층(composite dielectric layer)("메모리 필름"이라고도 알려짐)을 포함하는 "전하 트랩(charge trap)" 유형의 NAND 메모리 스트링이다. 일부 실시예에서, 반도체 채널은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 복합 유전체 층은 터널링 층, 저장 층("전하 트랩 층"으로도 알려짐) 및 차단 층을 포함한다. 각각의 제1 NAND 메모리 스트링(126)은 원통 형상(예: 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널, 터널링 층, 저장 층 및 차단 층은 중심으로부터 기둥의 외부 표면을 향하여 반경 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 하나의 예에서, 차단 계층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 또는 탄탈륨 산화물(Ta2O5) 층 등과 같은 고 유전율 유전체 층을 포함할 수 있다.
일부 실시예에서, 제1 NAND 메모리 스트링(126)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 더 포함한다. 제1 메모리 스택(120)에서 도체 층 또는 반도체 층(122)은 각각 제1 NAND 메모리 스트링(126)의 메모리 셀 각각에 대한 제어 게이트로서 작용할 수 있다. 각각의 제1 NAND 메모리 스트링(126)은 그 하부 단부에 소스 선택 게이트를 그리고 그 상부 단부에 드레인 선택 게이트를 포함할 수 있다. 여기에서 사용되는 바와 같이, 구성요소(예: 제1 NAND 메모리 스트링(126))의 "상부 단부(upper end)"는 y 방향으로 기판(102)으로부터 더 먼 단부이고, 구성요소(예: 제1 NAND 메모리 스트링(126))의 "하부 단부(lower end)"는 y 방향으로 기판(102)에 더 가까운 단부이다. 도 1에 도시된 바와 같이, 제1 NAND 메모리 스트링(126)의 어레이는 각각의 하부 단부를 반도체 플레이트(118)와 접촉시킴으로써 공통 소스, 즉 제1 소스 플레이트(114)를 공유할 수 있다.
3D 메모리 소자(100)는 제1 NAND 메모리 스트링(126) 및 주변 소자(104) 위에 배치되고 제1 NAND 메모리 스트링(126) 및 주변 소자(104)에 전기적으로 연결된 제1 비트 라인(130)을 더 포함할 수 있다. 일부 실시예에서, 제1 NAND 메모리 스트링(126)의 상부 단부에 있는 드레인은 제1 비트 라인 콘택트(128)을 통해 제1 비트 라인(130)에 전기적으로 연결된다. 제1 비트 라인 콘택트(128) 및 제1 비트 라인(130)은 제1 메모리 스택(120) 위에 하나 이상의 ILD 층에 형성된, W, Co, Cu 및 Al과 같은, 전도성 재료을 포함할 수 있다. 제1 비트 라인(130)은 주변 상호연결 층(108)의 상호연결부를 통해 멀티플렉서(106)와 같은 주변 소자(104)에 전기적으로 연결될 수 있다. 결과적으로, 제1 NAND 메모리 스트링(126)은 제1 비트 라인(130)을 통하는 멀티플렉서(106)의 입력 중 하나일 수 있다.
전술한 바와 같이, 일부 실시예에서, 3D 메모리 소자(100)는 제1 메모리 어레이 소자 위에 적층된 제2 메모리 어레이 소자와 같이, 수직으로 적층된 다수의 메모리 어레이 소자를 포함한다. 제2 메모리 어레이 소자는 제1 비트 라인(130) 위에 배치되고 주변 상호연결 층(108)에 전기적으로 연결된 제2 소스 플레이트(134), 제2 소스 플레이트(134) 상에 배치된 제2 메모리 스택(140), 및 각각 제2 메모리 스택(140)을 통해 수직으로 연장되고 제2 소스 플레이트(134)와 접촉하는 제2 NAND 메모리 스트링(142)의 어레이를 포함할 수 있다.
제1 메모리 어레이 소자의 대응 부분과 유사하게, 제2 소스 플레이트(134)는 도시되지 않은) 주변 상호연결 층(108)에 전기적으로 연결된 전도성 플레이트(136), 및 전도성 플레이트(136) 상에 배치되고 제2 NAND 메모리 스트링(142)의 하부 단부와 접촉하는 반도체 플레이트(138)를 포함할 수 있다. 제2 소스 플레이트(134)는 제2 NAND 메모리 스트링(142) 어레이의 공통 소스로서 기능할 수 있다. 일부 실시예에서, 반도체 플레이트(138)는 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함하지만 이에 한정되지 않는 반도체 재료를 포함한다. 일부 실시예에서, 전도성 플레이트(136)는 금속(예: W, Co, Cu 및 Al) 및 금속 규화물(예: 텅스텐 규화물, 코발트 규화물, 구리 규화물 및 알루미늄 규화물)을 포함한, 도전성 재료를 포함한다. 하나의 예에서, 반도체 플레이트(138)는 폴리실리콘을 포함하고, 전도성 플레이트(136)는 텅스텐 규화물(WSix)을 포함한다.
제1 메모리 어레이 소자의 대응 부분과 유사하게, 제2 메모리 스택(140)은 복수의 반도체/유전층 쌍 또는 복수의 도체/유전층 쌍을 포함할 수 있고, 제2 NAND 메모리 스트링(142)은 위에서 상세히 설명한 바와 같이 "플로팅 게이트" 유형의 NAND 메모리 스트링 또는 "전하 트랩”유형의 NAND 메모리 스트링일 수 있다. 그럼에도불구하고, 3D 메모리 소자(100)는 또한 제2 NAND 메모리 스트링(142) 및 주변 소자(104) 위에 배치되고 제2 NAND 메모리 스트링(142) 및 주변 소자(104)에 전기적으로 연결된 제2 비트 라인(144)을 포함할 수 있다. 일부 실시예에서, 제2 NAND 메모리 스트링(142)의 상부 단부에 있는 드레인은 제2 비트 라인(144)에 전기적으로 연결된다. 제2 비트 라인(144)은 주변 상호연결 층(108)의 상호연결부를 통해, 멀티플렉서(106)와 같은 주변 소자(104)에 전기적으로 연결될 수 있다. 결과적으로, 제2 NAND 메모리 스트링(142)은 제1 비트 라인(144)을 통한 멀티플렉서(106)의 다른 입력일 수 있다. 따라서 멀티플렉서(106)는 제1 메모리 어레이 소자에서의 제1 NAND 메모리 스트링(들)(126) 및 제2 메모리 어레이 소자에서의 제2 NAND 메모리 스트링(들)(142) 중 하나를 선택하도록 구성될 수 있다. 제1 메모리 어레이 소자에서의 제1 NAND 메모리 스트링(들)(126) 및 제2 메모리 어레이 소자에서의 제2 NAND 메모리 스트링(들)(142)은 멀티플렉서(106)에 의해 주변 소자(104)에서 동일한 데이터 버퍼(예: 비트 라인 페이지 버퍼) 및/또는 드라이버(예: 워드 라인 드라이버)를 공유할 수 있다.
도 1에 도시된 바와 같이, 일부 실시예에서, 3D 메모리 소자(100)는 제2 비트 라인(144) 위에 배치되고 주변 상호연결 층(108)에 전기적으로 연결된 제3 소스 플레이트(146), 제3 소스 플레이트(146) 상에 배치된 제3 메모리 스택(152), 및 각각이 제3 메모리 스택(152)을 통해 수직으로 연장되고 제3 소스 플레이트(146)와 접촉하는 제3 NAND 메모리 스트링(154)의 어레이를 포함하는 제3 메모리 어레이 소자를 더 포함한다. 제3 소스 플레이트(146)는 (도시되지 않은) 주변 상호연결 층(108)에 전기적으로 연결된 전도성 플레이트(148), 및 전도성 플레이트(148) 상에 배치되고 제3 NAND 메모리 스트링(154)의 하부 단부와 접촉하는 반도체 플레이트(150)는 를 포함할 수 있다. 제3 소스 플레이트(146), 제3 메모리 스택(152) 및 제3 NAND 메모리 스트링(154)은 제1 메모리 어레이 소자 및 제2 메모리 어레이 소자에서의 대응 물과 유사하므로, 반복되지 않는다.
3D 메모리 소자(100)는 제3 NAND 메모리 스트링(154) 및 주변 소자(104) 위에 배치되고 제3 NAND 메모리 스트링(154) 및 주변 소자(104)에 전기적으로 연결된 제3 비트 라인(156)을 더 포함할 수 있다. 제3 비트 라인(156)은 주변 상호연결 층(108)의 상호연결부를 통해, 멀티플렉서(106)와 같은 주변 소자(104)에 전기적으로 연결될 수 있다. 그 결과, 제3 NAND 메모리 스트링(154)은 제3 비트 라인(156)을 통한 멀티플렉서(106)의 또 다른 입력일 수 있다. 따라서 멀티플렉서(106)는 제1 메모리 어레이 소자에서의 제1 NAND 메모리 스트링(들)(126), 제2 메모리 어레이 소자에서의 제2 NAND 메모리 스트링(들)(142), 및 제3 메모리 어레이 소자에서의 제3 NAND 메모리 스트링(들)(154) 중 하나를 선택하도록 구성될 수 있다. 제1 메모리 어레이 소자에서의 제1 NAND 메모리 스트링(들)(126), 제2 메모리 어레이 소자에서의 제2 NAND 메모리 스트링(들)(142), 및 제3 메모리 어레이 소자에서의 제3 NAND 메모리 스트링(들)(154)은 멀티플렉서(106)에 의해 주변 소자(104)에서의 동일한 데이터 버퍼(예: 비트 라인 페이지 버퍼) 및/또는 드라이버(예: 워드 라인 드라이버를 공유할 수 있다.
메모리 어레이 소자의 수는 도 1에 도시된 예에 의해 한정되지 않고 n개((여기서 n은 양의 정수임)일 수 있음을 이해할 수 있다. 비록 도시되지 않았지만, n개의 메모리 어레이 소자 각각은 게이트 라인 슬릿(gate line slit, GLS) 및 워드 라인 콘택트와 같은 다른 로컬 콘택트과 같은, 임의의 적절한 추가 구성요소를 포함할 수 있음을 이해할 수 있으며, 세부사항은 쉽게 이해할 수 있으므로 여기서는 설명하지 않는다.
도 3a∼도 3f는 본 개시의 일부 실시예에 따른, 3D 메모리 소자를 형성하기 위한 예시적인 제조 프로세스를 나타낸다. 도 4는 본 개시의 일부 실시예에 따른 3D 메모리 소자를 형성하기 위한 예시적인 방법의 흐름도이다. 도 3a∼도 3f 및 도 4에 나타낸 3D 메모리 소자의 예는 도 1에 나타낸 3D 메모리 소자(100)를 포함한다. 도 3a∼도 3f 및 도 4를 함께 설명한다. 방법(400)에 도시된 작업은 총망라한 것은 않으며 나타낸 작업 중 어느 것의 전에, 후에 또는 사이에 다른 작업이 수행될 수 있음을 이해할 수 있다. 또한, 일부 작업은 동시에 수행될 수도 있거나, 도 4에 도시된 순서와는 다른 순서로 수행될 수도 있다.
도 4를 참조하면, 방법(400)은 기판 상에 주변 소자를 형성하는 작업(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 작업 402는 다수의 메모리 스트링들 중 하나를 선택하도록 구성된 멀티플렉서를 형성하고, 멀티플렉서를 통해 다수의 메모리 스트링에 의해 공유되는 데이터 버퍼 및 드라이버를 형성하는 것을 포함할 수 있다. 도 3a에 나타낸 바와 같이, 주변 소자(304)는 실리콘 기판(302) 상에 형성된다. 주변 소자(304)는 실리콘 기판(302) 상에 형성된 복수의 트랜지스터를 포함할 수 있다. 트랜지스터는 포토리소그래피, 건식 및/또는 습식 에칭, 박막 증착, 열 성장, 주입, 화학 기계적 연마(chemical mechanical polishing, CMP) 및 기타 적절한 공정을 포함하지만 이에 한정되지 않는, 복수의 공정에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역이 이온 주입 및/또는 열 확산에 의해 실리콘 기판(302)에 형성되며, 이는 예를 들어 트랜지스터의 소스 영역 및/또는 드레인 영역으로서 기능한다. 일부 실시예에서, 분리 영역(예: STI)이 또한 건식 및/또는 습식 에칭 및 박막 증착에 의해 실리콘 기판(302)에 형성된다. 주변 소자(304)의 트랜지스터는 멀티플렉서(306), 데이터 버퍼(도시하지 않음) 및 드라이버(도시하지 않음)와 같은 다양한 유형의 회로를 형성할 수 있다.
방법(400)은 도 4에 나타낸 바와 같이, 작업 404로 진행하며, 주변 소자 위에 주변 상호연결 층을 형성한다. 주변 상호연결 층은 하나 이상의 ILD 층에 복수의 상호연결부를 포함할 수 있다. 도 3b에 나타낸 바와 같이, 주변 상호연결 층(308)은 실리콘 기판(302) 상에 그리고 주변 소자(304) 위에 형성될 수 있다. 주변 상호연결 층(308)은 주변 소자(304)와의 전기적 연결을 위해, 복수의 ILD 층에서의 MEOL 및/또는 BEOL의 비아 콘택트(312) 및 상호연결 라인(310)을 포함한, 상호연결부를 포함할 수 있다.
일부 실시예에서, 주변 상호연결 층(308)은 다수의 공정으로 형성된 다수의 ILD 층 및 그 내부의 상호연결부를 포함한다. 예를 들어, 상호연결 라인(310) 및 비아 콘택트(312)는 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 전기 도금(electroplatingelectroless plating), 무전해 도금(electroless plating) 또는 이들의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. 상호연결 라인(310) 및 콘텍트(312)를 형성하기 위한 제조 공정은 또한 포토 리소그래피, CMP, 건식 및/또는 습식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다. 도 3b에 나타낸 ILD 층 및 상호연결부는 집합적으로 "상호연결 층"(예: 주변 상호연결 층(308))으로 지칭될 수 있다.
방법(400)은 도 4에 나타낸 바와 같이, 작업 406으로 진행하여, 제1 소스 플레이트가 주변 상호연결 층에 위에 형성되고 주변 상호연결 층에 전기적으로 연결된다. 작업 406은 주변 상호연결 층과 접촉하는 전도성 플레이트를 형성하는 것, 및 전도성 플레이트 상에 반도체 플레이트를 형성하는 것을 포함할 수 있다. 일부 실시예에서, 전도성 플레이트는 금속 규화물를 포함하고, 반도체 플레이트는 폴리실리콘을 포함한다.
도 3c에 도시된 바와 같이, 전도성 플레이트(316) 및 반도체 플레이트(318)를 포함하는 제1 소스 플레이트(314)가 주변 상호연결 층(308)의 상단 표면 상에 형성된다. 전도성 플레이트(316)의 전도성 재료는 금속, 금속 합금 및 금속 규화물ㅇ을 포함할 수 있지만 이에 한정되는 것은 아니다. 일부 실시예에서, 전도성 플레이트(316)는 Cu, Co, Al, 니켈(Ni), 티타늄(Ti), W 또는 임의의 다른 적절한 금속과 같은, 하나 이상의 금속을 포함한다. 일부 실시예에서, 전도성 플레이트(316)는 각각이 Cu, Co, Ni, Ti, W 중 적어도 두 개의 합금(예: TiNi 합금 또는 TiNi 합금과 TiW 합금의 조합)인 하나 이상의 금속 합금을 포함하거나, 또는 다른 적절한 금속 합금을 포함한다. 일부 실시예에서, 전도성 플레이트(316)는 구리 규화물, 코발트 규화물, 니켈 규화물, 티타늄 규화물, 텅스텐 규화물, 또는 임의의 다른 적절한 금속 규화물와 같은, 하나 이상의 금속 규화물를 포함한다.
전도성 플레이트(316)는 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 전도성 플레이트(316)의 전도성 재료에 따라, 전도성 플레이트(316)의 증착은 복수의 공정을 포함할 수 있다. 일부 실시예에서, 금속 규화물 전도성 필름의 증착은 실리콘 필름의 증착, 금속 필름의 증착, 및 열처리(예: 어닐링, 소결 또는 임의의 다른 적절한 공정)에 의한 실리콘 필름 및 금속 필름의 규화(silicidation)를 포함한다.
도 3c에 도시된 바와 같이, 반도체 플레이트(318)는 전도성 플레이트(316) 상에 형성될 수 있다. 반도체 플레이트(318)는 비정질 실리콘 또는 폴리실리콘과 같은 실리콘을 포함하지만 이에 한정되지 않는 반도체 재료를 포함할 수 있다. 반도체 플레이트(318)는 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 하나의 예에서, 제1 소스 플레이트(314)는 먼저 텅스텐 필름을 증착 한 다음 텅스텐 필름 상에 폴리실리콘 필름을 증착한 다음, 열처리(예: 어닐링, 소결 또는 임의의 다른 적절한 공정)에 의해 폴리실리콘 및 텅스텐 필름을 규화함으로써 형성된다. 그 결과, 전도성 플레이트(316)는 텅스텐 규화물로 만들어질 수 있고, 반도체 플레이트(318)는 폴리실리콘으로 만들어질 수 있다.
방법(400)은 도 4에 나타낸 바와 같이 작업 408로 진행하여, 제1 메모리 스택을 통해 수직으로 연장되는 제1 메모리 스트링이 형성된다. 제1 메모리 스트링은 제1 소스 플레이트 위에 있고 제1 소스 플레이트와 접촉할 수 있다. 일부 실시예에서, 제1 메모리 스택은 인터리빙된 폴리실리콘 층 및 실리콘 산화물 층을 증착함으로써 형성된다.
도 3c에 나타낸 바와 같이, 인터리빙된 폴리실리콘 층(322)들 및 실리콘 산화물 층(324)들이 제1 소스 플레이트(314)의 반도체 플레이트(318) 상에 형성된다. 인터리빙된 폴리실리콘 층(322)들 및 실리콘 산화물 층(324)들은 메모리 스택(320)을 형성할 수 있다. 일부 실시예에서, 폴리실리콘 층(322)들은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 실리콘 산화물 층(324)들은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 메모리 스택(320)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
도 3d에 도시된 바와 같이, 제1 소스 플레이트(314)는 주변 소자(304)와 메모리 어레이 소자(들) 사이의 상호연결을 위해 주변 소자(304) 위에 있는 부분을 제거하기 위해 포토리소그래피 및 에칭 프로세스에 의해 패터닝된다. 메모리 스택(320)은 또한 "트림 에칭(trim-etch)" 프로세스에 의해 패터닝되어 워드 라인 팬 아웃(word line fan-out)을 위해 횡 방향으로 측면(들)에 하나 이상의 계단 구조(325)를 형성할 수 있다. 도 3d에 나타낸 바와 같이, 개구부(채널 구멍)(327)는 습식 에칭 및/또는 건식 에칭에 의해 메모리 스택(320)에서 인터리빙된 폴리실리콘 층(322) 및 실리콘 산화물 층(324)을 통해 에칭된다. 일부 실시예에서, 채널 구멍(327)은 깊은 반응성 이온 에칭(deep reactive-ion etching, DRIE)을 사용하여 에칭된다.
도 3e에 나타낸 바와 같이, 제1 NAND 메모리 스트링(326)은 다양한 층을 채널 구멍(327) 속에 증착함으로써 메모리 스택(320)을 통해 형성된다(도 3d에 도시된 바와 같음). 일부 실시예에서, 제1 NAND 메모리 스트링(326)을 형성하기 위한 제조 공정은 채널 홀(327)에 접하는 실리콘 산화물 층(324)의 일부의 습식 에칭 및/건식 에칭에 의해 플로팅 게이트를 위한 공간을 남겨두기 위해 복수의 횡 방향 오목부(lateral recess)를 형성하는 것을 포함한다. 일부 실시예에서, 제1 NAND 메모리 스트링(326)을 형성하기 위한 제조 공정은 예를 들어, PVD, CVD, ALD 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 사용하여 실리콘 산화물 층, 폴리실리콘 층, 실리콘 산화물 층, 폴리실리콘 층 및 실리콘 산화물 층을 이어서 증착함으로써 차단 층, 플로팅 게이트, 터널링 층, 반도체 채널 및 유전체 충전 층을 형성하는 것을 더 포함한다.
메모리 스택(320)이 복수의 도체/유전체 층 쌍을 포함하고 제1 NAND 메모리 스트링(326)이 "전하 트랩" 유형의 NAND 메모리 스트링인 일부 실시예에서는 다른 제조 공정 사용된다는 것을 알 수 있다. 예를 들어, 인터리빙된 희생 층(예: 실리콘 질화물 층) 및 유전체 층(예: 실리콘 산화물 층)을 포함하는 유전체 스택이 먼저 제1 소스 플레이트(314) 상에 증착될 수 있다. "전하 트랩" 유형의 NAND 메모리 스트링은 먼저, 유전체 스택을 통해 수직으로 연장되는 채널 구멍을 에칭한 다음, 이어서 메모리 필름(예: 터널링 층, 저장 층 및 차단 층을 포함함) 및 반도체 채널을 채널 구멍에 증착함으로써 유전체 스택을 통해 형성될 수 있다. 그 후에 인터리빙된 도체 층(예: 텅스텐 층) 및 유전체 층(예: 실리콘 산화물 층)을 포함하는 메모리 스택이 "게이트 교체(gate replacement)" 공정을 사용하여, 즉, 유전체 스택을 통해 수직으로 연장되는 슬릿을 통해 유전체 스택의 희생 층을 도체 층과 교체함으로써 형성될 수 있다.
방법(400)은 도 4에 나타낸 바와 같이, 작업 410으로 진행하여, 제1 비트 라인이 제1 메모리 스트링 및 주변 소자 위에 형성되고 제1 메모리 스트링 및 주변 소자에 전기적으로 연결된다. 도 3e에 나타낸 바와 같이, 제1 비트 라인 콘택트(328)는 하나 이상의 ILD 층을 통해 형성되고 제1 NAND 메모리 스트링(326)의 상부 단부와 접촉하여, 제1 비트 라인 콘택트(328)이 제1 NAND 메모리 스트링(326)에 전기적으로 연결된다. 제1 비트 라인(330)은 그런 다음, 제1 NAND 메모리 스트링(326)이 멀티플렉서(306)와 같은 주변 소자(304)에 전기적으로 연결되도록, 하나 이상의 ILD 층을 통해 그리고 주변 상호연결 층(308)의 상호연결부 및 제1 비트 라인 콘택트(328) 모두와 접촉하여 형성될 수 있다.
일부 실시예에서, 제1 비트 라인 콘택트(328) 및 제1 비트 라인(330)을 형성하기 위한 제조 공정은 건식 에칭 및/또는 습식 에칭을 사용하여 개구부(예: 비아 홀 또는 트렌치)를 형성한 다음, 개구부를 전도성 재료 및 도체 충전, 접착 및/또는 기타 목적을 위한 기타 재료(예: 장벽 층, 접착 층 및/또는 시드 층(seed layer))로 채우는 것을 포함한다. 제1 비트 라인 콘택트(328) 및 제1 비트 라인(330)은 W, Co, Cu, Al, 도핑된 실리콘, 규화물 또는 이들의 임의의 조합을 포함하지만 이에 한정되지 않는 전도성 재료를 포함할 수 있다. 제1 비트 라인 콘택트(328) 및 제1 비트 라인(330)의 개구부는 ALD, CVD, PVD, 전기 도금, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 전도성 재료 및 기타 재료로 채워질 수 있다.
방법(400)은 도 4에 나타낸 바와 같이 작업 412로 진행하여, 제2 소스 플레이트가 제1 비트 라인 위에 형성되고 주변 상호연결 층에 전기적으로 연결된다. 방법(400)은 도 4에 나타낸 바와 같이 작업 414로 진행하여, 제2 메모리 스택을 통해 수직으로 연장되는 제2 메모리 스트링이 형성된다. 제2 메모리 스트링은 제2 소스 플레이트 위에 있고 제2 소스 플레이트와 접촉할 수 있다. 방법(400)은 도 4에 도시된 바와 같이 작업 416으로 진행하여, 제2 비트 라인이 제2 메모리 스트링 및 주변 소자 위에 형성되고 제2 메모리 스트링 및 주변 소자와 전기적으로 연결된다.
도 3f에 도시된 바와 같이, 전도성 플레이트(336) 및 반도체 플레이트(338)를 포함하는 제2 소스 플레이트(334)가 제1 비트 라인(330) 위에 형성되고 주변 상호연결 층(308)에 전기적으로 연결된다. 제2 메모리 스택(340)을 통해 수직으로 연장되는 제2 NAND 메모리 스트링(342)이 형성될 수 있다. 제2 NAND 메모리 스트링(342)은 제2 소스 플레이트(334) 위에 있고 제2 소스 플레이트(334)와 접촉할 수 있다. 제2 비트 라인(344)은 제2 NAND 메모리 스트링(342) 및 주변 소자(304) 위에 형되고 제2 NAND 메모리 스트링(342) 및 주변 소자(304)에 전기적으로 연결될 수 있다. 소스 플레이트(334), 제2 메모리 스택(340), 제2 NAND 메모리 스트링(342) 및 제2 비트 라인(344)의 제조 세부사항은 제1 메모리 어레이 소자의 대응 부분과 유사하므로, 반복하지 않는다. 유사한 제조 공정이 제2 메모리 어레이 소자 위에 수직으로 적층된 추가 메모리 어레이 소자(들)를 형성하는 데 사용될 수 있다는 것이 이해할 수 있다.
본 개시의 일 측면에 따르면, 3D 메모리 소자는 기판, 기판 상에 배치된 주변 소자, 주변 소자 위에 배치된 주변 상호연결 층, 주변 상호연결 층 위에 배치되고 주변 상호연결 층에 전기적으로 연결된 제1 소스 플레이트, 제1 소스 플레이트 상에 배치된 제1 메모리 스택, 제1 메모리 스택을 통해 수직으로 연장되고 제1 소스 플레이트와 접촉하는 제1 메모리 스트링, 그리고 제1 메모리 스트링 및 주변 소자 위에 배치되고 메모리 스트링 및 주변 소자에 전기적으로 연결된 제1 비트 라인을 포함한다.
일부 실시예에서, 제1 소스 플레이트는 주변 상호연결 층과 접촉하는 전도성 플레이트, 및 전도성 플레이트 상에 배치되고 제1 메모리 스트링의 하단 단부와 접촉하는 반도체 플레이트를 포함한다. 전도성 플레이트는 금속 규화물를 포함할 수 있고, 반도체 플레이트는 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 3D 메모리 소자는 제1 비트 라인 위에 배치되고 주변 상호연결 층에 전기적으로 연결된 제2 소스 플레이트, 제2 소스 플레이트 상에 배치된 제2 메모리 스택, 제2 메모리 스택을 통해 수직으로 연장되고 제2 소스 플레이트와 접촉하는 제2 메모리 스트링, 그리고 제2 메모리 스트링 및 주변 소자 위에 배치되고 제2 메모리 스트링 및 주변 소자에 전기적으로 연결된 제2 비트 라인을 더 포함한다.
일부 실시예에서, 주변 소자는 제1 메모리 스트링과 제2 메모리 스트링 중 하나를 선택하도록 구성된 멀티플렉서를 포함한다. 주변 소자는 멀티플렉서를 통해 제1 메모리 스트링 및 제2 메모리 스트링에 의해 공유되는 데이터 버퍼 및 드라이버를 더 포함한다.
일부 실시예에서, 제1 메모리 스택은 인터리빙된 폴리실리콘 층 및 실리콘 산화물 층을 포함한다. 일부 실시예에서, 제1 메모리 스트링은 복수의 플로팅 게이트를 포함한다.
본 개시의 다른 측면에 따르면, 3D 메모리 소자는 기판, 기판 상에 배치된 멀티플렉서를 포함하는 주변 소자, 주변 소자 위에 배치된 제1 메모리 스택, 제1 메모리 스택을 통해 수직으로 연장되는 제1 메모리 스트링, 제1 메모리 스트링 및 멀티플렉서 위에 배치되고 제1 메모리 스트링 및 멀티플렉서에 전기적으로 연결된 제1 비트 라인, 제1 비트 라인 위에 배치된 제2 메모리 스택, 제2 메모리 스택을 통해 수직으로 연장되는 제2 메모리 스트링, 제2 메모리 스트링 및 멀티플렉서 위에 배치되고 제2 메모리 스트링 및 멀티플렉서에 전기적으로 연결된 제2 비트 라인을 포함한다. 멀티플렉서는 제1 메모리 스트링과 제2 메모리 스트링 중 하나를 선택하도록 구성된다.
일부 실시예에서, 주변 소자는 멀티플렉서를 통해 제1 메모리 스트링 및 제2 메모리 스트링에 의해 공유되는 데이터 버퍼 및 드라이버를 더 포함한다.
일부 실시예에서, 3D 메모리 소자는 주변 소자 위에 배치된 주변 상호연결 층, 주변 상호연결 층과 제1 메모리 스택 사이에 배치되고 주변 상호연결 층에 전기적으로 연결되는 제1 소스 플레이트, 그리고 제1 비트 라인과 제2 메모리 스택 사이에 배치되고 주변 상호연결 층에 전기적으로 연결되는 제2 소스 플레이트를 더 포함한다. 일부 실시예에서, 제1 소스 플레이트 및 제2 소스 플레이트 각각은 주변 상호연결 층과 접촉하는 전도성 플레이트, 그리고 전도성 플레이트 상에 배치되고 각각의 제1 메모리 스트링 또는 제2 메모리 스트링의 하단 단부와 접촉하는 반도체 플레이트를 포함한다. 전도성 플레이트는 금속 규화물를 포함할 수 있고, 반도체 플레이트는 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 제1 메모리 스택 및 제2 메모리 스택 각각은 인터리빙된 폴리실리콘 층 및 실리콘 산화물 층을 포함한다. 일부 실시예에서, 제1 메모리 스트링 및 제2 메모리 스트링 각각은 복수의 플로팅 게이트를 포함한다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 소자를 형성하는 방법이 개시된다. 기판 상에 주변 소자가 형성된다. 주변 소자 위에 주변 상호연결 층이 형성된다. 제1 소스 플레이트가 주변 상호연결 층 위에 형성되고 주변 상호연결 층 위에 전기적으로 연결된다. 제1 메모리 스택을 통해 수직으로 연장되는 제1 메모리 스트링이 형성된다. 제1 메모리 스트링은 제1 소스 플레이트 위에 있고 제1 소스 플레이트와 접촉한다. 제1 비트 라인이 제1 메모리 스트링 및 주변 소자 위에 형성되고 제1 메모리 스트링 및 주변 소자에 전기적으로 연결된다.
일부 실시예에서, 제1 소스 플레이트를 형성하기 위해, 전도성 플레이트가 주변 상호연결 층과 접촉하여 형성되고, 반도체 플레이트가 전도성 플레이트 상에 형성되고 제1 메모리 스트링의 하단 단부와 접촉한다. 전도성 플레이트는 금속 규화물을 포함할 수 있고, 반도체 플레이트는 폴리실리콘을 포함할 수 있다.
일부 실시예에서, 제2 소스 플레이트는 제1 비트 라인 위에 형성되고 주변 상호연결 층에 전기적으로 연결되며, 제2 메모리 스택을 통해 수직으로 연장되는 제2 메모리 스트링이 형성되고, 제2 메모리 스트링은 제2 소스 플레이트 위에 있고 제2 소스 플레이트와 접촉하며, 제2 비트 라인이 제2 메모리 스트링 및 주변 소자 위에 형성되고 제2 메모리 스트링 및 주변 소자에 전기적으로 연결된다.
일부 실시예에서, 주변 소자를 형성하기 위해, 제1 메모리 스트링과 제2 메모리 스트링 중 하나를 선택하도록 구성된 멀티플렉서가 형성된다. 일부 실시예에서, 주변 소자를 형성하기 위해, 멀티플렉서를 통해 제1 메모리 스트링 및 제2 메모리 스트링에 의해 공유되는 데이터 버퍼 및 드라이버가 형성된다.
일부 실시예에서, 제1 메모리 스택은 인터리빙된 폴리실리콘 층 및 실리콘 산화물 층을 증착함으로써 형성된다. 일부 실시예에서, 제1 메모리 스트링을 형성하기 위해, 복수의 플로팅 게이트가 형성된다.
구체적인 실시예에 대한 전술한 설명은 본 기술 분야의 지식을 적용함으로써, 본 개시의 일반적인 개념을 벗어나지 않고서, 과도한 실험 없이, 그러한 구체적인 실시예와 같은 다양한 애플리케이션에 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 여기에서 제시된 교시 및 안내에 기초하여, 개시된 실시예의 동등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 한정을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 함을 이해할 수 있을 것이다.
본 개시의 실시예는 특정 기능 및 그 관계의 구현을 나타내는 기능적 구성 요소의 도움으로 위에 설명되었다. 이러한 기능적 구성 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
발명의 내용 및 요약 부분은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상의 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 식으로도 한정하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술 한 예시적인 실시예 중 어느 것에 의해 한정되어서는 안 되며, 다음의 청구 범위 및 그 동등물에 따라서만 정의되어야 한다.

Claims (23)

  1. 3차원(three-dimensional, 3D) 메모리 소자로서,
    기판(substrate);
    상기 기판 상에 배치된 주변 소자(peripheral device);
    상기 주변 소자 위에 배치된 주변 상호연결 층(peripheral interconnect layer);
    상기 주변 상호연결 층 위에 배치되고, 상기 주변 상호연결 층에 전기적으로 연결된 제1 소스 플레이트(source plate);
    상기 제1 소스 플레이트 상에 배치된 제1 메모리 스택(memory stack);
    상기 제1 메모리 스택을 통해 수직으로 연장되고 상기 제1 소스 플레이트와 접촉하는 제1 메모리 스트링(memory string); 및
    상기 제1 메모리 스트링 및 상기 주변 소자 위에 배치되고, 상기 제1 메모리 스트링 및 상기 주변 소자에 전기적으로 연결된 제1 비트 라인(bit line)
    을 포함하는 3차원(3D) 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 소스 플레이트는,
    상기 주변 상호연결 층과 접촉하는 전도성 플레이트(conductive plate); 및
    상기 전도성 플레이트 상에 배치되고 상기 제1 메모리 스트링의 하부 단부(lower end)와 접촉하는 반도체 플레이트(semiconductor plate)를 포함하는, 3차원(3D) 메모리 소자.
  3. 제2항에 있어서,
    상기 전도성 플레이트는 금속 규화물(metal silicide)을 포함하고, 상기 반도체 플레이트는 폴리실리콘을 포함하는, 3차원(3D) 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 비트 라인 위에 배치되고 상기 주변 상호연결 층에 전기적으로 연결된 제2 소스 플레이트;
    상기 제2 소스 플레이트 상에 배치된 제2 메모리 스택;
    상기 제2 메모리 스택을 통해 수직으로 연장되고 상기 제2 소스 플레이트와 접촉하는 제2 메모리 스트링; 및
    상기 제2 메모리 스트링 및 상기 주변 소자 위에 배치되고, 상기 제2 메모리 스트링 및 상기 주변 소자에 전기적으로 연결된 제2 비트 라인을 더 포함하는 3차원(3D) 메모리 소자.
  5. 제4항에 있어서,
    상기 주변 소자는 상기 제1 메모리 스트링과 상기 제2 메모리 스트링 중 하나를 선택하도록 구성된 멀티플렉서를 포함하는, 3차원(3D) 메모리 소자.
  6. 제5항에 있어서,
    상기 주변 소자는 상기 멀티플렉서를 통해 상기 제1 메모리 스트링 및 상기 제2 메모리 스트링에 의해 공유되는 드라이버 및 데이터 버퍼를 더 포함하는, 3차원(3D) 메모리 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 메모리 스택은 인터리빙된 폴리실리콘 층 및 실리콘 산화물 층을 포함하는, 3차원(3D) 메모리 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 메모리 스트링은 복수의 플로팅 게이트(floating gate)를 포함하는, 3차원(3D) 메모리 소자.
  9. 3차원(3D) 메모리 소자로서,
    기판;
    상기 기판 상에 배치된 멀티플렉서를 포함하는 주변 소자;
    상기 주변 소자 위에 배치된 제1 메모리 스택;
    상기 제1 메모리 스택을 통해 수직으로 연장되는 제1 메모리 스트링;
    상기 제1 메모리 스트링 및 상기 멀티플렉서 위에 배치되고, 상기 제1 메모리 스트링 및 상기 멀티플렉서에 전기적으로 연결된 제1 비트 라인;
    상기 제1 비트 라인 위에 배치된 제2 메모리 스택;
    상기 제2 메모리 스택을 통해 수직으로 연장되는 제2 메모리 스트링; 및
    상기 제2 메모리 스트링 및 상기 멀티플렉서 위에 배치되고, 상기 제2 메모리 스트링 및 상기 멀티플렉서에 전기적으로 연결된 제2 비트 라인을 포함하고,
    상기 멀티플렉서는 상기 제1 메모리 스트링과 상기 제2 메모리 스트링 중 하나를 선택하도록 구성되는,
    3차원(3D) 메모리 소자.
  10. 제9항에 있어서,
    상기 주변 소자는 상기 멀티플렉서를 통해 상기 제1 메모리 스트링 및 상기 제2 메모리 스트링에 의해 공유되는 드라이버 및 데이터 버퍼를 더 포함하는 3차원(3D) 메모리 소자.
  11. 제9항 또는 제10항에 있어서,
    주변 소자 위에 배치된 주변 상호연결 층;
    상기 주변 상호연결 층과 상기 제1 메모리 스택 사이에 배치되고, 상기 주변 상호연결 층에 전기적으로 연결된 제1 소스 플레이트; 및
    상기 제1 비트 라인과 상기 제2 메모리 스택 사이에 배치되고, 상기 주변 상호연결 층에 전기적으로 연결된 제2 소스 플레이트를 더 포함하는 3차원(3D) 메모리 소자.
  12. 제11항에 있어서,
    상기 제1 소스 플레이트 및 상기 제2 소스 플레이트 각각은,
    상기 주변 상호연결 층에 전기적으로 연결된 전도성 플레이트; 및
    상기 전도성 플레이트 상에 배치되고, 상기 제1 메모리 스트링 또는 상기 제2 메모리 스트링 각각의 하부 단부와 접촉하는 반도체 플레이트를 포함하는, 3차원(3D) 메모리 소자.
  13. 제12항에 있어서,
    상기 전도성 플레이트는 금속 규화물를 포함하고, 상기 반도체 플레이트는 폴리실리콘을 포함하는, 3차원(3D) 메모리 소자.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 메모리 스택 및 상기 제2 메모리 스택 각각은 인터리빙된 폴리실리콘 층 및 실리콘 산화물 층을 포함하는, 3차원(3D) 메모리 소자.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 메모리 스트링 및 상기 제2 메모리 스트링 각각은 복수의 플로팅 게이트를 포함하는, 3차원(3D) 메모리 소자.
  16. 3차원(3D) 메모리 소자를 형성하는 방법으로서,
    기판 상에 주변 소자를 형성하는 단계;
    상기 주변 소자 위에 주변 상호연결 층을 형성하는 단계;
    상기 주변 상호연결 층 위에, 상기 주변 상호연결 층에 전기적으로 연결된 제1 소스 플레이트를 형성하는 단계;
    제1 메모리 스택을 통해 수직으로 연장되는 제1 메모리 스트링을 형성하는 단계 - 상기 제1 메모리 스트링은 상기 제1 소스 플레이트 위에 있고 상기 제1 소스 플레이트와 접촉함 -; 및
    상기 제1 메모리 스트링 및 상기 주변 소자 위에 배치되고, 상기 제1 메모리 스트링 및 상기 주변 소자에 전기적으로 연결된 제1 비트 라인을 형성하는 단계
    를 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  17. 제16항에 있어서,
    상기 제1 소스 플레이트를 형성하는 단계는,
    상기 주변 상호연결 층과 접촉하는 전도성 플레이트를 형성하는 단계; 및
    상기 전도성 플레이트 상에, 상기 제1 메모리 스트링의 하부 단부와 접촉하는 반도체 플레이트를 형성하는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  18. 제17항에 있어서,
    상기 전도성 플레이트는 금속 규화물를 포함하고, 상기 반도체 플레이트는 폴리실리콘을 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 제1 비트 라인 위에, 상기 주변 상호연결 층에 전기적으로 연결된 제2 소스 플레이트를 형성하는 단계;
    제2 메모리 스택을 통해 수직으로 연장되는 제2 메모리 스트링을 형성하는 단계 - 상기 제2 메모리 스트링은 상기 제2 소스 플레이트 위에 있고 상기 제2 소스 플레이트와 접촉함 -; 및
    상기 제2 메모리 스트링 및 상기 주변 소자 위에, 상기 제2 메모리 스트링 및 상기 주변 소자와 전기적으로 연결된 제2 비트 라인을 형성하는 단계를 더 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  20. 제16항 내지 제19항 중 어느 한 항에 있어서,
    상기 주변 소자를 형성하는 단계는 상기 제1 메모리 스트링과 제2 메모리 스트링 중 하나를 선택하도록 구성된 멀티플렉서를 형성하는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  21. 제20항에 있어서,
    상기 주변 소자를 형성하는 단계는, 상기 멀티플렉서를 통해 상기 제1 메모리 스트링 및 상기 제2 메모리 스트링에 의해 공유되는 드라이버 및 데이터 버퍼를 형성하는 단계를 더 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
  22. 제16항 내지 제21항 중 어느 한 항에 있어서,
    인터리빙된 폴리실리콘 층 및 실리콘 산화물 층을 증착하여(depositing) 상기 제1 메모리 스택을 형성하는 단계를 더 포함하는 3차원(3D) 메모리 소자를 형성하는 방법.
  23. 제22항에 있어서,
    상기 제1 메모리 스트링을 형성하는 단계는 복수의 플로팅 게이트를 형성하는 단계를 포함하는, 3차원(3D) 메모리 소자를 형성하는 방법.
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