CN109314113A - 三维存储器件以及用于形成三维存储器件的方法 - Google Patents

三维存储器件以及用于形成三维存储器件的方法 Download PDF

Info

Publication number
CN109314113A
CN109314113A CN201880001693.2A CN201880001693A CN109314113A CN 109314113 A CN109314113 A CN 109314113A CN 201880001693 A CN201880001693 A CN 201880001693A CN 109314113 A CN109314113 A CN 109314113A
Authority
CN
China
Prior art keywords
memory
layer
memory string
string
peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880001693.2A
Other languages
English (en)
Other versions
CN109314113B (zh
Inventor
刘峻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010194481.XA priority Critical patent/CN111354732B/zh
Publication of CN109314113A publication Critical patent/CN109314113A/zh
Application granted granted Critical
Publication of CN109314113B publication Critical patent/CN109314113B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了三维(3D)存储器件和形成3D存储器件的方法的实施例。在示例中，3D存储器件包括衬底、设置于衬底上的外围器件、设置于外围器件上方的外围互连层、设置于外围互连层上方并电连接到外围互连层的第一源极板、设置于第一源极板上的第一存储器堆叠层、竖直延伸通过第一存储器堆叠层并与第一源极板接触的第一存储器串、以及设置于第一存储器串和外围器件上方并电连接到第一存储器串和外围器件的第一位线。

Description

三维存储器件以及用于形成三维存储器件的方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制到和来自存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其制造方法的实施例。
在一个示例中，一种3D存储器件包括衬底、设置于衬底上的外围器件、设置于外围器件上方的外围互连层、设置于外围互连层上方并电连接到外围互连层的第一源极板、设置于第一源极板上的第一存储器堆叠层、竖直延伸通过第一存储器堆叠层并与第一源极板接触的第一存储器串、以及设置于第一存储器串和外围器件上方并电连接到第一存储器串和外围器件的第一位线。
在另一个示例中，一种3D存储器件包括衬底、包括设置于衬底上的复用器的外围器件、设置于外围器件上方的第一存储器堆叠层、竖直延伸通过第一存储器堆叠层的第一存储器串、设置于第一存储器串和复用器上方并电连接到第一存储器串和复用器的第一位线、设置于第一位线上方的第二存储器堆叠层、竖直延伸通过第二存储器堆叠层的第二存储器串、设置于第二存储器串和复用器上方并电连接到第二存储器串和复用器的第二位线。复用器被配置成选择第一和第二存储器串之一。
在另一示例中，公开了一种用于形成3D存储器件的方法。外围器件形成在衬底上。外围互连层形成在外围器件上方。第一源极板形成在外围互连层上方并电连接到外围互连层。形成竖直延伸通过第一存储器堆叠层的第一存储器串。第一存储器串在第一源极板上方并且与第一源极板接触。第一位线形成在第一存储器串和外围器件上方并电连接到第一存储器串和外围器件。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性3D存储器件的截面。
图2示出了根据本公开的一些实施例的具有浮置栅的示例性NAND存储器串的截面。
图3A-图3F示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造过程。
图4是根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
根据本公开的各种实施例提供了3D存储器件和用于形成3D存储器件的方法，与一些其它3D存储器件相比，该3D存储器件具有更小的管芯尺寸、更高的单元密度和改进的性能。通过在外围器件上方竖直堆叠存储器阵列器件，可以提高所得的3D存储器件的单元密度和阵列效率，并能够减小管芯尺寸和位成本。在一些实施例中，本文所公开的3D存储器件能够实施“多存储器堆叠层”架构，这使得能够连续缩放3D存储器件以进一步增大单元密度并降低位成本。在一些实施例中，可以将包括导电板和半导体板的源极板用作同一存储器堆叠层中的“浮置栅”型NAND存储器串的公共源极，由此减小源极线电阻。
图1示出了根据本公开的一些实施例的示例性3D存储器件100的截面。3D存储器件100代表单片式3D存储器件的示例。术语“单片式”表示3D存储器件的部件形成于单个衬底上。3D存储器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它适当材料。
3D存储器件100可以包括衬底102上的外围器件104。外围器件104可以形成于衬底102“上”，其中外围器件104的整体或部分形成于衬底102中(例如，在衬底102的顶表面下方)和/或直接形成于衬底102上。外围器件104可以包括形成于衬底102上的多个晶体管。也可以在衬底102中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管的源极区和漏极区)。
外围器件104可以包括任何适当的数字、模拟和/或混合信号外围电路，以用于方便3D存储器件100的操作。例如，外围器件104可以包括数据缓冲器(例如，位线页缓冲器)、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术在衬底102上形成外围器件104。
在一些实施例中，外围器件104包括复用器106。复用器(也称为“MUX”)是选择若干模拟或数字输入信号之一并将选定输入发送到单条线中的器件。在一些实施例中，复用器106被配置成选择多个存储器串(或存储器堆叠层)之一并将来自选定存储器串(或存储器堆叠层)的输入发送到数据缓冲器和/或驱动器，例如位线页缓冲器和/或字线驱动器。亦即，外围器件104的数据缓冲器和驱动器可以通过复用器106被多个存储器串(或存储器堆叠层)共享。下文将描述使用复用器106共享外围器件104的细节。
3D存储器件100可以包括外围器件层104上方的互连层(本文称为“外围互连层”108)以向和从外围器件104传输电信号。外围互连层108可以包括多个互连(本文也称为“触点”)，包括横向互连线110和竖直互连接入(通孔)触点112。如本文所用，术语“互连”可以宽泛地包括任何适当类型的互连，例如中段工序(MEOL)互连和后段工序(BEOL)互连。外围互连层108还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线110和通孔触点112。亦即，外围互连层108可以包括多个ILD层中的互连线110和通孔触点112。外围互连层108中的互连线110和通孔触点112可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。外围互连层108中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
3D存储器件100可以包括外围器件104和外围互连层108上方的一个或多个存储器阵列器件。要指出的是，在图1中添加了x轴和y轴以进一步例示3D存储器件100中的部件的空间关系。衬底102包括在x方向(横向方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，在半导体器件(例如，3D存储器件100)的衬底(例如，衬底102)在y方向(竖直方向)上被定位于半导体器件的最下平面中时，在y方向上相对于半导体器件的衬底判断半导体器件的一个部件(例如，层或器件)在另一部件(例如，层或器件)“上”、“上方”还是“下方”。在本公开中将通篇应用用于描述空间关系的相同概念。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中以NAND存储器串的阵列形式提供存储单元。NAND存储器串的每个阵列可以形成于存储器堆叠层中。如图1所示，3D存储器件100可以包括在外围器件104和外围互连层108上方竖直堆叠的多个存储器阵列器件。每个存储器阵列器件可以包括源极板、源极板上的存储器堆叠层、以及NAND存储器串的阵列，每个NAND存储器串竖直延伸通过存储器堆叠层并接触源极板。应当理解，在一些实施例中，3D存储器件100包括外围器件104和外围互连层108上方的单个存储器阵列器件。
如图1所示，3D存储器件100可以包括外围器件104和外围互连层108上方的第一存储器阵列器件。第一存储器阵列器件可以包括第一源极板114、第一存储器堆叠层120和第一NAND存储器串126的阵列。第一源极板114可以设置在外围互连层108上方并电连接到外围互连层108。在一些实施例中，第一源极板114包括与外围互连层108(例如，外围互连层108的上ILD层中的互连)接触的导电板116。第一源极板114还可以包括设置于导电板116上并接触第一NAND存储器串126的下端的半导体板118。第一源极板114能够充当第一NAND存储器串126的阵列的公共源极。在一些实施例中，半导体板118包括半导体材料，包括但不限于硅，例如非晶硅、多晶硅或单晶硅。导电板116可以减小半导体板118和外围互连层108之间的电阻。在一些实施例中，导电板116包括导电材料，包括金属(例如，W、Co、Cu和Al)、金属合金和金属硅化物(例如，硅化钨、硅化钴、硅化铜和硅化铝)。在一个示例中，半导体板118包括多晶硅，并且导电板116包括硅化钨(WSix)。
在一些实施例中，第一存储器阵列器件包括竖直延伸通过多个对的第一NAND存储器串126，所述多个对中的每一对包括半导体层122和电介质层124(本文称为“半导体/电介质层对”)。本文中还将堆叠的半导体/电介质层对称为第一存储器堆叠层120。根据一些实施例，第一存储器堆叠层120中的交错的半导体层122和电介质层124可以在竖直方向上交替。换言之，除了第一存储器堆叠层120的顶部或底部的层之外，每个半导体层122可以由两侧上的两个电介质层124连结，并且每个电介质层124可以由两侧的两个半导体层122连结。半导体层122可以均具有相同的厚度或不同的厚度。类似地，电介质层124可以均具有相同的厚度或不同的厚度。半导体层122可以包括半导体材料，例如多晶硅。电介质层124可以包括电介质材料，例如氧化硅。
图2示出了根据本公开的一些实施例的具有浮置栅208的示例性NAND存储器串200的截面。NAND存储器串200是图1中所示的第一NAND存储器串126的一个示例。NAND存储器串200可以包括电介质填充层201、半导体沟道202、隧穿层204、浮置栅208和阻挡层210。在一些实施例中，电介质填充层201包括氧化硅，并且半导体沟道202包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，隧穿层204包括氧化硅、氮氧化硅或其组合。浮置栅208可以包括半导体材料，例如多晶硅。阻挡层210可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。NAND存储器串200可以具有圆柱形状(例如，柱形)。根据一些实施例，电介质填充层201、半导体沟道202、隧穿层204、浮置栅208和阻挡层210沿径向从柱的中心向柱的外表面按照该次序布置。
NAND存储器串200还可以包括多个控制栅206和栅极电介质210。控制栅206可以是图1中所示的邻接第一NAND存储器串126的半导体层122的部分。因此，控制栅206可以包括半导体材料，例如多晶硅。在一些实施例中，控制栅206可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。栅极电介质210可以是图1中所示的邻接第一NAND存储器串126的电介质层124的部分。因此，栅极电介质210可以包括电介质材料，例如氧化硅、氮氧化硅、高k电介质或其任何组合。
重新参考图1，要理解的是，第一NAND存储器串126不限于“浮置栅”型的NAND存储器串(例如，NAND存储器串200)，并且第一存储器堆叠层120不限于“半导体/电介质层对”型的存储器堆叠层。在一些实施例中，第一存储器堆叠层120包括多个对，其中的每一对包括导体层122和电介质层124(本文称为“导体/电介质层对”)。第一存储器堆叠层120中的交错的导体层122和电介质层124在竖直方向上交替。换言之，除了处于存储器堆叠层120的顶部或底部的层之外，每个导体层122可以由两侧上的两个电介质层124连结，并且每个电介质层124可以由两侧上的两个导体层122连结。导体层122可以均具有相同的厚度或不同的厚度。类似地，电介质层124可以均具有相同的厚度或不同的厚度。导体层122可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。电介质层124可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，每个第一NAND存储器串126是“电荷捕获”型NAND存储器串，其包括半导体沟道和复合电介质层(也称为“存储器膜”)。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，复合电介质层包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层。每个第一NAND存储器串126可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道、隧穿层、存储层和阻挡层沿径向方向从柱的中心向柱的外表面按照该次序布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)或氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，第一NAND存储器串126还包括多个控制栅(其中每个是字线的部分)。第一存储器堆叠层120中的每个导体层或半导体层122能够充当第一NAND存储器串126的每个存储单元的控制栅。每个第一NAND存储器串126可以包括其下端的源极选择栅和其上端的漏极选择栅。如本文所用，部件(例如，第一NAND存储器串126)的“上端”是在y方向上更远离衬底102的端部，并且部件(例如，第一NAND存储器串126)的“下端”是在y方向上更接近衬底102的端部。如图1所示，第一NAND存储器串126的阵列可以通过使相应的下端与半导体板118接触而共享公共源极，即，第一源极板114。
3D存储器件100还可以包括设置于第一NAND存储器串126和外围器件104上方并电连接到第一NAND存储器串126和外围器件104的第一位线130。在一些实施例中，第一NAND存储器串126的上端处的漏极通过第一位线触点128电连接到第一位线130。第一位线触点128和第一位线130可以包括形成于第一存储器堆叠层120上方的一个或多个ILD层中的导电材料，例如W、Co、Cu和Al。第一位线130可以通过外围互连层108中的互连电连接到外围器件104，例如复用器106。结果，第一NAND存储器串126可以是通过第一位线130的复用器106的输入之一。
如上所述，在一些实施例中，3D存储器件100包括竖直堆叠的多个存储器阵列器件，例如第一存储器阵列器件上方堆叠的第二存储器阵列器件。第二存储器阵列器件可以包括设置于第一位线130上方并电连接到外围互连层108的第二源极板134、设置于第二源极板134上的第二存储器堆叠层140、以及第二NAND存储器串142的阵列，每个第二NAND存储器串竖直延伸通过第二存储器堆叠层140并接触第二源极板134。
类似于第一存储器阵列器件中的对应物，第二源极板134可以包括电连接到(未示出)外围互连层108的导电板136以及设置于导电板136上并接触第二NAND存储器串142的下端的半导体板138。第二源极板134能够充当第二NAND存储器串142的阵列的公共源极。在一些实施例中，半导体板138包括半导体材料，包括但不限于硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，导电板136包括导电材料，包括金属(例如，W、Co、Cu和Al)和金属硅化物(例如，硅化钨、硅化钴、硅化铜和硅化铝)。在一个示例中，半导体板138包括多晶硅，并且导电板136包括硅化钨(WSix)。
类似于第一存储器阵列器件中的对应物，第二存储器堆叠层140可以包括多个半导体/电介质层对或多个导体/电介质层对，并且第二NAND存储器串142可以是“浮置栅”型的NAND存储器串或“电荷捕获”型的NAND存储器串，如上文详细所述。尽管如此，3D存储器件100还可以包括设置于第二NAND存储器串142和外围器件104上方并电连接到第二NAND存储器串142和外围器件104的第二位线144。在一些实施例中，第二NAND存储器串142的上端处的漏极电连接到第二位线144。第二位线144可以通过外围互连层108中的互连电连接到外围器件104，例如复用器106。结果，第二NAND存储器串142可以是通过第二位线144的复用器106的另一个输入。于是复用器106可以被配置成选择第一存储器阵列器件中的第一NAND存储器串126和第二存储器阵列器件中的第二NAND存储器串142之一。第一存储器阵列器件中的第一NAND存储器串126和第二存储器阵列器件中的第二NAND存储器串142可以通过复用器106共享外围器件104中的相同数据缓冲器(即，位线页缓冲器)和/或驱动器(例如，字线驱动器)。
如图1所示，在一些实施例中，3D存储器件100还包括第三存储器阵列器件，该第三存储器阵列器件包括设置于第二位线144上方并电连接到外围互连层108的第三源极板146、设置于第三源极板146上的第三存储器堆叠层152、以及第三NAND存储器串154的阵列，每个第三NAND存储器串竖直延伸通过第三存储器堆叠层152并接触第三源极板146。第三源极板146可以包括电连接到(未示出)外围互连层108的导电板148以及设置于导电板148上并接触第三NAND存储器串154的下端的半导体板150。第三源极板146、第三存储器堆叠层152和第三NAND存储器串154与其在第一和第二存储器阵列器件中的对应物相似，从而将不再重复。
3D存储器件100还可以包括设置于第三NAND存储器串154和外围器件104上方并电连接到第三NAND存储器串154和外围器件104的第三位线156。第三位线156可以通过外围互连层108中的互连电连接到外围器件104，例如复用器106。结果，第三NAND存储器串154可以是通过第三位线156的复用器106的另一个输入。于是复用器106可以被配置成选择第一存储器阵列器件中的第一NAND存储器串126、第二存储器阵列器件中的第二NAND存储器串142以及第三存储器阵列器件中的第三NAND存储器串154之一。第一存储器阵列器件中的第一NAND存储器串126、第二存储器阵列器件中的第二NAND存储器串142和第三存储器阵列器件中的第三NAND存储器串154可以通过复用器106共享外围器件104中的相同数据缓冲器(即，位线页缓冲器)和/或驱动器(例如，字线驱动器)。
要理解的是，存储器阵列器件的数量不受图1所示的示例限制，并且可以为n，其中是n任何正整数。尽管未示出，但还要理解，n个存储器阵列器件的每个可以包括任何适当的额外部件，例如栅缝隙(GLS)和其它本地触点，例如字线触点，将容易理解其细节，因而不在本文中描述。
图3A-图3F示出了根据本公开的一些实施例的用于形成3D存储器件的示例性制造过程。图4是根据本公开的一些实施例的用于形成3D存储器件的示例性方法的流程图。图3A-图3F和图4中所示的3D存储器件的示例包括图1中所示的3D存储器件100。将一起描述图3A-图3F和图4。要理解的是，方法400中所示的操作不是穷举性的，并且也可以在例示的任何操作之前、之后或之间执行其它操作。此外，所述操作中的一些可以同时执行，或以与图4所示的次序不同的次序执行。
参考图4，方法400开始于操作402，其中外围器件形成在衬底上。衬底可以是硅衬底。操作402可以包括形成被配置成选择多个存储器串之一的复用器，以及形成通过复用器由多个存储器串共享的数据缓冲器和驱动器。如图3A中所示，外围器件304形成在硅衬底302上。外围器件304可以包括形成于硅衬底302上的多个晶体管。晶体管可以通过多种工艺而形成，所述工艺包括但不限于光刻、干法和/或湿法刻蚀、薄膜沉积、热生长、注入、化学机械抛光(CMP)和任何其它适当的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底中形成掺杂区，其充当例如晶体管的源极区和/或漏极区。在一些实施例中，还通过干法和/或湿法刻蚀和薄膜沉积在硅衬底302中形成隔离区(例如，STI)。外围器件304的晶体管可以形成多种类型的电路，例如复用器306、数据缓冲器(未示出)和驱动器(未示出)。
方法400进行到操作404，如图4所示，其中，外围互连层形成在外围器件上方。外围互连层可以包括一个或多个ILD层中的多个互连。如图3B所示，外围互连层308可以形成于硅衬底302上和外围器件304上方。外围互连层308可以包括互连，所述互连包括多个ILD层中的MEOL和/或BEOL的互连线310和通孔触点312，以与外围器件层304形成电连接。
在一些实施例中，外围互连层308包括多个ILD层以及在多次工艺中形成于其中的互连。例如，互连线310和通孔触点312可以包括由一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、无电镀或其任何组合。形成互连线310和通孔触点312的制造工艺还可以包括光刻、CMP、干法和/或湿法刻蚀或任何其它适当的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图3B中所示的ILD层和互连可以统称为“互连层”(例如，外围互连层308)。
方法400进行到操作406，如图4中所示，其中第一源极板形成在外围互连层上方并电连接到外围互连层。操作406可以包括形成与外围互连层接触的导电板，以及在导电板上形成半导体板。在一些实施例中，导电板包括金属硅化物，并且半导体板包括多晶硅。
如图3C所示，包括导电板316和半导体板318的第一源极板314形成在外围互连层308的顶表面上。导电板316中的导电材料可以包括但不限于金属、金属合金和金属硅化物。在一些实施例中，导电板316包括一种或多种金属，例如，Cu、Co、Al、镍(Ni)、钛(Ti)、W或任何其它适当的金属。在一些实施例中，导电板316包括一种或多种金属合金，其中每种是Cu、Co、Ni、Ti、W中的至少两种的合金(例如，TiNi合金或TiNi合金和TiW合金的组合)或任何其它适当的金属合金。在一些实施例中，导电板316包括一种或多种金属硅化物，例如，硅化铜、硅化钴、硅化镍、硅化钛、硅化钨或任何其它适当的金属硅化物。
导电板316可以由一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。根据导电板316中的导电材料，导电板316的沉积可以涉及多种工艺。在一些实施例中，金属硅化物导电膜的沉积涉及硅膜的沉积、金属膜的沉积以及通过热处理(例如，退火、烧结或任何其它适当工艺)对硅和金属膜进行硅化。
如图3C所示，半导体板318可以形成于导电板316上。半导体板318可以包括半导体材料，包括但不限于硅，例如非晶硅或多晶硅。半导体板318可以由一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。在一个示例中，通过如下方式形成第一源极板314：首先沉积钨膜，然后在钨膜上沉积多晶硅膜，然后通过热处理(例如，退火、烧结或任何其它适当工艺)对多晶硅和钨膜进行硅化。结果，导电板316可以由硅化钨制成，并且半导体板318可以由多晶硅制成。
方法400进行到操作408，如图4所示，其中形成竖直延伸通过第一存储器堆叠层的第一存储器串。第一存储器串可以在第一源极板上方并且与第一源极板接触。在一些实施例中，第一存储器堆叠层通过沉积交错的多晶硅层和氧化硅层而形成。
如图3C所示，交错的多晶硅层322和氧化硅层324形成在第一源极板314的半导体板318上。交错的多晶硅层322和氧化硅层324可以形成存储器堆叠层320。在一些实施例中，多晶硅层322可以均具有相同的厚度或具有不同的厚度。类似地，氧化硅层324可以均具有相同的厚度或具有不同的厚度。存储器堆叠层320可以通过一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图3D所示，通过光刻和刻蚀工艺对第一源极板314进行图案化以去除外围器件304上方用于外围器件304和存储器阵列器件之间的互连的部分。也可以通过“修剪-刻蚀”工艺对存储器堆叠层320进行图案化，以在横向方向上的侧面上形成一个或多个阶梯结构325，以用于字线扇出。如图3D所示，通过湿法刻蚀和/或干法刻蚀穿过存储器堆叠层320中的交错的多晶硅层322和氧化硅层324刻蚀开口(沟道孔)327。在一些实施例中，使用深度反应离子刻蚀(DRIE)来刻蚀沟道孔327。
如图3E所示，通过向沟道孔327(如图3D所示)中沉积各种层来通过存储器堆叠层320形成第一NAND存储器串326。在一些实施例中，形成第一NAND存储器串326的制造工艺包括通过湿法刻蚀和/或干法刻蚀氧化硅层324的邻接沟道孔327的部分来形成多个横向凹陷，以为浮置栅留出空间。在一些实施例中，形成第一NAND存储器串326的制造工艺还包括通过使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)相继沉积例如氧化硅层、多晶硅层、氧化硅层、多晶硅层和氧化硅层，来形成阻挡层、浮置栅、隧穿层、半导体沟道和电介质填充层。
应当理解，在存储器堆叠层320包括多个导体/电介质层对并且第一NAND存储器串326是“电荷捕获”型的NAND存储器串的一些实施例中，使用不同的制造过程。例如，可以首先在第一源极板314上沉积包括交错的牺牲层(例如，氮化硅层)和电介质层(例如，氧化硅层)的电介质堆叠层。可以通过如下方式穿过电介质堆叠层形成“电荷捕获”型的NAND存储器串：首先刻蚀竖直延伸通过电介质堆叠层的沟道孔，接着向沟道孔中相继沉积存储器膜(例如，包括隧穿层、存储层和阻挡层)和半导体沟道。然后可以使用“栅极替换”工艺形成包括交错的导体层(例如，钨层)和电介质层(例如，氧化硅层)的存储器堆叠层，“栅极替换”工艺即为通过竖直延伸通过电介质堆叠层的狭缝利用导体层替换电介质堆叠层中的牺牲层。
方法400进行到操作410，如图4中所示，其中第一位线形成在第一存储器串和外围器件上方并电连接到第一存储器串和外围器件。如图3E所示，穿过一个或多个ILD层形成第一位线触点328，并且第一位线触点328与第一NAND存储器串326的上端接触，以使得第一位线触点328电连接到第一NAND存储器串326。然后可以穿过一个或多个ILD层形成第一位线330并且第一位线330与第一位线触点328和外围互连层308中的互连接触，以使得第一NAND存储器串326电连接到外围器件304，例如复用器306。
在一些实施例中，形成第一位线触点328和第一位线330的制造过程包括使用干法刻蚀和/或/湿法刻蚀形成开口(例如，通孔孔或沟槽)，接着利用导电材料和其它材料(例如，阻挡层、粘合层和/或种层)填充开口以用于导体填充、粘合和/或其它目的。第一位线触点328和第一位线330可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。可以通过ALD、CVD、PVD、电镀、任何其它适当工艺或其任何组合利用导电材料和其它材料填充第一位线触点328和第一位线330的开口。
方法400进行到操作412，如图4中所示，其中第二源极板形成在第一位线上方并电连接到外围互连层。方法400进行到操作414，如图4所示，其中形成竖直延伸通过第二存储器堆叠层的第二存储器串。第二存储器串可以在第二源极板上方并且与第二源极板接触。方法400进行到操作416，如图4中所示，其中第二位线形成在第二存储器串和外围器件上方并电连接到第二存储器串和外围器件。
如图3F所示，包括导电板336和半导体板338的第二源极板334形成在第一位线330上方并电连接到(未示出)外围互连层308。可以形成竖直延伸通过第二存储器堆叠层340的第二NAND存储器串342。第二NAND存储器串342可以在第二源极板334上方并与其接触。第二位线344可以形成在第二NAND存储器串342和诸如复用器306的外围器件304上方并电连接到第二NAND存储器串342和诸如复用器306的外围器件304。第二源极板334、第二存储器堆叠层340、第二NAND存储器串342和第二位线344的制造细节与其在第一存储器阵列器件中的对应物相似，因此不再重复。要理解的是，可以使用类似的制造过程形成第二存储器阵列器件上方竖直堆叠的额外的存储器阵列器件。
根据本公开的一个方面，一种3D存储器件包括衬底、设置于衬底上的外围器件、设置于外围器件上方的外围互连层、设置于外围互连层上方并电连接到外围互连层的第一源极板、设置于第一源极板上的第一存储器堆叠层、竖直延伸通过第一存储器堆叠层并与第一源极板接触的第一存储器串、以及设置于第一存储器串和外围器件上方并电连接到第一存储器串和外围器件的第一位线。
在一些实施例中，第一源极板包括与外围互连层接触的导电板、以及设置于导电板上并与第一存储器串的下端接触的半导体板。导电板可以包括金属硅化物，并且半导体板可以包括多晶硅。
在一些实施例中，3D存储器件还包括设置于第一位线上方并电连接到外围互连层的第二源极板、设置于第二源极板上的第二存储器堆叠层、竖直延伸通过第二存储器堆叠层并与第二源极板接触的第二存储器串、以及设置于第二存储器串和外围器件上方并电连接到第二存储器串和外围器件的第二位线。
在一些实施例中，外围器件包括被配置成选择第一和第二存储器串之一的复用器。外围器件还包括通过复用器由第一和第二存储器串共享的数据缓冲器和驱动器。
在一些实施例中，第一存储器堆叠层包括交错的多晶硅层和氧化硅层。在一些实施例中，第一存储器串包括多个浮置栅。
根据本公开的另一方面，一种3D存储器件包括衬底、包括设置于衬底上的复用器的外围器件、设置于外围器件上方的第一存储器堆叠层、竖直延伸通过第一存储器堆叠层的第一存储器串、设置于第一存储器串和复用器上方并电连接到第一存储器串和复用器的第一位线、设置于第一位线上方的第二存储器堆叠层、竖直延伸通过第二存储器堆叠层的第二存储器串、设置于第二存储器串和复用器上方并电连接到第二存储器串和复用器的第二位线。复用器被配置成选择第一和第二存储器串之一。
在一些实施例中，外围器件还包括通过复用器由第一和第二存储器串共享的数据缓冲器和驱动器。
在一些实施例中，3D存储器件还包括设置于外围器件上方的外围互连层、设置于外围互连层和第一存储器堆叠层之间并电连接到外围互连层的第一源极板、以及设置于第一位线和第二存储器堆叠层之间并电连接到外围互连层的第二源极板。
在一些实施例中，第一和第二源极板中的每个包括与外围互连层接触的导电板、以及设置于导电板上并与相应的第一或第二存储器串的下端接触的半导体板。导电板可以包括金属硅化物，并且半导体板可以包括多晶硅。
在一些实施例中，第一和第二存储器堆叠层中的每个包括交错的多晶硅层和氧化硅层。在一些实施例中，第一和第二存储器串中的每个包括多个浮置栅。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上形成外围器件。在外围器件上方形成外围互连层。将第一源极板形成在外围互连层上方并电连接到外围互连层。形成竖直延伸通过第一存储器堆叠层的第一存储器串。第一存储器串在第一源极板上方并且与第一源极板接触。将第一位线形成在第一存储器串和外围器件上方并电连接到第一存储器串和外围器件。
在一些实施例中，为了形成第一源极板，将导电板形成为与外围互连层接触，并且将半导体板形成在导电板上并与第一存储器串的下端接触。导电板可以包括金属硅化物，并且半导体板可以包括多晶硅。
在一些实施例中，将第二源极板形成在第一位线上方并电连接到外围互连层，形成竖直延伸通过第二存储器堆叠层的第二存储器串，第二存储器串在第二源极板上方并与第二源极板接触，并且将第二位线形成在第二存储器串和外围器件上方并电连接到第二存储器串和外围器件。
在一些实施例中，为了形成外围器件，形成被配置成选择第一和第二存储器串之一的复用器。在一些实施例中，为了形成外围器件，形成通过复用器由第一和第二存储器串共享的数据缓冲器和驱动器。
在一些实施例中，通过沉积交错的多晶硅层和氧化硅层来形成第一存储器堆叠层。在一些实施例中，为了形成第一存储器串，形成多个浮置栅。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (23)

1.一种三维(3D)存储器件，包括：
衬底；
设置于所述衬底上的外围器件；
设置于所述外围器件上方的外围互连层；
设置于所述外围互连层上方并电连接到所述外围互连层的第一源极板；
设置于所述第一源极板上的第一存储器堆叠层；
竖直延伸通过所述第一存储器堆叠层并与所述第一源极板接触的第一存储器串；以及
设置于所述第一存储器串和所述外围器件上方并电连接到所述第一存储器串和所述外围器件的第一位线。
2.根据权利要求1所述的3D存储器件，其中，所述第一源极板包括：
与所述外围互连层接触的导电板；以及
设置于所述导电板上并与所述第一存储器串的下端接触的半导体板。
3.根据权利要求2所述的3D存储器件，其中，所述导电板包括金属硅化物，并且所述半导体板包括多晶硅。
4.根据权利要求1-3中的任一项所述的3D存储器件，还包括：
设置于所述第一位线上方并电连接到所述外围互连层的第二源极板；
设置于所述第二源极板上的第二存储器堆叠层；
竖直延伸通过所述第二存储器堆叠层并与所述第二源极板接触的第二存储器串；以及
设置于所述第二存储器串和所述外围器件上方并电连接到所述第二存储器串和所述外围器件的第二位线。
5.根据权利要求4所述的3D存储器件，其中，所述外围器件包括被配置成选择所述第一存储器串和所述第二存储器串之一的复用器。
6.根据权利要求5所述的3D存储器件，其中，所述外围器件还包括通过所述复用器由所述第一存储器串和所述第二存储器串共享的数据缓冲器和驱动器。
7.根据权利要求1-6中的任一项所述的3D存储器件，其中，所述第一存储器堆叠层包括交错的多晶硅层和氧化硅层。
8.根据权利要求1-7中的任一项所述的3D存储器件，其中，所述第一存储器串包括多个浮置栅。
9.一种三维(3D)存储器件，包括：
衬底；
包括设置于所述衬底上的复用器的外围器件；
设置于所述外围器件上方的第一存储器堆叠层；
竖直延伸通过所述第一存储器堆叠层的第一存储器串；
设置于所述第一存储器串和所述复用器上方并电连接到所述第一存储器串和所述复用器的第一位线；
设置于所述第一位线上方的第二存储器堆叠层；
竖直延伸通过所述第二存储器堆叠层的第二存储器串；以及
设置于所述第二存储器串和所述复用器上方并电连接到所述第二存储器串和所述复用器的第二位线；
其中，所述复用器被配置成选择所述第一存储器串和所述第二存储器串之一。
10.根据权利要求9所述的3D存储器件，其中，所述外围器件还包括通过所述复用器由所述第一存储器串和所述第二存储器串共享的数据缓冲器和驱动器。
11.根据权利要求9或10所述的3D存储器件，还包括：
设置于所述外围器件上方的外围互连层；
设置于所述外围互连层和所述第一存储器堆叠层之间并电连接到所述外围互连层的第一源极板；以及
设置于所述第一位线和所述第二存储器堆叠层之间并电连接到所述外围互连层的第二源极板。
12.根据权利要求11所述的3D存储器件，其中，所述第一源极板和所述第二源极板中的每者包括：
电连接到所述外围互连层的导电板；以及
设置于所述导电板上并与相应的所述第一存储器串或所述第二存储器串的下端接触的半导体板。
13.根据权利要求12所述的3D存储器件，其中，所述导电板包括金属硅化物，并且所述半导体板包括多晶硅。
14.根据权利要求9-13中的任一项所述的3D存储器件，其中，所述第一存储器堆叠层和所述第二存储器堆叠层中的每者包括交错的多晶硅层和氧化硅层。
15.根据权利要求9-14中的任一项所述的3D存储器件，其中，所述第一存储器串和所述第二存储器串中的每者包括多个浮置栅。
16.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成外围器件；
在所述外围器件上方形成外围互连层；
将第一源极板形成在所述外围互连层上方并电连接到所述外围互连层；
形成竖直延伸通过第一存储器堆叠层的第一存储器串，所述第一存储器串在所述第一源极板上方并且与所述第一源极板接触；以及
将第一位线形成在所述第一存储器串和所述外围器件上方并电连接到所述第一存储器串和所述外围器件。
17.根据权利要求16所述的方法，其中，形成所述第一源极板包括：
形成与所述外围互连层接触的导电板；以及
将半导体板形成在所述导电板上并与所述第一存储器串的下端接触。
18.根据权利要求17所述的方法，其中，所述导电板包括金属硅化物，并且所述半导体板包括多晶硅。
19.根据权利要求16-18中的任一项所述的方法，还包括：
将第二源极板形成在所述第一位线上方并电连接到所述外围互连层；
形成竖直延伸通过第二存储器堆叠层的第二存储器串，所述第二存储器串在所述第二源极板上方并与所述第二源极板接触；以及
将第二位线形成在所述第二存储器串和所述外围器件上方并电连接到所述第二存储器串和所述外围器件。
20.根据权利要求16-19中的任一项所述的方法，其中，形成所述外围器件包括形成被配置成选择所述第一存储器串和所述第二存储器串之一的复用器。
21.根据权利要求20所述的方法，其中，形成所述外围器件还包括形成通过所述复用器由所述第一存储器串和所述第二存储器串共享的数据缓冲器和驱动器。
22.根据权利要求16-21中的任一项所述的方法，还包括通过沉积交错的多晶硅层和氧化硅层来形成所述第一存储器堆叠层。
23.根据权利要求22所述的方法，其中，形成所述第一存储器串包括形成多个浮置栅。
CN201880001693.2A 2018-09-14 2018-09-14 三维存储器件以及用于形成三维存储器件的方法 Active CN109314113B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010194481.XA CN111354732B (zh) 2018-09-14 2018-09-14 三维存储器件以及用于形成三维存储器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2018/105727 WO2020051878A1 (en) 2018-09-14 2018-09-14 Three-dimensional memory devices and methods for forming the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202010194481.XA Division CN111354732B (zh) 2018-09-14 2018-09-14 三维存储器件以及用于形成三维存储器件的方法

Publications (2)

Publication Number Publication Date
CN109314113A true CN109314113A (zh) 2019-02-05
CN109314113B CN109314113B (zh) 2020-04-28

Family

ID=65221658

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202010194481.XA Active CN111354732B (zh) 2018-09-14 2018-09-14 三维存储器件以及用于形成三维存储器件的方法
CN201880001693.2A Active CN109314113B (zh) 2018-09-14 2018-09-14 三维存储器件以及用于形成三维存储器件的方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202010194481.XA Active CN111354732B (zh) 2018-09-14 2018-09-14 三维存储器件以及用于形成三维存储器件的方法

Country Status (7)

Country Link
US (2) US10651187B2 (zh)
EP (1) EP3811405A4 (zh)
JP (1) JP7458380B2 (zh)
KR (1) KR20210024599A (zh)
CN (2) CN111354732B (zh)
TW (1) TWI685952B (zh)
WO (1) WO2020051878A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211126A (zh) * 2020-01-13 2020-05-29 长江存储科技有限责任公司 三维存储器及其形成方法
CN111801798A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 三维存储器件
WO2021087763A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods for forming the same
US11127717B2 (en) 2019-03-04 2021-09-21 Toshiba Memory Corporation Semiconductor device including memory cell arrays and method of manufacturing the same
US11462560B2 (en) 2020-05-27 2022-10-04 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11557601B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11557570B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN110896669B (zh) * 2018-12-18 2021-01-26 长江存储科技有限责任公司 多堆叠三维存储器件以及其形成方法
JP2021040092A (ja) * 2019-09-05 2021-03-11 キオクシア株式会社 半導体装置およびその製造方法
CN111771282B (zh) * 2020-05-22 2021-08-03 长江存储科技有限责任公司 存储器件及其形成方法
TWI749642B (zh) * 2020-07-17 2021-12-11 旺宏電子股份有限公司 半導體結構
US11374018B2 (en) 2020-07-17 2022-06-28 Macronix International Co., Ltd. Semiconductor structure
US11289130B2 (en) 2020-08-20 2022-03-29 Macronix International Co., Ltd. Memory device
TWI719927B (zh) * 2020-08-20 2021-02-21 旺宏電子股份有限公司 記憶體裝置
KR20220040566A (ko) * 2020-09-23 2022-03-31 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220058038A (ko) * 2020-10-30 2022-05-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20230011747A (ko) 2021-07-14 2023-01-25 삼성전자주식회사 비휘발성 메모리 장치
US20230032177A1 (en) * 2021-07-27 2023-02-02 Micron Technology, Inc. Electronic devices comprising multilevel bitlines, and related methods and systems
US20230194153A1 (en) * 2021-12-18 2023-06-22 Michael A. Bedar Refrigerator Standing Desk
US20230371252A1 (en) * 2022-05-11 2023-11-16 Macronix International Co., Ltd. Memory device, circuit structure and production method thereof
KR20240078910A (ko) * 2022-11-28 2024-06-04 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610615A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 三维nor型阵列的存储器装置
CN106920796A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构
CN108475681A (zh) * 2016-02-18 2018-08-31 桑迪士克科技有限责任公司 三维存储器阵列之下的字线解码器电路

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3867624B2 (ja) * 2002-06-06 2007-01-10 セイコーエプソン株式会社 不揮発性半導体記憶装置およびその駆動方法
KR100802248B1 (ko) * 2005-12-30 2008-02-11 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
CN101038906B (zh) * 2006-03-15 2012-03-21 财团法人工业技术研究院 三维存储器的层间连线结构及其制法
JP5010192B2 (ja) 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
US8098525B2 (en) * 2007-09-17 2012-01-17 Spansion Israel Ltd Pre-charge sensing scheme for non-volatile memory (NVM)
US7864588B2 (en) * 2007-09-17 2011-01-04 Spansion Israel Ltd. Minimizing read disturb in an array flash cell
US7639534B2 (en) * 2007-09-25 2009-12-29 Michele Incarnati Device, system, and method of bit line selection of a flash memory
JP5283960B2 (ja) * 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
US7858468B2 (en) 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods
KR20100052597A (ko) * 2008-11-11 2010-05-20 삼성전자주식회사 수직형 반도체 장치
US8502182B2 (en) * 2009-02-06 2013-08-06 Micron Technology, Inc. Memory device having self-aligned cell structure
KR101616093B1 (ko) * 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2012064709A (ja) * 2010-09-15 2012-03-29 Sony Corp 固体撮像装置及び電子機器
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
US8619471B2 (en) 2011-07-27 2013-12-31 Micron Technology, Inc. Apparatuses and methods including memory array data line selection
JP2014049173A (ja) * 2012-09-04 2014-03-17 Toshiba Corp 半導体記憶装置
KR20150002001A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150106660A (ko) 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
FR3021806B1 (fr) * 2014-05-28 2017-09-01 St Microelectronics Sa Procede de programmation d'une cellule memoire non volatile comprenant une grille de transistor de selection partagee
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
US20160293625A1 (en) * 2015-03-31 2016-10-06 Joo-Heon Kang Three Dimensional Semiconductor Memory Devices and Methods of Fabricating the Same
KR102342549B1 (ko) * 2015-06-05 2021-12-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US20180204845A1 (en) * 2016-04-16 2018-07-19 HangZhou HaiCun Information Technology Co., Ltd. Three-Dimensional Vertical Multiple-Time-Programmable Memory Comprising Multiple Re-programmable Sub-Layers
KR102589301B1 (ko) * 2016-04-29 2023-10-13 삼성전자주식회사 비휘발성 메모리 장치
KR102618562B1 (ko) * 2016-05-16 2023-12-27 삼성전자주식회사 반도체 칩 및 그 제조 방법
KR102608182B1 (ko) 2016-06-09 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
CN106847820B (zh) * 2017-03-07 2018-10-16 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN108447865B (zh) * 2018-04-19 2019-09-03 长江存储科技有限责任公司 三维存储器及其制造方法
CN109075170B (zh) 2018-06-29 2021-02-02 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610615A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 三维nor型阵列的存储器装置
CN108377660A (zh) * 2015-12-22 2018-08-07 桑迪士克科技有限责任公司 用于三维存储器器件的贯穿存储器层级通孔结构
CN108475681A (zh) * 2016-02-18 2018-08-31 桑迪士克科技有限责任公司 三维存储器阵列之下的字线解码器电路
CN106920796A (zh) * 2017-03-08 2017-07-04 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11127717B2 (en) 2019-03-04 2021-09-21 Toshiba Memory Corporation Semiconductor device including memory cell arrays and method of manufacturing the same
US11839082B2 (en) 2019-03-04 2023-12-05 Kioxia Corporation Semiconductor device and method of manufacturing the same
WO2021087763A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Bonded three-dimensional memory devices and methods for forming the same
CN111211126A (zh) * 2020-01-13 2020-05-29 长江存储科技有限责任公司 三维存储器及其形成方法
CN111211126B (zh) * 2020-01-13 2023-12-12 长江存储科技有限责任公司 三维存储器及其形成方法
CN111801798A (zh) * 2020-05-27 2020-10-20 长江存储科技有限责任公司 三维存储器件
CN111801798B (zh) * 2020-05-27 2021-04-16 长江存储科技有限责任公司 三维存储器件
US11462560B2 (en) 2020-05-27 2022-10-04 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11557601B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
US11557570B2 (en) 2020-05-27 2023-01-17 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11574922B2 (en) 2020-05-27 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices

Also Published As

Publication number Publication date
US11037946B2 (en) 2021-06-15
JP2022500856A (ja) 2022-01-04
CN111354732B (zh) 2021-04-27
EP3811405A4 (en) 2021-06-30
US20200091164A1 (en) 2020-03-19
CN111354732A (zh) 2020-06-30
JP7458380B2 (ja) 2024-03-29
TWI685952B (zh) 2020-02-21
EP3811405A1 (en) 2021-04-28
US10651187B2 (en) 2020-05-12
WO2020051878A1 (en) 2020-03-19
US20200235115A1 (en) 2020-07-23
CN109314113B (zh) 2020-04-28
TW202011578A (zh) 2020-03-16
KR20210024599A (ko) 2021-03-05

Similar Documents

Publication Publication Date Title
CN109314113A (zh) 三维存储器件以及用于形成三维存储器件的方法
JP7371143B2 (ja) ３次元メモリデバイスの相互接続構造
CN109314116B (zh) 用于形成三维存储器件的方法
TWI667774B (zh) 具有貫穿階梯接觸的立體儲存裝置及其形成方法
US11145645B2 (en) Multi-stack three-dimensional memory devices
CN109964313A (zh) 具有由不扩散导电材料制成的键合触点的键合半导体结构及其形成方法
TWI674666B (zh) 用於減小立體記憶體件中的應力的結構和方法
US11943928B2 (en) Method for forming channel hole plug of three-dimensional memory device
CN109219885A (zh) 三维存储器件
US9018692B2 (en) Low cost scalable 3D memory
CN109155301A (zh) 具有帽盖层的键合触点及其形成方法
WO2020000365A1 (en) Three-dimensional memory device having a shielding layer and method for forming the same
CN110192269A (zh) 三维nand存储器件与多个功能芯片的集成
TW202034509A (zh) 立體記憶體元件
TW202015216A (zh) 三維記憶元件中的堆疊間插塞及其形成方法
TWI750787B (zh) 用於鍵合半導體結構及其半導體元件的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant