KR20220040566A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220040566A
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Abstract

반도체 장치 및 이를 포함하는 전자 시스템이 제공된다. 반도체 장치는 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 랜딩 패드들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체막; 상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 제 1 방향으로 연장되는 제 1 부분들, 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들, 및 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 포함하는 것; 및 상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체를 포함할 수 있다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCOTR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성 및 집적도가 보다 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 랜딩 패드들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체막; 상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 제 1 방향으로 연장되는 제 1 부분들, 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들, 및 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 포함하는 것; 및 상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 랜딩 패드들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체막; 상기 반도체막의 일부분을 관통하며 제 1 방향으로 연장되는 제 1 절연 패턴; 상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 상기 제 1 방향으로 연장되는 제 1 부분들 및 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들을 포함하는 것; 및 상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체를 포함하되, 상기 금속 구조체의 상기 제 2 부분들은 상기 제 1 절연 패턴을 가로지를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 집적된 주변 회로 및 상기 주변 회로와 연결된 랜딩 패드들을 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체막; 상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 제 1 방향으로 연장되는 제 1 부분들, 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들, 및 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 포함하는 것; 상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 수직 반도체 패턴; 상기 반도체막과 상기 적층 구조체 사이에 제공되는 소오스 구조체로서, 상기 소오스 구조체는 상기 반도체막 상에 차례로 적층된 제 1 및 제 2 소오스 도전 패턴들을 포함하되, 상기 제 1 소오스 도전 패턴은 상기 수직 반도체 패턴의 측벽 일부와 접촉하는 것; 상기 수직 반도체 패턴과 상기 적층 구조체 사이의 데이터 저장 패턴; 상기 적층 구조체 아래에서 상기 반도체막을 관통하는 제 1 절연 패턴; 상기 제 1 절연 패턴 내에 제공되며, 상기 주변 회로들과 전기적으로 연결되는 제 1 패드 패턴; 상기 적층 구조체 및 상기 반도체막과 이격되어 배치되며, 상기 주변 회로들과 전기적으로 연결되는 제 2 패드 패턴; 상기 적층 구조체를 관통하여 상기 제 1 패드 패턴에 연결되는 제 1 관통 플러그; 상기 적층 구조체와 이격되어 상기 제 2 패드 패턴에 연결되는 제 2 관통 플러그; 및 상기 적층 구조체와 이격되어 상기 금속 구조체에 연결되는 제 3 관통 플러그를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 전자 시스템은 반도체 기판 상에 집적된 주변 회로 및 상기 주변 회로와 연결된 랜딩 패드들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 배치되는 반도체막, 상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 제 1 방향으로 연장되는 제 1 부분들, 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들, 및 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 포함하는 것, 상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체, 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체막과 접촉하는 금속 구조체가 제공되므로, 반도체막을 통한 전류 흐름 발생시 반도체막 내에 제공된 제 1 및 제 2 절연 패턴들에 의해 반도체막의 저항이 증가하여 동작 속도가 저하되는 것을 개선할 수 있다. 즉, 관통 플러그들과 수직 구조체들 사이에 반도체막 및 금속 구조체를 통한 고속의 전류 경로가 형성될 수 있으므로, 반도체 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
실시예들에 따르면, 제 1, 제 2, 및 제 3 패드 패턴들 및 금속 구조체(MRS)가 동일한 레벨에 제공되므로, 이에 연결되는 제 1 내지 제 4 관통 플러그들을 형성하는 공정이 용이할 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 장치의 평면도이다.
도 6은 본 발명의 예시적인 실시예에 따른 반도체 장치의 반도체막, 금속 구조체, 및 패드 패턴들을 나타내는 평면도이다.
도 7, 도 8, 및 도 9는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들이다.
도 10 내지 도 14는 본 발명의 예시적인 실시예에 따른 반도체 장치의 다양한 예들을 나타내는 확대 도면들이다.
도 15, 도 16, 및 도 17은 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들이다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치의 다양한 예들을 나타내는 확대 도면들이다.
도 19, 도 20, 및 도 21은 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들이다.
도 22는 본 발명의 예시적인 실시예에 따른 반도체 장치의 다양한 예들을 나타내는 확대 도면이다.
도 23, 도 24, 및 도 25는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들이다.
도 26은 본 발명의 예시적인 실시예에 따른 반도체 장치의 다양한 예들을 나타내는 확대 도면이다.
도 27a 내지 33a 및 도 27b 내지 33b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 34a 내지 도 37a 및 도 34b 내지 도 37b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38a 내지 도 41a 및 도 38b 내지 도 41b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-ExprSS(Peripheral Component Interconnect ExprSS), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 2의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 구조체(3205), 소오스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 금속 구조체를 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 금속 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제 1 구조물(3100) 및 도 4의 제 1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 3의 제 2 구조물(3200) 및 도 4의 제 2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 5는 본 발명의 예시적인 실시예에 따른 반도체 장치의 평면도이다. 도 6은 본 발명의 예시적인 실시예에 따른 반도체 장치의 반도체막, 금속 구조체, 및 패드 패턴들을 나타내는 평면도이다. 도 7, 도 8, 및 도 9는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들로서, 도 5의 A-A'선, B-B'선 및 C-C' 선을 따라 자른 단면들을 나타낸다. 도 10 및 도 11은 도 7의 P1 부분을 확대한 도면들이며, 도 12는 도 8의 P2 부분을 확대한 도면이며, 도 13은 도 9의 P3 부분을 확대한 도면이며, 도 14는 도 9의 P4 부분을 확대한 도면이다.
도 5, 도 7, 도 8, 및 도 9를 참조하면, 본 발명의 실시예들에 따른 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 회로들(PTR) 및 주변 회로들(PTR)을 덮은 하부 절연막(50)을 포함할 수 있다.
반도체 기판(10)은 셀 어레이 영역(CAR) 및 제 1 및 제 2 연결 영역들(CNR1, CNR2)을 포함할 수 있으며, 제 1 연결 영역(CNR1)은 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 제 2 연결 영역(CNR2) 사이에 위치할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다.
주변 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들이 주변 콘택 플러그들을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 하부 절연막(50)은 반도체 기판(10) 상에서 주변 회로들(PTR), 주변 콘택 플러그들, 주변 회로 배선들 및 랜딩 패드들(PLP)을 덮을 수 있다. 주변 콘택 플러그들, 주변 회로 배선들 및 랜딩 패드들(PLP)은 주변 회로들(PTR)과 전기적으로 연결될 수 있다.
하부 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 일 예로, 하부 절연막(50)은 제 1 하부 절연막(51), 제 2 하부 절연막(55), 및 제 1 및 제 2 하부 절연막들(51, 55) 사이의 식각 정지막(53)을 포함할 수 있다. 식각 정지막(53)은 제 1 및 제 2 하부 절연막들(51, 55)과 다른 절연 물질을 포함할 수 있으며, 랜딩 패드들(PLP)의 상면들을 덮을 수 있다.
셀 어레이 구조체(CS)가 하부 절연막(50) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 반도체막(100), 금속 구조체(MRS), 소오스 구조체(CST), 적층 구조체(ST), 수직 구조체들(VS), 셀 콘택 플러그들(CPLG), 관통 플러그들(TP1~TP4), 비트 라인들(BL), 및 도전 라인들(CL)을 포함할 수 있다. 실시예들에 따르면, 반도체막(100) 상에 도 1에 도시된 셀 스트링들(도 1의 CSTR)이 집적될 수 있다. 적층 구조체(ST) 및 수직 구조체들(VS)은 도 1에 도시된 셀 스트링들(도 1의 CSTR)을 구성할 수 있다.
반도체막(100)은 하부 절연막(50)의 상면 상에 배치될 수 있다. 반도체막(100)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 반도체막(100)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체막(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
소오스 구조체(CST)는 소오스 도전 패턴(SC) 및 소오스 도전 패턴(SC) 상의 서포트 도전 패턴(SP)을 포함할 수 있다. 소오스 구조체(CST)는 반도체막(100)의 상면과 평행할 수 있으며, 셀 어레이 영역(CAR)에서 적층 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다.
소오스 도전 패턴(SC)은 제 1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소오스 도전 패턴은 n형 도펀트들이 도핑된 반도체막(100)으로 이루어질 수 있다.
서포트 도전 패턴(SP)은 소오스 도전 패턴(SC)의 상면을 덮을 수 있으며, 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 셀 어레이 영역(CAR)에서 서포트 도전 패턴(SP)의 일부분들은 소오스 도전 패턴(SC)을 관통하여 반도체막(100)과 접촉할 수 있다.
제 2 연결 영역(CNR2)에서 반도체막(100)의 측벽 및 소오스 구조체(CST)의 측벽을 덮는 매립 절연막(110) 이 배치될 수 있다. 매립 절연막(110)은 소오스 구조체(CST)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다.
제 1 연결 영역(CNR1)에서, 소오스 구조체(CST) 및 반도체막(100)을 관통하는 제 1 관통 홀(TOP1) 내에 제 1 절연 패턴(111)이 제공될 수 있다. 셀 어레이 영역(CAR)에서 소오스 구조체(CST) 및 반도체막(100)을 관통하는 제 2 관통 홀(TOP2) 내에 제 2 절연 패턴(113)이 제공될 수 있다. 제 2 절연 패턴(113)은 제 1 방향(D1)으로 연장될 수 있다. 제 1 및 제 2 절연 패턴들(111, 113)은 소오스 구조체(CST)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다.
적층 구조체(ST)는 서로 교차하는 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 적층된 전극들(GE) 및 절연막들(ILD)을 포함할 수 있다. 전극들(GE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시예들에 따르면, 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 적층 구조체(ST)의 전극들(GE)은 도 1을 참조하여 설명된 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 게이트 상부 라인들(UL1, UL2)로써 사용될 수 있다.
전극들(GE) 각각은 제 1 연결 영역(CNR1)에서 패드부를 포함할 수 있다. 일 예로, 적층 구조체(ST)의 전극들(GE) 중 4n(n은 양의 정수)번째 전극들(GE)의 패드부들이 제 1 방향(D1)을 따라 배치될 수 있다. 4n-1, 4n-2, 4n-3번째 전극들(GE)의 측벽들은 4n번째 전극(GE)의 측벽에 정렬될 수 있다. 셀 콘택 플러그들(CPLG)은 4n번째 전극들(GE)의 패드부들에 접속될 수 있다. 이와 달리, 적층 구조체(ST)의 전극들(GE) 중 짝수 번째 또는 홀수번째 전극들(GE)의 패드부들이 제 1 방향(D1)을 따라 배치될 수도 있으며, 셀 콘택 플러그들(CPLG)은 짝수번째 전극들(GE)의 패드부들에 각각 접속될 수 있다. 또 다른 예로, 전극들(GE)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다.
실시예들에 따르면, 적층 구조체(ST)는 제 1 연결 영역(CNR1)에서 전극들(GE)과 동일 레벨에 위치하며 각각 절연막들(ILD) 사이에 배치되는 제 1 몰드 패턴들(MP1)을 포함할 수 있다. 제 1 몰드 패턴들(MP1)은 전극들(GE)의 패드부들보다 셀 어레이 영역(CAR)에 가까울 수 있다. 또한, 제 1 몰드 패턴들(MP1)은, 평면적 관점에서, 제 1 절연 패턴(111)과 중첩될 수 있다. 또한, 적층 구조체(ST)는 셀 어레이 영역(CAR)에서 전극들(GE)과 동일 레벨에 위치하며 각각 절연막들(ILD) 사이에 배치되는 제 2 몰드 패턴들(MP2)을 포함할 수 있다. 제 2 몰드 패턴들(MP2)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 절연 패턴(113)과 중첩될 수 있다. 제 1 및 제 2 몰드 패턴들(MP1, MP2)은 절연막들(ILD)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다.
복수 개의 수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 적층 구조체(ST)를 관통할 수 있다. 수직 구조체들(VS) 각각은 적층 구조체(ST)의 하부 영역을 관통하는 하부 수직 구조체 및 적층 구조체(ST)의 상부 영역을 관통하는 상부 수직 구조체를 포함할 수도 있다.
도 14를 참조하면, 수직 구조체들(VS) 각각은 수직 반도체 패턴(VP) 및 수직 반도체 패턴의 측벽을 둘러싸는 데이터 저장 패턴(DSP)을 포함할 수 있다. 상세하게, 수직 반도체 패턴(VP)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴(VP)은 U자 형태를 가질 수 있으며, 내부가 절연 물질로 채워질 수 있다. 수직 반도체 패턴(VP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴(VP)은 도 1을 참조하여 설명된 상부 트랜지스터들(UT1, UT2), 메모리 셀 트랜지스터들(MCT), 및 하부 트랜지스터들(LT1, LT2)의 채널들로써 사용될 수 있다.
데이터 저장 패턴(DSP)이 제 3 방향(D3)으로 연장되며 각 수직 반도체 패턴(VP)의 측벽을 둘러쌀 수 있다. 데이터 저장 패턴(DSP)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 데이터 저장 패턴(DSP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 데이터 저장 패턴(DSP)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 수직 반도체 패턴(VP)의 측벽 상에 차례로 적층된 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 또한, 더미 데이터 저장 패턴(RDSP)이 데이터 저장 패턴(DSP)과 수직적으로 이격되어 반도체막(100) 내에 배치될 수 있다. 더미 데이터 저장 패턴(RDSP)은 데이터 저장 패턴(DSP)과 동일한 박막 구조를 가질 수 있다.
수평 절연 패턴(HP)이 전극들(GE)의 일측벽들과 데이터 저장 패턴(DSP) 사이에 제공될 수 있다. 수평 절연 패턴(HP)은 전극들(GE)의 일측벽들 상에서 그것들의 상면들 및 하면들로 연장될 수 있다.
각 수직 구조체(VS)의 수직 반도체 패턴(VP)의 측벽 일부는 소오스 도전 패턴(SC)과 접촉할 수 있다. 각 수직 구조체(VS)에서 데이터 저장 패턴(DSP)의 바닥면은 최하층 전극(GE)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 소오스 도전 패턴(SC)의 상면보다 높은 레벨에 위치할 수 있다.
다시, 도 5, 도 7, 도 8 및 도 9를 참조하면, 평탄 절연막(120)이 계단식 구조를 갖는 적층 구조체(ST)의 패드부들을 덮을 수 있다. 평탄 절연막(120)은 실질적으로 평탄한 상면을 가질 수 있다. 평탄 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제 1 내지 제 4 층간 절연막들(130, 140, 150, 160)이 평탄 절연막(120) 상에 차례로 적층될 수 있다.
제 1 및 제 2 분리 구조체들(SS1, SS2)이 반도체막(100) 상에서 적층 구조체(ST)를 관통할 수 있다. 제 1 분리 구조체들(SS1)은 셀 어레이 영역(CAR)에서 제 1 연결 영역(CNR1)으로 제 1 방향(D1)을 따라 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 이격될 수 있다. 제 2 분리 구조체(SS2)가 셀 어레이 영역(CAR)에서 적층 구조체(ST)를 관통할 수 있다. 제 2 분리 구조체(SS2)는 제 1 분리 구조체들(SS1) 사이에 배치될 수 있다. 제 1 방향(D1)으로, 제 2 분리 구조체(SS2)의 길이는 제 1 분리 구조체(SS1)의 길이보다 작을 수 있다. 다른 예로, 제 1 분리 구조체들(SS1) 사이에 복수 개의 제 2 분리 구조체들(SS2)이 제공될 수도 있다. 제 1 및 제 2 분리 구조체들(SS1, SS2) 각각은 적층 구조체(ST)의 측벽을 덮는 절연막을 포함할 수 있다.
제 3 분리 구조체들(SS3)이 제 1 연결 영역(CNR1)에서 제 1 및 제 2 분리 구조체들(SS1, SS2)과 이격되어 평탄 절연막(120) 및 적층 구조체(ST)를 관통할 수 있다. 제 3 분리 구조체들(SS3)은 제 1 방향(D1)을 따라 연장될 수 있다.
셀 어레이 영역(CAR)에서, 제 1 분리 구조체들(SS1) 중에서 서로 인접하는 한 쌍의 제 1 분리 구조체들(SS1) 사이에 메모리 블록(BLK)이 정의될 수 있다. 메모리 블록(BLK)은 적층 구조체(ST) 및 수직 구조체들(VS)로 구성될 수 있다. 메모리 블록(BLK)은 복수 개가 제 2 방향(D2)을 따라 배치될 수 있다. 제 2 방향(D2)으로 인접하는 메모리 블록들(BLK) 사이에 더미 메모리 블록(DBLK)이 제공될 수 있다. 더미 메모리 블록(DBLK)은, 메모리 블록(BLK)과 유사하게 적층 구조체(ST) 및 수직 구조체들(VS)을 포함하되, 더미 메모리 블록(DBLK)의 적층 구조체(ST)는 셀 어레이 영역(CAR)에서 제 2 몰드 패턴들(MP2)을 포함할 수 있다.
실시예들에 따르면, 제 1 패드 패턴(LP1)이 제 1 절연 패턴(111) 내에 배치되며, 주변 회로 구조체(PS)의 랜딩 패드(PLP)와 전기적으로 연결될 수 있다. 제 2 패드 패턴(LP2)이 제 2 절연 패턴(113) 내에 배치되며, 주변 회로 구조체(PS)의 랜딩 패드(PLP)와 연결될 수 있다. 제 3 패드 패턴(LP3)이 적층 구조체(ST) 및 상기 반도체막(100)과 이격되어 매립 절연막(110) 내에 배치될 수 있다. 제 3 패드 패턴(LP3)은 주변 회로 구조체(PS)의 랜딩 패드(PLP)와 전기적으로 연결될 수 있다.
보다 상세하게, 도 10을 참조하면, 제 1 패드 패턴(LP1)은 제 1 절연 패턴(111), 제 2 하부 절연막(55), 및 식각 정지막(53)을 수직적으로 관통하여 랜딩 패드(PLP)에 접속되는 비아 부분 및 비아 부분과 연결되며 제 1 절연 패턴 내에 위치하는 패드 부분을 포함할 수 있다. 제 1 패드 패턴(LP1)은 제 1 금속 패턴(ME1) 및 제 1 금속 패턴(ME1)의 측벽 및 바닥면을 감사는 제 1 배리어 금속 패턴(BM1)을 포함할 수 있다.
도 12를 참조하면, 제 2 패드 패턴(LP2)은 제 2 절연 패턴(113), 제 2 하부 절연막(55), 및 식각 정지막(53)을 수직적으로 관통하여 랜딩 패드(PLP)에 접속되는 비아 부분 및 비아 부분과 연결되며 제 2 절연 패턴(113) 내에 위치하는 패드 부분을 포함할 수 있다. 제 2 패드 패턴(LP2)은 제 2 금속 패턴(ME2) 및 제 2 금속 패턴(ME2)의 측벽 및 바닥면을 감싸는 제 2 배리어 금속 패턴(BM2)을 포함할 수 있다.
다시 도 10을 참조하면, 제 3 패드 패턴(LP3)은 매립 절연막(110), 제 2 하부 절연막(55), 및 식각 정지막(53)을 수직적으로 관통하여 랜딩 패드(PLP)에 접속되는 비아 부분 및 비아 부분과 연결되며 매립 절연막(110) 내에 위치하는 패드 부분을 포함할 수 있다. 제 3 패드 패턴(LP3)은 제 3 금속 패턴(ME3) 및 제 3 금속 패턴(ME3)의 측벽 및 바닥면을 감사는 제 3 배리어 금속 패턴(BM3)을 포함할 수 있다.
제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있다. 일 예로, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3)의 상면들은 서포트 도전 패턴(SP)의 상면과 실질적으로 공면을 이룰 수 있다.
제 1, 제 2, 제 3 배리어 금속 패턴들(BM1, BM2, BM3)은 동일한 금속 물질을 포함할 수 있으며, 제 1, 제 2, 및 제 3 금속 패턴들(ME1, ME2, ME3)은 동일한 금속 물질을 포함할 수 있다. 제 1, 제 2, 제 3 배리어 금속 패턴들(BM1, BM2, BM3)은 예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물과 같은 이중막 또는 이중막과 다른 형태의 혼합막을 포함할 수 있다. 제 1, 제 2, 및 제 3 금속 패턴들(ME1, ME2, ME3)은 티타늄, 탄탈륨, 루테늄, 코발트, 망간, 텅스텐, 니켈 또는 구리를 포함할 수 있다.
도 5, 도 6, 도 7, 도 8, 및 도 9를 참조하면, 반도체막(100)과 소오스 구조체(CST) 사이에 제공되며 반도체막(100)의 일부분과 접촉하는 금속 구조체(MRS)가 제공될 수 있다.
금속 구조체(MRS)는 셀 어레이 영역(CAR) 및 제 1 연결 영역(CNR1)에서 제 1 방향(D1)으로 연장되는 제 1 부분들(R1), 제 1 부분들(R1)과 연결되며 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되는 제 2 부분들(R2, R3)을 포함할 수 있다. 여기서, 제 2 부분들(R2, R3)은 셀 어레이 영역(CAR)에서 서로 인접하는 한쌍의 제 1 부분들과 연결되며 2 절연 패턴을 가로지르는 제 1 영역과(R2)과 제 1 연결 영역(CNR1)에서 제 1 부분들을 서로 연결하는 제 2 영역(R3)을 포함할 수 있다. 금속 구조체(MRS)의 제 1 및 제 2 부분들(R1, R2, R3)은 평면적 관점에서, 적층 구조체(ST)와 중첩될 수 있다.
또한, 금속 구조체(MRS)는 제 2 부분의 제 2 영역(R3)으로부터 제 1 방향(D1)으로 연장되는 패드부들(R4)을 더 포함할 수 있다. 나아가, 금속 구조체(MRS)는 메모리 블록(BLK) 아래에서 제 1 방향(D1)으로 연장되는 적어도 하나의 제 5 부분(R5)을 더 포함할 수 있다.
나아가, 금속 구조체(MRS)는 제 1 및 제 2 부분들(R1, R2, R3) 중 적어도 하나로부터 수직적으로 연장되어 랜딩 패드(PLP)와 연결되는 비아 부분을 포함할 수 있다. 금속 구조체(MRS)의 비아 부분은 반도체막(100)과 옆으로(laterally) 이격될 수 있으며, 금속 구조체(MRS)의 각 패드부(R4)와 연결될 수 있다.
보다 상세하게, 도 10, 도 12, 및 도 13을 참조하면, 금속 구조체(MRS)는 실질적으로 평탄한 상면을 가질 수 있다. 일 예로, 금속 구조체(MRS)의 상면은 소오스 구조체(CST)의 상면, 즉, 서포트 도전 패턴(SP)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 또한, 금속 구조체(MRS)의 상면은 제 1 내지 제 3 패드 패턴들(LP1, LP2, LP3)의 상면들과 실질적으로 공면을 이룰 수 있다.
금속 구조체(MRS)의 측벽은 소오스 구조체(CST)와 접촉할 수 있다. 금속 구조체(MRS)의 일부분들은 매립 절연막(110) 및 제 2 절연 패턴(113)과 직접 접촉할 수 있다. 금속 구조체(MRS)는 반도체막(100) 상에서 제 1 두께를 가질 수 있으며, 매립 절연막(110) 및 제 2 절연 패턴(113) 상에서 제 1 두께보다 큰 제 2 두께를 가질 수 있다.
한편, 도 11을 참조하면, 매립 절연막(110)과 반도체막(100)이 접촉하는 영역에서 금속 구조체(MRS)는 돌출 부분을 가질 수 있다. 돌출 부분은 불균일한 두께를 가질 수 있다.
도 10, 도 12, 및 도 13을 참조하면, 금속 구조체(MRS)는 제 4 배리어 금속 패턴(BM4) 및 제 4 금속 패턴(ME4)을 포함할 수 있다. 제 4 배리어 금속 패턴(BM4)은 제 4 금속 패턴(ME4)의 바닥면 및 측벽을 감쌀 수 있다. 제 4 배리어 금속 패턴(BM4)은 예를 들어, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 루테늄, 코발트, 망간, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 티타늄/티타늄 질화물과 같은 이중막 또는 이중막과 다른 형태의 혼합막을 포함할 수 있다. 제 4 금속 패턴(ME4)은 티타늄, 탄탈륨, 루테늄, 코발트, 망간, 텅스텐, 니켈 또는 구리를 포함할 수 있다.
제 4 배리어 금속 패턴(BM4)은 제 1, 제 2, 제 3 배리어 금속 패턴들(BM1, BM2, BM3)과 동일한 금속 물질을 포함할 수 있으며, 제 4 금속 패턴(ME4)은 제 1, 제 2, 및 제 3 금속 패턴들(ME1, ME2, ME3)과 동일한 금속 물질을 포함할 수 있다.
나아가, 금속 구조체(MRS)는 반도체막(100)과 금속 구조체(MRS)의 일부분 사이 그리고 소오스 구조체(CST)와 금속 구조체(MRS) 사이에 금속-반도체 화합물층(MSC)을 더 포함할 수 있다. 예를 들어, 반도체막(100)과 금속 구조체(MRS)의 일부분 사이에 텅스텐 실리사이드, 코발트 실리사이드, 또는 티타늄 실리사이드 등와 같은 금속 실리사이드막이 개재될 수 있다.
실시예들에서, 금속 구조체(MRS)는 반도체막(100)을 통한 전류 흐름 발생시 반도체막(100) 내에 제공된 제 1 및 제 2 절연 패턴들(111, 113)에 의해 반도체막(100)의 저항이 증가하여 동작 속도가 저하되는 것을 개선할 수 있다. 즉, 제 4 관통 플러그들(TP4)과 수직 구조체들(VS) 사이에 반도체막(100) 및 금속 구조체(MRS)를 통한 고속의 전류 경로가 형성될 수 있다.
다시, 도 5, 도 7, 도 8 및 도 9를 참조하면, 셀 콘택 플러그들(CPLG)이 제 1 및 제 2 층간 절연막들(130, 140) 및 평탄 절연막(120)을 관통하여 전극들(GE)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다. 도전 라인들(CL)이 제 1 연결 영역(CNR1)의 제 4 층간 절연막(160) 상에 배치될 수 있으며, 하부 및 상부 콘택 플러그들(LCT, UCT)을 통해 셀 콘택 플러그들(CPLG)에 접속될 수 있다.
평면도들에서 비트 라인들이 생략되어 있으나, 도 7, 도 8 및 도 9를 참조하면, 비트 라인들(BL)이 셀 어레이 영역(CAR)에서 제 4 층간 절연막(160) 상에 배치될 수 있으며, 적층 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 하부 및 상부 비트 라인 콘택 플러그들(BCTa, BCTb)을 통해 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
제 1 관통 플러그들(TP1)이 제 1 연결 영역(CNR1)에서 적층 구조체(ST)의 제 1 몰드 패턴들(MP1)을 수직적으로 관통하여 제 1 패드 패턴(LP1)에 연결될 수 있다. 제 1 관통 플러그들(TP1)은 도전 라인들(CL)을 통해 셀 콘택 플러그들(CPLG)과 전기적으로 연결될 수 있다.
제 2 관통 플러그들(TP2)이 셀 어레이 영역(CAR)에서 적층 구조체(ST)의 제 2 몰드 패턴들(MP2)을 수직적으로 관통하여 제 2 패드 패턴(LP2)에 연결될 수 있다. 제 3 관통 플러그들(TP2)은 상하부 콘택 플러그들(LCT, UCT)을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있다.
제 3 관통 플러그들(TP3)이 제 2 연결 영역(CNR2)에서 평탄 절연막(120)을 관통하여 금속 구조체(MRS)에 접속될 수 있다. 제 3 관통 플러그들(TP3)은 적층 구조체(ST)와 수평적으로 이격될 수 있다.
제 4 관통 플러그들(TP4)은 제 2 연결 영역(CNR2)에서 평탄 절연막(120)을 관통하여 제 3 패드 패턴(LP3)에 접속될 수 있다. 제 4 관통 플러그들(TP4)은 적층 구조체(ST)와 수평적으로 이격될 수 있다.
제 1 내지 제 4 관통 플러그들(TP1, TP2, TP3, TP4)은 실질적으로 동일한 수직적 길이를 가질 수 있으며, 동일한 도전 물질을 포함할 수 있다. 제 1 내지 제 4 관통 플러그들(TP1, TP2, TP3, TP4) 각각은 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈륨 등)을 포함하는 배리어 금속막(BMa, BMb, BMc, BMd) 및 금속(예를 들어, 텅스텐, 티타늄, 탄탈륨 등을 포함하는 금속막(MPa, MPb, MPc, MPd)을 포함할 수 있다.
연결 도전 패턴(ICT)이 제 2 연결 영역(CNR2)의 제 2 층간 절연막(140) 상에 배치될 수 있으며, 복수의 제 4 관통 플러그들(TP4)에 공통으로 연결될 수 있다.
실시예들에 따르면, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3) 및 금속 구조체(MRS)가 동일한 레벨에 제공되므로, 이에 연결되는 제 1 내지 제 4 관통 플러그들(TP1, TP2, TP3, TP4)을 형성하는 공정이 용이해질 수 있다.
이하 도 15 내지 도 26을 참조하여 본 발명의 다양한 실시예들에 따른 반도체 장치에 대해 설명하기로 한다. 이하 설명의 간략함을 위해, 앞서 설명된 반도체 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 15, 도 16, 및 도 17은 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들로서, 도 5의 A-A'선, B-B'선 및 C-C' 선을 따라 자른 단면들을 나타낸다. 도 18은 도 15의 P5 부분을 확대한 도면이다.
도 15, 도 16, 및 도 17을 참조하면, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3) 및 금속 구조체(MRS)의 상면들이 반도체막(100)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제 1 절연 패턴(111) 내에 제 1 패드 패턴(LP1)이 제공될 수 있으며, 제 1 절연 패턴(111) 상에서 소오스 구조체(CST)를 관통하는 제 3 절연 패턴(115)이 배치될 수 있다. 제 3 절연 패턴(115)은 제 1 패드 패턴(LP1)의 상면을 덮을 수 있다.
제 1 관통 플러그들(TP1)은 제 1 연결 영역(CNR1)에서 제 3 및 제 1 절연 패턴들(115, 111)을 관통하여 제 1 패드 패턴(LP1)에 접속될 수 있다.
금속 구조체(MRS)의 일부분들이 반도체막(100) 내에 매립될 수 있다. 금속 구조체(MRS)의 일부분들 상에 소오스 구조체(CST)가 배치될 수 있다.
소오스 구조체(CST)는 반도체막(100)과 서포트 도전 패턴(SP) 사이에 잔여 절연 패턴들을 더 포함할 수 있다. 상세하게, 잔여 절연 패턴들은 차례로 적층된 제 1 버퍼 절연 패턴(101), 하부 희생 패턴(103), 및 제 2 버퍼 절연 패턴(105)을 포함할 수 있다. 여기서, 하부 희생 패턴(103)은 제 1 및 제 2 버퍼 절연 패턴들(101, 105)과 다른 절연 물질로 이루어질 수 있다. 잔여 절연 패턴은 금속 구조체(MRS)의 상면 일부를 덮을 수도 있다. 즉, 금속 구조체(MRS)의 일부분들 상면은 제 1 버퍼 절연 패턴(101)과 직접 접촉할 수 있다.
도 19, 도 20, 및 도 21은 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들로서, 도 5의 A-A'선, B-B'선 및 C-C' 선을 따라 자른 단면들을 나타낸다. 도 22는 도 19의 P6 부분을 확대한 도면이다.
도 19, 도 20, 및 도 21을 참조하면, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3) 및 금속 구조체(MRS)의 상면들이 소오스 도전 패턴(SC)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
금속 구조체(MRS)의 일부분들 상면은 서포트 도전 패턴(SP)과 직접 접촉할 수 있다. 제 1 절연 패턴(111) 상에서 서포트 도전 패턴(SP)을 관통하는 제 3 절연 패턴(115)이 배치될 수 있다.
소오스 구조체(CST)는 반도체막(100)과 제 3 절연 패턴(115) 사이에 잔여 절연 패턴들을 더 포함할 수 있다. 상세하게, 잔여 절연 패턴들은 차례로 적층된 제 1 버퍼 절연 패턴(101), 하부 희생 패턴(103), 및 제 2 버퍼 절연 패턴(105)을 포함할 수 있다. 잔여 절연 패턴들의 일부분들은 셀 어레이 영역(CAR)에서 제 2 패드 패턴(LP2)의 측벽과 접촉할 수도 있다.
도 22, 도 23, 및 도 24는 본 발명의 예시적인 실시예에 따른 반도체 장치의 단면도들로서, 도 5의 A-A'선, B-B'선 및 C-C' 선을 따라 자른 단면들을 나타낸다. 도 25는 도 19의 P7부분을 확대한 도면이다.
도 22, 도 23, 및 도 24에 도시된 실시예에 따르면, 앞선 실시예들과 달리 소오스 구조체가 생략될 수 있다. 이 실시예에서, 수직 구조체(VS)의 수직 반도체 패턴은 반도체막(100)과 직접 접촉할 수 있다.
제 1, 제 2, 제 3 패드 패턴들(LP1, LP2, LP3) 및 금속 구조체(MRS)의 상면에 적층 구조체(ST)의 최하층 절연막(ILD)이 배치될 수 있다.
도 27a 내지 33a 및 도 27b 내지 33b는 본 발명의 예시적인 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5, 도 27a, 및 도 27b를 참조하면, 반도체 기판 상에 주변 회로 구조체(PS)가 형성될 수 있다.
주변 회로 구조체(PS)를 형성하는 것은, 반도체 기판(10) 상에 주변 회로들(PTR)을 형성하는 것, 주변 회로들(PTR)과 연결되는 주변 배선 구조체들(PCP)을 형성하는 것, 및 하부 절연막(50)을 형성하는 것을 포함할 수 있다. 여기서, 주변 회로들(PTR)은 반도체 기판(10)을 채널로 사용하는 MOS 트랜지스터들을 포함할 수 있다.
하부 절연막(50)은 주변 회로들(PTR)을 덮는 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 하부 절연막(50)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및/또는 저유전막을 포함할 수 있다.
주변 배선 구조체들(PCP)을 형성하는 것은 하부 절연막(50)의 일부분들을 관통하는 주변 콘택 플러그들을 형성하는 것 및 주변 콘택 플러그들과 연결되는 주변 회로 배선들을 형성하는 것을 포함할 수 있다.
이어서, 하부 절연막(50) 상에 반도체 물질을 증착하여 반도체막(100)이 형성될 수 있다. 반도체막(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 반도체막(100)은 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 반도체막(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
반도체막(100) 상에 제 1 버퍼 절연막(101), 하부 희생막(103), 제 2 버퍼 절연막(105)이 차례로 적층될 수 있다. 제 1 버퍼 절연막(101)은 반도체막(100) 의 표면을 열 산화하여 형성되거나, 실리콘 산화막을 증착하여 형성될 수 있다. 하부 희생막(103)은 제 1 버퍼 절연막(101)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 하부 희생막(103)은 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드, 및 실리콘 저마늄 중의 적어도 하나일 수 있다. 제 2 버퍼 절연막(105)은 실리콘 산화막을 증착하여 형성될 수 있다.
제 1 버퍼 절연막(101), 하부 희생막(103), 제 2 버퍼 절연막(105)은 셀 어레이 영역(CAR)에서 반도체막(100)의 일부분들을 노출시키는 오프닝들을 가질 수 있다. 오프닝들을 형성한 후, 제 2 버퍼 절연막(105) 상에 서포트 도전막(SP)이 균일한 두께로 증착될 수 있다. 서포트 도전막(SP)은 셀 어레이 영역(CAR)에서 제 1 버퍼 절연막(101), 하부 희생막(103), 및 제 2 버퍼 절연막(105)의 오프닝들을 채울 수 있다. 서포트 도전막(SP)은 오프닝들 내에서 반도체막(100)과 직접 접촉할 수 있다. 서포트 도전막(SP)은 n형 도펀트들 및/또는 카본(C)이 도핑된 폴리실리콘막일 수 있다.
이어서, 서포트 도전막(SP), 제 2 버퍼 절연막(105), 하부 희생막(103), 제 1 버퍼 절연막(101), 및 반도체막(100)을 패터닝하여 하부 절연막(50)의 일부분들이 노출될 수 있다. 이에 따라, 제 1 연결 영역(CNR1)에서 제 1 관통 홀들(TOP1)이 형성될 수 있으며, 셀 어레이 영역(CAR)에서 제 2 관통 홀(TOP2)이 형성될 수 있다.
이후, 제 1 및 제 2 관통 홀들(TOP1, TOP2)을 채우는 제 1 및 제 2 절연 패턴들(111, 113)이 각각 형성될 수 있으며, 반도체막(100), 제 1 버퍼 절연막(101), 하부 희생막(103), 제 2 버퍼 절연막(105), 및 서포트 도전막(SP)의 측벽을 덮는 매립 절연막(110)이 형성될 수 있다. 즉, 중간 절연막은 제 1 및 제 2 절연 패턴들(111, 113) 및 매립 절연막(110)을 포함할 수 있다.
도 5, 도 28a, 및 도 28b를 참조하면, 주변 회로 구조체(PS)의 랜딩 패드들(PLP)을 노출시키는 비아 홀들(VH1, VH2, VH3, VH4) 및 비아 홀들(VH1, VH2, VH3, VH4)과 연결된 트렌치들(T1, T2, T3, T4)이 형성될 수 있다. 비아 홀들(VH1, VH2, VH3, VH4)은 반도체막(100)의 일부, 및 하부 절연막(50)의 일부를 수직적으로 관통할 수 있으며, 트렌치들(T1, T2, T3, T4)은 제 1 및 제 2 절연 패턴들(111, 113) 및 매립 절연막(110)의 일부분들 내에 형성될 수 있다.
상세하게, 비아 홀들 및 트렌치들을 형성하는 것은, 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴을 식각 마스크로 이용하여 제 1 및 제 2 절연 패턴들(111, 113), 매립 절연막(110)의 일부분들을 식각함으로써 제 1, 제 2, 제 3, 및 제 4 트렌치들(T1, T2, T3, T4)을 형성하는 것, 제 1, 제 2, 제 3, 및 제 4 트렌치들(T1, T2, T3, T4) 내에 희생막들(미도시)을 채우는 것, 제 1, 제 2, 제 3, 및 제 4 트렌치들(T1, T2, T3, T4) 내의 희생막들 일부와 제 1 및 제 2 절연 패턴들(111, 113), 매립 절연막(110), 및 하부 절연막(50)을 식각하여 제 1, 제 2, 제 3, 및 제 4 비아 홀들(VH1, VH2, VH3, VH4) 을 형성하는 것을 포함할 수 있다. 다른 예에서, 제 1, 제 2, 제 3, 및 제 4 트렌치들(T1, T2, T3, T4) 은, 제 1, 제 2, 제 3, 및 제 4 비아 홀들(VH1, VH2, VH3, VH4) 을 먼저 형성한 후에 형성될 수도 있다.
제 1 비아 홀(VH1)은 제 1 절연 패턴(111) 및 그 아래의 하부 절연막(50)을 관통하여 주변 회로 구조체(PS)의 랜딩 패드들(PLP)을 노출시킬 수 있으며, 제 1 트렌치(T1)는 제 1 절연 패턴(111) 내에서 제 1 비아 홀(VH1)과 연결될 수 있다. 제 1 트렌치(T1)의 바닥면은 반도체막(100)의 바닥면과 이격될 수 있다.
제 2 비아 홀(VH2)은 제 2 절연 패턴(113) 및 그 아래의 하부 절연막(50)을 관통하여 주변 회로 구조체(PS)의 랜딩 패드들(PLP)을 노출시킬 수 있으며, 제 2 트렌치(T2)는 제 2 절연 패턴(113) 내에서 제 2 비아 홀(VH2)과 연결될 수 있다. 제 1 트렌치(T2)의 바닥면은 반도체막(100)의 바닥면과 이격될 수 있다.
제 3 비아 홀(VH3)은 매립 절연막(110) 및 그 아래의 하부 절연막(50)을 관통하여 주변 회로 구조체(PS)의 랜딩 패드들(PLP)을 노출시킬 수 있으며, 제 3 트렌치(T3)는 매립 절연막(110) 내에서 제 3 비아 홀(VH3)과 연결될 수 있다.
제 4 비아 홀(VH4)은 매립 절연막(110) 및 그 아래의 하부 절연막(50)을 관통하여 주변 회로 구조체(PS)의 랜딩 패드들(PLP)을 노출시킬 수 있으며, 제 4 트렌치(T4)는 반도체막(100)을 노출시킬 수 있으며 매립 절연막(110) 내에서 제 4 비아 홀(VH4)과 연결될 수 있다. 제 4 트렌치(T4)를 형성하는 것은, 서포트 도전막, 제 2 버퍼 절연막(105), 하부 희생막(103), 및 제 1 버퍼 절연막(101)의 일부분들을 차례로 식각하는 것을 포함할 수 있다. 또한, 제 4 트렌치(T4)를 형성시 매립 절연막(110)의 일부가 식각될 수 있으며, 반도체막(100)과 인접한 영역에서 덴트(dent)가 형성될 수 있다.
제 4 트렌치(T4)는 도 5에 도시된 바와 같이, 셀 어레이 영역(CAR)에서 제 1 방향(D1)으로 연장되는 제 1 영역들 및 제 2 방향(D2)으로 연장되는 제 2 영역들을 포함할 수 있다.
도 5, 도 29a, 및 도 29b를 참조하면, 제1, 제 2, 및 제 3 비아 홀들(VH1, VH2, VH3) 및 제 1, 제 2, 및 제 3 트렌치들(T1, T2, T3) 내에 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3)이 형성될 수 있으며, 제 4 비아 홀(VH4) 및 제 4 트렌치(T4) 내에 금속 구조체(MRS)가 형성될 수 있다.
제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3) 및 금속 구조체(MRS)를 형성하는 것은, 제 1 내지 제 4 비아 홀들(VH1~VH4) 및 제 1 내지 제 4 트렌치들(T1~T4) 내에 배리어 금속막 및 금속막을 차례로 증착하고, 서포트 도전막의 상면이 노출되도록 배리어 금속막 및 금속막에 대한 평탄화 공정을 수행하는 것을 포함할 수 있다.
제 4 트렌치(T4) 내에서 배리어 금속막은 반도체막(100)의 일부분들과 직접 접촉할 수 있으며, 배리어 금속막 내의 금속 물질과 반도체막(100) 내의 실리콘이 반응하여 금속-반도체 화합물층(MSC)이 형성될 수 있다.
도 5, 도 30a, 및 도 30b를 참조하면, 서포트 도전막(SP) 상에 상부 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 몰드 구조체(PST)가 형성될 수 있다. 몰드 구조체(PST)는 제 1 연결 영역(CNR1)에서 계단식 구조를 가질 수 있다.
몰드 구조체(PST) 에서, 상부 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 상부 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 상부 희생막들(SL)은 하부 희생막(103)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다.
몰드 구조체(PST)를 형성한 후, 매립 절연막(110) 상에 몰드 구조체(PST)의 계단 구조를 덮는 평탄 절연막(120)이 형성될 수 있다.
이어서, 몰드 구조체(PST)를 관통하는 수직 구조체들(VS)이 형성될 수 있다.
수직 구조체들(VS)을 형성하는 것은, 몰드 구조체(PST), 서포트 도전막(SP), 및 하부 희생막(103)을 이방성 식각하여, 몰드 구조체(PST), 서포트 도전막(SP), 및 하부 희생막(103)을 관통하는 수직 홀들을 형성하는 것, 각각의 수직 홀들 내에 데이터 저장 패턴(도 14의 DSP) 및 수직 반도체 패턴(도 14의 VP)을 차례로 증착하는 것을 포함할 수 있다. 수직 홀들을 형성하는 이방성 식각 공정에서 반도체막(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 수직 구조체들(VS)의 하부 부분들은 반도체막(100) 내에 위치할 수 있다.
데이터 저장 패턴(DSP)은 수직 홀들의 내벽을 균일한 두께로 컨포말하게 덮을 수 있다. 데이터 저장 패턴(DSP)은 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
데이터 저장 패턴(DSP)이 형성된 수직 홀들 내에 수직 반도체 패턴들(VP)이 형성될 수 있으며, 수직 반도체 패턴들(VP)의 상단들에 비트라인 도전 패드들이 형성될 수 있다.
도 5, 도 31a 및 도 31b를 참조하면, 수직 구조체들(VS)을 형성한 후, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(130)이 평탄 절연막(120) 상에 형성될 수 있다.
몰드 구조체(PST), 서포트 도전막(SP)을 관통하여 하부 희생막(103)을 노출시키는 분리 트렌치들(SR)이 형성될 수 있다. 분리 트렌치들(SR)은 제 1 방향(D1)으로 나란할 수 있으며, 영역들 별로 길이가 서로 다를 수 있다.
분리 트렌치들(SR)을 형성한 후, 제 1 버퍼 절연막(101), 하부 희생막(103), 및 제 2 버퍼 절연막(105)을 소오스 도전 패턴(SC)으로 대체하는 공정이 수행될 수 있다.
소오스 도전 패턴(SC)을 형성하는 공정은, 분리 트렌치들에 노출된 하부 희생막(103) 및 제 1 및 제 2 버퍼 절연막들(101, 105)에 대한 등방성 식각 공정을 수행하는 것을 포함할 수 있다. 등방성 식각 공정시, 데이터 저장 패턴(도 14의 DSP)의 일부분들 또한 등방성 식각되어, 수직 반도체 패턴들(도 14의 VP)의 일부분들 노출될 수 있다. 수직 반도체 패턴들(도 14의 VP)의 일부분들을 노출시킨 후, 불순물이 도핑된 다결정 실리콘막을 증착하여 소오스 도전 패턴(SC)이 형성될 수 있다. 이에 따라 반도체막(100)과 몰드 구조체(PST) 사이에 소오스 구조체(CST)가 형성될 수 있다.
소오스 구조체(CST)를 형성한 후, 상부 희생막들(SL)을 전극들(GE)로 대체하는 공정들을 수행함으로써 앞서 설명한 적층 구조체(ST)가 형성될 수 있다. 적층 구조체(ST)를 형성하는 것은, 절연막들(ILD), 수직 구조체들(VS), 및 소오스 구조체(CST)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상부 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다. 상부 희생막들(SL)에 대한 등방성 식각 공정시, 상부 희생막들(SL)의 일부분들이 잔류하여, 제 1 및 제 2 몰드 패턴들(MP1, MP2)이 형성될 수 있다.
적층 구조체(ST)를 형성한 후, 분리 트렌치들(SR) 내에 절연 물질을 매립하여 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3)이 형성될 수 있다.
도 5, 도 32a 및 도 32b를 참조하면, 제 1 층간 절연막(130) 상에 제 2 층간 절연막(140)이 형성될 수 있으며, 적층 구조체(ST)와 연결되는 셀 콘택 플러그들(CPLG)이 형성될 수 있다.
이어서, 제 1 내지 제 4 관통 플러그들(TP1, TP2, TP3, TP4)이 동시에 형성될 수 있다. 제 1 내지 제 4 관통 플러그들(TP1, TP2, TP3, TP4)은 금속 및/또는 금속질화물을 포함할 수 있다.
다시, 도 7, 도 8, 및 도 9를 참조하면, 하부 및 상부 콘택 플러그들(LCT, UCT), 연결 도전 패턴(ICT)이 제 3 및 제 4 층간 절연막들(150, 160) 내에 형성될 수 있다. 제 4 층간 절연막 상에 비트 라인들(BL) 및 도전 라인들(CL)이 형성될 수 있다.
이하 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법에 대해 설명하며, 설명의 간략함을 위해, 앞서 설명된 반도체 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 34a 내지 도 37a 및 도 34b 내지 도 37b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 34a 및 도 34b를 참조하면, 비아 홀들 및 트렌치들이 서포트 도전막(SP)을 형성하기 전에 형성될 수 있다.
상세하게, 주변 회로 구조체(PS) 상에 반도체막(100)을 형성한 후, 반도체막(100)을 관통하는 제 1 및 제 2 관통 홀들(TOP1, TOP2) 내에 제 1 및 제 2 절연 패턴들(111, 113)이 형성될 수 있으며, 하부 절연막(50) 상에서 반도체막(100)의 측벽을 덮는 매립 절연막(110)이 형성될 수 있다.
이어서, 반도체막(100), 제 1 및 제 2 절연 패턴들(111, 113), 및 매립 절연막(110) 상에 제 1 버퍼 절연막(101), 하부 희생막(103), 및 제 2 버퍼 절연막(105)이 차례로 적층될 수 있다.
주변 회로 구조체(PS)의 랜딩 패드들(PLP)을 노출시키는 비아 홀들 및 비아 홀들과 연결된 트렌치들이 형성될 수 있다.
비아 홀들 및 트렌치들은 제 1 버퍼 절연막(101), 하부 희생막(103), 및 제 2 버퍼 절연막(105), 및 제 1 및 제 2 절연 패턴들(111, 113), 및 매립 절연막(110)을 패터닝하여 형성될 수 있다. 비아 홀들 및 트렌치들은 앞서 설명한 바와 같이, 제 1, 제 2, 제 3, 및 제 4 비아 홀들(VH1~VH4) 및 제 1, 제 2, 제 3, 및 제 4 트렌치들(T1~T4)을 포함할 수 있다.
도 35a 및 도 35b를 참조하면, 비아 홀들(VH1~VH4) 및 트렌치들(T1~T4) 내에 배리어 금속막 및 금속막이 차례로 형성될 수 있으며, 배리어 금속막 및 금속막은 제 2 버퍼 절연막(105) 또는 하부 희생막(103)이 노출되도록 평탄화될 수 있다. 이에 따라, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3), 및 금속 구조체(MRS)가 동시에 형성될 수 있다. 여기서, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3), 및 금속 구조체(MRS)의 상면들은 제 2 버퍼 절연막(105)의 상면 또는 하부 희생막(103)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
도 36a 및 도 36b를 참조하면, 제 1 버퍼 절연막(101), 하부 희생막(103), 제 2 버퍼 절연막(105)은 셀 어레이 영역(CAR)에서 반도체막(100)의 일부분들을 노출시키는 오프닝들이 형성될 수 있다.
오프닝들을 형성한 후, 제 2 버퍼 절연막(105) 상에 서포트 도전막(SP)이 균일한 두께로 증착될 수 있다. 서포트 도전막(SP)을 형성한 후, 서포트 도전막(SP)을 관통하는 제 3 절연 패턴(115)이 형성될 수 있다. 제 3 절연 패턴(115)은 제 1 및 제 2 절연 패턴들(111, 113) 및 매립 절연막(110) 상에 배치될 수 있다.
도 37a 및 도 37b를 참조하면, 서포트 도전막 상에 앞서 도 30a 및 도 30b를 참조하여 설명한 몰드 구조체(PST), 매립 절연막(110), 및 수직 구조체들(VS)이 형성될 수 있다.
이어서, 도 31a 및 도 31b를 참조하여 설명한 바와 같이, 하부 희생막(103)을 소오스 도전 패턴(SC)으로 대체하는 공정이 수행될 수 있으며, 소오스 도전 패턴(SC) 형성을 위한 하부 희생막들(103)에 대한 등방성 식각 공정시 하부 희생막들(103) 및 제 1 및 제 2 버퍼 절연막들(101, 105)의 일부분들이 제 1 절연 패턴(111) 주위에 잔류할 수도 있다.
이후, 도 31 및 도 32를 참조하여 설명한 것처럼, 적층 구조체(ST), 셀 콘택 플러그들(CPLG), 및 제 1 내지 제 4 관통 플러그들(TP1~TP4)이 형성될 수 있다.
도 38a 내지 도 41a 및 도 38b 내지 도 41b는 본 발명의 다양한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38a 및 도 38b를 참조하면, 비아 홀들(VH1~VH4) 및 트렌치들(T1~T4)이 제 1 버퍼 절연막(101), 하부 희생막(103), 및 제 2 버퍼 절연막(105)을 형성하기 전에 형성될 수 있다.
상세하게, 하부 절연막(50) 상에 반도체막(100)을 형성한 후, 반도체막(100)을 관통하는 제 1 및 제 2 관통 홀들(TOP1, TOP2) 내에 제 1 및 제 2 절연 패턴들(111, 113)이 형성될 수 있으며, 하부 절연막(50) 상에서 반도체막(100)의 측벽을 덮는 매립 절연막(110)이 형성될 수 있다.
이어서, 주변 회로 구조체(PS)의 랜딩 패드들(PLP)을 노출시키는 비아 홀들(VH1~VH4) 및 비아 홀들과 연결된 트렌치들(T1~T4)이 형성될 수 있다.
비아 홀들(VH1~VH4) 및 트렌치들(T1~T4)은 제 1 및 제 2 절연 패턴들(111, 113), 매립 절연막(110), 및 하부 절연막(50)의 일부분들을 패터닝하여 형성될 수 있다. 비아 홀들(VH1~VH4) 및 트렌치들(T1~T4)은 앞서 설명한 바와 같이, 제 1, 제 2, 제 3, 및 제 4 비아 홀들(VH1~VH4) 및 제 1, 제 2, 제 3, 및 제 4 트렌치들(T1~T4)을 포함할 수 있다.
도 39a 및 도 39b를 참조하면, 비아 홀들(VH1~VH4) 및 트렌치들(T1~T4) 내에 배리어 금속막 및 금속막이 차례로 형성될 수 있으며, 배리어 금속막 및 금속막은 제 2 버퍼 절연막(105) 또는 하부 희생막(103)이 노출되도록 평탄화될 수 있다. 이에 따라, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3), 및 금속 구조체(MRS)가 동시에 형성될 수 있다. 여기서, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3), 및 금속 구조체(MRS)의 상면들은 반도체막(100)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.
도 40a 및 도 40b를 참조하면, 반도체막(100), 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3), 및 금속 구조체(MRS) 상에 제 1 버퍼 절연막(101), 하부 희생막(103), 제 2 버퍼 절연막(105)이 차례로 적층될 수 있다.
제 1 버퍼 절연막(101), 하부 희생막(103), 제 2 버퍼 절연막(105)을 관통하여 반도체막(100)의 일부분들을 노출시키는 오프닝들을 형성한 후, 제 2 버퍼 절연막(105) 상에 서포트 도전막(SP)이 균일한 두께로 증착될 수 있다.
서포트 도전막(SP)을 형성한 후, 서포트 도전막(SP)을 관통하는 제 3 절연 패턴(115)이 형성될 수 있다. 제 3 절연 패턴(115)은 제 1 및 제 2 절연 패턴들(111, 113) 및 매립 절연막(110) 상에 배치될 수 있다.
한편, 다른 실시예에서, 제 1, 제 2, 및 제 3 패드 패턴들(LP1, LP2, LP3), 및 금속 구조체(MRS)를 형성한 후에, 제 1 버퍼 절연막(101), 하부 희생막(103), 제 2 버퍼 절연막(105), 및 서포트 도전막(SP)을 형성하는 것은 생략될 수도 있다.
도 41a 및 도 41b를 참조하면, 서포트 도전막(SP) 상에 앞서 도 30a 및 도 30b를 참조하여 설명한 몰드 구조체(PST), 매립 절연막(110), 및 수직 구조체들(VS)이 형성될 수 있다.
이어서, 도 32a 및 도 32b를 참조하여 설명한 바와 같이, 하부 희생막들(103)을 소오스 도전 패턴(SC)으로 대체하는 공정이 수행될 수 있다.
이후, 도 32a, 도 32b, 도 33a, 및 도 33b를 참조하여 설명한 것처럼, 적층 구조체(ST), 셀 콘택 플러그들(CPLG), 및 제 1 내지 제 4 관통 플러그들(TP1~TP4)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 랜딩 패드들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 반도체막;
    상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 제 1 방향으로 연장되는 제 1 부분들, 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들, 및 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 포함하는 것; 및
    상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 적층 구조체는, 평면적 관점에서, 상기 금속 구조체의 상기 제 1 및 제 2 부분들과 중첩되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 적층 구조체 아래에서 상기 제 1 방향으로 연장되며 상기 반도체막을 관통하는 제 1 절연 패턴을 더 포함하되,
    상기 금속 구조체의 상기 제 2 부분들은 상기 제 1 절연 패턴을 가로지르는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 금속 구조체는 상기 반도체막 상에서 제 1 두께를 갖고, 상기 제 1 절연 패턴 상에서 상기 제 1 두께보다 큰 제 2 두께를 갖되,
    상기 금속 구조체는 실질적으로 평탄한 상면을 갖는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 금속 구조체의 상기 비아 부분은 상기 반도체막과 옆으로(laterally) 이격되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체막의 일부와 상기 금속 구조체 사이의 금속-반도체 화합물층을 더 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 금속 구조체는 제 1 금속 패턴 및 상기 제 1 금속 패턴의 측벽 및 바닥면을 감싸는 제 1 배리어 금속 패턴을 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 금속 구조체의 상기 제 1 및 제 2 부분들의 상면들은 상기 반도체막의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 반도체막과 상기 적층 구조체 사이에 제공되는 소오스 구조체; 및
    상기 적층 구조체를 관통하는 수직 반도체 패턴을 더 포함하되,
    상기 소오스 구조체는 상기 반도체막 상에 차례로 적층된 제 1 및 제 2 소오스 도전 패턴들을 포함하되, 상기 제 1 소오스 도전 패턴은 상기 수직 반도체 패턴의 측벽 일부와 접촉하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 금속 구조체의 상기 제 1 및 제 2 부분들의 상면들은 상기 제 2 소오스 도전 패턴의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 적층 구조체를 덮는 평탄 절연막; 및
    상기 적층 구조체와 이격되며, 상기 평탄 절연막을 관통하여 상기 금속 구조체에 접속되는 관통 플러그를 더 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 적층 구조체 일부분과 수직적으로 중첩되며, 상기 반도체막을 관통하는 제 1 절연 패턴;
    상기 제 1 절연 패턴 내에 제공되며, 상기 랜딩 패드들과 전기적으로 연결되는 제 1 패드 패턴;
    상기 적층 구조체 및 상기 반도체막과 이격되어 배치되며, 상기 랜딩 패드들과 전기적으로 연결되는 제 2 패드 패턴을 더 포함하되,
    상기 제 1 및 제 2 패드 패턴들은 상기 금속 구조체와 동일한 금속 물질을 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 패드 패턴들의 상면들은 상기 금속 구조체의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 적층 구조체를 관통하여 상기 제 1 패드 패턴에 연결되는 제 1 관통 플러그; 및
    상기 적층 구조체와 이격되어 상기 제 2 패드 패턴에 연결되는 제 2 관통 플러그를 더 포함하는 반도체 장치.
  15. 반도체 기판 상에 집적된 주변 회로들 및 상기 주변 회로들과 연결된 랜딩 패드들을 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 반도체막;
    상기 반도체막의 일부분을 관통하며 제 1 방향으로 연장되는 제 1 절연 패턴;
    상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 상기 제 1 방향으로 연장되는 제 1 부분들 및 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들을 포함하는 것; 및
    상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체를 포함하되,
    상기 금속 구조체의 상기 제 2 부분들은 상기 제 1 절연 패턴을 가로지르는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 금속 구조체는 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 더 포함하되, 상기 비아 부분은 상기 반도체막과 옆으로 이격되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 금속 구조체는 제 1 금속 패턴 및 상기 제 1 금속 패턴을 감싸는 제 1 배리어 금속 패턴을 포함하는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 반도체막의 일부와 상기 금속 구조체 사이의 금속-반도체 화합물층을 더 포함하는 반도체 장치.
  19. 반도체 기판 상에 집적된 주변 회로 및 상기 주변 회로와 연결된 랜딩 패드를 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상에 배치되는 반도체막;
    상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 제 1 방향으로 연장되는 제 1 부분들, 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들, 및 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 포함하는 것;
    상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 반도체 패턴;
    상기 반도체막과 상기 적층 구조체 사이에 제공되는 소오스 구조체로서, 상기 소오스 구조체는 상기 반도체막 상에 차례로 적층된 제 1 및 제 2 소오스 도전 패턴들을 포함하되, 상기 제 1 소오스 도전 패턴은 상기 수직 반도체 패턴의 측벽 일부와 접촉하는 것;
    상기 수직 반도체 패턴과 상기 적층 구조체 사이의 데이터 저장 패턴;
    상기 적층 구조체 아래에서 상기 반도체막을 관통하는 제 1 절연 패턴;
    상기 제 1 절연 패턴 내에 제공되며, 상기 주변 회로들과 전기적으로 연결되는 제 1 패드 패턴;
    상기 적층 구조체 및 상기 반도체막과 이격되어 배치되며, 상기 주변 회로들과 전기적으로 연결되는 제 2 패드 패턴;
    상기 적층 구조체를 관통하여 상기 제 1 패드 패턴에 연결되는 제 1 관통 플러그;
    상기 적층 구조체와 이격되어 상기 제 2 패드 패턴에 연결되는 제 2 관통 플러그; 및
    상기 적층 구조체와 이격되어 상기 금속 구조체에 연결되는 제 3 관통 플러그를 포함하는 반도체 장치.
  20. 반도체 기판 상에 집적된 주변 회로 및 상기 주변 회로와 연결된 랜딩 패드들을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상에 배치되는 반도체막, 상기 반도체막의 일부와 접촉하는 금속 구조체로서, 상기 금속 구조체는 제 1 방향으로 연장되는 제 1 부분들, 상기 제 1 부분들과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 부분들, 및 상기 제 1 및 제 2 부분들 중 적어도 하나로부터 수직적으로 연장되어 상기 랜딩 패드와 연결되는 비아 부분을 포함하는 것, 상기 금속 구조체 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 적층 구조체, 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하는 전자 시스템.

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