KR20220154057A - 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템. - Google Patents

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템. Download PDF

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KR20220154057A
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Abstract

본 발명은 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 교대로 적층된 전극들 및 층간 절연막들을 포함하며, 제1 방향으로 연장되는 적층 구조체, 상기 적층 구조체를 수직 방향으로 관통하는 수직 구조체들로써, 상기 수직 구조체들은 제1 열들을 각각 구성하는 제1 수직 구조체들 및 제2 열들을 각각 구성하는 제2 수직 구조체들을 포함하는 것, 상기 적층 구조체를 수직 방향으로 관통하며, 상기 제1 방향으로 서로 이격되는 분리 구조체들 및 상기 분리 구조체들 사이에 배치되며, 상기 적층 구조체의 일부를 관통하는 제1 분리 절연 패턴을 포함하되, 인접하는 상기 제1 열들 사이에 적어도 하나 이상의 상기 제2 열이 배치되며, 인접하는 상기 제1 열들 사이의 상기 제1 방향으로 수평 거리는 상기 제1 분리 절연 패턴과 인접한 곳에서 최대값을 가진다.

Description

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템. {Three-dimensional semiconductor memory device and electronic system including the same}
본 발명은 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 구체적으로 수직 채널 구조체를 포함하는 비휘발성 3차원 반도체 메모리 장치, 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 메모리 장치에 있어서, 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치 및 이를 포함하는 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시 예에 따른 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 교대로 적층된 전극들 및 층간 절연막들을 포함하며, 제1 방향으로 연장되는 적층 구조체, 상기 적층 구조체를 수직 방향으로 관통하는 수직 구조체들로써, 상기 수직 구조체들은 제1 열들을 각각 구성하는 제1 수직 구조체들 및 제2 열들을 각각 구성하는 제2 수직 구조체들을 포함하는 것, 상기 적층 구조체를 수직 방향으로 관통하며, 상기 제1 방향으로 서로 이격되는 분리 구조체들 및 상기 분리 구조체들 사이에 배치되며, 상기 적층 구조체의 일부를 관통하는 제1 분리 절연 패턴을 포함하되, 인접하는 상기 제1 열들 사이에 적어도 하나 이상의 상기 제2 열이 배치되며, 인접하는 상기 제1 열들 사이의 상기 제1 방향으로 수평 거리는 상기 제1 분리 절연 패턴과 인접한 곳에서 최대값을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시 예에 따른 전자 시스템은 기판 상의 적층 구조체, 상기 적층 구조체를 관통하는 수직 구조체들과 제1 및 제2 분리 구조체들, 상기 제1 분리 구조체들 사이에 위치하는 제1 분리 절연 패턴, 상기 제1 및 제2 분리 구조체들 사이에 위치하는 제2 분리 절연 패턴, 및 주변 회로들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되, 상기 수직 구조체들은 제1 열들을 각각 구성하는 제1 수직 구조체들 및 제2 열들을 각각 구성하는 제2 수직 구조체들을 포함하고, 인접하는 상기 제1 열들 사이에 적어도 하나 이상의 상기 제2 열이 배치되고, 인접하는 상기 제1 열들 사이의 상기 제1 방향으로 수평 거리는 상기 제1 분리 절연 패턴과 인접한 곳에서 최대값을 가지며, 상기 제1 분리 절연 패턴의 두께는 상기 제2 분리 절연 패턴의 두께보다 클 수 있다.
본 발명에 따르면, 3차원 반도체 메모리 장치는 적층 구조체 및 적층 구조체를 관통하는 수직 구조체를 포함할 수 있다. 수직 구조체는 제1 열들을 각각 구성하는 제1 수직 구조체들 및 제2 열들을 각각 구성하는 제2 수직 구조체들을 포함할 수 있으며, 제1 열들 사이의 수평 거리는 제1 분리 구조체들 사이에 위치한 저1 분리 절연 패턴과 인접한 곳에서 최대값을 가질 수 있다. 이로 인해, 제1 분리 구조체의 끝 부분에서 너비가 두꺼워지더라도 수직 구조체들과 충분한 거리를 확보할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 3 및 도 4는 본 발명의 실시 예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 5a 내지 도 5d는 본 발명의 실시 예들에 따른 반도체 장치의 일부를 나타내는 평면도들이다.
도 6a는 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 I-I'선을 따라 자른 도면이다.
도 6b는 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 II-II'선을 따라 자른 도면이다.
도 6c는 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 III-III'선을 따라 자른 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 확대도로서, 도 5a의 A를 확대한 도면이다.
도 8a 및 도 98는 본 발명의 다른 실시 예들에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 I-I'선을 따라 자른 도면들이다.
도 9a 내지 도 11c는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예를 들어, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수 있다.
제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예를 들어, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예를 들어, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
도면에 도시하지 않았지만, 제1 구조물(1100F)은 전압 발생기를 포함할 수 있다. 전압 발생기는 메모리 셀 스트링들(CSTR)의 동작에 필요한 프로그램 전압, 읽기 전압, 패스 전압, 및 검증 전압 등을 생성할 수 있다. 여기서, 프로그램 전압은 읽기 전압, 패스 전압, 및 검증 전압에 비해 상대적으로 고전압(예를 들어, 20V 내지 40V)일 수 있다.
예를 들어, 제1 구조물은 고전압 트랜지스터들 및 저전압 트랜지스터들을 포함할 수 있다. 디코더 회로(1110)는 메모리 셀 스트링들의 워드 라인들과 연결되는 패스 트랜지스터들을 포함할 수 있다. 패스 트랜지스터들은 프로그램 동작 시 워드 라인들에 인가되는 프로그램 전압과 같이 고전압에 견딜 수 있는 고전압 트랜지스터들을 포함할 수 있다. 페이지 버퍼(1120) 또한, 고전압에 견딜 수 있는 고전압 트랜지스터들을 포함할 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시 예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 접속할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다.
예를 들어, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다.
예를 들어, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시 예들에 따른 반도체 장치를 포함할 수 있다.
예를 들어, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 예를 들어, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수 있다.
예를 들어, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 즉, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수 있다.
도 3 및 도 4는 본 발명의 실시 예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 3 및 도 4는 각각 도 2의 반도체 패키지의 실시 예들을 설명하며, 도 2의 반도체 패키지의 I-I'선을 따라 절단한 단면도를 개념적으로 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 2의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소스 구조체(3205), 소스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)를 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100), 제2 구조물(3200) 및 반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)를 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소스 구조체(4205), 소스 구조체(4205)와 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)를 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100), 제2 구조물(4200) 및 반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 이와 달리, 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 3의 제1 구조물(3100) 및 도 4의 제1 구조물(4100)은 이하 설명되는 실시 예들의 주변 회로 구조체에 대응될 수 있으며, 도 3의 제2 구조물(3200) 및 도 4의 제2 구조물(4200)은 이하 설명되는 실시 예들의 셀 어레이 구조체에 대응될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시 예들에 따른 반도체 장치의 일부를 나타내는 평면도들이다. 도 6a는 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 I-I'선을 따라 자른 도면이다. 도 6b는 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 II-II'선을 따라 자른 도면이다. 도 6c는 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 III-III’선을 따라 자른 도면이다.
도 5a, 및 도 6a 내지 도 6c를 참조하면, 반도체 장치가 제공될 수 있다. 반도체 장치는 셀 어레이 영역(CAR)을 포함하는 기판(100), 기판(100) 상의 적층 구조체(ST) 및 적층 구조체(ST)를 관통하는 제1 및 제2 수직 구조체들(VC1, VC2)을 포함할 수 있다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(100)은 제1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
기판(100) 상의 적층 구조체(ST)는 제1 방향(D1)으로 연장될 수 있다. 적층 구조체(ST)는 제1 방향(D1) 및 제2 방향(D2)에 대해 수직한 제3 방향(D3)을 따라 교대로 적층된 층간 절연막들(ILD) 및 전극들(GSL, WL, SSL)을 포함할 수 있다. 여기서, 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상면과 평행할 수 있다. 적층 구조체(ST)는 복수 개의 채널홀들(CH)을 제공할 수 있다. 복수 개의 채널홀(CH)들 각각에는 제1 수직 구조체(VC1) 또는 제2 수직 구조체(VC2)가 채워질 수 있다.
예를 들어, 적층 구조체(ST)의 전극들(GSL, WL, SSL) 중 최상단에 위치한 복수 개의 전극들은 스트링 선택 라인들(SSL)일 수 있다. 적층 구조체(ST)의 전극들(GSL, WL, SSL) 중에서 최하단에 위치한 전극은 접지 선택 라인(GSL)일 수 있다.
전극들(GSL, WL, SSL)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 및 전이금속(ex, 티타늄, 탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 층간 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
공통 소스 영역들(CSR)은 기판(100) 내에 제공될 수 있다. 공통 소스 영역들(CSR)은 후술하는 제1 분리 구조체(SS1) 아래에 위치할 수 있다. 공통 소스 영역들(CSR)은 제1 도전형의 기판(100) 내에 제2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P)을 포함할 수 있다.O
제1 분리 구조체들(SS1)은 적층 구조체(ST)의 일부를 수평적으로 이격시킬 수 있다. 제1 분리 구조체들(SS1) 각각은 제1 방향(D1)으로 연장되며, 제1 방향(D1)으로 서로 이격될 수 있다. 제1 분리 구조체들(SS1)이 서로 인접할수록 제1 분리 구조체들(SS1)의 제2 방향(D2)으로 너비는 커질 수 있다.
제2 분리 구조체들(SS2)은 적층 구조체(ST)의 양측에 제공될 수 있다. 제2 분리 구조체들(SS2)은 적층 구조체(ST)와 나란하게 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)으로 균일한 너비를 가질 수 있다. 제1 및 제2 분리 구조체들(SS1, SS2)의 상면들은 제1 및 제2 수직 구조체들(VC1, VC2)의 상면들보다 높은 레벨에 위치할 수 있다.
예를 들어, 제1 및 제2 분리 구조체들(SS1, SS2)은 폴리 실리콘 등의 반도체 물질 또는 텅스텐 등의 금속 물질을 포함할 수 있다. 제1 및 제2 분리 구조체들(SS1, SS2) 각각은 절연 패턴(IP)에 의해 둘러싸일 수 있다. 즉, 절연 패턴(IP)은 제1 및 제2 분리 구조체들(SS1, SS2)과 적층 구조체(ST) 사이에 위치하며, 적층 구조체(ST)와 접할 수 있다. 절연 패턴(IP)은 실리콘 산화물을 포함할 수 있다.
제1 분리 절연 패턴(DIV1)은 제1 분리 구조체들(SS1) 사이에 위치할 수 있다. 제1 분리 절연 패턴(DIV1)은 제2 방향(D2)으로 일정한 너비(Wa)를 가질 수 있다. 예를 들어, 제1 분리 절연 패턴(DIV1)의 너비(Wa)는 약 80nm일 수 있다.
제2 분리 절연 패턴들(DIV2)은 제1 및 제2 분리 구조체들(SS1, SS2) 사이에 위치할 수 있다. 제2 분리 절연 패턴들(DIV2)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 균일한 너비(Wb)를 가질 수 있다. 예를 들어, 제2 분리 절연 패턴들(DIV2)의 너비(Wb)는 약 60nm일 수 있다. 즉, 제2 분리 절연 패턴(DIV2)의 너비(Wb)는 제1 분리 절연 패턴(DIV1)의 너비(Wa)보다 작을 수 있다. 제3 분리 절연 패턴(DIV3)은 기판(100)의 공통 소스 영역(CSR) 상에 위치할 수 있다. 즉, 제3 분리 절연 패턴(DIV3)은 제1 분리 절연 패턴(DIV1)과 제3 방향(D3)으로 정렬될 수 있다. 제3 분리 절연 패턴(DIV3)은 제2 방향(D2)으로 일정한 너비(Wc)를 가질 수 있다. 제3 분리 절연 패턴(DIV3)의 너비(Wc)는 제1 분리 절연 패턴(DIV1)의 너비(Wa)보다 크거나 실질적으로 동일할 수 있다. 예를 들어, 제1 내지 제3 분리 절연 패턴들(DIV1, DIV2, DIV3)은 실리콘 산화물을 포함할 수 있다.
적층 구조체(ST)의 스트링 선택 라인들(SSL)은 제1 및 제2 분리 절연 패턴들(DIV1, DIV2)에 의해 수평적으로 이격될 수 있다. 적층 구조체(ST)의 접지 선택 라인(GSL)은 제3 분리 절연 패턴(DIV3)에 의해 수평적으로 이격될 수 있다.
제1 및 제2 수직 구조체들(VC1, VC2)은 기판(100) 상에서 적층 구조체(ST)를 제3 방향(D3)으로 관통하며 연장될 수 있다. 제1 및 제2 수직 구조체들(VC1, VC2) 각각은 수직 반도체 패턴 및 수직 반도체 패턴의 측벽을 둘러싸는 데이터 저장 패턴을 포함할 수 있다. 구체적으로, 수직 반도체 패턴은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 수직 반도체 패턴은 U자 형태를 가질 수 있으며, 내부가 절연 물질로 채워질 수 있다. 수직 반도체 패턴은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 수직 반도체 패턴은 도 1을 참조하여 설명된 상부 트랜지스터들(UT1, UT2), 메모리 셀 트랜지스터들(MCT), 및 하부 트랜지스터들(LT1, LT2)의 채널들로써 사용될 수 있다. 데이터 저장 패턴은 NAND 플래시 메모리 장치의 데이터 저장 요소로서 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
도 5a를 참조하면, 제2 방향(D2)을 따라 배열된 제1 수직 구조체들(VC1)은 제1 열(rw1)을 구성할 수 있다. 제2 방향(D2)을 따라 배열된 제2 수직 구조체들(VC2)은 제2 열(rw2)을 구성할 수 있다. 구체적으로, 제1 열들(rw1)과 제2 열들(rw2)은 제1 방향(D1)을 따라 교대로 위치할 수 있다. 즉, 인접하는 제1 열들(rw1) 사이에 적어도 하나 이상의 제2 열(rw2)이 위치할 수 있다.
예를 들어, 제1 열(rw1)을 구성하는 제1 수직 구조체들(VC1)의 수는 5개일 수 있으며, 제2 열(rw2)을 구성하는 제2 수직 구조체들(VC2)의 수는 4개일 수 있다. 즉, 제1 열(rw1)을 구성하는 제1 수직 구조체들(VC1)의 수는 제2 열(rw2)을 구성하는 제2 수직 구조체들(VC2)의 수보다 클 수 있다. 이로 인해, 제1 열(rw1)을 구성하는 제1 수직 구조체들(VC1) 중에서 양 끝에 위치한 제1 수직 구조체들(VC1)은 제2 열(rw2)을 구성하는 제2 수직 구조체들(VC2) 중에서 양 끝에 위치한 제2 수직 구조체들(VC2)보다 제1 및 제2 분리 구조체들(SS1, SS2)에 인접할 수 있다. 제1 열(rw1)을 구성하는 제1 수직 구조체들(VC1) 중에서 중앙에 위치한 제1 수직 구조체(VC1)는 제2 분리 절연 패턴(DIV2)을 관통하여 제3 방향(D3)으로 연장될 수 있다.
셀 어레이 영역(CAR) 상의 제1 분리 절연 패턴(DIV1)에 인접한 곳에서, 인접한 제1 열들(rw1) 사이에 복수 개의 제2 열들(rw2)이 배치될 수 있다. 제1 분리 절연 패턴(DIV1)과 인접한 곳에서, 인접한 제1 열들(rw1) 사이의 제1 방향(D1)으로 수평 거리는 제1 거리(S1)일 수 있다.
셀 어레이 영역(CAR) 상의 제1 분리 절연 패턴(DIV1)과 인접하지 않은 곳에서, 인접한 제1 열들(rw1) 사이에 하나의 제2 열(rw2)이 배치될 수 있다. 제1 분리 절연 패턴(DIV1)과 인접하지 않은 곳에서, 인접한 제1 열들(rw1) 사이의 제1 방향(D1)으로 수평 거리는 제2 거리(S2)일 수 있다.
제1 거리(S1)는 제2 거리(S2)보다 클 수 있다. 즉, 인접한 제1 열들(rw1) 사이의 제1 방향(D1)으로 수평 거리는 제1 분리 절연 패턴(DIV1)과 인접한 곳에서 최대값을 가질 수 있다. 제1 열들(rw2)과 달리, 제2 열들(rw2)은 제1 방향(D1)으로 일정한 제3 거리(S3)를 가질 수 있다.
다시 말하면, 제1 분리 절연 패턴(DIV1)에 인접한 곳에서 제1 열들(rw1)을 구성하는 제1 수직 구조체들(VC1)이 생략될 수 있다. 즉, 제1 분리 절연 패턴(DIV1)에 인접한 곳의 제1 수직 구조체들(VC1)의 밀집도가 다른 곳에 비해 낮을 수 있다. 이로 인해, 제1 분리 구조체들(SS1)은 끝 부분의 너비가 커지더라도 인접하는 제1 및 제2 수직 구조체들(VC1, VC2)과 충분한 거리를 확보할 수 있다.
다시 도 5a, 및 도 6a 내지 도 6c를 참조하면, 반도체 기둥(SP)은 제1 및 제2 수직 구조체들(VC1, VC2) 각각과 기판(100) 사이에 위치하여, 제1 및 제2 수직 구조체들(VC1, VC2)과 기판(100)을 전기적으로 연결할 수 있다. 반도체 기둥(SP)은 적층 구조체(ST)의 최하층에 제공되는 접지 선택 라인(GSL)을 관통할 수 있다. 반도체 기둥(SP)은 기판(100)과 직접 접촉할 수 있다. 반도체 기둥(SP)은 반도체 물질로 이루어진 기판(100)으로부터 성장된 에피택시얼층을 포함할 수 있다. 반도체 기둥들(SP)은 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다.
제1 내지 제3 상부 절연막들(130, 140, 150)이 적층 구조체(ST) 상에 차례로 적층될 수 있다. 하부 비트라인 콘택 플러그들(BCTa)은 제1 및 제2 상부 절연막들(130, 140)을 관통하여 제1 및 제2 수직 구조체들(VC1, VC2)과 연결될 수 있다.
서브 비트 라인들(SBL)이 제2 상부 절연막(140) 상에 배치될 수 있다. 서브 비트 라인들(SBL)이 제2 방향(D2)으로 장축을 가질 수 있으며, 서브 비트 라인들(SBL)은 하부 비트라인 콘택 플러그들(BCTa)과 연결될 수 있다.
비트 라인들(BL)이 제3 상부 절연막(150) 상에 배치될 수 있다. 비트 라인들(BL)은 적층 구조체(ST)를 가로질러 제2 방향(D2)으로 연장되며, 제1 방향(D1)으로 이격될 수 있다. 비트 라인들(BL)은 상부 비트 라인 콘택 플러그들(BCTb)을 통해 서브 비트 라인들(SBL)과 전기적으로 연결될 수 있다.
도 5b를 참조하면, 제1 분리 절연 패턴(DIV1)에 인접한 곳에서, 인접하는 제1 열들(rw1) 사이에 복수 개의 제2 열들(rw2)이 배치될 수 있다. 해당 영역에서, 인접하는 제1 열들(rw1)의 제1 방향(D1)으로 수평 거리는 제4 거리(S4)일 수 있다. 제4 거리(S4)는 도 6a의 제3 거리(S3)보다 클 수 있다. 즉, 제1 분리 구조체들(DIV1) 사이에 제1 열(rw1)을 구성하는 제1 수직 구조체들(VC1)이 제공되지 않을 수 있다. 제1 분리 구조체들(SS1)의 끝 부분과 인접한 곳에 제1 수직 구조체들(VC1)이 제공되지 않으므로, 제1 분리 구조체들(SS1)의 끝 부분의 너비가 커질 수 있다.
도 5c를 참조하면, 제1 분리 구조체들(SS1) 사이에 더미 수직 구조체(DVC)가 제공될 수 있다. 더미 수직 구조체(DVC)는 제1 및 제2 수직 구조체들(VC1, VC2)과 마찬가지로 수직 반도체 패턴 및 수직 반도체 패턴의 측벽을 둘러싸는 데이터 저장 패턴을 포함할 수 있으나, 실질적으로 메모리 셀의 일부로 기능하지 않을 수 있다.
더미 수직 구조체(DVC)는 제1 분리 절연 패턴(DIV1)을 관통하여 제3 방향(D3)으로 연장될 수 있다. 이로 인해, 더미 수직 구조체(DVC)는 후술하는 반도체 장치의 제조 방법에서 층간 절연막들(ILD)을 지지하는 기능을 할 수 있다.
도 5d를 참조하면, 도 6a와 달리 제1 분리 구조체들(SS1)의 끝 부분의 너비가 커지지 않을 수 있다. 제1 분리 구조체들(SS1)의 끝 부분은 서로를 향해 볼록한 형태를 가질 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 분리 구조체들(SS1)은 제2 방향(D2)으로 균일한 너비를 가질 수 있다. 제1 분리 구조체들(SS1) 사이의 제1 분리 절연 패턴(DIV1)의 제2 방향(D2)으로 두께는 제1 분리 구조체들(SS1)의 제2 방향(D2)으로 너비와 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다.
도 7은 본 발명의 실시 예에 따른 반도체 장치의 일부를 나타내는 확대도로서, 도 5a의 A를 확대한 도면이다.
이하에서, 설명의 편의를 위하여 도 5a을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.
도 7을 참조하면, 제1 분리 구조체들(SS1) 각각은 라인 부분(LP) 및 끝 부분(EP)을 포함할 수 있다. 라인 부분(LP)은 제1 분리 구조체들(SS1)의 제2 방향(D2)으로 너비가 일정한 부분일 수 있다. 즉, 라인 부분(LP)은 제2 방향(D2)으로 균일한 제1 너비(W1)를 가질 수 있다. 끝 부분(EP)은 제1 분리 구조체들(SS1)의 제2 방향(D2)으로 너비가 변하는 부분일 수 있다. 구체적으로, 끝 부분(EP)은 제1 방향(D1)으로 갈수록 제2 방향(D2)으로 너비가 커졌다 작아질 수 있다. 끝 부분(EP)은 인접하는 제1 분리 구조체(SS1)를 향하여 볼록한 형태일 수 있다. 즉, 제1 분리 구조체들(SS1)은 성냥개비(matchstick) 형태일 수 있다. 끝 부분(EP)은 제2 방향(D2)으로 최대 너비인 제2 너비(W2)를 가질 수 있다. 제2 너비(W2)는 제1 너비(W1)보다 클 수 있다. 즉, 제1 분리 구조체들(SS1)의 제2 방향(D2)으로 너비는 라인 부분(LP)보다 끝 부분(EP)에서 클 수 있다.
제1 분리 구조체들(SS1) 각각을 둘러싸는 절연 패턴(IP)이 제공될 수 있다. 제1 분리 구조체들(SS1)은 성냥개비 형태를 가지므로, 균일한 두께를 가지는 절연 패턴(IP)이 형성될 수 있다.
평면적 관점에서, 제1 분리 구조체들(SS1) 주변에 제1 열(rw1)을 구성하는 제1 수직 구조체들(VC1) 및 제2 열(rw2)을 구성하는 제2 수직 구조체들(VC2)이 배치될 수 있다. 제2 방향(D2)으로 인접한 제2 수직 구조체들(VC2) 사이에 제1 분리 구조체(SS1)가 위치할 수 있다. 제2 방향(D2)으로 인접한 제1 수직 구조체들(VC1) 사이에 제1 분리 절연 패턴(DIV1)이 위치할 수 있다. 즉, 제1 및 제2 수직 구조체들(VC1, VC2)은 제1 분리 구조체들(SS1) 및 제1 분리 절연 패턴(DIV1)을 기준으로 대칭적으로 배치될 수 있다.
제1 수직 구조체(VC1)는 제1 분리 구조체(SS1)의 끝 부분(EP)으로부터 제1 간격(L1)을 가질 수 있다.
제1 분리 절연 패턴(DIV1)에 인접한 제2 수직 구조체(VC2)는 제1 분리 구조체(SS1)의 끝 부분(EP)으로부터 제2 간격(L2)을 가질 수 있다.
나머지 제2 수직 구조체(VC2)는 제1 분리 구조체(SS1)의 끝 부분(EP)으로부터 제3 간격(L3)을 가질 수 있다. 제1 간격(L1)은 제2 및 제3 간격들(L2, L3)보다 작을 수 있다. 제2 간격(L2)은 제1 및 제3 간격들(L1, L3)보다 클 수 있다.
이로 인해, 제1 분리 구조체(SS1)의 끝 부분의 너비가 커지더라도 제1 분리 구조체(SS1)와 제2 수직 구조체들(VC2) 사이에 충분한 간격이 확보될 수 있다. 구체적으로, 제1 분리 구조체(SS1)의 끝 부분(EP)의 너비는 제2 간격(L2)이 제1 간격(L1)과 실질적으로 동일할 때까지 커질 수 있다.
제1 분리 절연 패턴(DIV1)의 제2 방향(D2)으로 너비는 변할 수 있다. 구체적으로, 제1 분리 절연 패턴(DIV1)은 제1 분리 구조체(SS1)와 인접할수록 제2 방향(D2)으로 너비가 커질 수 있다. 제1 분리 절연 패턴(DIV1)은 중심에서 제2 방향(D2)으로 제3 너비(W3)를 가질 수 있다. 제3 너비(W3)는 도 6a에서 설명한 제1 분리 절연 패턴(DIV1)의 일정한 너비(Wa)와 동일할 수 있다. 제1 분리 절연 패턴(DIV1)은 제1 분리 구조체(SS1)와 접하는 부분에서 제2 방향(D2)으로 제4 너비(W4)를 가질 수 있다. 제3 너비(W4)는 제4 너비(W4)보다 작을 수 있다. 이와 달리, 제1 분리 절연 패턴(DIV1)의 제2 방향(D2)으로 너비는 일정할 수 있다. 즉, 제3 너비(W3)와 제4 너비(W4)가 실질적으로 동일할 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시 예들에 따른 반도체 장치의 일부를 나타내는 단면도로서, 도 5a의 I-I'선을 따라 자른 단면도이다.
이하에서, 설명의 편의를 위하여 도 6a을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.
도 8a를 참조하면, 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 회로들(PC) 및 주변 회로들(PC)을 덮은 하부 절연막(50)을 포함할 수 있다.
반도체 기판(10)은 셀 어레이 영역(CAR)을 포함할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다.
주변 회로들(PC)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로들(PC)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들이 주변 콘택 플러그들을 통해 주변 회로들(PC)과 전기적으로 연결될 수 있다.
하부 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 하부 절연막(50)은 반도체 기판(10) 상에서 주변 회로들(PC), 및 주변 회로들(PC)과 전기적으로 연결되는 주변 콘택 플러그들 및 주변 회로 배선을 덮을 수 있다.
하부 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 하부 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다.
셀 어레이 구조체(CS)가 하부 절연막(50) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는, 앞서 설명한 바와 같이, 기판(100) 상에 적층 구조체(ST), 수직 구조체들(VC), 제1 및 제2 분리 구조체들(SS1, SS2) 및 제1 및 제2 분리 절연 패턴들(DIV1, DIV2)을 포함할 수 있으며, 도 7a에서 설명한 것과 실질적으로 동일할 수 있다.
도 8b를 참조하면, 반도체 장치는 주변 회로 구조체(PS) 및 주변 회로 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 주변 회로 구조체(PS)는 도 9a에서 설명한 것과 실질적으로 동일할 수 있다.
적층 구조체(ST)는 하부 적층 구조체(LST) 및 하부 적층 구조체(LST) 상의 상부 적층 구조체(UST)를 포함할 수 있다. 하부 적층 구조체(LST)는 기판(100) 상에 제3 방향(D3)으로 적층된 하부 전극들(GSL, WL) 및 이들 사이의 하부 층간 절연막들(ILD1)을 포함할 수 있다.
상부 적층 구조체(UST)는 하부 전극들(GSL, WL) 중에 최상단에 위치한 하부 전극(WL) 상에 제3 방향(D3)으로 적층된 상부 전극들(WL, SSL) 및 이들 사이의 상부 층간 절연막들(ILD2)을 포함할 수 있다. 상부 전극들(WL, SSL) 중에 최하단에 위치한 상부 전극(WL)은 하부 층간 절연막들(ILD1) 중 최상단에 위치한 하부 절연막(ILD1) 상에 배치될 수 있다.
제1 및 제2 수직 구조체들(VC1, VC2) 각각은 하부 적층 구조체(LST)를 관통하는 하부 수직 구조체 및 상부 적층 구조체(UST)를 관통하는 상부 수직 구조체, 및 하부 및 상부 수직 구조체들(LST, UST) 사이의 확장부를 포함할 수 있다. 확장부는 하부 절연막들(ILD1) 중 최상단에 위치한 하부 절연막(ILD1) 내에 제공될 수 있다. 제1 및 제2 수직 구조체들(VC1, VC2) 각각의 직경은 확장부에서 급격히 증가할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 및 제2 수직 구조체들(VC1, VC2)은 제1 및 제2 방향들(D1, D2)을 따라 2차원적으로 배치될 수 있으며, 이는 도 6a 내지 도 6d에서 설명한 것과 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다.
도 9a 내지 도 11c는 본 발명의 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 층간 절연막(ILD), 희생층(SL) 및 층간 절연막(ILD)이 차례대로 형성될 수 있다. 이후, 층간 절연막들(ILD) 및 희생층(SL)을 관통하는 제3 분리 절연 패턴(DIV3)이 형성될 수 있다.
이후, 복수 개의 층간 절연막들(ILD)과 희생층들(SL)이 교대로 적층되는 몰드 구조체(MT)가 형성될 수 있다. 층간 절연막들(ILD) 및 희생층들(SL)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 공정들을 이용하여 형성될 수 있다. 예를 들어, 희생층들(SL)은 실리콘 질화막을 포함할 수 있으며, 층간 절연막들(ILD)은 실리콘 산화막을 포함할 수 있다.
몰드 구조체(MT)의 일부를 제3 방향(D3)으로 관통하는 제1 및 제2 분리 절연 패턴들(DIV1, DIV2)이 형성될 수 있다. 제2 분리 절연 패턴들(DIV2)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 이격될 수 있다. 제1 분리 절연 패턴(DIV1)은 제2 분리 절연 패턴들(DIV2) 사이에 위치할 수 있다. 제2 분리 절연 패턴(DIV2)의 제2 방향(D2)으로 너비는 제1 분리 절연 패턴(DIV1)의 제2 방향(D2)으로 너비보다 작을 수 있다.
구체적으로, 제1 분리 절연 패턴(DIV1)은 중심에서 제2 방향(D2)으로 제3 너비(W3)를 가질 수 있다. 제1 분리 절연 패턴(DIV1)은 양 끝에서 제2 방향(D2)으로 제4 너비(W4)를 가질 수 있다. 제3 너비(W3(는 제4 너비(W4)보다 작을 수 있다. 즉, 제1 분리 절연 패턴(DIV1)은 땅콩(peanut) 모양의 형태일 수 있다. 이로 인해, 제1 분리 절연 패턴(DIV1)은 평면적 관점에서, 후술하는 제1 분리 구조체들(SS1)과 이격없이 중첩되어 후술하는 전극들(GE)을 수평적으로 분리시킬 수 있다.
도 10a 및 도 10b를 참조하면, 적층 구조체(ST)를 제3 방향(D3)으로 관통하는 제1 및 제2 수직 구조체들(VC1, VC2)이 채널홀(CH) 내에 형성될 수 있다. 제1 및 제2 수직 구조체들(VC1, VC2)은 제1 방향(D1) 및 제2 방향(D2)에 따라 2차원적으로 배열될 수 있다. 이와 관련해서는 도 6a에서 설명한 것과 실질적으로 동일할 수 있다.
제1 및 제2 수직 구조체들(VC1, VC2)을 형성하는 것은, 적층 구조체(ST)를 관통하여 기판(100)을 노출시키는 채널홀들(CH)을 형성하는 것, 반도체 기둥(SP)을 형성하는 것 및 각각의 채널홀들(CH) 내에 데이터 저장층 및 수직 반도체층을 차례로 증착하는 것을 포함할 수 있다. 채널홀들(CH)의 내벽 상에서 데이터 저장층 및 수직 반도체층의 두께의 합은 채널홀들의 상부 폭의 약 1/2보다 작을 수 있다. 즉, 데이터 저장층 및 수직 반도체층을 형성한 후 나머지 빈 공간은 절연 물질로 채워질 수 있다.
데이터 저장층은 채널홀들(CH)의 내벽을 균일한 두께로 덮을 수 있다. 데이터 저장층은 차례로 적층된 터널링 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 수직 반도체 패턴은 화학 기상 증착(CVD) 또는 원자층 증착(ALD) 공정을 이용하여 데이터 저장층 상에 균일한 두께로 반도체층을 증착한 후 평탄화 공정을 통해 형성될 수 있다. 수직 반도체 패턴은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다.
도 11a 내지 도 11c를 참조하면, 몰드 구조체(MT) 상에 제1 상부 절연막(130)이 형성될 수 있다. 이후, 제1 상부 절연막(130) 상의 마스크 패턴을 이용한 식각 공정을 통해 몰드 구조체(MT)를 패터닝하여, 트렌치(Tr)가 형성될 수 있다. 트렌치(Tr)가 형성되면서 제1 분리 절연 패턴(DIV1)의 일부가 제거될 수 있다. 제거 되지 않은 제1 분리 절연 패턴(DIV1) 아래에 위치한 몰드 구조체(MT)는 제2 방향(D2)으로 서로 이어질 수 있다.
트렌치(Tr)는 기판(100)의 상면 일부와 층간 절연막들(ILD) 및 희생층들(SL)의 측벽들을 노출시킬 수 있다. 트렌치(Tr)로 인해 노출된 기판(100)의 상면 상에 이온 주입 공정을 이용하여 기판(100) 내에 공통 소스 영역(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)은 기판(100)과 다른 도전형의 불순물을 포함할 수 있다.
희생층들(SL)은 노출된 측벽을 통해 제거될 수 있다. 희생층들(SL)을 제거하는 것은 등방성 식각 공정이 이용될 수 있다. 예를 들어, 등방성 식각 공정은 탈이온수의 혼합액(SC1: standard clean 1) 또는 암모니아수(NH4OH)를 이용한 습식 식각 공정이 사용될 수 있다.
희생층들(SL)이 제거된 공간에 전극들(GSL, WL, SSL)이 형성될 수 있다. 전극들(GSL, WL, SSL)을 형성하는 것은 WF6 등과 같은 공정 가스를 이용하는 화학 기상 증착(CVD) 공정을 이용하여 텅스텐 물질을 채우는 것을 포함할 수 있다. 전극들(GSL, WL, SSL) 중 최상단에 위치한 복수 개의 전극들은 스트링 선택 라인들(SSL)일 수 있으며, 최하단에 위치한 전극은 접지 선택 라인(GSL)일 수 있다.
이후, 트렌치(Tr) 내에 절연 패턴(IP) 및 제1 및 제2 분리 구조체들(SS1, SS2)이 형성될 수 있다.
셀 어레이 영역(CAR)에서, 제1 분리 구조체들(SS1)이 제1 방향(D1)으로 서로 이격되므로, 제2 분리 구조체들(SS2) 사이의 워드 라인들(WL)은 제2 방향(D2)으로 분리되지 않을 수 있다. 한편, 스트링 선택 라인들(SSL)은 제1 분리 구조체들(SS1)과 이들 사이의 제1 분리 절연 패턴(DIV1)에 의해 제2 방향(D2)으로 서로 이격될 수 있다. 또한, 접지 선택 라인(GSL)도 제1 분리 구조체들(SS1)과 이들 사이의 제3 분리 절연 패턴(DIV3)에 의해 제2 방향(D2)으로 서로 이격될 수 있다.
다시 도 5a 및 도 6a 내지 도 6c를 참조하면, 제1 상부 절연막(130) 상에 제2 상부 절연막(140)이 형성될 수 있다. 제1 및 제2 상부 절연막들(130, 140)을 관통하여 수직 구조체들(VC)과 연결되는 하부 비트라인 콘택 플러그들(BCTa)이 형성될 수 있다.
이후, 제2 상부 절연막(140) 상에 서브 비트 라인들(SBL) 및 서브 비트 라인들(SBL)을 덮는 제3 상부 절연막(150)이 차례대로 형성될 수 있다. 제3 상부 절연막(150)을 관통하여 서브 비트 라인들(SBL)과 연결되는 상부 비트 라인 콘택 플러그들(BCTb)이 형성될 수 있다.
이후, 제3 상부 절연막(150) 상에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 상부 및 하부 비트 라인 콘택 플러그들(BCTb, BCTa) 및 서브 비트 라인들(SBL)을 통해 수직 구조체들(VC)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 교대로 적층된 전극들 및 층간 절연막들을 포함하며, 제1 방향으로 연장되는 적층 구조체;
    상기 적층 구조체를 수직 방향으로 관통하는 수직 구조체들로써, 상기 수직 구조체들은 제1 열들 각각을 구성하는 제1 수직 구조체들 및 제2 열들 각각을 구성하는 제2 수직 구조체들을 포함하는 것;
    상기 적층 구조체를 수직 방향으로 관통하며, 상기 제1 방향으로 서로 이격되는 분리 구조체들; 및
    상기 분리 구조체들 사이에 배치되며, 상기 적층 구조체의 일부를 관통하는 제1 분리 절연 패턴을 포함하되,
    인접하는 상기 제1 열들 사이에 적어도 하나 이상의 상기 제2 열이 배치되며,
    인접하는 상기 제1 열들 사이의 상기 제1 방향으로 수평 거리는 상기 제1 분리 절연 패턴과 인접한 곳에서 최대값을 가지는 3차원 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 열들 각각을 구성하는 상기 제1 수직 구조체들의 수는 상기 제2 열들 각각을 구성하는 상기 제2 수직 구조체들의 수보다 많은 3차원 반도체 메모리 장치.
  3. 제1 항에 있어서,
    인접하는 상기 제2 열들 사이의 상기 제1 방향으로 수평 거리는 일정한 3차원 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 분리 구조체들 각각은 상기 제1 방향으로 연장되는 라인 부분 및 상기 라인 부분에 연결되는 끝 부분을 포함하되,
    상기 분리 구조체들의 상기 끝 부분들은 상기 제1 방향에 따라 마주보도록 배치되며,
    상기 라인 부분의 너비는 상기 끝 부분의 최대 너비보다 작은 3차원 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 분리 절연 패턴의 너비는 상기 분리 구조체들과 인접할수록 커지는 3차원 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 분리 구조체들 사이에 배치되며, 상기 제1 분리 절연 패턴을 관통하는 더미 수직 구조체를 더 포함하는 3차원 반도체 메모리 장치.
  7. 제1 항에 있어서,
    상기 분리 구조체들을 둘러싸는 절연 패턴을 더 포함하되,
    상기 절연 패턴은 균일한 두께를 가지는 3차원 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 방향과 수직인 제2 방향으로 상기 제1 분리 절연 패턴과 이격되는 제2 분리 절연 패턴들을 더 포함하되,
    상기 제2 분리 절연 패턴은 상기 제1 방향으로 연장되며,
    상기 제2 분리 절연 패턴의 상기 제2 방향으로 너비는 상기 제1 분리 절연 패턴의 상기 제2 방향으로 너비보다 작은 3차원 반도체 메모리 장치.
  9. 기판, 상기 기판 상에 위치하며 제1 방향으로 연장되는 적층 구조체, 상기 적층 구조체를 관통하는 수직 구조체들과 제1 및 제2 분리 구조체들, 상기 제1 분리 구조체들 사이에 위치하는 제1 분리 절연 패턴, 상기 제1 및 제2 분리 구조체들 사이에 위치하는 제2 분리 절연 패턴, 및 주변 회로들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되,
    상기 수직 구조체들은 제1 열들을 각각 구성하는 제1 수직 구조체들 및 제2 열들을 각각 구성하는 제2 수직 구조체들을 포함하고,
    인접하는 상기 제1 열들 사이에 적어도 하나 이상의 상기 제2 열이 배치되고,
    인접하는 상기 제1 열들 사이의 상기 제1 방향으로 수평 거리는 상기 제1 분리 절연 패턴과 인접한 곳에서 최대값을 가지며,
    상기 제1 분리 절연 패턴의 너비는 상기 제2 분리 절연 패턴의 너비보다 큰 전자 시스템.
  10. 제9 항에 있어서,
    상기 제1 분리 구조체들 사이에 위치하며, 상기 제1 분리 절연 패턴을 수직 방향으로 관통하는 더미 수직 구조체를 더 포함하는 전자 시스템.
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