KR20240000223A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들을 덮는 주변 영역 절연층, 상기 주변 영역 절연층 상에 배치되는 소스 구조물, 상기 소스 구조물 상에서, 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 소스 구조물을 관통하며 상기 제1 방향으로 연장되어 상기 하부 배선 라인들 중 일부와 연결되는 콘택 플러그들, 및 상기 콘택 플러그들과 상기 소스 구조물의 사이에 배치되며, 상기 주변 영역 절연층과 다른 물질을 포함하는 스페이서층들을 포함하고, 상기 스페이서층들 각각은, 상면에서 제1 폭을 갖고, 하면에서 상기 제1 폭보다 큰 제2 폭을 갖는다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICES AND DATA STORAGE SYSTEMS INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 데이터 저장 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상의 회로 소자들, 상기 회로 소자들 상의 하부 배선 라인들, 및 상기 하부 배선 라인들을 덮는 주변 영역 절연층을 포함하는 제1 반도체 구조물, 및 상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖고, 소스 구조물, 상기 소스 구조물 상에서 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 제2 영역에서 상기 제1 방향으로 연장되며 상기 게이트 전극들 및 상기 소스 구조물을 관통하여 상기 하부 배선 라인들 중 일부와 연결되는 콘택 플러그들, 및 상기 콘택 플러그들과 상기 소스 구조물의 사이에 배치되는 스페이서층들을 포함하는 제2 반도체 구조물을 포함하고, 상기 스페이서층들은 상기 주변 영역 절연층과 다른 물질을 포함하고, 상기 콘택 플러그들 각각은, 상기 소스 구조물의 상의 제1 부분, 상기 스페이서층들로 둘러싸인 제2 부분, 및 상기 제2 부분 아래의 제3 부분을 포함하고, 상기 제1 부분은 제1 폭을 갖고, 상기 제2 부분은 상기 제1 폭보다 작은 제2 폭을 갖고, 상기 제3 부분은 상기 제2 폭보다 큰 제3 폭을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판, 상기 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들을 덮는 주변 영역 절연층, 상기 주변 영역 절연층 상에 배치되는 소스 구조물, 상기 소스 구조물 상에서, 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들, 상기 게이트 전극들 및 상기 소스 구조물을 관통하며 상기 제1 방향으로 연장되어 상기 하부 배선 라인들 중 일부와 연결되는 콘택 플러그들, 및 상기 콘택 플러그들과 상기 소스 구조물의 사이에 배치되며, 상기 주변 영역 절연층과 다른 물질을 포함하는 스페이서층들을 포함하고, 상기 스페이서층들 각각은, 상면에서 제1 폭을 갖고, 하면에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
예시적인 실시예들에 따른 데이터 저장 시스템은, 기판, 상기 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들을 덮는 주변 영역 절연층, 상기 주변 영역 절연층 상에 배치되는 플레이트층, 상기 플레이트층 상에서 상기 플레이트층의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들 및 상기 플레이트층을 관통하며 상기 제1 방향으로 연장되어 상기 하부 배선 라인들 중 일부와 연결되는 콘택 플러그들, 및 상기 콘택 플러그들과 상기 플레이트층의 사이에 배치되며, 상기 주변 영역 절연층과 다른 물질을 포함하는 스페이서층들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치, 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고, 상기 콘택 플러그들 각각은, 상기 플레이트층의 하면의 레벨에서 제1 폭을 갖고, 상기 콘택 플러그들 각각의 하면에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
콘택 플러그들과 소스 구조물의 사이에 스페이서층을 배치함으로써, 콘택 플러그들의 형상을 제어하여 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역들을 확대하여 도시하는 부분 확대도들이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도 및 부분 확대도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도 및 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8a 내지 도 8k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 10은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 11은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 및 도 2b는 각각 도 1의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 일부 영역들을 확대하여 도시하는 부분 확대도들이다. 도 3a는 도 2a의 'A' 영역을 확대하여 도시하고, 도 3b는 도 2a의 'B' 영역을 확대하여 도시한다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 플레이트층(101)을 포함하는 제2 반도체 구조물인 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI) 상에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 아래에 배치될 수도 있다.
주변 회로 영역(PERI)은, 기판(201), 기판(201) 내의 불순물 영역들(205) 및 소자 분리층들(210), 기판(201) 상에 배치된 회로 소자들(220), 주변 영역 절연층(290), 하부 보호층(295), 하부 콘택 플러그들(270), 하부 배선 라인들(280), 및 접지 비아(250)를 포함할 수 있다.
기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(201)에는 소자 분리층들(210)에 의해 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 불순물 영역들(205)이 배치될 수 있다. 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 기판(201) 내에는 소스/드레인 영역으로서 불순물 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)은 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연층(290)은 제1 및 제2 주변 영역 절연층들(292, 294)을 포함할 수 있으며, 제1 및 제2 주변 영역 절연층들(292, 294)도 각각 복수의 절연층들을 포함할 수 있다. 주변 영역 절연층(290)은 절연성 물질로 이루어질 수 있다.
하부 보호층(295)은 제1 및 제2 주변 영역 절연층들(292, 294)의 사이에서, 최상부의 제3 하부 배선 라인들(286)의 상면 상에 배치될 수 있다. 예시적인 실시예들에서, 하부 보호층(295)은 제1 및 제2 하부 배선 라인들(282, 284)의 상면 상에 더 배치될 수 있다. 하부 보호층(295)은 하부에 배치된 하부 배선 라인들(280)의 금속 물질로 인한 오염을 방지하기 위한 층일 수 있다. 하부 보호층(295)은 주변 영역 절연층(290)과 다른 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은, 회로 소자들(220) 및 불순물 영역들(205)과 전기적으로 연결되는 하부 배선 구조물을 이룰 수 있다. 하부 콘택 플러그들(270)은 원기둥 형상을 갖고, 하부 배선 라인들(280)은 라인 형태를 가질 수 있다. 하부 콘택 플러그들(270)은 제1 내지 제3 하부 콘택 플러그들(272, 274, 276)을 포함할 수 있다. 제1 하부 콘택 플러그들(272)은 회로 소자들(220) 및 불순물 영역들(205) 상에 배치되고, 제2 하부 콘택 플러그들(274)은 제1 하부 배선 라인들(282) 상에 배치되며, 제3 하부 콘택 플러그들(276)은 제2 하부 배선 라인들(284) 상에 배치될 수 있다. 하부 배선 라인들(280)은 제1 내지 제3 하부 배선 라인들(282, 284, 286)을 포함할 수 있다. 제1 하부 배선 라인들(282)은 제1 하부 콘택 플러그들(272) 상에 배치되고, 제2 하부 배선 라인들(284)은 제2 하부 콘택 플러그들(274) 상에 배치되고, 제3 하부 배선 라인들(286)은 제3 하부 콘택 플러그들(276) 상에 배치될 수 있다. 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
접지 비아(250)는 기판(201)과 플레이트층(101)을 전기적으로 연결하도록 주변 회로 영역(PERI)에 배치될 수 있다. 접지 비아(250)는 플레이트층(101)의 하면으로부터 연장되어, 플레이트층(101)과 일체를 이룰 수 있다. 접지 비아(250)는 상기 하부 배선 구조물에 대응되는 도전성 플러그 및 도전성 라인들을 포함하는 접지 배선 구조물을 통해 기판(201)과 연결될 수 있다. 접지 비아(250)는 상기 접지 배선 구조물과 함께 접지 구조물을 형성할 수 있다. 상기 접지 구조물은 반도체 장치(100)의 제조 공정 중에, 플레이트층(101) 및 제2 수평 도전층(104)을 접지시키는 기능을 수행하여 아킹(arcing)의 발생을 방지할 수 있다.
도 2a에는 하나만 도시되었으나, 접지 비아(250)는 반도체 장치(100) 내에서, 예를 들어, y 방향을 따라 일정 간격으로 이격되어 복수 개로 배치될 수 있다. 접지 비아(250)는 제2 영역(R2)에서 플레이트층(101)의 아래에 배치될 수 있으나, 이에 한정되지는 않는다. 접지 비아(250)와 전기적으로 연결되는 불순물 영역(205)은, 주변 회로 영역(PERI)의 회로 소자들(220)이 배치된 상기 활성 영역 중 인접하는 영역과 이격되어 배치될 수 있다. 접지 비아(250)는 플레이트층(101)과 동일한 반도체 물질, 예를 들어, 실리콘(Si) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있으며, 불순물들을 더 포함할 수도 있다. 다만, 실시예들에 따라, 접지 비아(250)는 플레이트층(101)과 일체로 형성되지 않고, 플레이트층(101)과 다른 물질을 포함할 수도 있다.
메모리 셀 영역(CELL)은 제1 내지 제3 영역들(R1, R2, R3)을 가지며, 소스 구조물(SS), 소스 구조물(SS) 상에 적층된 게이트 전극들(130), 게이트 전극들(130)과 교대로 적층되는 층간 절연층들(120), 제1 영역(R1)에서 게이트 전극들(130)의 적층 구조물을 관통하도록 배치되는 채널 구조물들(CH), 게이트 전극들(130)의 상기 적층 구조물을 관통하며 연장되는 제1 및 제2 분리 영역들(MS1, MS2a, MS2b), 제2 영역(R2)에서 게이트 전극들(130)의 패드 영역들(130P)과 연결되며 수직하게 연장되는 콘택 플러그들(170), 및 콘택 플러그들(170)과 소스 구조물(SS)의 사이에 배치되는 스페이서층들(150)을 포함할 수 있다.
메모리 셀 영역(CELL)은, 소스 구조물(SS) 외측에 배치되는 외측 절연층(150E), 기판 절연층(121), 제1 영역(R1)에서 게이트 전극들(130)의 아래에 배치되는 제1 및 제2 수평 도전층들(102, 104), 제2 영역(R2)에서 제2 수평 도전층(104)과 함께 게이트 전극들(130)의 아래에 배치되는 수평 절연층(110), 게이트 전극들(130)의 일부를 관통하는 상부 분리 영역들(US), 제2 영역(R2)에서 게이트 전극들(130)의 상기 적층 구조물을 관통하도록 배치되는 서포트 구조물들(DCH), 메모리 셀 영역(CELL)으로부터 주변 회로 영역(PERI)으로 연장되는 관통 비아들(175), 채널 구조물들(CH) 및 콘택 플러그들(170) 상의 상부 콘택 플러그들(180), 및 게이트 전극들(130)을 덮는 셀 영역 절연층(190)을 더 포함할 수 있다.
메모리 셀 영역(CELL)에서, 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며 채널 구조물들(CH)이 배치되는 영역으로 메모리 셀들이 배치되는 영역일 수 있다. 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로, 제3 영역(R3)과 함께 상기 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제3 영역(R3)은 제2 영역(R2)의 외측에 위치하며 소스 구조물(SS)이 배치되지 않는 영역일 수 있다.
소스 구조물(SS)은 제1 영역(R1)에서 순차적으로 적층된 플레이트층(101), 제1 수평 도전층(102), 및 제2 수평 도전층(104)을 포함할 수 있다. 소스 구조물(SS)은 제2 영역(R2)에서 플레이트층(101) 및 제2 수평 도전층(104)으로 이루어질 수 있다. 다만, 예시적인 실시예들에서, 소스 구조물(SS)을 이루는 도전층들의 개수는 다양하게 변경될 수 있다.
플레이트층(101)은 플레이트의 형태를 가지며, 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있다. 플레이트층(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 플레이트층(101)은 도전성 물질을 포함할 수 있다. 예를 들어, 플레이트층(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 플레이트층(101)은 불순물들을 더 포함할 수 있다. 플레이트층(101)은 다결정 실리콘층과 같은 다결정 반도체층 또는 에피택셜층으로 제공될 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 제1 영역(R1)에서 플레이트층(101)의 상면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전층(102)은 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전층(104)은 제2 영역(R2)으로 연장될 수 있다. 제1 수평 도전층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 플레이트층(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 2b 내의 확대도에 도시된 것과 같이, 제1 수평 도전층(102)은 채널층(140)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제2 수평 도전층(104)은, 제1 수평 도전층(102) 및 수평 절연층(110)이 배치되지 않는 제2 영역(R2)의 일부 영역들에서 플레이트층(101)과 접촉할 수 있다.
제1 및 제2 수평 도전층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전층(102)은 플레이트층(101)과 동일한 도전형의 불순물들로 도핑된 층일 수 있으며, 제2 수평 도전층(104)은 도핑된 층이거나 제1 수평 도전층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전층(104)의 물질은 반도체 물질에 한정되지는 않으며, 절연층으로 대체되는 것도 가능하다.
수평 절연층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전층(102)과 동일 레벨로 플레이트층(101) 상에 배치될 수 있다. 수평 절연층(110)은, 플레이트층(101)의 제2 영역(R2) 상에 교대로 적층된 제1 및 제2 수평 절연층들(111, 112)을 포함할 수 있다. 수평 절연층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전층(102)으로 교체(replancement)된 후 잔존하는 층들일 수 있다.
수평 절연층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 수평 절연층들(111)과 제2 수평 절연층(112)은 서로 다른 절연 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있다.
기판 절연층(121)은, 제3 영역(R3)에서, 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 관통하도록 배치될 수 있으며, 외측 절연층(150E) 상에 배치될 수 있다. 기판 절연층(121)은 제1 영역(R1) 및 제2 영역(R2)에도 더 배치될 수 있으며, 예를 들어, 관통 비아들(175)이 추가로 배치되는 영역에 배치될 수 있다. 기판 절연층(121)의 상면은 소스 구조물(SS)의 상면과 공면(coplanar)을 이룰 수 있다. 기판 절연층(121)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다.
게이트 전극들(130)은 플레이트층(101) 상에 수직으로 이격되어 적층되어 층간 절연층들(120)과 함께 적층 구조물을 이룰 수 있다. 상기 적층 구조물은 수직하게 적층된 하부 및 상부 적층 구조물들을 포함할 수 있다. 다만, 실시예들에 따라, 상기 적층 구조물은 단일 적층 구조물로 이루어질 수도 있을 것이다.
게이트 전극들(130)은, 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들(130L), 복수의 메모리 셀들을 이루는 메모리 게이트 전극들(130M), 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들(130U)을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들(130M)의 개수가 결정될 수 있다. 실시예에 따라, 상부 및 하부 게이트 전극들(130U, 130L)은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들(130M)과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들(130U)의 상부 및/또는 하부 게이트 전극들(130L)의 하부에 배치되며 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극들(130U, 130L)에 인접한 메모리 게이트 전극들(130M)은 더미 게이트 전극들일 수 있다.
도 1에 도시된 것과 같이, 게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2)에서 연속적으로 연장되는 제1 분리 영역들(MS1)에 의하여, y 방향에서 서로 분리되어 배치될 수 있다. 한 쌍의 제1 분리 영역들(MS1) 사이의 게이트 전극들(130)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다. 게이트 전극들(130) 중 일부, 예를 들어, 메모리 게이트 전극들(130M)은 하나의 메모리 블록 내에서 각각 하나의 층을 이룰 수 있다.
게이트 전극들(130)은 제1 영역(R1) 및 제2 영역(R2) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어 제2 영역(R2)의 일부에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극들(130)은 y 방향에서도 서로 단차 구조를 가지도록 배치될 수 있다. 상기 단차 구조에 의해, 게이트 전극들(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어, 층간 절연층들(120) 및 다른 게이트 전극들(130)로부터 상부로 상면들이 노출되는 영역들을 각각 가질 수 있으며, 상기 영역들은 패드 영역들(130P)로 지칭될 수 있다. 각각의 게이트 전극(130)에서, 패드 영역(130P)은 x 방향을 따른 게이트 전극(130)의 단부를 포함하는 영역일 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 콘택 플러그들(170)과 각각 연결될 수 있다. 게이트 전극들(130)은 패드 영역들(130P)에서 증가된 두께를 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 플레이트층(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널 구조물들(CH)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1)에서 플레이트층(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 플레이트층(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다. 실시예들에 따라, 제1 영역(R1)의 단부에 배치된 채널 구조물들(CH)은 적어도 일부가 더미 채널들일 수 있다.
채널 구조물들(CH)은 수직하게 적층된 제1 및 제2 채널 구조물들(CH1, CH2)을 포함할 수 있다. 채널 구조물들(CH)은 하부의 제1 채널 구조물들(CH1)과 상부의 제2 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 다만, 실시예들에 따라, z 방향을 따라 적층되는 채널 구조물들의 개수는 다양하게 변경될 수 있다.
채널 구조물들(CH) 각각은 채널 홀 내에 배치된 채널층(140), 게이트 유전층(145), 채널 매립 절연층(147), 및 채널 패드(149)를 포함할 수 있다. 도 2b 내의 확대도에 도시된 것과 같이, 채널층(140)은 내부의 채널 매립 절연층(147)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 매립 절연층(147)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 제1 수평 도전층(102)과 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 구체적으로 도시하지는 않았으나, 게이트 유전층(145)은 채널층(140)으로부터 순차적으로 적층된 터널링층, 전하 저장층 및 블록킹층을 포함할 수 있다. 상기 터널링층은 전하를 상기 전하 저장층으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전층(145)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다.
채널 패드(149)는 상부의 제2 채널 구조물(CH2)의 상단에만 배치될 수 있다. 채널 패드(149)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에서 채널층(140), 게이트 유전층(145), 및 채널 매립 절연층(147)이 서로 연결된 상태일 수 있다. 제1 채널 구조물(CH1)과 제2 채널 구조물(CH2)의 사이에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 두께 및 형태는 실시예들에서 다양하게 변경될 수 있다.
서포트 구조물들(DCH)은 제2 영역(R2)에서 플레이트층(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 도 1에 도시된 것과 같이, 서포트 구조물들(DCH)은 각각의 콘택 플러그들(170)을 네 방향에서 둘러싸도록 배치될 수 있다. 다만, 실시예들에서 서포트 구조물들(DCH)의 배열 형태는 다양하게 변경될 수 있다. 서포트 구조물들(DCH)은 기둥 형상을 가지며, 종횡비에 따라 플레이트층(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
서포트 구조물들(DCH)은 x-y 평면에서 원형, 타원형, 또는 이와 유사한 형상을 가질 수 있다. 서포트 구조물들(DCH)의 직경 또는 최대 폭은 채널 구조물들(CH)보다 클 수 있으나, 이에 한정되지는 않는다. 서포트 구조물들(DCH)은 채널 구조물들(CH)과 동일하거나 다른 내부 구조를 가질 수 있다. 예를 들어, 서포트 구조물들(DCH)은 도전층을 포함하지 않을 수 있으며, 절연 물질, 예컨대, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)은 서로 평행하게 배치될 수 있다. 제1 및 제2 분리 영역(MS1, MS2a, MS2b)은 플레이트층(101) 상에 적층된 게이트 전극들(130) 전체를 관통하고, 아래의 제1 및 제2 수평 도전층들(102, 104) 및 수평 절연층(110)을 더 관통하여, 플레이트층(101)과 연결될 수 있다. 제1 분리 영역들(MS1)은 x 방향을 따라 하나로 연장되고, 제2 분리 영역들(MS2a, MS2b)은 한 쌍의 제1 분리 영역들(MS1)의 사이에서 단속적으로 연장되거나, 일부 영역에만 배치될 수 있다. 예를 들어, 제2 중앙 분리 영역들(MS2a)은 제1 영역(R1)에서 하나로 연장되며, 제2 영역(R2)에서 x 방향을 따라 단속적으로 연장될 수 있다. 제2 보조 분리 영역들(MS2b)은 제2 영역(R2)에만 배치될 수 있으며, x 방향을 따라 단속적으로 연장될 수 있다. 다만, 실시예들에서, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 배치 순서, 개수 등은 도 1에 도시된 것에 한정되지는 않는다.
제1 및 제2 분리 영역들(MS1, MS2a, MS2b)에는 분리 절연층(105)이 배치될 수 있다. 분리 절연층(105)은 높은 종횡비로 인하여 플레이트층(101)을 향하면서 폭이 감소되는 형상을 가질 수 있으나, 이에 한정되지 않으며, 플레이트층(101)의 상면에 수직한 측면을 가질 수도 있다. 분리 절연층(105)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
상부 분리 영역들(US)은, 도 1에 도시된 것과 같이, 제1 영역(R1)에서, 제1 분리 영역들(MS1)과 제2 중앙 분리 영역(MS2a)의 사이 및 제2 중앙 분리 영역들(MS2a)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(US)은 게이트 전극들(130) 중 최상부 상부 게이트 전극(130U)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(R2)의 일부 및 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(US)은, 도 2b에 도시된 것과 같이, 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(US)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에서 다양하게 변경될 수 있다. 상부 분리 영역들(US)은 상부 분리 절연층(103)을 포함할 수 있다. 상부 분리 절연층(103)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
콘택 플러그들(170)은 제2 영역(R2)에서 최상부의 게이트 전극들(130)의 패드 영역들(130P)과 연결될 수 있다. 콘택 플러그들(170)은 셀 영역 절연층(190)의 적어도 일부를 관통하고, 상부로 노출된 게이트 전극들(130)의 패드 영역들(130P) 각각과 연결될 수 있다. 콘택 플러그들(170)은 패드 영역들(130P)의 아래에서 게이트 전극들(130)을 관통하고, 수평 절연층(110), 제2 수평 도전층(104), 및 플레이트층(101)을 관통하여, 주변 회로 영역(PERI) 내의 하부 배선 라인들(280)과 연결될 수 있다. 콘택 플러그들(170)은, 콘택 절연층들(160)에 의해 패드 영역들(130P) 아래의 게이트 전극들(130)과 이격될 수 있다. 콘택 플러그들(170)은, 스페이서층들(150)에 의해 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)과 이격될 수 있다.
도 3a에 도시된 것과 같이, 콘택 플러그들(170) 각각은, 소스 구조물(SS) 상의 제1 부분(P1), 스페이서층들(150)로 둘러싸인 제2 부분(P2), 및 스페이서층들(150) 아래의 제3 부분(P3)을 포함할 수 있다.
제1 부분(P1)은 측면이 셀 영역 절연층(190), 층간 절연층들(120), 및 콘택 절연층들(160)로 둘러싸일 수 있다. 제1 부분(P1)은, 종횡비로 인하여, 플레이트층(101)을 향하면서 폭이 감소하는 원통형의 형상을 가질 수 있다. 제1 부분(P1)은 실질적으로 일정한 경사를 가질 수 있다.
제2 부분(P2)은 측면이 스페이서층들(150)로 둘러싸일 수 있다. 제2 부분(P2)은 아래로 향하면서 폭이 감소하는 형상을 가질 수 있다. 제2 부분(P2)의 측면은 적어도 일부가 제1 부분(P1)의 측면의 경사와 다른 경사도를 가지며, 제1 부분(P1)과 불연속적인 형상을 가질 수 있다. 제2 부분(P2)은 일정하지 않은 경사도를 가져 폭이 일정하지 않게 감소하는 영역을 포함할 수 있으며, 예를 들어, 비선형적으로 폭이 감소하는 영역을 포함할 수 있다. 제2 부분(P2)은 측면이 곡선 형태인 영역을 포함할 수 있으며, 제1 부분(P1)의 측면의 경사도보다 급하거나 완만하게 폭이 감소하는 영역을 포함할 수 있다.
제3 부분(P3)은 측면이 주변 영역 절연층(290) 및 상부 보호층(295)으로 둘러싸일 수 있다. 제3 부분(P3)은 스페이서층들(150)의 아래에 위치하며 스페이서층들(150)의 하면과 접할 수 있다. 제3 부분(P3)의 하면은 하부 배선 라인들(280) 중 최상부의 제3 하부 배선 라인(286)과 연결될 수 있다. 제3 부분(P3)은 접지 비아(250)와 실질적으로 동일한 레벨에 배치될 수 있다. 또는 제3 부분(P3)은 적어도 x 방향에서 접지 비아(250)와 중첩되도록 배치될 수 있다. 일부 실시예들에서, 제3 부분(P3)은 제3 하부 배선 라인(286)의 상면을 일부 리세스하여 배치될 수 있다. 제3 부분(P3)과 연결되는 제3 하부 배선 라인(286)은 평면도 상에서 아일랜드 형상을 가지며, 인접하는 제3 하부 배선 라인(286)과 이격되어 배치될 수 있으나, 이에 한정되지는 않는다. 제3 부분(P3)은 제2 부분(P2)에 비하여 증가된 폭을 가질 수 있으며, 실질적으로 일정한 경사로 아래로 연장될 수 있다. 제3 부분(P3)의 측면은 제2 부분(P2)의 측면으로부터 불연속적으로 외측으로 연장될 수 있으며, x 방향 및 y 방향을 따라 수평하게 연장되는 영역을 포함할 수 있다.
제1 내지 제3 부분들(P1, P2, P3) 각각은, 상부에서의 폭 또는 직경이 하부에서의 폭 또는 직경보다 클 수 있다. 제1 부분(P1)은 제1 폭(W1)을 갖고, 제2 부분(P2)은 제1 폭(W1)보다 작은 제2 폭(W2)을 갖고, 제3 부분(P3)은 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 제1 폭(W1)보다 클 수 있다. 제1 내지 제3 폭들(W1, W2, W3)은 제1 내지 제3 부분들(P1, P2, P3) 각각의 하단 또는 하부의 일 지점의 폭 또는 직경을 의미하거나, 최소 폭 또는 직경을 의미할 수 있다. 예를 들어, 제1 폭(W1)은 제2 수평 도전층(104)의 상면의 레벨에서의 폭이고, 제2 폭(W2)은 플레이트층(101)의 하면의 레벨의 폭이고, 제3 폭(W3)은 제3 부분(P3)의 하면에서의 폭일 수 있다. 제3 폭(W3)은, 제3 부분(P3)과 연결되는 제3 하부 배선 라인(286)의 제4 폭(W4)보다 작을 수 있다.
도 3a에서, 제2 부분(P2)은 전체적으로 제1 부분(P1)보다 작은 폭을 갖는 것으로 도시되었다. 다만, 제1 부분(P1)과 연결되는 영역에서의 제2 부분(P2)의 폭은 이에 한정되지는 않는다. 일부 실시예들에서, 제2 부분(P2)은 제1 부분(P1)과 연결되는 상부에서 제1 부분(P1)의 하부보다 큰 폭을 가질 수도 있을 것이다.
도 3b에 도시된 것과 같이, 콘택 플러그들(170) 각각은 z 방향을 따라 연장되는 수직 연장부(170V) 및 수직 연장부(170V)로부터 수평하게 연장되어 패드 영역들(130P)과 접하는 수평 연장부(170H)를 포함할 수 있다. 수평 연장부(170H)는 수직 연장부(170V)의 둘레를 따라 배치되며, 수직 연장부(170V)의 측면으로부터 타 단부까지의 길이는 하부의 콘택 절연층들(160)의 길이보다 짧을 수 있다. 게이트 전극(130)은 제1 영역(R1)으로부터 제2 영역(R2)을 향하여 제3 두께(T3)로 연장되며, 도 3b에 점선으로 경계가 표시된 패드 영역들(130P)에서 제3 두께(T3)보다 큰 제4 두께(T4)를 가질 수 있다. 수평 연장부(170H)는 게이트 전극(130)이 제4 두께(T4)를 갖는 영역과 접촉할 수 있다.
콘택 플러그들(170)은 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 부분들(P1, P2, P3)은 일체로 이루어질 수 있으며, 하나의 층으로 이루어질 수 있다. 일부 실시예들에서, 콘택 플러그들(170)은 측면 및 바닥면을 따라 연장되는 배리어층을 포함하거나, 내부에 에어 갭을 가질 수도 있다.
스페이서층들(150)은 제2 영역(R2)에 배치되며, 콘택 플러그들(170) 각각의 제2 부분(P2)의 측면을 둘러쌀 수 있다. 스페이서층들(150)은 콘택 플러그들(170)과, 제2 수평 도전층(104), 수평 절연층(110), 및 플레이트층(101)의 사이에 개재되어, 콘택 플러그들(170)을 제2 수평 도전층(104), 수평 절연층(110), 및 플레이트층(101)과 분리할 수 있다. 스페이서층들(150)의 상단들 또는 상면들의 레벨은 제2 수평 도전층(104)의 상면의 레벨과 실질적으로 동일하거나 그보다 낮을 수 있다. 스페이서층들(150)의 하면들의 레벨은 플레이트층(101)의 하면의 레벨보다 낮을 수 있다. 이에 따라, 측면의 일부 및 하면의 일부가 주변 영역 절연층(290)과 접촉될 수 있다.
도 3a에 도시된 것과 같이, 스페이서층들(150) 각각은, 제2 부분(P2)을 둘러쌀 수 있으며, z 방향을 따른 중심을 기준으로 상부와 하부가 비대칭적인 형상을 가질 수 있다. 스페이서층(150)은 상면 또는 상부에서의 폭 또는 두께(T1)가 하면 또는 하부에서의 폭 또는 두께(T2)보다 작을 수 있다. 두께(T2)는 예를 들어, 약 100 nm 내지 약 250 nm의 범위를 가질 수 있다. 스페이서층(150)은 콘택 플러그(170)를 향하여 볼록하거나 오목하게 굴곡진 영역을 포함할 수 있다.
스페이서층들(150)은 절연 물질을 포함할 수 있으며, 주변 영역 절연층(290), 기판 절연층(121), 및 층간 절연층들(120)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 스페이서층들(150)은 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 및 실리콘 산질탄화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
스페이서층들(150)은 반도체 장치(100)의 제조 공정 중에 콘택 플러그들(170)이 스페이서층들(150)의 안쪽에 자가-정렬(self-align)되게 함으로써, 콘택 플러그들(170)의 바닥면에서의 형상을 제어할 수 있다. 이에 따라, 콘택 플러그들(170)의 하단에서의 형상이 불규칙적인 경우에 발생하는 불량을 방지할 수 있다. 이에 대해서는 하기에 도 8g를 참조하여 더욱 상세히 설명한다.
외측 절연층(150E)은 제3 영역(R3)에서 소스 구조물(SS), 예컨대 플레이트층(101) 및 제2 수평 도전층(104)의 외측면, 및 수평 절연층(110)의 외측면을 따라 수직하게 연장되고, 제2 주변 영역 절연층(294)의 상면을 따라 수평하게 연장될 수 있다. 외측 절연층(150E)은 스페이서층들(150)의 형성 공정 중에 형성된 층일 수 있으며, 스페이서층들(150)과 동일한 물질로 이루어질 수 있다. 외측 절연층(150E)은 스페이서층들(150)과 실질적으로 동일한 레벨에 배치될 수 있다.
관통 비아(175)는 소스 구조물(SS), 예컨대 플레이트층(101)의 외측에 배치되며, 메모리 셀 영역(CELL)을 관통하여 주변 회로 영역(PERI)으로 연장될 수 있다. 관통 비아(175)는 메모리 셀 영역(CELL)의 상부 콘택 플러그들(180)과 주변 회로 영역(PERI)의 하부 배선 라인들(280)을 연결하도록 배치될 수 있다. 관통 비아(175)는 셀 영역 절연층(190), 기판 절연층(121), 외측 절연층(150E), 및 제2 주변 영역 절연층(294)을 관통할 수 있다. 다만, 일부 실시예들에서, 관통 비아(175)는 게이트 전극들(130)로 교체되지 않은 희생 절연층들(118)(도 8f 참고)이 잔존하는 영역에서, 희생 절연층들(118) 및 층간 절연층들(120)의 적층 구조물을 관통하도록 배치될 수도 있다. 관통 비아(175)는 콘택 플러그들(170)과 실질적으로 동일한 레벨에 배치될 수 있으나, 이에 한정되지는 않는다.
관통 비아(175)는 콘택 플러그들(170)과 다른 형상을 가질 수 있다. 관통 비아(175)는 외측 절연층(150E)의 하면에 해당하는 레벨까지 측면의 경사가 일정한 형상을 가질 수 있으며, 외측 절연층(150E)의 아래에서 폭이 불연속적으로 증가하는 형상을 가질 수 있다. 예를 들어, 관통 비아(175)는 콘택 플러그(170)의 제1 및 제2 부분들(P1, P2)의 레벨에 대응하는 상부 영역 및 제3 부분(P3)의 레벨에 대응하는 하부 영역을 포함할 수 있다. 상기 상부 영역은 연속적으로 폭이 감소하도록 경사진 측면을 가질 수 있으며, 상기 하부 영역은 콘택 플러그(170)의 제3 부분(P3)에 대응하는 형상을 가질 수 있다. 플레이트층(101) 및 스페이서층들(150)이 배치된 레벨에서, 관통 비아(175)의 폭은 콘택 플러그(170)의 제2 부분(P2)의 폭보다 클 수 있다. 일부 실시예들에서, 관통 비아(175)는 상기 하부 영역 없이 상기 상부 영역이 제3 하부 배선 라인(286)까지 연장되도록 배치될 수도 있다.
관통 비아(175)는 콘택 플러그들(170)과 동일한 공정에서 증착되어 콘택 플러그들(170)과 동일한 물질을 포함할 수 있다. 관통 비아(175)는 도전성 물질, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 및 이의 합금 중 적어도 하나를 포함할 수 있다.
상부 콘택 플러그들(180)은 메모리 셀 영역(CELL) 내의 메모리 셀들과 전기적으로 연결되는 셀 배선 구조물을 구성할 수 있다. 상부 콘택 플러그들(180)은 채널 구조물들(CH), 콘택 플러그들(170), 및 관통 비아(175)와 연결되며, 채널 구조물들(CH) 및 게이트 전극들(130)과 전기적으로 연결될 수 있다. 상부 콘택 플러그들(180)은 플러그 형태로 도시되었으나, 이에 한정되지는 않으며, 라인 형태를 가질 수도 있다. 예시적인 실시예들에서, 상기 셀 배선 구조물을 구성하는 플러그들 및 배선 라인들의 개수는 다양하게 변경될 수 있다. 상부 콘택 플러그들(180)은 금속을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있다.
셀 영역 절연층(190)은 게이트 전극들(130)의 적층 구조물, 콘택 플러그들(170), 및 기판 절연층(121) 등을 덮도록 배치될 수 있다. 셀 영역 절연층(190)은 절연성 물질로 이루어질 수 있으며, 복수의 절연층들로 이루어질 수도 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 부분 확대도들이다. 도 4a 내지 도 4c는 긱긱 도 3a에 대응하는 영역을 도시한다.
도 4a를 참조하면, 반도체 장치(100a)에서, 스페이서층(150a)의 상면은 소스 구조물(SS), 예컨대 제2 수평 도전층(104)의 상면의 레벨보다 낮은 레벨에 위치할 수 있다. 스페이서층(150a)의 상면은 수평 절연층(110)의 레벨에 위치할 수 있으나, 이에 한정되지는 않으며, 예를 들어 플레이트층(101)의 레벨에 위치할 수도 있다. 스페이서층(150a)의 상면이 제2 수평 도전층(104)의 상면으로부터 z 방향으로 이격된 길이(L1)는 실시예들에서 다양하게 변경될 수 있다. 본 실시예에서, 스페이서층(150a) 상에는 콘택 플러그(170)를 둘러싸도록 기판 절연층(121)이 배치될 수 있다.
도 4b를 참조하면, 반도체 장치(100b)에서, 스페이서층(150b)의 하면은 소스 구조물(SS)의 하면, 예컨대 플레이트층(101)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 이에 따라, 제2 부분(P2)의 하단의 레벨도 도 2a 및 도 3a의 실시예에 비하여 상대적으로 높아질 수 있다. 제3 부분(P3)의 상면의 레벨은 플레이트층(101)의 하면과 실질적으로 동일한 레벨에 위치할 수 있다. 본 실시예에서도, 제1 내지 제4 폭들(W1, W2, W3, W4)에 대하여 도 3a를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 4c를 참조하면, 반도체 장치(100c)에서, 콘택 플러그(170)의 제3 부분(P3)은 제2 부분(P2)으로부터 폭의 급격한 변화없이 측면이 연속적으로 연장되는 형상을 가질 수 있다. 구체적으로, 도 2a 및 도 3a의 실시예에서와 달리, 제2 부분(P2)과 제3 부분(P3)의 경계에서 폭이 불연속적으로 변경되지 않을 수 있다. 이에 따라, 제3 부분(P3)은 상대적으로 좁은 폭을 가질 수 있다. 본 실시예에서, 제3 부분(P3)의 제3 폭(W3')은 제2 폭(W2)과 동일하거나 그보다 작을 수 있다. 그 외에는, 제1 내지 제4 폭들(W1, W2, W3', W4)에 대하여 도 3a를 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 5a 및 도 5b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도 및 부분 확대도이다. 도 5a는 도 2a에 대응하는 영역을 도시하고, 도 5b는 도 3a에 대응하는 영역을 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100d)에서 스페이서층(150d)은 소스 구조물(SS)의 제2 수평 도전층(104)의 상면 상으로 연장될 수 있으며, 제2 수평 도전층(104)의 상면 상의 상부 절연층 영역(150U)을 포함할 수 있다. 상부 절연층 영역(150U)은 층간 절연층(120)과 접촉하며 수평하게 연장될 수 있다. 상부 절연층 영역(150U)의 상면은 기판 절연층(121)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 스페이서층(150d)은 소스 구조물(SS) 외측의 외측 절연층 영역(150E)을 더 포함할 수 있다. 본 실시예에서, 스페이서층(150d)은 외측 절연층 영역(150E) 및 상부 절연층 영역(150U)을 포함하여 전체가 하나의 층으로 배치될 수 있다.
도 5b에 도시된 것과 같이, 콘택 플러그(170)의 제2 부분(P2)은 스페이서층(150d)으로 둘러싸인 영역일 수 있으며, 도 2a 및 도 3a의 실시예에 비하여 제2 부분(P2)의 상면의 레벨이 상대적으로 높을 수 있다. 제2 부분(P2)은 상부에 경사가 급격하게 변경되는 영역을 포함할 있다. 스페이서층(150d)에서, 제2 수평 도전층(104)과 콘택 플러그(170) 사이의 두께(T1)가 아래의 플레이트층(101)과 콘택 플러그(170) 사이의 두께(T2)보다 작을 수 있다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도 및 부분 확대도이다. 도 6a는 도 2a에 대응하는 영역을 도시하고, 도 6b는 도 3a에 대응하는 영역을 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100e)에서, 콘택 플러그들(170e)은 제1 및 제2 콘택층들(172, 174)을 포함할 수 있다. 제1 콘택층(172)은 제3 부분(P3)에 대응되고, 제2 콘택층(174)은 제1 및 제2 부분들(P1, P2)에 대응될 수 있다. 제1 콘택층(172)은 제2 콘택층(174)과 다른 물질을 포함할 수 있다. 도 6b에 도시된 것과 같이, 제2 콘택층(174)은 제1 콘택층(172)의 상부를 일부 리세스한 형상을 가질 수 있다. 제1 콘택층(172)은 플레이트층(101) 및 접지 비아(250)와 동일한 물질을 포함할 수 있다. 예를 들어, 제1 콘택층(172)이 반도체 물질을 포함하고, 제2 콘택층(174)이 금속 물질을 포함하는 경우, 제1 콘택층(172)과 제2 콘택층(174)의 계면에는 금속-반도체층, 예컨대 금속 실리사이드층이 더 배치될 수도 있다.
본 실시예에서, 관통 비아(175e)도 콘택 플러그들(170e)과 유사하게, 하부의 제3 부분(P3)에 대응하는 레벨의 하부 영역과 상부 영역이 서로 다른 물질을 포함할 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 7은 도 2b에 대응하는 영역을 도시한다.
도 7을 참조하면, 반도체 장치(100f)에서, 메모리 셀 영역(CELL)은 도 2a 및 도 2b의 실시예에서와 달리, 플레이트층(101) 상의 제1 및 제2 수평 도전층들(102, 104)을 포함하지 않을 수 있다. 또한, 채널 구조물들(CHf) 각각은 에피택셜층(107)을 더 포함할 수 있다.
에피택셜층(107)은 채널 구조물(CHf)의 하단에서 플레이트층(101) 상에 배치되며, 플레이트층(101)과 함께 소스 구조물(SS)을 이룰 수 있다. 에피택셜층(107)은 적어도 하나의 하부 게이트 전극(130L)의 측면에 배치될 수 있다. 에피택셜층(107)은 플레이트층(101)이 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 하면의 높이는 최하부의 하부 게이트 전극(130L)의 상면보다 높고 그 상부의 하부 게이트 전극(130L)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다. 에피택셜층(107)은 상면을 통해 채널층(140)과 연결될 수 있다. 에피택셜층(107) 및 에피택셜층(107)과 접하는 하부 게이트 전극(130L)의 사이에는 게이트 절연층(141)이 더 배치될 수 있다.
이와 같은 채널 구조물(CHf)의 형태는 다른 실시예들에도 적용 가능할 것이다.
도 8a 내지 도 8k는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 8a 내지 도 8k는 각각 도 2a에 대응되는 단면을 도시한다.
도 8a를 참조하면, 기판(201) 상에 주변 회로 영역(PERI)을 이루는 회로 소자들(220), 하부 배선 구조물, 및 주변 영역 절연층(290)을 형성하고, 제2 주변 영역 절연층(294)에 제1 개구부들(OP1)을 형성할 수 있다.
먼저, 기판(201) 내에 소자 분리층들(210)을 형성하고, 기판(201) 상에 회로 게이트 유전층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리층들(210)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서층(224), 및 불순물 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서층(224)은 복수의 층들로 이루어질 수도 있다. 불순물 영역들(205)은 이온 주입 공정을 수행하여 형성할 수 있다.
상기 하부 배선 구조물 중 하부 콘택 플러그들(270)은 제1 주변 영역 절연층(292)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 이를 패터닝함으로써 형성할 수 있다.
제1 주변 영역 절연층(292)은 복수 개의 절연층들로 이루어질 수 있다. 제1 주변 영역 절연층(292)은 상기 하부 배선 구조물을 형성하는 각 단계들에서 일부가 될 수 있다. 제1 주변 영역 절연층(292) 상에는 제3 하부 배선 라인(286)의 상면을 덮는 하부 보호층(295)이 형성될 수 있다. 하부 보호층(295) 상에는 제2 주변 영역 절연층(294)이 형성될 수 있다. 이에 의해, 주변 회로 영역(PERI)이 모두 형성될 수 있다.
다음으로, 제2 주변 영역 절연층(294)을 일부 제거하여 제1 개구부들(OP1)을 형성할 수 있다. 제1 개구부들(OP1)은 도 2a의 접지 비아(250), 콘택 플러그들(170), 및 관통 비아(175)가 형성될 영역에 형성될 수 있다. 실시예들에 따라, 제1 개구부들(OP1)의 형성 시, 하부 보호층(295)은 식각 정지층으로 기능할 수도 있을 것이다.
도 4c의 실시예는, 본 단계에서 제1 개구부(OP1)를 접지 비아(250)가 형성될 영역에 형성함으로써 제조될 수 있다.
도 8b를 참조하면, 접지 비아(250) 및 플레이트층(101)을 형성할 수 있다.
제1 개구부들(OP1)을 플레이트층(101)을 이루는 물질로 채우고 상부에 플레이트층(101)을 형성할 수 있다. 이에 의해, 접지 비아(250) 및 패드들(CP)이 형성될 수 있다. 패드들(CP)은 후속 공정을 통해, 도 2a 및 도 3a의 콘택 플러그들(170)의 제3 부분들(P3) 및 관통 비아(175)의 하부 영역으로 교체되는 층일 수 있다. 플레이트층(101), 접지 비아(250), 및 패드들(CP)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다.
도 8c를 참조하면, 플레이트층(101) 상에 수평 절연층(110) 및 제2 수평 도전층(104)을 형성하고, 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 관통하는 제2 개구부들(OP2)을 형성할 수 있다.
수평 절연층(110)을 이루는 제1 및 제2 수평 절연층들(111, 112)은 교대로 플레이트층(101) 상에 적층될 수 있다. 수평 절연층(110)은 후속 공정을 통해 일부가 제1 수평 도전층(102)(도 2a 참조)으로 교체되는 층일 수 있다. 제1 수평 절연층들(111)은 제2 수평 절연층(112)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 수평 절연층들(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 수평 절연층(112)은 후속의 희생 절연층들(118)과 동일한 물질로 이루어질 수 있다. 수평 절연층(110)은 일부 영역들, 예를 들어 제2 영역(R2)에서 일부가 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전층(104)은 수평 절연층(110) 상에 형성되며, 수평 절연층(110)이 제거된 영역에서 플레이트층(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전층(104)은 수평 절연층(110)의 단부들을 따라 절곡되며, 상기 단부들을 덮고 플레이트층(101) 상으로 연장될 수 있다.
제2 개구부들(OP2)은 제2 영역(R2)에서 패드들(CP)이 노출되도록, 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 일부 제거하여 형성할 수 있다. 제2 개구부들(OP2)은 플레이트층(101)의 하면의 레벨보다 낮은 레벨까지의 깊이로 형성될 수 있으며, 패드들(CP)과 동일하거나 그보다 넓은 폭으로 형성될 수 있다. 제2 개구부들(OP2)의 형성 시에, 제3 영역(R3)에서는 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)을 전부 제거하여, 패드(CP) 및 제2 주변 영역 절연층(294)이 노출될 수 있다.
도 4b의 실시예는, 본 단계에서 제2 개구부들(OP2)을 플레이트층(101)의 하면의 레벨과 동일한 깊이로 형성함으로써 제조될 수 있다.
도 8d를 참조하면, 예비 스페이서층(150p)을 형성할 수 있다.
예비 스페이서층(150p)은 제2 수평 도전층(104)의 상면 상에 형성되며, 제2 개구부들(OP2)의 측면 및 바닥면을 덮으며 컨포멀하게 형성될 수 있다. 예비 스페이서층(150p)은 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104) 각각의 외측면을 덮고 제3 영역(R3)에서 제2 주변 영역 절연층(294)의 상면을 따라 수평하게 연장될 수 있다. 예비 스페이서층(150p)의 두께는 실시예들에서 다양하게 변경될 수 있다. 예비 스페이서층(150p)은 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 및 실리콘 산질탄화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
도 4a의 실시예는, 본 단계에서 예비 스페이서층(150p)을 형성한 후, 에치-백(etch-back) 공정을 수행하여 도 4a와 같은 형태로 스페이서층들(150a)을 형성하고, 이후에 도 8e를 참조하여 설명하는 것과 같이 기판 절연층(121)을 형성함으로써 제조될 수 있다. 이 경우, 제2 개구부들(OP2)의 바닥면들에서 예비 스페이서층(150p)이 미리 제거될 수 있어, 도 8g를 참조하여 하기에 설명하는 공정 단계에서, 제1 콘택홀들(OH1)의 형성 공정이 보다 용이하게 수행될 수 있다.
도 8e를 참조하면, 예비 스페이서층(150p)을 일부 제거하고, 기판 절연층(121)을 형성할 수 있다.
기판 절연층(121)은 제2 개구부들(OP2) 및 제3 영역(R3)의 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)이 제거된 영역을 채우는 절연 물질을 증착한 후, 물리적 화학적 연마(Chemical Mechanical Planarization, CMP)와 같은 평탄화 공정을 수행하여 형성할 수 있다.
상기 평탄화 공정에 의하여, 제2 수평 도전층(104) 상에서 상기 절연 물질 및 예비 스페이서층(150p)이 일부 제거될 수 있다. 이에 의해, 제3 영역(R3)의 외측에는 외측 절연층(150E)이 형성되고, 예비 스페이서층(150p)은 제2 개구부들(OP2) 내에 각각 잔존할 수 있다.
도 5a 및 도 5b의 실시예는, 본 단계에서, 제2 수평 도전층(104) 상에서 예비 스페이서층(150p)이 제거되지 않도록, 상기 평탄화 공정을 수행함으로써 제조될 수 있다.
도 8f를 참조하면, 제2 수평 도전층(104) 상에 희생 절연층들(118) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성하고, 상기 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
희생 절연층들(118)은 후속 공정을 통해 적어도 일부가 게이트 전극들(130)(도 2a 참조)로 교체되는 층일 수 있다. 희생 절연층들(118)은 층간 절연층들(120)과 다른 물질로 이루어질 수 있으며, 층간 절연층들(120)에 대해 특정 식각 조건에서 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생 절연층들(118)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 다음으로, 제2 영역(R2)에서 상부의 희생 절연층들(118)이 하부의 희생 절연층들(118)보다 짧게 연장되도록, 마스크층을 이용하여 희생 절연층들(118)에 대한 포토 리소그래피 공정 및 식각 공정을 반복하여 수행할 수 있다. 이에 의해, 희생 절연층들(118)은 소정 단위로 계단 형상의 단차 구조를 이룰 수 있다. 상기 단차 구조 상에 희생 절연층들(118)을 더 형성하여 각 영역에서 최상부에 위치하는 희생 절연층들(118)이 상대적으로 두꺼운 두께를 갖게할 수 있다.
다음으로, 상기 적층 구조물을 덮는 셀 영역 절연층(190)을 형성하고, 상부 분리 영역들(US)(도 2b 참조)을 형성할 수 있다. 상부 분리 영역들(US)은, 최상부로부터 소정 개수의 희생 절연층들(118) 및 층간 절연층들(120)을 제거하거 한 후, 절연 물질을 증착하여 상부 분리 절연층(103)(도 2b 참조)을 형성함으로써 형성할 수 있다.
채널 구조물들(CH)은 마스크층을 이용하여 희생 절연층들(118) 및 층간 절연층들(120)을 이방성 식각하여 형성할 수 있으며, 홀 형태의 채널홀들을 형성한 후 이를 매립함으로써 형성될 수 있다. 상기 채널홀들의 형성 시 플라즈마 건식 식각 공정을 이용하는 경우, 상기 채널홀들 내에 발생한 이온들에 의해 상기 채널 홀들의 상하부에 전위차가 발생할 수 있다. 하지만, 제2 수평 도전층(104) 및 플레이트층(101)이 접지 비아(250)를 포함하는 접지 구조물에 의해 기판(201)과 연결되어 있어, 예를 들어 양전하가 기판(201)으로 흐를 수 있고, 상기 마스크층을 통해 이동한 음전하가 웨이퍼의 에지에서 기판(201)으로 흐를 수 있어 상기 전위차에 의한 아킹 불량의 발생을 방지할 수 있다.
상기 채널홀들은 플레이트층(101)의 일부를 리세스하도록 형성될 수 있다. 상기 채널홀들 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 매립 절연층(147) 및 채널 패드(149)를 순차적으로 형성하여 채널 구조물들(CH)을 형성할 수 있다. 게이트 유전층(145)은 ALD 또는 CVD 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 플레이트층(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 상기 채널홀들 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 매립 절연층(147)은 상기 채널홀들을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(149)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
채널 구조물들(CH)을 형성한 후, 서포트 구조물들(DCH)(도 1 참조)도, 유사한 방식으로 형성할 수 있다. 예를 들어, 서포트 구조물들(DCH)은, 상기 적층 구조물을 관통하는 서포트 홀들을 형성한 후, 상기 서포트 홀들을 절연 물질로 매립함으로써 형성될 수 있다.
도 8g를 참조하면, 제1 콘택홀들(OH1)을 형성하고, 이에 의해 스페이서층들(150)이 형성될 수 있다.
제1 콘택홀들(OH1)은 도 2a의 콘택 플러그들(170) 및 관통 비아(175)에 대응되는 영역들에 형성될 수 있다. 제1 콘택홀들(OH1)은, 콘택 플러그들(170)에 대응하는 영역들에서, 셀 영역 절연층(190), 희생 절연층들(118), 및 층간 절연층들(120)을 관통하고, 하부에서 기판 절연층(121)을 관통하도록 형성될 수 있다. 제1 콘택홀들(OH1)은, 관통 비아(175)에 대응하는 영역에서, 셀 영역 절연층(190), 기판 절연층(121), 및 외측 절연층(150E)을 관통할 수 있다. 제1 콘택홀들(OH1)의 바닥면들을 통해 패드들(CP)이 노출될 수 있다.
제1 콘택홀들(OH1)의 형성 시에, 예비 스페이서층들(150p)은 셀 영역 절연층(190), 희생 절연층들(118), 층간 절연층들(120), 및 기판 절연층(121)에 비하여 상대적으로 식각 선택성이 낮은 조건에서 식각 공정이 수행될 수 있다. 특히, 예비 스페이서층들(150p)은 기판 절연층(121)에 비하여 식각 속도가 느린 물질로 이루어질 수 있다. 따라서, 본 단계에서, 제1 콘택홀들(OH1)은 예비 스페이서층들(150p)의 사이를 채운 기판 절연층들(121)을 제거하는 형태로 자가-정렬되어 형성될 수 있다. 본 실시예에서, 예비 스페이서층들(150p) 사이의 기판 절연층(121)을 관통하는 영역에서, 제1 콘택홀들(OH1)은 상대적으로 폭이 감소할 수 있다.
본 단계에 의해, 스페이서층들(150)은 제1 콘택홀들(OH1)과 플레이트층(101), 수평 절연층(110), 및 제2 수평 도전층(104)의 사이에만 배치되도록 형성될 수 있다. 또한, 스페이서층들(150)은 상부에서 상대적으로 많이 식각되어, 상부에서의 두께가 하부에서의 두께보다 작은 형상을 가질 수 있다.
본 단계에서, 이와 같이 제1 콘택홀들(OH1)이 예비 스페이서층들(150p)에 의해 자가-정렬되어 형성됨으로써, 제1 콘택홀들(OH1)의 하부에서의 형상이 뒤틀림(distortion)이 없도록 제어될 수 있다. 이에 따라, 후속에서 수직 희생층들(119)(도 8h 참조)이 잔존함에 따른 불량, 접합 불량 등이 방지되어, 최종적으로 형성되는 콘택 플러그들(170)의 불량이 방지될 수 있다.
도 8h를 참조하면, 제1 콘택홀들(OH1)에 예비 콘택 절연층들(160p)을 형성하고, 수직 희생층들(119)을 형성할 수 있다.
제1 콘택홀들(OH1)을 통해 노출된 희생 절연층들(118)을 일부 제거할 수 있다. 희생 절연층들(118)을 제1 콘택홀들(OH1)의 둘레에서 소정 길이로 제거하여 터널부들을 형성할 수 있다. 상기 터널부들은 최상부의 희생 절연층들(118)에서는 상대적으로 짧은 길이로 형성되고, 그 하부의 희생 절연층들(118)에서는 상대적으로 긴 길이로 형성될 수 있다.
구체적으로, 처음에는, 반대로 터널부들이 최상부의 희생 절연층들(118)에서 상대적으로 길게 형성될 수 있다. 이는 최상부의 희생 절연층들(118)이 아래의 희생 절연층들(118)보다 상대적으로 식각 속도가 빠른 영역을 포함하는 데에 따른 것일 수 있다. 다음으로, 별도의 희생층을 제1 콘택홀들(OH1) 및 상기 터널부들 내에 형성할 수 있다. 상기 희생층은 식각 속도가 희생 절연층들(118)보다 느린 물질로 이루어질 수 있다. 다음으로, 상기 희생층 및 희생 절연층들(118)의 일부를 제거할 수 있으며, 이 때, 최상부에서는 상기 희생층이 잔존하고, 하부에서는 상기 희생층이 제거된 후 희생 절연층들(118)이 일부 제거될 수 있다. 이에 의해, 최종적으로 상기 터널부들은 최상부의 희생 절연층들(118)에서 상대적으로 짧은 길이로 형성될 수 있다.
제1 콘택홀들(OH1) 및 상기 터널부들 내에 절연 물질을 증착하여, 예비 콘택 절연층들(160p)을 형성할 수 있다. 예비 콘택 절연층들(160p)은 제1 콘택홀들(OH1)의 측벽 상에 형성되고, 상기 터널부들을 채울 수 있다. 최상부의 희생 절연층들(118)에서, 제1 콘택홀들(OH1)은 상기 터널부들을 완전히 채우지 않을 수 있다.
수직 희생층들(119)은 제1 콘택홀들(OH1)을 채우고, 최상부의 상기 터널부들을 채울 수 있다. 수직 희생층들(119)은 예비 콘택 절연층들(160p)과 다른 물질을 포함할 수 있으며, 예를 들어, 다결정 실리콘을 포함할 수 있다.
도 8i를 참조하면, 제1 수평 도전층(102)을 형성하고, 희생 절연층들(118)을 제거한 후, 게이트 전극들(130)을 형성할 수 있다.
먼저, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)(도 1 참조)의 위치에 희생 절연층들(118) 및 층간 절연층들(120)을 관통하여 플레이트층(101)으로 연장되는 개구부들을 형성할 수 있다. 다음으로, 상기 개구부들 내에 별도의 희생 스페이서층들을 형성하면서 에치-백 공정을 수행하여, 제1 영역(R1)에서, 수평 절연층(110)을 선택적으로 제거하고, 노출된 게이트 유전층(145)의 일부도 함께 제거할 수 있다. 수평 절연층(110)이 제거된 영역에 도전성 물질을 증착하여 제1 수평 도전층(102)을 형성한 후, 상기 개구부들 내에서 상기 희생 스페이서층들을 제거할 수 있다. 본 공정에 의해, 제1 영역(R1)에는 제1 수평 도전층(102)이 형성될 수 있다.
다음으로, 희생 절연층들(118)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120), 제2 수평 도전층(104), 및 예비 콘택 절연층들(160p)에 대하여 선택적으로 제거될 수 있다. 게이트 전극들(130)은 희생 절연층들(118)이 제거된 영역들에 도전성 물질을 증착하여 형성할 수 있다. 상기 도전성 물질은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 일부 실시예들에서, 게이트 전극들(130)의 형성 전에 게이트 유전층(145)의 일부를 먼저 형성할 수도 있다. 게이트 전극들(130)을 형성한 후, 제1 및 제2 분리 영역들(MS1, MS2a, MS2b)의 영역들에 형성된 상기 개구부들 내에 분리 절연층들(105)을 형성할 수 있다.
도 8j를 참조하면, 수직 희생층들(119)을 제거하고, 노출된 패드들(CP)을 제거하여 제2 콘택홀들(OH2)을 형성할 수 있다.
제1 콘택홀들(OH1) 내의 수직 희생층들(119)은 층간 절연층들(120) 및 게이트 전극들(130)에 대하여 선택적으로 제거할 수 있다. 수직 희생층들(119)이 제거된 후 노출된 예비 콘택 절연층들(160p)도 일부 제거할 수 있다. 이 때, 패드 영역들(130P)에서는 예비 콘택 절연층들(160p)이 모두 제거될 수 있으며, 그 아래에서는 잔존하여 콘택 절연층들(160)을 이룰 수 있다. 패드 영역들(130P)에서는, 예비 콘택 절연층들(160p)이 제거된 후 게이트 유전층(145)이 노출되는 경우 게이트 유전층(145)도 제거하여, 게이트 전극들(130)의 측면을 노출시킬 수 있다.
수직 희생층들(119)을 제거함으로써 아래의 패드들(CP)이 노출될 수 있다. 패드들(CP)은 스페이서층들(150), 플레이트층(101), 기판 절연층(121), 및 주변 영역 절연층(290) 등에 대하여 선택적으로 제거될 수 있다. 패드들(CP)은, 예를 들어, 습식 식각에 의해 제거될 수 있다. 이에 의해, 제1 콘택홀들(OH1)로부터 아래로 연장된 형태의 제2 콘택홀들(OH2)이 형성될 수 있다.
도 8k를 참조하면, 제2 콘택홀들(OH2) 내에 도전성 물질을 증착하여, 콘택 플러그들(170) 및 관통 비아(175)를 형성할 수 있다.
콘택 플러그들(170) 및 관통 비아(175)는 동일한 공정 단계에서 함께 형성되므로, 동일한 구조를 가질 수 있다. 콘택 플러그들(170)은 패드 영역들(130P)에서 수평 연장부(170H)(도 3b 참조)를 갖도록 형성될 수 있으며, 이에 의해 게이트 전극들(130)과 물리적 및 전기적으로 연결될 수 있다.
다음으로, 도 2a를 함께 참조하면, 채널 구조물들(CH), 콘택 플러그들(170), 및 관통 비아(175)의 상단과 연결되는 상부 콘택 플러그들(180)을 형성하여 반도체 장치(100)가 제조될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 9를 참조하면, 데이터 저장 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 데이터 저장 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 7을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 데이터 저장 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 10은 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 10을 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 18의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 7을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 11은 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 11은 도 10의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 10의 반도체 패키지(2003)를 절단선 Ⅲ-Ⅲ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 11을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130)(도 10 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 10과 같이 데이터 저장 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 채널 구조물들(3220), 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)(도 9 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 7을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각은, 콘택 플러그들(170, 3235)과 플레이트층(101)의 사이에 배치되는 스페이서층들(150)을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210)(도 10 참조)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 플레이트층 102, 104: 수평 도전층
103: 상부 분리 절연층 105: 분리 절연층
110: 수평 절연층 118: 희생 절연층
120: 층간 절연층 121: 기판 절연층
125: 상부 층간 절연층 130: 게이트 전극
140: 채널층 145: 게이트 유전층
147: 채널 매립 절연층 149: 채널 패드
150: 스페이서층 160: 콘택 절연층
170: 콘택 플러그 175: 관통 비아
180: 상부 콘택 플러그 190: 셀 영역 절연층

Claims (10)

  1. 기판, 상기 기판 상의 회로 소자들, 상기 회로 소자들 상의 하부 배선 라인들, 및 상기 하부 배선 라인들을 덮는 주변 영역 절연층을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되며 제1 영역 및 제2 영역을 갖고, 소스 구조물, 상기 소스 구조물 상에서 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 제1 영역에서 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고 채널층을 각각 포함하는 채널 구조물들, 상기 제2 영역에서 상기 제1 방향으로 연장되며 상기 게이트 전극들 및 상기 소스 구조물을 관통하여 상기 하부 배선 라인들 중 일부와 연결되는 콘택 플러그들, 및 상기 콘택 플러그들과 상기 소스 구조물의 사이에 배치되는 스페이서층들을 포함하는 제2 반도체 구조물을 포함하고,
    상기 스페이서층들은 상기 주변 영역 절연층과 다른 물질을 포함하고,
    상기 콘택 플러그들 각각은, 상기 소스 구조물의 상의 제1 부분, 상기 스페이서층들로 둘러싸인 제2 부분, 및 상기 제2 부분 아래의 제3 부분을 포함하고,
    상기 제1 부분은 제1 폭을 갖고, 상기 제2 부분은 상기 제1 폭보다 작은 제2 폭을 갖고, 상기 제3 부분은 상기 제2 폭보다 큰 제3 폭을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제3 폭은 상기 제1 폭보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 스페이서층들의 하면들은 상기 소스 구조물의 하면보다 낮은 레벨에 위치하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 스페이서층들은 상면에서의 폭이 하면에서의 폭보다 작은 반도체 장치.
  5. 제1 항에 있어서,
    상기 스페이서층들 각각은 100 nm 내지 250 nm의 폭을 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 스페이서층들은 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 및 실리콘 산질탄화물(SiOCN) 중 적어도 하나를 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 스페이서층들은 상기 소스 구조물의 상면 상으로 연장되어 상기 소스 구조물의 상면을 덮는 반도체 장치.
  8. 기판;
    상기 기판 상에 배치되는 회로 소자들;
    상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들;
    상기 하부 배선 라인들을 덮는 주변 영역 절연층;
    상기 주변 영역 절연층 상에 배치되는 소스 구조물;
    상기 소스 구조물 상에서, 상기 소스 구조물의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되고, 채널층을 각각 포함하는 채널 구조물들;
    상기 게이트 전극들 및 상기 소스 구조물을 관통하며 상기 제1 방향으로 연장되어 상기 하부 배선 라인들 중 일부와 연결되는 콘택 플러그들; 및
    상기 콘택 플러그들과 상기 소스 구조물의 사이에 배치되며, 상기 주변 영역 절연층과 다른 물질을 포함하는 스페이서층들을 포함하고,
    상기 스페이서층들 각각은, 상면에서 제1 폭을 갖고, 하면에서 상기 제1 폭보다 큰 제2 폭을 갖는 반도체 장치.
  9. 제8 항에 있어서,
    상기 콘택 플러그들 각각은, 상기 스페이서층들로 둘러싸인 영역에서, 하부로 향하면서 폭이 일정하지 않게 감소하는 영역을 포함하는 반도체 장치.
  10. 기판, 상기 기판 상에 배치되는 회로 소자들, 상기 회로 소자들과 전기적으로 연결되는 하부 배선 라인들, 상기 하부 배선 라인들을 덮는 주변 영역 절연층, 상기 주변 영역 절연층 상에 배치되는 플레이트층, 상기 플레이트층 상에서 상기 플레이트층의 상면에 수직한 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들, 상기 게이트 전극들 및 상기 플레이트층을 관통하며 상기 제1 방향으로 연장되어 상기 하부 배선 라인들 중 일부와 연결되는 콘택 플러그들, 및 상기 콘택 플러그들과 상기 플레이트층의 사이에 배치되며, 상기 주변 영역 절연층과 다른 물질을 포함하는 스페이서층들, 및 상기 회로 소자들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 콘택 플러그들 각각은, 상기 플레이트층의 하면의 레벨에서 제1 폭을 갖고, 상기 콘택 플러그들 각각의 하면에서 상기 제1 폭보다 큰 제2 폭을 갖는 데이터 저장 시스템.
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