KR20220019901A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20220019901A
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심재룡
강신환
한지훈
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삼성전자주식회사
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Abstract

반도체 장치 및 이를 포함하는 전자 시스템이 제공된다. 이 반도체 장치는 주변 회로, 상기 주변 회로를 덮는 하부 절연 구조물, 상기 하부 절연 구조물 상의 패턴 구조물을 포함하는 하부 구조물; 상기 하부 구조물 상에서, 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 수평 층들은 상기 적층 구조물의 게이트 영역 내에 배치되는 게이트 수평 층들 및 상기 적층 구조물의 제1 절연 영역 내에 배치되는 제1 절연성 수평 층들을 포함하고; 상기 게이트 수평 층들을 수직 방향으로 관통하는 부분을 포함하는 메모리 수직 구조물; 상기 게이트 수평 층들을 상기 수직 방향으로 관통하는 부분을 포함하고, 상기 메모리 수직 구조물과 이격된 더미 수직 구조물들; 상기 제1 절연 영역을 상기 수직 방향으로 관통하는 부분을 포함하는 제1 주변 콘택 플러그; 및 상기 게이트 수평 층들의 게이트 패드들 상에 배치되는 게이트 콘택 플러그들을 포함한다. 상기 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그는 서로 동일한 높이 레벨에 위치하는 상부면을 갖고, 동일한 높이 레벨에서, 각각의 상기 더미 수직 구조물들은 각각의 상기 메모리 수직 구조물의 폭 보다 큰 폭을 갖고, 상기 메모리 수직 구조물은 상기 더미 수직 구조물들의 물질과 다른 제1 물질을 포함하고, 상기 메모리 수직 구조물 및 상기 더미 수직 구조물들은 상기 패턴 구조물과 접촉하며 상기 패턴 구조물의 상부면으로부터 아래 방향으로 상기 패턴 구조물 내부로 연장되고, 상기 더미 수직 구조물들 중 적어도 몇몇은 상기 메모리 수직 구조물 보다 상기 패턴 구조물의 상부면으로부터 상기 아래 방향으로 상기 패턴 구조물 내부로 더 깊게 연장된다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 주변 회로, 상기 주변 회로를 덮는 하부 절연 구조물, 상기 하부 절연 구조물 상의 패턴 구조물을 포함하는 하부 구조물; 상기 하부 구조물 상에서, 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 수평 층들은 상기 적층 구조물의 게이트 영역 내에 배치되는 게이트 수평 층들 및 상기 적층 구조물의 제1 절연 영역 내에 배치되는 제1 절연성 수평 층들을 포함하고; 상기 게이트 수평 층들을 수직 방향으로 관통하는 부분을 포함하는 메모리 수직 구조물; 상기 게이트 수평 층들을 상기 수직 방향으로 관통하는 부분을 포함하고, 상기 메모리 수직 구조물과 이격된 더미 수직 구조물들; 상기 제1 절연 영역을 상기 수직 방향으로 관통하는 부분을 포함하는 제1 주변 콘택 플러그; 및 상기 게이트 수평 층들의 게이트 패드들 상에 배치되는 게이트 콘택 플러그들을 포함한다. 상기 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그는 서로 동일한 높이 레벨에 위치하는 상부면을 갖고, 동일한 높이 레벨에서, 각각의 상기 더미 수직 구조물들은 각각의 상기 메모리 수직 구조물의 폭 보다 큰 폭을 갖고, 상기 메모리 수직 구조물은 상기 더미 수직 구조물들의 물질과 다른 제1 물질을 포함하고, 상기 메모리 수직 구조물 및 상기 더미 수직 구조물들은 상기 패턴 구조물과 접촉하며 상기 패턴 구조물의 상부면으로부터 아래 방향으로 상기 패턴 구조물 내부로 연장되고, 상기 더미 수직 구조물들 중 적어도 몇몇은 상기 메모리 수직 구조물 보다 상기 패턴 구조물의 상부면으로부터 상기 아래 방향으로 상기 패턴 구조물 내부로 더 깊게 연장된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 주변 회로 및 상기 주변 회로와 전기적으로 연결되는 패드 패턴을 포함하는 하부 구조물; 상기 하부 구조물 상에서, 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 어레이 영역으로부터 상기 메모리 셀 어레이 영역과 인접하는 계단 영역으로 연장되고, 상기 적층 구조물은 게이트 영역 및 절연 영역을 포함하고, 상기 절연 영역은 상기 계단 영역 내에서 상기 게이트 영역에 의해 측면이 둘러싸이고, 상기 수평 층들은 게이트 영역 내에 배치되는 게이트 수평 층들 및 상기 절연 영역 내에 배치되는 절연성 수평 층들을 포함하고; 상기 메모리 셀 어레이 영역 내에서, 상기 게이트 수평 층들을 수직 방향으로 관통하는 부분을 포함하는 메모리 수직 구조물; 상기 계단 영역 내에서, 상기 게이트 수평 층들을 상기 수직 방향으로 관통하는 부분을 포함하는 더미 수직 구조물들; 상기 패드 패턴과 접촉하며 상기 수직 방향으로 연장되어, 상기 절연 영역을 관통하는 주변 콘택 플러그; 및 상기 계단 영역 내에서, 상기 게이트 수평 층들의 게이트 패드들 상에 배치되는 게이트 콘택 플러그들을 포함한다. 상기 게이트 콘택 플러그들 및 상기 주변 콘택 플러그는 서로 동일한 높이 레벨에 위치하는 상부면을 갖고, 상기 계단 영역 내에서, 상기 적층 구조물은 상기 메모리 셀 어레이 영역으로부터 멀어지는 제1 방향으로 차례로 배열되는 제1 계단 영역, 제2 계단 영역 및 상기 제1 계단 영역과 상기 제2 계단 영역 사이의 계단 연결 영역을 포함하고, 각각의 상기 제1 및 제2 계단 영역들은 상기 제1 방향으로 제1 높이 차이로 낮아지는 계단 모양을 포함하고, 상기 계단 연결 영역의 상부면은 상기 제1 방향으로 플랫한 모양이거나, 또는 상기 제1 방향으로 상기 제1 높이 차이보다 작은 높이 차이를 갖는 모양이고, 상기 계단 연결 영역의 일부는 상기 절연 영역이고, 상기 메모리 수직 구조물은 상기 더미 수직 구조물들의 물질과 다른 물질을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 전자 시스템을 제공한다. 이 전자 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함한다. 상기 반도체 장치는, 주변 회로, 상기 주변 회로를 덮는 하부 절연 구조물, 상기 하부 절연 구조물 상의 패턴 구조물을 포함하는 하부 구조물; 및 상기 하부 구조물 상에서, 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 수평 층들은 상기 적층 구조물의 게이트 영역 내에 배치되는 게이트 수평 층들 및 상기 적층 구조물의 절연 영역 내에 배치되는 절연성 수평 층들을 포함하고; 상기 게이트 수평 층들을 수직 방향으로 관통하는 부분을 포함하는 메모리 수직 구조물; 상기 게이트 수평 층들을 상기 수직 방향으로 관통하는 부분을 포함하고, 상기 메모리 수직 구조물과 이격된 더미 수직 구조물들; 상기 절연 영역을 상기 수직 방향으로 관통하는 부분을 포함하는 주변 콘택 플러그; 및 상기 게이트 수평 층들의 게이트 패드들 상에 배치되는 게이트 콘택 플러그들을 포함한다. 상기 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그는 서로 동일한 높이 레벨에 위치하는 상부면을 갖고, 동일한 높이 레벨에서, 각각의 상기 더미 수직 구조물들은 각각의 상기 메모리 수직 구조물의 폭 보다 큰 폭을 갖고, 상기 메모리 수직 구조물은 상기 더미 수직 구조물들의 물질과 다른 물질을 포함하고, 상기 메모리 수직 구조물 및 상기 더미 수직 구조물들은 상기 패턴 구조물과 접촉하며 상기 패턴 구조물의 상부면으로부터 아래 방향으로 상기 패턴 구조물 내부로 연장되고, 상기 더미 수직 구조물들 중 적어도 몇몇은 상기 메모리 수직 구조물 보다 상기 패턴 구조물의 상부면으로부터 상기 아래 방향으로 상기 패턴 구조물 내부로 더 깊게 연장된다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도 및 신뢰도를 향상시킬 수 있는 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도들이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소들을 확대한 부분 확대 단면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소들을 확대한 부분 확대 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소들을 확대한 부분 확대 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소의 변형 예를 나타낸 부분 확대 단면도들이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소의 변형 예를 나타낸 부분 확대 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소의 변형 예를 나타낸 부분 확대 단면도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소의 변형 예를 나타낸 부분 확대 단면도들이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 단면도들이다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소의 변형 예를 나타낸 부분 확대 단면도들이다.
도 12a, 도 12b 및 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 단면도들이다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 장치의 일부 구성요소의 변형 예를 나타낸 부분 확대 단면도들이다.
도 15a 내지 도 17b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명하기로 한다.
우선, 도 1, 도 2a, 도 2b 및 도 2c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치(1)를 개략적으로 나타낸 평면도이고, 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 2b는 도 1의 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 2c는 도 2b의 III-III' 선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다.
도 1, 도 2a, 도 2b 및 도 2c를참조하면, 일 실시예에 따른 반도체 장치(1)는 하부 구조물(3), 적층 구조물(ST), 캐핑 절연 구조물(55), 메모리 셀 수직 구조물들(58), 더미 수직 구조물들(72), 분리 구조물들(82), 주변 콘택 플러그들(86p) 및 게이트 콘택 플러그들(86g)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 패턴 구조물(20)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 비트라인(93), 게이트 연결 배선들(84) 및 소스 연결 배선(95)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 비트라인 연결 패턴(90), 게이트 연결 패턴(91), 주변 콘택 연결 패턴들(91a, 91b, 91c), 소스 콘택 연결 패턴(91s) 및 외측 주변 콘택 연결 패턴(91d)를 더 포함할 수 있다.
일 예에서, 상기 하부 구조물(3)은 반도체 기판(5), 상기 반도체 기판(5) 상의 주변 회로(PC), 및 상기 반도체 기판(5) 상에서 상기 주변 회로(PC)를 덮는 하부 절연 구조물(18)을 포함할 수 있다. 상기 주변 회로(PC)는 상기 반도체 기판(5) 상에 배치되는 주변 소자(12) 및 상기 반도체 기판(5) 상에서 상기 주변 소자(12)와 전기적으로 연결되는 주변 배선 구조물(14)을 포함할 수 있다.
상기 주변 소자(12)는 주변 소스/드레인(10) 및 주변 게이트(9g)를 포함하는 트랜지스터를 포함할 수 있다. 예를 들어, 상기 주변 게이트(9g)는 상기 반도체 기판(5) 상에서 소자분리 층(7s)에 의해 한정되는 활성 영역(7a) 상에 배치될 수 있고, 상기 주변 소스/드레인(10)는 상기 주변 게이트(9g) 양 옆의 상기 활성 영역(7a) 내에 배치될 수 있다. 상기 주변 게이트(9g)는 차례로 적층된 주변 게이트 유전체 층(9a) 및 주변 게이트 전극(9b)을 포함할 수 있다. 상기 주변 배선 구조물(14)은 수직 및 수평 방향으로 연장되는 도전체 층들을 형성될 수 있다.
일 예에서, 상기 하부 구조물(3)은 상기 주변 배선 구조물(14) 상에서 상기 주변 배선 구조물(14)과 전기적으로 연결되는 주변 패드 패턴들(15p)을 더 포함할 수 있다. 각각의 상기 주변 패드 패턴들(15p)은 상기 게이트 전극(9b)의 두께 보다 큰 두께를 가질 수 있다. 상기 주변 패드 패턴들(15p)은 텅스텐 등과 같은 금속 물질을 포함할 수 있다. 상기 주변 패드 패턴들(15p)은 제1 주변 패드 패턴(15p_1), 제2 주변 패드 패턴(15p_2), 제3 주변 패드 패턴(15p_3), 및 외측 주변 패드 패턴(15p_4)을 포함할 수 있다.
상기 하부 절연 구조물(18)은 상기 반도체 기판(5) 상에서 상기 주변 회로 구조물(14)을 덮으며 상기 주변 패드 패턴들(15p)의 측면들 둘러싸는 제1 하부 절연 층(18a), 상기 제1 하부 절연 층(18a) 및 상기 주변 패드 패턴들(15p) 상의 식각 정지 층(18b) 및 상기 식각 정지 층(18b) 상의 제2 하부 절연 층(18c)을 포함할 수 있다.
상기 식각 정지 층(18b)은 상기 식각 정지 층(18b)과 인접하는 상기 제1 및 제3 하부 절연 층들(18a, 18c)의 물질과 다른 물질로 형성될 수 있다. 예를 들어, 상기 식각 정지 층(18b)은 실리콘 질화물 또는 고유전체 물질(high-k dielectric material)로 형성될 수 있고, 상기 식각 정지 층(18b)과 인접하는 상기 제1 및 제3 하부 절연 층들(18a, 18c)은 실리콘 산화물 또는 저유전체 물질(low-k dielectric material)로 형성될 수 있다.
일 예에서, 상기 하부 구조물(3)은 패턴 구조물(20)을 더 포함할 수 있다.
일 예에서, 상기 패턴 구조물(20)은 하부 패턴 층(22), 상기 하부 패턴 층(22) 상에서 서로 이격되는 제1 중간 패턴 층(25a) 및 제2 중간 패턴 층(25b), 상기 하부 패턴 층(16) 상에서 상기 제1 및 제2 중간 패턴 층들(25a, 25b)을 덮는 상부 패턴 층(27)을 포함할 수 있다.
일 예에서, 상기 하부 패턴 층(22)은 제1 폴리 실리콘을 포함할 수 있고, 상기 제1 중간 패턴 층(25a)은 제2 폴리 실리콘을 포함할 수 있고, 상기 상부 패턴 층(27)은 제3 폴리 실리콘을 포함할 수 있다. 예를 들어, 상기 하부 패턴 층(22), 상기 제1 중간 패턴 층(25a) 및 상기 상부 패턴 층(27)은 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
일 예에서, 상기 상부 패턴 층(27)은 상기 제1 및 제2 중간 패턴 층들(25a, 25b) 사이에서 상기 하부 패턴 층(22)과 접촉할 수 있고, 상기 제2 중간 패턴 층(25b)의 일부를 관통하면서 상기 하부 패턴 층(22)과 접촉할 수 있다. 상기 상부 패턴 층(27)과 상기 하부 패턴 층(22)이 접촉하는 부분들은 지지 부들(27s)로 지칭될수 있다.
일 예에서, 상기 제2 중간 패턴 층(25b)은 절연성 물질을 포함할 수 있다.
일 예에서, 상기 하부 구조물(3)은 접지 구조물을 더 포함할 수 있다. 상기 접지 구조물은 상기 반도체 기판(5)의 상기 활성 영역(7a) 내에 형성되는 접지 불순물 영역(11), 상기 접지 불순물 영역(11) 상에서 상기 접지 불순물 영역(11)과 전기적으로 연결되는 접지 배선 구조물(14g), 상기 접지 배선 구조물(14g) 상에서 상기 접지 배선 구조물(14g)과 전기적으로 연결되는 접지 패드 패턴(15g) 및 상기 하부 패턴 층(22)의 하부로부터 연장되어, 접지 패드 패턴(15g)과 전기적으로 연결되는 접지 패턴(22V)을 더 포함할 수 있다. 상기 접지 불순물 영역(11)은 N 형의 도전형을 가질 수 있다. 상기 접지 패드 패턴(15g)은 상기 주변 패드 패턴들(15p)과 동일한 높이 레벨에서 상기 주변 패드 패턴들(15p)과 동일한 물질로 형성될 수 있다.
일 예에서, 상기 하부 구조물(3)은 상기 패턴 구조물(20)을 관통하는 제1 갭필 절연 층(29a), 제2 갭필 절연 층(29b) 및 제3 갭필 절연 층(29c)를 포함할 수 있다.
일 예에서, 상기 하부 구조물(3)은 상기 패턴 구조물(20)의 외측면을 둘러싸는 외측 절연 층(29d)을 더 포함할 수 있다.
일 예에서, 상기 하부 구조물(3)은 상기 패턴 구조물(20)의 오목한 영역, 예를 들어 상기 지지 부(27s) 상부의 오목한 부분을 채우는 절연 층(29e)을 더 포함할 수 있다.
상기 적층 구조물(ST)은 상기 하부 구조물(3) 상에서, 메모리 셀 어레이 영역(MCA)으로부터 상기 메모리 셀 어레이 영역(MCA)과 인접하는 계단 영역(SA)으로 연장될 수 있다.
상기 적층 구조물(ST)은 상기 계단 영역(SA) 내에서, 계단 모양으로 형성될 수 있다. 예를 들어, 상기 계단 영역(SA) 내에서, 상기 적층 구조물(ST)은 상기 메모리 셀 어레이 영역(MCA)으로부터 멀어지는 제1 방향(X)으로 차례로 배열되는 상부 계단 영역(IS1), 제1 계단 연결 영역(CS1), 중간 계단 영역(IS2), 제2 계단 연결 영역(CS2) 및 하부 계단 영역(IS3)을 포함할 수 있다.
상기 적층 구조물(ST)에서, 상기 상부, 중간 및 하부 계단 영역들(IS1, IS2, IS3)의 각각은 상기 제1 방향(X)으로 높이가 낮아지는 계단 모양을 가질 수 있고, 상기 제1 및 제2 계단 연결 영역들(CS1, CS2) 각각의 상부면은 상기 제1 방향(X)에서, 실질적으로 플랫한 모양이거나, 또는 상기 상부, 중간 및 하부 계단 영역들(IS1, IS2, IS3) 각각의 계단의 높이 차이 보다 작은 높이 차이를 갖는 모양일 수 있다.
상기 적층 구조물(ST)은 게이트 영역(ST_G) 및 절연 영역(ST_I)을 포함할 수 있다. 상기 적층 구조물(ST)에서, 상기 절연 영역(ST_I)은 상기 제1 방향(X)과 수직한 제2 방향(Y)에서, 상기 메모리 셀 어레이 영역(MCA)과 인접하는 제1 절연 영역(ST_Ia), 상기 제1 계단 연결 영역(CS1) 내의 제2 절연 영역(ST_Ib), 및 상기 제2 계단 연결 영역(CS2) 내의 제2 절연 영역(ST_Ic)을 포함할 수 있다. 상기 적층 구조물(ST)에서, 상기 게이트 영역(ST_G)은 상기 절연 영역(ST_I) 이외의 영역일 수 있다. 따라서, 상기 절연 영역(ST_1)은 상기 게이트 영역(ST_G)에 의해 둘러싸일 수 있다.
일 예에서, 상기 적층 구조물(ST)은 상기 하부 구조물(3) 상에서, 교대로 반복적으로 적층되는 층간 절연 층들(33, 43) 및 수평 층들(48)을 포함할 수 있다. 상기 수평 층들(48)은 게이트 수평 층들(36g, 46g) 및 절연성 수평 층들(36i, 46i)을 포함할 수 있다. 상기 게이트 수평 층들(36g, 46g)은 도전성 물질을 포함할 수 있고, 상기 절연성 수평 층들(36i, 46i)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 게이트 수평 층들(36g, 46g)은 상기 게이트 영역(ST_G) 내에 배치될 수 있고, 상기 절연성 수평 층들(36i, 46i)은 상기 절연 영역(ST_I) 내에 배치될 수 있다.
일 예에서, 상기 적층 구조물(ST)은 하부 적층 구조물(ST1a) 및 상기 하부 적층 구조물(ST1a) 상의 상부 적층 구조물(ST2a)을 포함할 수 있다.
상기 하부 적층 구조물(ST1a)은 교대로 반복적으로 적층되는 하부 층간 절연 층들(33) 및 하부 수평 층들(36)을 포함할 수 있다. 상기 하부 층간 절연 층들(33) 및 상기 하부 수평 층들(36) 중 최상위 층은 최상위 하부 층간 절연 층(33U)일 수 있고, 최하위 층은 최하위 하부 층간 절연 층(33L)일 수 있다. 상기 하부 층간 절연 층들(33) 중에서, 상기 최상위 하부 층간 절연 층(33U)은 나머지 하부 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다. 상기 하부 수평 층들(36)은 하부 게이트 수평 층들(36g) 및 하부 절연성 수평 층들(36i)를 포함할 수 있다.
상기 하부 절연성 수평 층들(36i)은 상기 제1 절연 영역(ST_Ia) 내에 제1 하부 절연성 수평 층들(36i_1), 상기 제2 절연 영역(ST_Ib) 내에 제2 하부 절연성 수평 층들(36i_2), 및 상기 제3 절연 영역(ST_Ic) 내에 제3 하부 절연성 수평 층들(36i_3)을 포함할 수 있다.
상기 상부 적층 구조물(ST2a)은 교대로 반복적으로 적층되는 상부 층간 절연 층들(43) 및 하부 수평 층들(46)을 포함할 수 있다. 상기 상부 층간 절연 층들(43) 및 상기 하부 수평 층들(36) 중 최상위 층은 최상위 상부 층간 절연 층(43U)일 수 있고, 최하위 층은 최하위 상부 층간 절연 층(43L)일 수 있다. 상기 상부 층간 절연 층들(43) 중에서, 상기 최상위 상부 층간 절연 층(43U)은 나머지 상부 층간 절연 층들 각각의 두께 보다 큰 두께를 가질 수 있다. 상기 상부 수평 층들(46)은 상부 게이트 수평 층들(46g) 및 상부 절연성 수평 층들(46i)를 포함할 수 있다.
상기 상부 절연성 수평 층들(46i)은 상기 제1 절연 영역(ST_Ia) 내에 제1 상부 절연성 수평 층들(46i_1), 및 상기 제2 절연 영역(ST_Ib) 내에 제2 상부 절연성 수평 층들(46i_2)을 포함할 수 있다.
상기 층간 절연 층들(33, 43)은 상기 하부 층간 절연 층들(33) 및 상기 상부 층간 절연 층들(43)을 포함할 수 있다. 상기 수평 층들(48)은 상기 하부 수평 층들(36) 및 상기 상부 수평 층들(46)을 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 하부 구조물(3) 상에서, 상기 적층 구조물(ST)의 일부를 덮는 캐핑 절연 구조물(55)을 더 포함할 수 있다. 상기 캐핑 절연 구조물(55)은 상기 적층 구조물(ST)의 상부면과 공면을 이루는 상부면을 가지면서 상기 적층 구조물(ST)의 계단 모양인 부분을 덮을 수 있다. 상기 캐핑 절연 구조물(55)은 상기 하부 적층 구조물(ST1a)의 계단 모양인 부분을 덮는 하부 캐핑 절연 층(39) 및 상기 하부 캐핑 절연 층(39) 상에서 상기 상부 적층 구조물(ST2a)의 계단 모양인 부분을 덮는 상부 캐핑 절연 층(53)을 포함할 수 있다.
상기 메모리 셀 수직 구조물(58)은 상기 메모리 셀 어레이 영역(MCA) 내에서, 상기 적층 구조물(ST)의 상기 게이트 영역(ST_G)을 관통할 수 있다. 상기 메모리 셀 수직 구조물(58)은 상기 패턴 구조물(20)과 접촉할 수 있다.
일 실시예에 따른 반도체 장치(1)는 차례로 적층되는 제1, 제2, 제3 및 제4 상부 절연 층들(69, 76, 84, 88)을 더 포함할 수 있다.
상기 더미 수직 구조물들(72)은 상기 계단 영역(SA) 내에서, 상기 적층 구조물(ST)의 상기 게이트 영역(ST_G)을 관통하며, 수직 방향(Z)으로 연장되어, 상기 제1 상부 절연 층(69)을 관통할 수 있다. 상기 더미 수직 구조물들(72) 중 적어도 몇몇은 상기 제1 상부 절연 층(69)과 상기 적층 구조물(ST) 사이의 상기 캐핑 절연 구조물(55)을 관통할 수 있다.
일 예에서, 상기 더미 수직 구조물들(72)은 실리콘 산화물 또는 저유전체 물질(low-k dielectric layer)을 포함할 수 있다.
상기 분리 구조물들(82)은 상기 적층 구조물(ST)을 관통하며 상기 수직 방향(Z)으로 연장될 수 있다. 상기 분리 구조물들(82)은 상기 적층 구조물(ST)을 관통하는 부분으로부터 상기 수직 방향(Z)으로 연장되어 상기 제2 상부 절연 층(76)을 관통할 수 있다.
상기 분리 구조물들(82)은 상기 적층 구조물(ST)을 상기 제2 방향(Y)으로 서로 분리하며 이격시키는 주 분리 구조물들(82a) 및 상기 주 분리 구조물들(82a) 사이에서, 상기 주 분리 구조물들(82a) 각각의 길이 보다 작은 길이를 갖는 보조 분리 구조물들(82b)을 포함할 수 있다. 상기 분리 구조물들(82)은 실리콘 산화물을 포함할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 제2 및 제3 절연 영역들(ST_Ib, ST_Ic)을 각각 둘러싸는 댐 구조물(80)을 더 포함할 수 있다. 일 예에서, 상기 댐 구조물(80)은 상기 분리 구조물들(82)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 댐 구조물(80)은 상기 분리 구조물들(82)의 물질과 다른 물질, 예를 들어 폴리 실리콘 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
상기 주변 콘택 플러그들(86p)은 실질적으로 동일한 높이 레벨에 위치하는 상부면들을 가질 수 있다. 상기 주변 콘택 플러그들(86p)의 각각은 상기 제1 내지 제3 상부 절연 층들(69, 76, 84)을 관통하며 아래로 연장되어, 상기 절연 영역(ST_I)을 관통하는 부분을 포함할 수 있다. 예를 들어, 상기 주변 콘택 플러그들(86p)은 상기 제1 절연 영역(ST_Ia)을 상기 수직 방향(Z)으로 관통하는 부분을 포함하는 제1 주변 콘택 플러그(86p_1), 상기 제2 절연 영역(ST_Ib)을 상기 수직 방향(Z)으로 관통하는 부분을 포함하는 제2 주변 콘택 플러그(86p_b), 및 상기 제3 절연 영역(ST_Ic)을 상기 수직 방향(Z)으로 관통하는 부분을 포함하는 제3 주변 콘택 플러그(86p_3)를 포함할 수 있다.
상기 제1 주변 콘택 플러그(86p_1)는 상기 제1 절연 영역(ST_Ia) 하부에 위치하는 상기 제1 갭필 절연 층(29a)을 관통하며 아래로 연장되어 상기 제1 패드 패턴(15p_1)과 접촉할 수 있다. 상기 제2 주변 콘택 플러그(86p_2)는 상기 제2 절연 영역(ST_Ib) 하부에 위치하는 상기 제2 갭필 절연 층(29b)을 관통하며 아래로 연장되어 상기 제2 패드 패턴(15p_2)과 접촉할 수 있다. 상기 제3 주변 콘택 플러그(86p_3)은 상기 제3 절연 영역(ST_Ic) 하부에 위치하는 상기 제3 갭필 절연 층(29c)을 관통하며 아래로 연장되어 상기 제3 패드 패턴(15p_3)과 접촉할 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 패턴 구조물(20)의 외측에서 상기 제1 내지 제3 상부 절연 층들(69, 76, 84) 및 상기 캐핑 절연 구조물(55)을 관통하며 아래로 연장되어 상기 외측 패드 패턴(15p_4)과 접촉하는 외측 주변 콘택 플러그(86op), 및 상기 제1 내지 제3 상부 절연 층들(69, 76, 84) 및 상기 캐핑 절연 구조물(55)을 관통하며 상기 패턴 구조물(20) 내로 연장되어, 상기 패턴 구조물(20)의 상기 하부 패턴 층(22)과 접촉하는 소스 콘택 플러그(86s)를 더 포함할 수 있다.
상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s) 및 상기 외측 주변 콘택 플러그(86op)는 실질적으로 동일한 높이 레벨에 위치하는 상부면들을 가질 수 있다.
상기 게이트 콘택 플러그들(86g)은 상기 하부 게이트 수평 층들(36g)의 상기 하부 게이트 패드들(36p) 및 상기 상부 게이트 수평 층들(46g)의 상기 상부 게이트 패드들(46p)과 접촉하면서 전기적으로 연결될 수 있다. 상기 게이트 콘택 플러그들(86g), 상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s) 및 상기 외측 주변 콘택 플러그(86op)는 서로 동일한 도전성 물질을 포함할 수 있다. 상기 게이트 콘택 플러그들(86g), 상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s) 및 상기 외측 주변 콘택 플러그(86op)는 실질적으로 동일한 높이 레벨에 위치하는 상부면들을 가질 수 있다.
일 실시예에 따른 반도체 장치(1)는 상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s) 및 상기 외측 주변 콘택 플러그(86op) 각각의 측면의 일부를 덮는 콘택 스페이서 층들(74s_1, 74s_2, 74s_3, 74s_s, 74s_o)을 더 포함할 수 있다. 예를 들어, 상기 콘택 스페이서 층들(74s_1, 74s_2, 74s_3, 74s_s, 74s_o)은 상기 제1 주변 콘택 플러그(86p_1)의 측면의 일부를 덮는 제1 주변 콘택 스페이서 층(74s_1), 상기 제2 주변 콘택 플러그(86p_2)의 측면의 일부를 덮는 제2 주변 콘택 스페이서 층(74s_2), 상기 제3 주변 콘택 플러그(86p_3)의 측면의 일부를 덮는 제3 주변 콘택 스페이서 층(74s_3), 상기 소스 콘택 플러그(86s)의 측면의 일부를 덮는 소스 콘택 스페이서 층(74s_s), 상기 외측 주변 콘택 플러그(86op)의 측면의 일부를 덮는 외측 주변 콘택 스페이서 층(74s_o)을 포함할 수 있다. 상기 스페이서 층들(74s_1, 74s_2, 74s_3, 74s_s, 74s_o)의 상단들은 서로 동일한 높일 레벨에 위치할 수 있다.
일 실시예에 따른 반도체 장치(1)는 비트라인들(93), 게이트 연결 배선들(94) 및 소스 연결 배선(95)을 더 포함할 수 있다. 일 예에서, 상기 비트라인들(93), 상기 게이트 연결 배선들(94) 및 상기 소스 연결 배선(95)은 상기 제4 상부 절연 층(88) 상에 배치될 수 있다.
일 실시예에 따른 반도체 장치(1)는 비트라인 연결 패턴들(90), 게이트 연결 패턴들(91g), 제1 주변 콘택 연결 패턴(91a), 제2 주변 콘택 연결 패턴(91b), 제3 주변 콘택 연결 패턴(91c), 소스 콘택 연결 패턴(91s) 및 외측 콘택 연결 패턴(91d)을 포함할 수 있다.
상기 비트라인 연결 패턴들(90)은 상기 비트라인들(93)과 상기 메모리 수직 구조물(58) 사이에서 상기 비트라인들(93)과 상기 메모리 수직 구조물(58)을 전기적으로 연결할 수 있다. 상기 게이트 연결 패턴들(91g)은 상기 게이트 연결 패턴들(94)과 상기 게이트 콘택 플러그들(86g) 사이에서, 상기 게이트 연결 패턴들(94)과 상기 게이트 콘택 플러그들(86g)을 전기적으로 연결할 수 있다.
상기 제1 주변 콘택 연결 패턴(91a)은 상기 제1 주변 콘택 플러그(86p_1)와 상기 비트라인(93) 사이에서, 상기 제1 주변 콘택 플러그(86p_1)와 상기 비트라인(93)을 전기적으로 연결할 수 있다. 상기 제2 및 제3 주변 콘택 연결 패턴들(91b, 91c)은 상기 제2 및 제3 주변 콘택 플러그들(86p_2, 86p_3)과 상기 게이트 연결 배선들(94) 사이에서, 상기 제2 및 제3 주변 콘택 플러그들(86p_2, 86p_3)과 상기 게이트 연결 배선들(94)을 전기적으로 연결할 수 있다.
상기 소스 콘택 연결 패턴(91s)은 상기 소스 콘택 플러그(86s)와 상기 소스 연결 패턴(95)을 전기적으로 연결하고, 상기 외측 콘택 연결 패턴(91d)은 상기 외측 주변 콘택 플러그(86op)와 상기 소스 연결 패턴(95)을 전기적으로 연결할 수 있다.
이하에서, 도 1 내지 도 2c를 참조하여 설명한 구성요소들의 다양한 예들 또는 다양한 변형 예들에 대하여 설명하기로 한다. 여기서, 앞에서 설명한 구성요소들과 중복되는 구성요소들 또는 유사한 구성요소들에 대한 설명은 생략하거나, 또는 직접적으로 인용하여 설명하기로 한다.
우선, 도 3a를 참조하여, 상기 게이트 수평 층들(36g, 46g) 및 상기 메모리 수직 구조물(58)의 예시적인 예에 대하여 설명하기로 한다. 도 3a는 도 2c의 "A1"으로 표시된 부분을 확대한 부분 확대도이다.
도 3a를 참조하면, 상기 게이트 수평 층들(36g, 46g)의 각각은 제1 게이트 층(47a) 및 제2 게이트 층(47b)을 포함할 수 있다. 상기 제1 게이트 층(47a)은 상기 제2 게이트 층(47b)의 상부면 및 하부면을 덮고 상기 제2 게이트 층(47b)과 상기 메모리 수직 구조물(58) 사이에 개재될 수 있다.
일 예에서, 상기 제1 게이트 층(47a)은 유전체 물질을 포함할 수 있고, 상기 제2 게이트 층(47b)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 층(47a)은 AlO 등과 같은 고유전체(high-k dielectric)를 포함할 수 있고, 상기 제2 게이트 층(47b)은 TiN, WN, Ti 또는 W 등과 같은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 제1 게이트 층(47a)은 제1 도전성 물질(e.g., TiN 또는 W 등)을 포함할 수 있고, 상기 제2 게이트 층(47b)은 상기 제1 도전성 물질과 다른 제2 도전성 물질(e.g., Ti 또는 W 등)을 포함할 수 있다.
또 다른 예에서, 상기 제1 및 제2 게이트 층들(47a, 47b)의 각각은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi), 금속 질화물(e.g., TiN, TaN 또는 WN) 또는 금속(e.g., Ti 또는 W)으로 형성될 수 있다.
일 예에서, 상기 게이트 수평 층들(36g, 46g) 중에서, 최하위에 배치되는 제1 하부 게이트 수평 층(33g_La)은 하부 소거 제어 게이트 전극들일 수 있고, 상기 제1 하부 게이트 수평 층(33g_La) 상의 제2 하부 게이트 수평 층(33g_Lb)은 접지 선택 게이트 전극일 수 있다. 상기 게이트 수평 층들(36g, 46g) 중에서, 제1 상부 수평 게이트 층(46g_Ua)은 스트링 선택 게이트 전극일 수 있고, 상기 제1 상부 수평 게이트 층(46g_Ua) 상의 제2 상부 수평 게이트 층(46g_Ub)은 상부 소거 제어 게이트 전극일 수 있다. 상기 제1 하부 게이트 수평 층(33g_La)은 하나 또는 상기 수직 방향(Z)으로 적층되는 복수개일 수 있고, 상기 제2 상부 게이트 수평 층(46g_Ub)은 하나 또는 상기 수직 방향(Z)으로 적층되는 복수개일 수 있다.
일 예에서, 상기 게이트 수평 층들(36g, 46g) 중에서, 상기 제2 하부 수평 게이트 층(36g_Lb)과 상기 제1 상부 수평 게이트 층(46g_Ua) 사이에 배치되는 중간 게이트 수평 층들(36M, 46M) 중 적어도 몇몇은 워드라인들일 수 있다.
상기 메모리 수직 구조물(58)은 절연성 코어 패턴(64), 상기 절연성 코어 패턴(64)의 측면 및 바닥면을 덮는 채널 층(62), 상기 채널 층(62)의 외측면 및 바닥면 상에 배치되는 정보 저장 구조물(60), 상기 절연성 코어 패턴(64) 상에서 상기 채널 층(62)과 접촉하는 패드 패턴(66)을 포함할 수 있다.
상기 절연성 코어 패턴(64)은 실리콘 산화물을 포함할 수 있다. 상기 채널 층(62)은 폴리 실리콘을 포함할 수 있다. 상기 패드 패턴(66)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN 등), 금속(e.g., W 등), 및 금속-반도체 화합물(e.g., TiSi 등) 중 적어도 하나를 포함할 수 있다.
상기 정보 저장 구조물(58)은 제1 유전체 층(50a), 제2 유전체 층(60c), 및 상기 제1 유전체 층(60a)과 상기 제2 유전체 층(6c) 사이의 정보 저장 층(60b)을 포함할 수 있다. 상기 제2 유전체 층(60c)은 상기 채널 층(62)과 접촉할 수 있고, 상기 정보 저장 층(60b)은 상기 채널 층(62)과 이격될 수 있다. 상기 제1 유전체 층(60a)은 실리콘 산화물 또는 불순물이 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(60c)은 실리콘 산화물 및 고유전체 중 적어도 하나를 포함할 수 있다. 상기 정보 저장 층(60b)은 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(60b)은 차지(charge)를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 제1 중간 패턴 층(25a)은 상기 정보 저장 구조물(58)을 관통하며 상기 채널 층(62)과 접촉할 수 있다. 따라서, 상기 제1 중간 패턴 층(25a)에 의해 상기 정보 저장 구조물(58)은 하부 부분(60L)과 상부 부분(60U)으로 분리될 수 있다.
상기 메모리 수직 구조물(58)의 측면은 상기 상부 적층 구조물(ST1a)과 상기 하부 적층 구조물(ST1a)이 서로 인접하는 영역 내에서 변곡 부(58V)를 가질 수 있다. 예를 들어, 상기 메모리 수직 구조물(58)은 상기 하부 적층 구조물(ST1a) 내에 배치되는 하부 수직 부분(58L) 및 상기 상부 적층 구조물(ST2a) 내에 배치되는 상부 수직 부분(58U)을 포함할 수 있다. 상기 상부 수직 부분(58U)의 하부 영역의 폭은 상기 하부 수직 부분(58L)의 상부 영역의 폭 보다 작을 수 있다. 이와 같은 폭 크기 차이로 인하여, 상기 메모리 수직 구조물(58)의 측면은 상기 상부 수직 부분(58U)과 상기 하부 수직 부분(58L)이 서로 인접하는 영역에서 휘어지는 부분, 즉 변곡 부(58V)를 가질 수 있다.
일 예에서, 상기 메모리 수직 구조물(58)은 상기 패턴 구조물(20)의 상부면(20s)으로부터 상기 패턴 구조물(20) 내부로 제1 깊이(D1a)까지 연장될 수 있다. 따라서, 상기 메모리 수직 구조물(58)은 상기 상부 패턴 층(27) 및 상기 제1 중간 패턴 층(25a)을 차례로 관통하여 상기 하부 패턴 층(22) 내로 연장될 수 있다.
다음으로, 도 3b 및 도 3c를 참조하여, 상기 더미 수직 구조물들(72)의 예시적인 예에 대하여 설명하기로 한다. 도 3b는 도 2c의 "A2a"로 표시된 부분을 확대한 부분 확대도이고, 도 3c는 도 2c의 "A2b"로 표시된 부분을 확대한 부분 확대도이다.
도 3b 및 도 3c를 참조하면, 상기 더미 수직 구조물들(72)의 상부면들은 상기 메모리 수직 구조물(도 3a의 58)의 상부면 보다 높은 높이 레벨에 위치할 수 있다. 상기 더미 수직 구조물들(72)은 실리콘 산화물로 형성될 수 있다. 상기 메모리 수직 구조물(도 3a의 58)은 상기 더미 수직 구조물들(72)의 물질과 다른 물질, 예를 들어 상기 채널 층(62)의 물질 및 상기 패드 패턴(66)의 물질을 포함할 수 있다.
어느 한 높이 레벨에서, 각각의 상기 더미 수직 구조물들(72)은 상기 메모리 수직 구조물(58)의 폭 보다 큰 폭을 가질 수 있다.
상기 더미 수직 구조물들(72)은 상기 패턴 구조물(20)의 상기 상부 패턴 층(27) 및 상기 제2 중간 패턴 층(25b)을 관통하며, 상기 하부 패턴 층(22) 내로 연장될 수 있다. 상기 제2 중간 패턴 층(25b)은 일 예에서, 상기 제2 중간 패턴 층(25b)은 차례로 적층된 제1 층(26a), 제2 층(26b) 및 제3 층(26c)을 포함할 수 있다. 상기 제2 중간 패턴 층(25b)의 상기 제1 및 제3 층들(25a, 25c)은 실리콘 산화물 층일 수 있고, 상기 제2 층(26b)은 실리콘 질화물 또는 폴리 실리콘 층일 수 있다.
상기 더미 수직 구조물들(72)이 상기 하부 패턴 층(22) 내로 연장된 깊이는 상기 메모리 수직 구조물(58)이 상기 패턴 구조물(20)의 상부면(20s)으로부터 상기 패턴 구조물(20) 내부로 연장된 상기 제1 깊이(도 3a의 D1a) 보다 클 수 있다. 예를 들어, 상기 더미 수직 구조물들(72)은 상기 메모리 셀 어레이 영역(MCA)에 가까운 제1 더미 수직 구조물(도 3b의 72a) 및 상기 메모리 셀 어레이 영역(MCA)으로부터 멀리 떨어진 제2 더미 수직 구조물(도 3c의 72b)을 포함할 수 있다.
상기 제1 더미 수직 구조물(도 3b의 72a)은 상기 패턴 구조물(20)의 상기 상부면(20s)으로부터 상기 패턴 구조물(20) 내부로 상기 제1 깊이(도 3a의 D1a) 보다 큰 제2 깊이(D1b)까지 연장될 수 있다. 상기 제2 더미 수직 구조물(도 3c의 72b)은 상기 패턴 구조물(20)의 상기 상부면(20s)으로부터 상기 패턴 구조물(20) 내부로 상기 제1 깊이(도 3a의 D1a) 보다 큰 제3 깊이(D1c)까지 연장될 수 있다. 상기 제3 깊이(D1c)는 상기 제2 깊이(D1b) 보다 클 수 있다.
다음으로, 도 4a, 도 4b 및 도 4c를 참조하여, 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3) 및 상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3)의 예시적인 예를 설명하기로 한다. 도 4a는 도 2a의 "B1a"로 표시된 부분을 확대한 부분 확대도이고, 도 4b는 도 2b의 "B1b"로 표시된 부분을 확대한 부분 확대도이고, 도 4c는 도 2b의 "B1c"로 표시된 부분을 확대한 부분 확대도이다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3)의 각각은 플러그 도전 패턴(86c), 상기 플러그 도전 패턴(86c)의 측면 및 바닥면을 덮는 제1 도전성 라이너 층(86b), 상기 제1 도전성 라이너 층(86b)의 외측면 및 바닥면을 덮는 제2 도전성 라이너 층(86a)을 포함할 수 있다. 예를 들어, 상기 제2 도전성 라이너 층(86a)은 Ti 등과 같은 금속을 포함할 수 있고, 상기 제1 도전성 라이너 층(86b)는 TiN 등과 같은 금속 질화물을 포함할 수 있고, 상기 플러그 도전 패턴(86c)은 W 등과 같은 금속을 포함할 수 있다.
상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3) 각각의 수평 방향에서의 두께는 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3) 각각의 폭 보다 작을 수 있다.
상기 제1 주변 콘택 스페이서 층(도 4a의 74s_1)은 상기 제1 주변 패드 패턴(15p_1)의 상부면(15s)으로부터 제1 깊이(D2a)로 상기 제1 주변 패드 패턴(15p_1) 내부로 연장될 수 있다.
상기 제2 주변 콘택 스페이서 층(도 4b의 74s_2)은 상기 제2 주변 패드 패턴(15p_2)의 상부면(15s)으로부터 상기 제1 깊이(D2a) 보다 큰 제2 깊이(D2b)로 상기 제2 주변 패드 패턴(15p_2) 내부로 연장될 수 있다. 상기 제3 주변 콘택 스페이서 층(도 4c의 74s_3)은 상기 제3 주변 패드 패턴(15p_3)의 상부면(15s)으로부터 상기 제2 깊이(D2b) 보다 큰 제3 깊이(D2c)로 상기 제3 주변 패드 패턴(15p_3) 내부로 연장될 수 있다.
일 예에서, 각각의 상기 제1 내지 제3 깊이들(D2a, D2b, D2c)는 상기 식각 정지 층(18b)의 두께(t1) 보다 클 수 있다.
각각의 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3)은 상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3) 보다 각각의 상기 제1 내지 제3 주변 패드 패턴들(15p_1, 15p_2, 15p_3) 내로 연장될 수 있다. 예를 들어, 상기 제1 주변 콘택 플러그(86p_1)는 상기 제1 주변 콘택 스페이서 층(74s_1)의 하부면 보다 상기 제1 주변 패드 패턴(15p_1) 내로 제1 깊이(D3a)로 더 연장될 수 있고, 상기 제2 주변 콘택 플러그(86p_2)는 상기 제2 주변 콘택 스페이서 층(74s_2)의 하부면 보다 상기 제2 주변 패드 패턴(15p_2) 내로 제2 깊이(D3b)로 더 연장될 수 있고, 상기 제3 주변 콘택 플러그(86p_3)는 상기 제3 주변 콘택 스페이서 층(74s_3)의 하부면 보다 상기 제3 주변 패드 패턴(15p_3) 내로 제3 깊이(D3c)로 더 연장될 수 있다.
일 예에서, 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3)의 상기 제1 내지 제3 깊이들(D3a, D3b, D3c)은 상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3)의 상기 제1 내지 제3 깊이들(D2a, D2b, D2c) 보다 작을 수 있다.
일 예에서, 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3)의 상기 제1 내지 제3 깊이들(D3a, D3b, D3c)은 상기 수평 층들(48) 각각의 두께 보다 작을 수 있다.
다음으로, 도 5를 참조하여, 상기 소스 콘택 플러그(86s) 및 상기 소스 콘택 스페이서 층(74s_s)의 예시적인 예를 설명하기로 한다. 도 5는 도 2b의 "C"로 표시된 부분을 확대한 부분 확대도이다.
도 5를 참조하면, 상기 소스 콘택 플러그(86s)는 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3)과 동일한 상기 플러그 도전 패턴(86c), 상기 제1 도전성 라이너 층(86b), 및 상기 제2 도전성 라이너 층(86a)을 포함할 수 있다.
일 예에서, 상기 하부 패턴 층(22)과 접촉하는 상기 제2 도전성 라이너 층(86a)의 부분은 금속-반도체 화합물 층(86d)으로 형성될 수 있다. 상기 금속-반도체 화합물 층(86d)은 TiSi 등과 같은 금속 실리사이드를 포함할 수 있다.
상기 소스 콘택 스페이서 층(74s_s)은 상기 패턴 구조물(20)의 상기 상부면(20s)으로부터 상기 패턴 구조물(20) 내부로 제1깊이(D4a)로 연장될 수 있다. 상기 소스 콘택 스페이서 층(74s_s)은 상기 상부 패턴 층(27), 상기 제2 중간 패턴 층(25b)을 관통하며 상기 하부 패턴 층(22) 내로 연장될 수 있다.
상기 소스 콘택 플러그(86s)는 상기 소스 콘택 스페이서 층(74s_s) 보다 상기 하부 패턴 층(22) 내로 제1 깊이(D4b)로 더 연장될 수 있다. 상기 소스 콘택 플러그(86s)의 상기 제1 깊이(D4b)는 상기 제1 내지 제3 주변 콘택 플러그들(도 4a 내지 도 4c의 86p_1, 86p_2, 86p_3)의 상기 제1 내지 제3 깊이들(도 4a 내지 도 4c의 D3a, D3b, D3c) 보다 클 수 있다. 상기 소스 콘택 플러그(86s)의 상기 제1 깊이(D4b)는 상기 제2 하부 절연 층(도 4a의 18b)의 두께(도 4a의 t1) 보다 클 수 있다.
다음으로, 도 6a 및 도 6b를 참조하여, 도 4a 내지 도 4c를 참조하여 설명한 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3) 및 상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3)의 변형 예를 설명하기로 한다. 도 6a는 도 4a의 "B1a"로 표시된 부분, 도 4b의 "B1b"로 표시된 부분 및 도 4c의 "B1c"로 표시된 부분을 각각 나타낸 부분 확대도이고, 도 6b는 도 6a의 "B1a"로 표시된 부분에서, 'D1a', 'D2a' 및 'D3a'을 각각 확대한 부분 확대도이다.
도 6a 및 도 6b를 참조하면, 각각의 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a)은 서로 대향하는 제1 및 제2 측면들(86p_s1, 86p_s2)을 가질 수 있고, 각각의 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a)에서, 상기 제2 측면(86p_s2)은 상기 제1 측면(86p_s1) 보다 상기 절연성 수평 층들(36i, 46i)에 더 가까울 수 있다. 각각의 제1 내지 제3 주변 콘택 스페이서 층들(74s_1a, 74s_2a, 74s_3a)은 각각의 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a)의 상기 제1 측면(86p_s1)을 덮는 제1 스페이서 부분(76s_p1) 및 각각의 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a)의 상기 제2 측면(86p_s2)을 덮는 제2 스페이서 부분(76s_p2)을 포함할 수 있다. 상기 제1 스페이서 부분(76s_p1)의 수평 방향의 두께는 상기 제2 스페이서 부분(76s_p2)의 수평 방향의 두께 보다 클 수 있다.
다음으로, 도 7a 및 도 7b를 참조하여, 도 4a 내지 도 4c를 참조하여 설명한 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3) 및 상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3)의 변형 예를 설명하기로 한다. 도 7a는 도 4a의 "B1a"로 표시된 부분, 도 4b의 "B1b"로 표시된 부분 및 도 4c의 "B1c"로 표시된 부분을 각각 나타낸 부분 확대도이고, 도 7b는 도 7a의 "B1a"로 표시된 부분에서, 'D1b', 'D2b' 및 'D3b'을 각각 확대한 부분 확대도이다.
도 7a 및 도 7b를 참조하면, 도 4a 내지 도 4c를 참조하여 설명한 상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3)은 생략될 수 있다.
제1 주변 콘택 플러그(86p_1b)는 하부 플러그 부분(86p_1bL) 및 상기 하부 플러그 부분(86_1bL) 상에서 상기 하부 플러그 부분(86_1bL) 보다 큰 폭을 갖는 상부 플러그 부분(86p_1bU)을 포함할 수 있다. 상기 상부 플러그 부분(86p_1bU)은 상기 제1 주변 콘택 플러그(86p_1b)와 인접하는 상기 절연성 수평 층들(36i, 46i) 중 상부에 위치하는 제1 상부 절연성 수평 층(46i_1)과 접촉하면서 상부에 위치하는 상기 제1 상부 절연성 수평 층(46i_1) 보다 높은 레벨에 배치될 수 있다. 상기 제1 상부 절연성 수평 층(46i_1)에서, 상기 상부 플러그 부분(86p_1bU)과 접촉하는 상기 제1 상부 절연성 수평 층(46i_1)의 부분의 두께는 나머지 부분의 두께 보다 작을 수 있다.
상기 제1 주변 콘택 플러그(86p_1b)에서, 상기 상부 플러그 부분(86p_1bU)은 상기 하부 플러그 부분(86_1bL)과 중첩하는 제1 부분(86pc) 및 상기 절연성 수평 층들(36i, 46i)과 중첩하는 제2 부분(86pa)을 포함할 수 있다.
제2 주변 콘택 플러그(86p_2b)는 하부 플러그 부분(86p_2bL) 및 상기 하부 플러그 부분(86_2bL) 상에서 상기 하부 플러그 부분(86_2bL) 보다 큰 폭을 갖는 상부 플러그 부분(86p_2bU)을 포함할 수 있다. 상기 상부 플러그 부분(86p_2bU)은 상기 제2 주변 콘택 플러그(86p_2b)와 인접하는 상기 절연성 수평 층들(36i, 46i) 중 상부에 위치하는 제2 상부 절연성 수평 층(46i_2)과 접촉하면서 상부에 위치하는 상기 제2 상부 절연성 수평 층(46i_2) 보다 높은 레벨에 배치될 수 있다.
제3 주변 콘택 플러그(86p_3b)는 하부 플러그 부분(86p_3bL) 및 상기 하부 플러그 부분(86_3bL) 상에서 상기 하부 플러그 부분(86_3bL) 보다 큰 폭을 갖는 상부 플러그 부분(86p_3bU)을 포함할 수 있다. 상기 상부 플러그 부분(86p_3bU)은 상기 제3 주변 콘택 플러그(86p_3b)와 인접하는 상기 절연성 수평 층들(36i, 46i) 중 상부에 위치하는 제3 하부 절연성 수평 층(36i_3)과 접촉하면서 상부에 위치하는 상기 제3 하부 절연성 수평 층(36i_3) 보다 높은 레벨에 배치될 수 있다.
상기 제1 주변 콘택 플러그(86p_1b)에서, 상기 상부 플러그 부분(86p_1bU)의 수직 방향 길이는 상기 하부 플러그 부분(86p_1bL)의 수직 방향 길이 보다 작을 수 있다. 상기 제3 주변 콘택 플러그(86p_3b)에서, 상기 상부 플러그 부분(86p_3bU)의 수직 방향 길이는 상기 하부 플러그 부분(86p_3bL)의 수직 방향 길이 보다 클 수 있다. 상기 제1 주변 콘택 플러그(86p_1b)의 상기 상부 플러그 부분(86p_1bU)의 수직 방향 길이는 상기 제3 주변 콘택 플러그(86p_3b)의 상기 상부 플러그 부분(86p_3bU)의 수직 방향 길이 보다 작을 수 있다.
도 7a 및 도 7b에서, 각각의 상기 상부 플러그 부분들(도 7a의 86p_1bU, 86p_2bU, 86p_3bU)의 중심 축은 각각의 상기 하부 플러그 부분들(도 7a의 86p_1bL, 86p_2bL, 86p_3bL)의 중심 축과 수직 정렬될 수 있다.
다음으로, 도 8을 참조하여, 도 7a 및 도 7b를 참조하여 설명한 상기 상부 플러그 부분(86p_1bU, 86p_2bU, 86p_3bU)의 변형 예를 중심으로 설명하기로 한다. 도 8은 도 7b의 부분 확대 단면도에 대응하는 부분 확대 단면도이다. 실시 예들에서 사용하는 '중심 축' 용어는 어느 한 구성요소의 양 측면들 사이의 가운데를 지나는 축을 의미할 수 있다.
도 8을 참조하면, 도 7a에서의 각각의 상기 상부 플러그 부분들(도 7a의 86p_1bU, 86p_2bU, 86p_3bU)은 각각의 상기 하부 플러그 부분들(도 7a의 86p_1bL, 86p_2bL, 86p_3bL)의 중심 축과 오정렬되는 중심 축을 갖도록 변형될 수 있다. 예를 들어, 제1 주변 콘택 플러그(86p_1b')에서, 상부 플러그 부분(86p_1bU')의 중심축(Cz_1a)은 하부 플러그 부분(86p_1bL)의 중심 축(Cz_1b)과 오정렬될 수 있다.
다음으로, 도 9a 및 도 9b를 참조하여, 도 4a 내지 도 4c를 참조하여 설명한 상기 제1 내지 제3 주변 콘택 플러그들(86p_1, 86p_2, 86p_3) 및 상기 제1 내지 제3 주변 콘택 스페이서 층들(74s_1, 74s_2, 74s_3)의 변형 예를 설명하기로 한다. 도 9a는 도 4a의 "B1a"로 표시된 부분, 도 4b의 "B1b"로 표시된 부분 및 도 4c의 "B1c"로 표시된 부분을 각각 나타낸 부분 확대도이고, 도 9b는 도 9a의 "B1a"로 표시된 부분에서, 'D1c', 'D2c' 및 'D3c'을 각각 확대한 부분 확대도이다.
도 9a 및 도 9b를 참조하면, 제1 내지 제3 주변 콘택 플러그들(86p_1c, 86p_2c, 86p_3c)은 제1 폭을 갖는 하부 플러그 부분들(86p_1cL, 86p_2cL, 86p_3cL), 및 상기 제1 폭 보다 큰 제2 폭을 가지며 상기 하부 플러그 부분들(86p_1cL, 86p_2cL, 86p_3cL) 상에 배치되는 상부 플러그 부분들(86p_1cU, 86p_2cU, 86p_3cU)을 포함할 수 있다. 상기 상부 플러그 부분들(86p_1cU, 86p_2cU, 86p_3cU)은 도 7a에서 설명한 상기 상부 플러그 부분들(도 7a의 86p_1bU, 86p_2bU, 86p_3bU)과 동일한 높이 레벨에 배치될 수 있다.
상기 상부 플러그 부분들(86p_1cU, 86p_2cU, 86p_3cU) 각각의 중심 축(Cz_2a)은 상기 하부 플러그 부분들(86p_1cL, 86p_2cL, 86p_3cL) 각각의 중심 축(Cz_2b)과 정렬되지 않을 수 있다.
상기 제1 내지 제3 주변 콘택 플러그들(86p_1c, 86p_2c, 86p_3c)에서, 상기 하부 플러그 부분들(86p_1cL, 86p_2cL, 86p_3cL)의 각각은 서로 대향하는 제1 하부 측면(86p_s1bL) 및 제2 하부 측면(86p_s2bL)을 가질 수 있고, 상기 상부 플러그 부분들(86p_1cU, 86p_2cU, 86p_3cU)의 각각은 서로 대향하는 제1 상부 측면(86p_s1bU) 및 제2 상부 측면(86p_s2bU)을 가질 수 있다. 상기 제1 하부 측면(86p_s1bL) 및 상기 제1 상부 측면(86p_s1bU)은 서로 정렬될 수 있고, 상기 제2 상부 측면(86p_s2bU)은 상기 제2 하부 측면(86p_s2bL)과 정렬되지 않을 수 있다. 따라서, 상기 제1 내지 제3 주변 콘택 플러그들(86p_1c, 86p_2c, 86p_3c)의 각각은 비대칭 측면을 가질 수 있다.
제1 내지 제3 주변 콘택 스페이서 층들(74s_1b, 74s_2b, 74s_3b)은 상기 제1 내지 제3 주변 콘택 플러그들(86p_1c, 86p_2c, 86p_3c)의 상기 제1 하부 측면(86p_s1bL) 및 상기 제1 상부 측면(86p_s1bU)을 덮을 수 있다. 상기 제1 내지 제3 주변 콘택 플러그들(86p_1c, 86p_2c, 86p_3c)에서, 상기 제2 하부 측면(86p_s2bL)은 상기 절연성 수평 층들(36i, 46i)과 접촉할 수 있다. 상기 상부 플러그 부분들(86p_1cU, 86p_2cU, 86p_3cU)은 상기 절연성 수평 층들(36i, 46i)과 중첩하는 부분을 포함할 수 있다.
다음으로, 도 10a, 도 10b 및 도 10c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치(1)의 변형 예를 설명하기로 한다. 도 10a는 도 1의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 10b는 도 1의 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 10c는 도 10a의 'E'로 표시한 부분을 확대한 부분 확대도이다.
도 10a, 도 10b 및 도 10c를 참조하면, 일 실시예에 따른 반도체 장치(1)에서, 상기 하부 구조물(3)은 상기 주변 패드 패턴들(15p) 상에서 상기 주변 패드 패턴들(15p)과 접촉하는 버퍼 패드 패턴들(19p_1, 19p_2, 19p_3, 19p_4)을 더 포함할 수 있다. 도 2b에서의 상기 접지 패턴(22V)은 상기 버퍼 패드 패턴들(19p_1, 19p_2, 19p_3, 19p_4)과 동일한 물질로 형성되는 소스 버퍼 패드 패턴(19s)으로 대체될 수 있다. 상기 소스 버퍼 패드 패턴(19s)은 상기 소스 버퍼 패드 패턴(19s) 하부의 소스 패드 패턴(15s)과 전기적으로 연결될 수 있다. 상기 소스 패드 패턴(15s) 하부에 상기 소스 패드 패턴(15s)과 전기적으로 연결되는 소스 배선 구조물(14s)이 배치될 수 있다. 상기 소스 배선 구조물(14s)과 전기적으로 연결되는 상기 주변 회로(PC)의 소스 제어 소자(11s)가 배치될 수 있다.
상기 버퍼 패드 패턴들(19p_1, 19p_2, 19p_3, 19p_4) 및 소스 패드 패턴(19s)의 상부면들은 상기 하부 절연 구조물(18)의 상부면과 실질적으로 동일한 높이 레벨에 배치될 수 있다.
일 예에서, 상기 소스 패드 패턴(19s)이 배치되는 경우에, 도 2b에서의 상기 소스 콘택 플러그(도 2b의 86s)는 생략될 수 있고, 상기 소스 연결 배선(도 2b의 95)은 외측 소자 연결 배선(96)으로 대체될 수 있다.
도 2a 및 도 2b에서 설명한 상기 주변 콘택 플러그들(도 2a 및 도 2b의 86p) 및 상기 외측 주변 콘택 플러그(도 2b의 86op)은 상기 버퍼 패드 패턴들(19p_1, 19p_2, 19p_3, 19p_4)과 접촉하는 주변 콘택 플러그들(186p) 및 외측 주변 콘택 플러그(186op)로 각각 변형될 수 있다. 도 2a 및 도 2b에서 설명한 상기 콘택 스페이서 층들(74s_1, 74s_2, 74s_3, 74s_o)은 상기 버퍼 패드 패턴들(19p_1, 19p_2, 19p_3, 19p_4)과 접촉하는 콘택 스페이서 층들(174s_1, 174s_2, 174s_3, 174s_o)로 변형될 수 있다. 예를 들어, 상기 주변 콘택 플러그들(186p)은 상기 제1 절연 영역(ST_Ia)을 관통하며 제1 버퍼 패드 패턴(19p_1)과 접촉하는 제1 주변 콘택 플러그(186p_1), 상기 제2 절연 영역(ST_Ib)을 관통하며 제2 버퍼 패드 패턴(19p_2)과 접촉하는 제2 주변 콘택 플러그(186p_2), 상기 제3 절연 영역(ST_Ic)을 관통하며 제2 버퍼 패드 패턴(19p_3)과 접촉하는 제3 주변 콘택 플러그(186p_3)를 포함할 수 있다.
상기 제1 버퍼 패드 패턴(19p_1)과 접촉하는 상기 제1 주변 콘택 플러그(186p_1) 및 제1 콘택 스페이서 스페이서 층(174s_1)의 부분의 모양은 도 4a에서 설명한 상기 제1 주변 패드 패턴(15p_1)과 접촉하는 상기 제1 주변 콘택 플러그(86p_1) 및 상기 제1 콘택 스페이서 스페이서 층(74s_1)의 부분의 모양과 실질적으로 동일할 수 있다. 상기 제2 버퍼 패드 패턴(19p_2)과 접촉하는 상기 제2 주변 콘택 플러그(186p_2) 및 제2 콘택 스페이서 스페이서 층(174s_2)의 부분의 모양은 도 4b에서 설명한 상기 제2 주변 패드 패턴(15p_2)과 접촉하는 상기 제2 주변 콘택 플러그(86p_2) 및 상기 제2 콘택 스페이서 스페이서 층(74s_2)의 부분의 모양과 실질적으로 동일할 수 있다. 상기 제3 버퍼 패드 패턴(19p_3)과 접촉하는 상기 제3 주변 콘택 플러그(186p_3) 및 제2 콘택 스페이서 스페이서 층(174s_3)의 부분의 모양은 도 4c에서 설명한 상기 제3 주변 패드 패턴(15p_3)과 접촉하는 상기 제3 주변 콘택 플러그(86p_3) 및 상기 제3 콘택 스페이서 스페이서 층(74s_3)의 부분의 모양과 실질적으로 동일할 수 있다.
실시 예들에서, 상기 제1 내지 제3 주변 콘택 플러그들(186p_1, 186p_2, 186p_3) 및 상기 제1 내지 제3 주변 콘택 플러그들(186p_1, 186p_2, 186p_3)과 접촉하는 상기 제1 내지 제3 콘택 스페이서 층들(174s_1, 174s_2, 174s_3)은 다양하게 변형될 수 있다. 이와 같이, 다양하게 형형될 수 있는 상기 제1 내지 제3 주변 콘택 플러그들(186p_1, 186p_2, 186p_3) 및 상기 제1 내지 제3 콘택 스페이서 층들(174s_1, 174s_2, 174s_3)에 대하여 도 11a 내지 도 11c를 각각 참조하여 설명하기로 한다.
변형 예에서, 도 11a를 참조하면, 도 10a 및 도 10b에서의 상기 제1 내지 제3 주변 콘택 플러그들(186p_1, 186p_2, 186p_3) 및 상기 제1 내지 제3 콘택 스페이서 층들(174s_1, 174s_2, 174s_3)은 도 6a 및 도 6b에서의 상기 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a) 및 상기 제1 내지 제3 콘택 스페이서 층들(74s_1a, 74s_2a, 74s_3a)과 동일한 방식으로 변형될 수 있다. 도 11a의 부분 확대도는 제1 주변 콘택 플러그(186p_1a) 및 제1 콘택 스페이서 층(174s_1a)과 상기 제1 버퍼 패드 패턴(19p_1)이 접촉하는 부분을 확대한 모양을 나타낼 수 있다.
변형 예에서, 도 11b를 참조하면, 도 10a 및 도 10b에서의 상기 제1 내지 제3 콘택 스페이서 층들(174s_1, 174s_2, 174s_3)은 생략될 수 있고, 도 10a 및 도 10b에서의 상기 제1 내지 제3 주변 콘택 플러그들(186p_1, 186p_2, 186p_3)은 도 7a 및 도 7b, 또는 도 8에서의 상기 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a)과 동일한 방식으로 변형될 수 있다. 도 11b의 부분 확대도는 제1 주변 콘택 플러그(186p_1b)과 상기 제1 버퍼 패드 패턴(19p_1)이 접촉하는 부분을 확대한 모양을 나타낼 수 있다.
변형 예에서, 도 11c를 참조하면, 도 10a 및 도 10b에서의 상기 제1 내지 제3 주변 콘택 플러그들(186p_1, 186p_2, 186p_3) 및 상기 제1 내지 제3 콘택 스페이서 층들(174s_1, 174s_2, 174s_3)은 도 9a 및 도 9b에서의 상기 제1 내지 제3 주변 콘택 플러그들(86p_1c, 86p_2c, 86p_3c) 및 상기 제1 내지 제3 콘택 스페이서 층들(74s_1b, 74s_2b, 74s_3b)과 동일한 방식으로 변형될 수 있다. 도 11c의 부분 확대도는 제1 주변 콘택 플러그(186p_1c) 및 제1 콘택 스페이서 층(174s_1b)과 상기 제1 버퍼 패드 패턴(19p_1)이 접촉하는 부분을 확대한 모양을 나타낼 수 있다.
다음으로, 도 12a, 도 12b 및 도 12c를 참조하여, 도 10a, 도 10b 및 도 10c에서 설명한 상기 버퍼 패드 패턴들(19p_1, 19p_2, 19p_3, 19p_4) 및 상기 소스 패드 패턴(19s)의 변형 예를 설명하기로 한다. 도 12a는 도 1의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 12b는 도 1의 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 13은 도 12a의 'F'로 표시한 부분을 확대한 부분 확대도이다.
도 12a, 도 12b 및 도 13을 참조하면, 도 10a, 도 10b 및 도 10c에서 설명한 상기 버퍼 패드 패턴들(19p_1, 19p_2, 19p_3, 19p_4) 및 상기 소스 버퍼 패드 패턴(19s)은 도 12a, 도 12b 및 도 12c에 도시된 모양과 같은 버퍼 패드 패턴들(131p_1, 131p_2, 131p_3, 131p_4) 및 소스 버퍼 패드 패턴(131s)으로 각각 변형될 수 있다. 예를 들어, 상기 버퍼 패드 패턴들(131p_1, 131p_2, 131p_3, 131p_4)은 상기 주변 패드 패턴들(15p)과 접촉하며 상부로 연장되어 상기 제1 내지 제3 갭필 절연 층들(29a, 29b, 29c)을 관통할 수 있고, 상기 소스 버퍼 패드 패턴(131s)은 상기 소스 패드 패턴(15s)과 접촉하며 상부로 연장되어 상기 패턴 구조물(20)을 관통할 수 있다. 상기 버퍼 패드 패턴들(131p_1, 131p_2, 131p_3, 131p_4) 및 상기 소스 버퍼 패드 패턴(131s)의 상부면들은 상기 패턴 구조물(18)의 상부면과 동일한 높이 레벨에 배치될 수 있다.
도 10a 및 도 10b에서 설명한 상기 주변 콘택 플러그들(186p) 및 상기 외측 주변 콘택 플러그(186op)은 상기 버퍼 패드 패턴들(131p_1, 131p_2, 131p_3, 131p_4)과 접촉하는 주변 콘택 플러그들(286p) 및 외측 주변 콘택 플러그(286op)로 각각 변형될 수 있다. 도 10a 및 도 10b에서 설명한 상기 콘택 스페이서 층들(174s_1, 174s_2, 174s_3, 174s_o)은 상기 버퍼 패드 패턴들(131p_1, 131p_2, 131p_3, 131p_4)과 접촉하는 콘택 스페이서 층들(274s_1, 274s_2, 274s_3, 274s_o)로 변형될 수 있다. 예를 들어, 상기 주변 콘택 플러그들(286p)은 상기 제1 절연 영역(ST_Ia)을 관통하며 제1 버퍼 패드 패턴(131p_1)과 접촉하는 제1 주변 콘택 플러그(286p_1), 상기 제2 절연 영역(ST_Ib)을 관통하며 제2 버퍼 패드 패턴(131p_2)과 접촉하는 제2 주변 콘택 플러그(286p_2), 상기 제3 절연 영역(ST_Ic)을 관통하며 제3 버퍼 패드 패턴(131p_3)과 접촉하는 제3 주변 콘택 플러그(286p_3)를 포함할 수 있다.
상기 제1 버퍼 패드 패턴(131p_1)과 접촉하는 상기 제1 주변 콘택 플러그(286p_1) 및 제1 콘택 스페이서 스페이서 층(274s_1)의 부분의 모양은 도 4a에서 설명한 상기 제1 주변 패드 패턴(15p_1)과 접촉하는 상기 제1 주변 콘택 플러그(86p_1) 및 상기 제1 콘택 스페이서 스페이서 층(74s_1)의 부분의 모양과 실질적으로 동일할 수 있다. 상기 제2 버퍼 패드 패턴(131p_2)과 접촉하는 상기 제2 주변 콘택 플러그(286p_2) 및 제2 콘택 스페이서 스페이서 층(274s_2)의 부분의 모양은 도 4b에서 설명한 상기 제2 주변 패드 패턴(15p_2)과 접촉하는 상기 제2 주변 콘택 플러그(86p_2) 및 상기 제2 콘택 스페이서 스페이서 층(74s_2)의 부분의 모양과 실질적으로 동일할 수 있다. 상기 제3 버퍼 패드 패턴(131p_3)과 접촉하는 상기 제3 주변 콘택 플러그(286p_3) 및 제2 콘택 스페이서 스페이서 층(274s_3)의 부분의 모양은 도 4c에서 설명한 상기 제3 주변 패드 패턴(15p_3)과 접촉하는 상기 제3 주변 콘택 플러그(86p_3) 및 상기 제3 콘택 스페이서 스페이서 층(74s_3)의 부분의 모양과 실질적으로 동일할 수 있다.
실시 예들에서, 상기 제1 내지 제3 주변 콘택 플러그들(286p_1, 286p_2, 286p_3) 및 상기 제1 내지 제3 주변 콘택 플러그들(286p_1, 286p_2, 286p_3)과 접촉하는 상기 제1 내지 제3 콘택 스페이서 층들(274s_1, 274s_2, 274s_3)은 다양하게 변형될 수 있다. 이와 같이, 다양하게 변형될 수 있는 상기 제1 내지 제3 주변 콘택 플러그들(286p_1, 286p_2, 286p_3) 및 상기 제1 내지 제3 콘택 스페이서 층들(274s_1, 274s_2, 274s_3)의 다양한 예에 대하여 도 14a 내지 도 14c를 각각 참조하여 설명하기로 한다.
변형 예에서, 도 14a를 참조하면, 도 12a 및 도 12b에서의 상기 제1 내지 제3 주변 콘택 플러그들(286p_1, 286p_2, 286p_3) 및 상기 제1 내지 제3 콘택 스페이서 층들(274s_1, 274s_2, 274s_3)은 도 6a 및 도 6b에서의 상기 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a) 및 상기 제1 내지 제3 콘택 스페이서 층들(74s_1a, 74s_2a, 74s_3a)과 동일한 방식으로 변형될 수 있다. 도 14a의 부분 확대도는 제1 주변 콘택 플러그(286p_1a) 및 제1 콘택 스페이서 층(274s_1a)과 상기 제1 버퍼 패드 패턴(131p_1)이 접촉하는 부분을 확대한 모양을 나타낼 수 있다.
변형 예에서, 도 14b를 참조하면, 도 12a 및 도 12b에서의 상기 제1 내지 제3 콘택 스페이서 층들(274s_1, 274s_2, 274s_3)은 생략될 수 있고, 도 12a 및 도 12b에서의 상기 제1 내지 제3 주변 콘택 플러그들(286p_1, 286p_2, 286p_3)은 도 7a 및 도 7b, 또는 도 8에서의 상기 제1 내지 제3 주변 콘택 플러그들(86p_1a, 86p_2a, 86p_3a)과 동일한 방식으로 변형될 수 있다. 도 14b의 부분 확대도는 제1 주변 콘택 플러그(286p_1b)과 상기 제1 버퍼 패드 패턴(131p_1)이 접촉하는 부분을 확대한 모양을 나타낼 수 있다.
변형 예에서, 도 14c를 참조하면, 도 12a 및 도 12b에서의 상기 제1 내지 제3 주변 콘택 플러그들(286p_1, 286p_2, 286p_3) 및 상기 제1 내지 제3 콘택 스페이서 층들(274s_1, 274s_2, 274s_3)은 도 9a 및 도 9b에서의 상기 제1 내지 제3 주변 콘택 플러그들(86p_1c, 86p_2c, 86p_3c) 및 상기 제1 내지 제3 콘택 스페이서 층들(74s_1b, 74s_2b, 74s_3b)과 동일한 방식으로 변형될 수 있다. 도 14c의 부분 확대도는 제1 주변 콘택 플러그(286p_1c) 및 제1 콘택 스페이서 층(274s_1b)과 상기 제1 버퍼 패드 패턴(131p_1)이 접촉하는 부분을 확대한 모양을 나타낼 수 있다.
도 15a 내지 도 17b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다. 도 15a 내지 도 17b에서, 도 15a, 도 16a 및 도 17a는 도 1의 I-I'선을 따라 취해진 영역을 개략적으로 나타낸 단면도들이고, 도 15b, 도 16b 및 도 17b는 도 1의 II-II'선을 따라 취해진 영역을 개략적으로 나타낸 단면도들이고, 도 16c는 도 1의 III-III'선을 따라 취해진 영역을 개략적으로 나타낸 단면도이다.
도 1, 도 15a 및 도 15b를 참조하면, 하부 구조물(3)을 형성할 수 있다. 상기 하부 구조물(3)은 도 1 내지 도 2c를 참조하여 설명한 것과 같은 상기 반도체 기판(5), 상기 주변 소자(9g, 10), 상기 주변 배선 구조물(14), 상기 패드 패턴들(15p), 상기 하부 절연 구조물(18)을 포함할 수 있다. 상기 하부 구조물(3)은 상기 하부 절연 구조물(18) 상에서 차례로 적층된 하부 패턴 층(22), 중간 패턴 층(25), 상기 중간 패턴 층(25) 상에서 상기 중간 패턴 층(25)의 일부를 관통하며 상기 하부 패턴 층(22)과 접촉하는 상부 패턴 층(278)을 더 포함할 수 있다. 상기 하부 구조물(3)은 도 1 내지 도 2c를 참조하여 설명한 것과 같은 상기 제1 내지 제3 갭필 절연 층들(29a, 29b, 29c), 및 외측 절연 층(29d)를 포함할 수 있다.
상기 하부 구조물(3) 상에 하부 몰드 적층 구조물(ST1)을 형성할 수 있다. 상기 하부 몰드 적층 구조물(ST1)은 교대로 반복적으로 적층되는 하부 층간 절연 층들(33) 및 예비 하부 수평 층들(35)을 포함할 수 있다. 계단 영역(SA) 내의 상기 하부 몰드 적층 구조물(ST1)을 패터닝하여 계단 모양을 형성하고, 상기 하부 몰드 적층 구조물(ST1)의 계단 모양 부분을 덮는 하부 캐핑 절연층(39)을 형성할 수 있다.
메모리 셀 어레이 영역(MCA) 내의 상기 하부 몰드 적층 구조물(ST1)을 관통하는 희생 수직 구조물(41)을 형성할 수 있다.
도 1, 도 16a 내지 도 16c를 참조하면, 상기 하부 몰드 적층 구조물(ST1) 상에서, 교대로 반복적으로 적층되는 상부 층간 절연 층들(43) 및 예비 상부 수평 층들(45)을 포함하는 상부 몰드 적층 구조물(ST2)을 형성할 수 있다. 상기 계단 영역(SA) 내의 상기 상부 몰드 적층 구조물(ST2)을 패터닝하여 계단 모양을 형성하고, 상기 상부 몰드 적층 구조물(ST2)의 계단 모양 부분 및 상기 하부 캐핑 절연 층(39)을 덮는 상부 캐핑 절연 층(53)을 형성할 수 있다. 캐핑 절연 구조물(55)은 상기 하부 및 상부 캐핑 절연 층들(39, 53)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(MCA) 내에서, 상기 하부 및 상부 몰드 적층 구조물들(ST1, ST2)을 관통하는 메모리 수직 구조물(58)을 형성할 수 있다. 상기 메모리 수직 구조물(58)을 형성하면서, 상기 희생 수직 구조물(41)은 제거될 수 있다. 상기 메모리 수직 구조물(58)은 도 3a에서 설명한 것과 같은 상기 채널 층(62), 상기 절연성 코어 패턴(64), 상기 정보 저장 구조물(60) 및 상기 패드 패턴(66)을 포함할 수 있다. 상기 상부 몰드 적층 구조물(ST2) 및 상기 캐핑 절연 구조물(55) 상에 제1 상부 절연 층(69)을 형성할 수 있다.
상기 제1 상부 절연 층(69), 상기 하부 및 상부 몰드 적층 구조물들(ST1, ST2) 및 상기 캐핑 절연 구조물(55)을 관통하는 더미 수직 구조물들(72)을 형성할 수 있다.
상기 더미 수직 구조물들(72)과 동시에, 절연성 콘택 필라들(76)을 형성할 수 있다. 상기 절연성 콘택 필라들(76)은 도 1 내지 도 2c를 참조하여 설명한 상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s) 및 상기 외측 주변 콘택 플러그(86op), 및 상기 콘택 스페이서 층들(74s_1, 74s_2, 74s_3, 74s_s, 74s_o)이 배치될 위치에 형성될 수 있다. 따라서, 상기 절연성 콘택 필라들(76) 중 일부는 상기 패드 패턴들(15p)과 접촉할 수 있고, 일부는 상기 하부 패턴 층(22)과 접촉할 수 있다.
상기 더미 수직 구조물들(72) 및 상기 절연성 콘택 필라들(76)을 형성하는 것은 상기 제1 상부 절연 층(69), 상기 하부 및 상부 몰드 적층 구조물들(ST1, ST2) 및 상기 캐핑 절연 구조물(55)을 관통하며 상기 하부 패턴 층(22)을 노출시키는 홀들 및 상기 패드 패턴들(15p)을 노출시키는 홀들을 동시에 형성하고, 상기 홀들을 동시에 채우는 절연성 물질을 형성하는 것을 포함할 수 있다.
도 1, 도 17a 및 도 17b를 참조하면, 상기 제1 상부 절연 층(69) 상에 제2 상부 절연 층(76)을 형성할 수 있다. 상기 제1 및 제2 상부 절연 층들(69, 76), 상기 하부 및 상부 몰드 적층 구조물들(도 16a 내지 도 16c의 ST1, ST2), 상기 상부 패턴 층(도 16a 내지 도 16c의 27) 및 상기 중간 패턴 층(도 16a 내지 도 16c의 25)을 관통하는 트렌치들을 형성하고, 상기 트렌치들 중 상기 계단 영역(SA) 내에서 형성되는 상기 트렌치들 중 일부를 댐 구조물(80)으로 형성하고, 상기 메모리 셀 어레이 영역(MCA) 내에 위치하는 상기 트렌치들에 의해 노출되는 중간 패턴 층을 도 1 내지 도 2c에서 설명한 것과 같은 제1 중간 패턴 층(25a)으로 치환하고, 상기 메모리 셀 어레이 영역(MCA) 및 상기 계단 영역(SA) 내에 위치하는 상기 트렌치들 중 잔존하는 트렌치들에 의해 노출되는 상기 예비 하부 및 상부 수평 층들(도 6a 내지 도 6c의 35, 45) 중 일부를 게이트 수평 층들(36g, 46g)로 치환할 수 있다. 상기 예비 하부 및 상부 수평 층들(도 6a 내지 도 6c의 35, 45) 중에서, 상기 메모리 셀 어레이 영역(MCA)의 제2 방향(Y)에 위치하는 상기 예비 하부 및 상부 수평 층들(도 6a 내지 도 6c의 35, 45) 중 일부는 잔존하여 도 1 내지 도 2c에서 설명한 상기 제1 절연 영역(ST_Ia)으로 형성될 수 있고, 상기 계단 영역(SA) 내에서 상기 댐 구조물(80)에 의해 둘러싸이는 상기 예비 하부 및 상부 수평 층들(도 6a 내지 도 6c의 35, 45)은 도 1 내지 도 2c에서 설명한 상기 제1 및 제2 절연 영역들(ST_Ib, ST_Ic)로 형성될 수 있다. 따라서, 도 1 내지 도 2c에서 설명한 것과 같은 상기 적층 구조물(ST)이 형성될 수 있다.
상기 제2 상부 절연 층(76) 상에 제3 상부 절연 층(84)을 형성할 수 있다. 이어서, 도 1 내지 도 2c에서 설명한 것과 같은 상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s), 상기 외측 주변 콘택 플러그(86op), 및 상기 게이트 콘택 플러그들(86g)을 동시에 형성할 수 있다. 상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s), 상기 외측 주변 콘택 플러그(86op), 및 상기 게이트 콘택 플러그들(86g)을 형성하는 것은 상기 제3 상부 절연 층(84)을 관통하며 아래로 연장되어, 상기 절연성 콘택 필라들(76)을 관통하는 주변 콘택 홀들, 및 상기 제1 내지 제3 상부 절연 층들(69, 76, 84) 및 상기 캐핑 절연 구조물(55)을 관통하는 게이트 콘택 홀들을 형성하고, 상기 주변 콘택 홀들 및 상기 게이트 콘택 홀들을 동시에 채우는 도전성 물질을 형성하는 것을 포함할 수 있다. 상기 절연성 콘택 필라들(76), 상기 제1 내지 제3 상부 절연 층들(69, 76, 84) 및 상기 캐핑 절연 구조물(55)은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
실시 예들에서, 상기 주변 콘택 홀들은 실리콘 질화물로 형성될 수 있는 상기 절연성 수평 층들(36i, 46i)을 식각하는 대신에, 상기 절연성 콘택 필라들(76)을 식각하여 형성될 수 있다. 따라서, 상기 게이트 콘택 홀들 및 상기 주변 콘택 홀들은 서로 동일한 물질, 예를 들어 실리콘 산화물을 식각하여 형성하기 때문에, 상기 게이트 콘택 홀들을 상기 주변 콘택 홀들과 동시에 형성하면서도 상기 게이트 수평 층들(36g, 46g)이 상기 게이트 콘택 홀들에 의해 관통되는 펀칭 불량이 발생하는 것을 방지할 수 있다.
이어서, 배선 공정을 진행하여, 도 1 내지 도 2c에서 설명한 것과 같은 상기 비트라인(93), 상기 게이트 연결 배선(94) 및 상기 소스 연결 배선(95)을 형성할 수 있다.
실시 예에서, 상기 주변 콘택 플러그들(86p), 상기 소스 콘택 플러그(86s), 상기 외측 주변 콘택 플러그(86op), 및 상기 게이트 콘택 플러그들(86g)을 불량 없이 동시에 형성할 수 기 때문에, 반도체 장치의 높이를 감소시키어 반도체 장치의 집적도 및 신뢰성을 향상시킴과 아울러, 반도체 장치의 생산성을 향상시킬 수 있다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 18을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 상기 전자 시스템(1000)은 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 상기 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
상기 반도체 장치(1100)는 도 1 내지 도 14c를 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 예를 들어, 상기 제1 구조물(110F)은 앞에서 상술한 상기 하부 구조물(3)의 상기 주변 회로(PC), 상기 주변 배선 구조물(14) 및 상기 패드 패턴들(15p)을 포함할 수 있다.
상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 상기 비트라인(BL)과 상기 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
앞에서 설명한 상기 패턴 구조물(18)은 N형의 도전형을 갖는 실리콘 층을 포함할 수 있으며, N형의 도전형을 갖는 실리콘 층은 상기 공통 소스 라인(CSL)일 수 있다.
상기 제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
앞에서 설명한 상기 게이트 수평 층들(36g, 46g)은 상기 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL) 및 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다. 예를 들어, 도 3a에서와 같은 상기 제1 및 제2 하부 게이트 수평 층들(36g_La, 36Lb)은 상기 게이트 하부 라인들(LL1, LL2)을 구성할 수 있고, 상기 중간 게이트 수평 층들(36M, 46M)은 상기 워드라인들(WL)을 구성할 수 있고, 상기 제1 및 제2 상부 게이트 수평 층들(46g_Ua, 46g_Ub)은 상기 게이트 상부 라인들(UL1, UL2)을 구성할 수 있다.
예시적인 실시예들에서, 상기 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상기 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 상기 하부 소거 제어 트랜지스터(LT1) 및 상기 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 상기 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(110F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다.
상기 제1 연결 배선들(1115)은 앞에서 설명한 상기 게이트 콘택 플러그들(86g), 상기 게이트 연결 배선들(94) 및 상기 주변 콘택 플러그들(86p)로 구성될 수 있다.
상기 비트라인들(BL)은 상기 제1 구조물(110F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
상기 제1 구조물(110F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 상기 반도체 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 상기 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(110F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 반도체 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 반도체 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 반도체 장치(1100)를 제어하기 위한 제어 명령, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 반도체 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 반도체 장치(1100)를 제어할 수 있다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 전자 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 전자 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 전자 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 반도체 칩들(2200) 각각은 도 1 내지 도 14c를 참조하여 상술한 실시 예들 중 어느 하나의 실시예에 따른 반도체 장치를 포함할 수 있다.
상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 상기 반도체 칩(들2200)은 입출력 패드(2210)를 포함할 수 있다. 상기 입출력 패드(2210)는 도 18의 입출력 패드(1101)일 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 20은 본 발명의 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도들이다. 도 20은 도 19의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 20의 반도체 패키지(2003)를 절단선 IV-IV'를 따라 절단한 영역을 개념적으로 나타낸다.
도 20을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 19와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 18의 WL)과 전기적으로 연결되는 게이트 연결 배선들(도 2b의 94)을 포함할 수 있다. 상기 제1 구조물(3100)은 도 18의 상기 제1 구조물(1100F)을 포함할 수 있고, 상기 제2 구조물(3200)은 도 18의 상기 제2 구조물(1100S)을 포함할 수 있다. 예를 들어, 도 20에서, 도면부호 1로 나타내는 부분 확대 영역은 도 2b의 단면 구조를 나타낼 수 있다. 따라서, 반도체 칩들(2200) 각각은 도 1 내지 도 14c를 참조하여 상술한 실시 예들 중 어느 하나의 실시예에 따른 반도체 장치(1)를 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)을 관통할 수 있으며, 게이트 적층 구조물(3210)의 외측에 더 배치될 수 있다. 상기 관통 배선(3245)은 도 1 내지 도 14c를 참조하여 상술한 실시 예들 중 어느 하나의 실시예의 상기 주변 콘택 플러그들(86p)일 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 주변 회로, 상기 주변 회로를 덮는 하부 절연 구조물, 상기 하부 절연 구조물 상의 패턴 구조물을 포함하는 하부 구조물;
    상기 하부 구조물 상에서, 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 수평 층들은 상기 적층 구조물의 게이트 영역 내에 배치되는 게이트 수평 층들 및 상기 적층 구조물의 제1 절연 영역 내에 배치되는 제1 절연성 수평 층들을 포함하고;
    상기 게이트 수평 층들을 수직 방향으로 관통하는 부분을 포함하는 메모리 수직 구조물;
    상기 게이트 수평 층들을 상기 수직 방향으로 관통하는 부분을 포함하고, 상기 메모리 수직 구조물과 이격된 더미 수직 구조물들;
    상기 제1 절연 영역을 상기 수직 방향으로 관통하는 부분을 포함하는 제1 주변 콘택 플러그; 및
    상기 게이트 수평 층들의 게이트 패드들 상에 배치되는 게이트 콘택 플러그들을 포함하되,
    상기 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그는 서로 동일한 높이 레벨에 위치하는 상부면을 갖고,
    상기 메모리 수직 구조물은 상기 더미 수직 구조물들의 물질과 다른 제1 물질을 포함하고,
    상기 메모리 수직 구조물 및 상기 더미 수직 구조물들은 상기 패턴 구조물과 접촉하며 상기 패턴 구조물의 상부면으로부터 아래 방향으로 상기 패턴 구조물 내부로 연장되고,
    상기 더미 수직 구조물들 중 적어도 몇몇은 상기 메모리 수직 구조물 보다 상기 패턴 구조물의 상부면으로부터 상기 아래 방향으로 상기 패턴 구조물 내부로 더 깊게 연장되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하부 구조물은 상기 패턴 구조물을 관통하는 갭필 절연 층 및 상기 갭필 절연 층 하부에서 상기 갭필 절연 층과 중첩하는 패드 패턴을 더 포함하고,
    상기 제1 주변 콘택 플러그는 상기 제1 절연 영역을 관통하는 부분으로부터 아래로 연장되어 상기 패드 패턴과 접촉하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 하부 절연 구조물은 상기 패드 패턴의 측면을 둘러싸는 제1 하부 절연 층, 상기 제1 하부 절연 층 및 패드 패턴 상의 식각 정지 층, 상기 식각 정지 층 상의 제2 하부 절연 층을 포함하고,
    상기 식각 정지 층은 상기 제2 하부 절연 층의 물질과 다른 물질을 포함하고,
    상기 식각 정지 층의 두께는 상기 제2 하부 절연 층의 두께 보다 작고,
    상기 제1 주변 콘택 플러그는 상기 제2 하부 절연 층 및 상기 식각 정지 층을 관통하며 상기 패드 패턴과 접촉하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 주변 콘택 플러그는 상기 패드 패턴의 상부면으로부터 아래 방향으로 상기 패드 패턴의 내부로 연장되고,
    상기 제1 주변 콘택 플러그가 상기 패드 패턴의 상부면으로부터 상기 패드 패턴의 내부로 연장된 길이는 상기 식각 정지 층의 두께 보다 큰 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제1 주변 콘택 플러그의 측면의 적어도 일부를 덮는 절연성의 콘택 스페이서 층을 더 포함하되,
    상기 콘택 스페이서 층은 상기 패드 패턴과 접촉하고,
    상기 콘택 스페이서 층의 하단은 상기 제1 주변 콘택 플러그의 하단 보다 높은 레벨에 위치하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 적층 구조물은 하부 적층 구조물 및 상기 하부 적층 구조물 상의 상부 적층 구조물을 포함하고,
    상기 하부 적층 구조물의 게이트 수평 층들 중 최상위 게이트 수평 층과 상기 상부 적층 구조물의 게이트 수평 층들 중 최하위 게이트 수평 층 사이의 높이 레벨에서, 상기 메모리 수직 구조물의 측면의 적어도 일부는 휘어진 부분을 포함하고,
    상기 메모리 수직 구조물은 절연성 코어 패턴, 상기 절연성 코어 패턴의 측면 및 바닥면을 덮는 채널 층, 상기 채널 층의 외측면 상의 정보 저장 구조물을 포함하고,
    상기 메모리 수직 구조물의 상기 제1 물질은 상기 채널 층의 물질인 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제1 주변 콘택 플러그는 하부 플러그 부분 및 상기 하부 플러그 부분 상의 상부 플러그 부분을 포함하되,
    상기 상부 플러그 부분은 상기 하부 플러그 부분 보다 큰 폭을 갖고,
    상기 제1 주변 콘택 플러그에서, 상기 하부 플러그 부분의 측면은 상기 하부 플러그 부분의 중심 축에서 멀어지는 방향으로 휘어지면서 상기 상부 플러그 부분의 측면까지 연장되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 상부 플러그 부분은 상기 하부 플러그 부분과 접촉하는 부분, 및 상기제1 절연성 수평 층들과 중첩하는 부분을 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 하부 플러그 부분의 중심 축과 상기 상부 플러그 부분의 중심 축은 오정렬되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 하부 구조물은 상기 패턴 구조물을 관통하는 갭필 절연 층 및 상기 갭필 절연 층 하부에서 상기 갭필 절연 층과 중첩하는 패드 패턴, 상기 패드 패턴 상에 배치되는 버퍼 패드 패턴을 더 포함하되,
    상기 버퍼 패드 패턴의 상부면은 상기 하부 절연 구조물의 상부면과 동일한 높이 레벨이거나, 또는 상기 패턴 구조물의 하부면 보다 높은 높이 레벨에 배치되고,
    상기 제1 주변 콘택 플러그는 상기 제1 절연 영역을 상기 수직 방향으로 관통하는 부분으로부터 상기 아래 방향으로 연장되어, 상기 버퍼 패드 패턴과 접촉하고,
    상기 제1 주변 콘택 플러그의 일부는 상기 버퍼 패드 패턴의 내부로 연장되는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 메모리 수직 구조물 상에서 상기 메모리 수직 구조물과 전기적으로 연결되는 비트라인;
    상기 게이트 콘택 플러그들 및 상기 제1 주변 콘택 플러그 상에서, 상기 게이트 콘택 플러그들 중 어느 하나 및 상기 제1 주변 콘택 플러그와 전기적으로 연결되는 게이트 연결 배선을 더 포함하는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 제1 주변 콘택 플러그의 적어도 일부 측면에 배치되는 절연성의 콘택 스페이서 층을 더 포함하되,
    상기 콘택 스페이서 층은 상기 제1 주변 콘택 플러그와 상기 제1 절연성 수평 층들 사이에 개재되는 스페이서 부분을 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제1 주변 콘택 플러그는 서로 대향하는 제1 플러그 측면 및 제2 플러그 측면을 갖고,
    상기 제1 절연성 수평 층들 중 어느 하나의 절연성 수평 층은 상기 제1 플러그 측면과 마주보는 제1 수평 층 부분 및 상기 제2 플러그 측면과 마주보는 제2 수평 층 부분을 포함하고,
    상기 콘택 스페이서 층은 상기 제1 플러그 측면과 상기 제1 수평 층 부분 사이에 개재되는 제1 스페이서 부분 및 상기 제2 플러그 측면과 상기 제2 수평 층 부분 사이에 개재되는 제2 스페이서 부분을 포함하고,
    상기 제1 스페이서 부분의 두께는 상기 제2 스페이서 부분의 두께 보다 큰 반도체 장치.
  14. 제 1 항에 있어서,
    제2 주변 콘택 플러그를 더 포함하되,
    상기 적층 구조물은 상기 제1 절연 영역과 이격된 제2 절연 영역을 더 포함하고,
    상기 수평 층들은 상기 제2 절연 영역 내에 배치되는 제2 절연성 수평 층들을 더 포함하고,
    상기 제2 주변 콘택 플러그는 상기 제2 절연 영역을 상기 수직 방향으로 관통하는 부분을 포함하고,
    상기 제1 절연성 수평 층들 중 최상위 제1 절연성 수평 층은 상기 제2 절연성 수평 층들 중 최상위 제2 절연성 수평 층과 다른 높이 레벨에 위치하는 반도체 장치.
  15. 주변 회로 및 상기 주변 회로와 전기적으로 연결되는 패드 패턴을 포함하는 하부 구조물;
    상기 하부 구조물 상에서, 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 적층 구조물은 메모리 셀 어레이 영역으로부터 상기 메모리 셀 어레이 영역과 인접하는 계단 영역으로 연장되고, 상기 적층 구조물은 게이트 영역 및 절연 영역을 포함하고, 상기 절연 영역은 상기 계단 영역 내에서 상기 게이트 영역에 의해 측면이 둘러싸이고, 상기 수평 층들은 게이트 영역 내에 배치되는 게이트 수평 층들 및 상기 절연 영역 내에 배치되는 절연성 수평 층들을 포함하고;
    상기 메모리 셀 어레이 영역 내에서, 상기 게이트 수평 층들을 수직 방향으로 관통하는 부분을 포함하는 메모리 수직 구조물;
    상기 계단 영역 내에서, 상기 게이트 수평 층들을 상기 수직 방향으로 관통하는 부분을 포함하는 더미 수직 구조물들;
    상기 패드 패턴과 접촉하며 상기 수직 방향으로 연장되어, 상기 절연 영역을 관통하는 주변 콘택 플러그; 및
    상기 계단 영역 내에서, 상기 게이트 수평 층들의 게이트 패드들 상에 배치되는 게이트 콘택 플러그들을 포함하되,
    상기 게이트 콘택 플러그들 및 상기 주변 콘택 플러그는 서로 동일한 높이 레벨에 위치하는 상부면을 갖고,
    상기 계단 영역 내에서, 상기 적층 구조물은 상기 메모리 셀 어레이 영역으로부터 멀어지는 제1 방향으로 차례로 배열되는 제1 계단 영역, 제2 계단 영역 및 상기 제1 계단 영역과 상기 제2 계단 영역 사이의 계단 연결 영역을 포함하고,
    각각의 상기 제1 및 제2 계단 영역들은 상기 제1 방향으로 제1 높이 차이로 낮아지는 계단 모양을 포함하고,
    상기 계단 연결 영역의 상부면은 상기 제1 방향으로 플랫한 모양이거나, 또는 상기 제1 방향으로 상기 제1 높이 차이보다 작은 높이 차이를 갖는 모양이고,
    상기 계단 연결 영역의 일부는 상기 절연 영역이고,
    상기 메모리 수직 구조물은 상기 더미 수직 구조물들의 물질과 다른 물질을 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 주변 콘택 플러그의 측면의 적어도 일부를 덮는 절연성의 콘택 스페이서 층을 더 포함하되,
    상기 콘택 스페이서 층은 상기 패드 패턴과 접촉하고,
    상기 콘택 스페이서 층의 하단은 상기 주변 콘택 플러그의 하단 보다 높은 레벨에 위치하는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 주변 콘택 플러그는 하부 플러그 부분 및 상기 하부 플러그 부분 상의 상부 플러그 부분을 포함하되,
    상기 상부 플러그 부분은 상기 하부 플러그 부분 보다 큰 폭을 갖고,
    상기 하부 플러그 부분의 중심 축과 상기 상부 플러그 부분의 중심 축은 오정렬되는 반도체 장치.
  18. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 장치는,
    주변 회로, 상기 주변 회로를 덮는 하부 절연 구조물, 상기 하부 절연 구조물 상의 패턴 구조물을 포함하는 하부 구조물; 및
    상기 하부 구조물 상에서, 교대로 반복적으로 적층되는 층간 절연 층들 및 수평 층들을 포함하는 적층 구조물, 상기 수평 층들은 상기 적층 구조물의 게이트 영역 내에 배치되는 게이트 수평 층들 및 상기 적층 구조물의 절연 영역 내에 배치되는 절연성 수평 층들을 포함하고;
    상기 게이트 수평 층들을 수직 방향으로 관통하는 부분을 포함하는 메모리 수직 구조물;
    상기 게이트 수평 층들을 상기 수직 방향으로 관통하는 부분을 포함하고, 상기 메모리 수직 구조물과 이격된 더미 수직 구조물들;
    상기 절연 영역을 상기 수직 방향으로 관통하는 부분을 포함하는 주변 콘택 플러그; 및
    상기 게이트 수평 층들의 게이트 패드들 상에 배치되는 게이트 콘택 플러그들을 포함하되,
    상기 게이트 콘택 플러그들 및 상기 주변 콘택 플러그는 서로 동일한 높이 레벨에 위치하는 상부면을 갖고,
    동일한 높이 레벨에서, 각각의 상기 더미 수직 구조물들은 각각의 상기 메모리 수직 구조물의 폭 보다 큰 폭을 갖고,
    상기 메모리 수직 구조물은 상기 더미 수직 구조물들의 물질과 다른 물질을 포함하고,
    상기 메모리 수직 구조물 및 상기 더미 수직 구조물들은 상기 패턴 구조물과 접촉하며 상기 패턴 구조물의 상부면으로부터 아래 방향으로 상기 패턴 구조물 내부로 연장되고,
    상기 더미 수직 구조물들 중 적어도 몇몇은 상기 메모리 수직 구조물 보다 상기 패턴 구조물의 상부면으로부터 상기 아래 방향으로 상기 패턴 구조물 내부로 더 깊게 연장되는 전자 시스템.
  19. 제 18 항에 있어서,
    상기 주변 콘택 플러그의 측면의 적어도 일부를 덮는 절연성의 콘택 스페이서 층을 더 포함하되,
    하부 절연 구조물은 패드 패턴을 더 포함하고,
    상기 패턴 구조물은 실리콘 층을 더 포함하고,
    상기 콘택 스페이서 층은 상기 패드 패턴과 접촉하고,
    상기 콘택 스페이서 층의 하단은 상기 주변 콘택 플러그의 하단 보다 높은 레벨에 위치하는 전자 시스템.
  20. 제 18 항에 있어서,
    상기 주변 콘택 플러그는 하부 플러그 부분 및 상기 하부 플러그 부분 상의 상부 플러그 부분을 포함하되,
    상기 상부 플러그 부분은 상기 하부 플러그 부분 보다 큰 폭을 갖고,
    상기 하부 플러그 부분의 중심 축과 상기 상부 플러그 부분의 중심 축은 오정렬되는 전자 시스템.
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