KR20230137685A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 하부 배선 구조물을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함할 수 있다. 상기 제2 반도체 구조물은, 상기 제1 반도체 구조물 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연 층들; 상기 게이트 전극들과 상기 층간 절연 층들을 덮는 캡핑 절연 층; 상기 캡핑 절연 층을 관통하며 상기 제1 방향으로 연장되고, 상기 게이트 전극들과 전기적으로 연결되는 제1 콘택 플러그; 상기 게이트 전극들과 이격되어 상기 제1 방향으로 연장되고, 상기 하부 배선 구조물과 전기적으로 연결되는 제2 콘택 플러그; 및 상기 캡핑 절연 층 상에서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그를 전기적으로 연결하는 연결부를 포함할 수 있다. 상기 연결부와 상기 제2 콘택 플러그는 일체로 구성될 수 있다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 동작 속도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 동작 속도 및 신뢰성이 향상된 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결된 하부 배선 라인들을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함할 수 있다. 상기 제2 반도체 구조물은, 제1 영역 및 제2 영역을 갖는 제2 기판; 상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연 층들; 상기 제2 영역에서 상기 게이트 전극들을 관통하며 제2 방향으로 연장되는 관통 절연 영역들; 상기 게이트 전극들 및 상기 층간 절연 층들을 덮는 캡핑 절연 층; 상기 캡핑 절연 층 상의 상부 절연 층; 상기 제1 영역에서, 상기 캡핑 절연 층 및 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널 층을 각각 포함하는 채널 구조물들; 상기 상부 절연 층을 관통하여 상기 채널 구조물들과 각각 연결되는 상부 콘택 플러그들; 상기 상부 절연 층 상에 배치되고, 상기 상부 콘택 플러그들과 각각 연결되는 비트 라인들; 상기 제2 영역에서 상기 캡핑 절연 층을 관통하며 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들과 각각 전기적으로 연결되는 제1 콘택 플러그들; 및 상기 제2 영역에서 각각의 상기 관통 절연 영역들을 관통하며 상기 제1 방향을 따라 연장되어 상기 하부 배선 라인들과 전기적으로 연결되는 제2 콘택 플러그들, 및 각각의 상기 제2 콘택 플러그들과 일체로 구성되어 각각의 상기 제1 콘택 플러그들의 상부면 및 측면의 적어도 일부를 둘러싸도록 연장되는 연결부들을 포함하는 도전 패턴들을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 하부 배선 구조물을 포함하는 제1 반도체 구조물; 및 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함할 수 있다. 상기 제2 반도체 구조물은, 상기 제1 반도체 구조물 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연 층들; 상기 게이트 전극들과 상기 층간 절연 층들을 덮는 캡핑 절연 층; 상기 캡핑 절연 층을 관통하며 상기 제1 방향으로 연장되고, 상기 게이트 전극들과 전기적으로 연결되는 제1 콘택 플러그; 상기 게이트 전극들과 이격되어 상기 제1 방향으로 연장되고, 상기 하부 배선 구조물과 전기적으로 연결되는 제2 콘택 플러그; 및 상기 캡핑 절연 층 상에서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그를 전기적으로 연결하는 연결부를 포함할 수 있다. 상기 연결부와 상기 제2 콘택 플러그는 일체로 구성될 수 있다.
예시적인 실시예들에 따른 전자 시스템은, 하부 배선 구조물을 포함하는 제1 반도체 구조물, 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물, 및 상기 하부 배선 구조물과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및 상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함할 수 있다. 상기 제2 반도체 구조물은, 상기 제1 반도체 구조물 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들; 상기 게이트 전극들과 교대로 적층되는 층간 절연 층들; 상기 게이트 전극들과 상기 층간 절연 층들을 덮는 캡핑 절연 층; 상기 캡핑 절연 층을 관통하며 상기 제1 방향으로 연장되고, 상기 게이트 전극들과 전기적으로 연결되는 제1 콘택 플러그; 상기 게이트 전극들과 이격되어 상기 제1 방향으로 연장되고, 상기 하부 배선 구조물과 전기적으로 연결되는 제2 콘택 플러그; 및 상기 캡핑 절연 층 상에서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그를 전기적으로 연결하는 연결부를 포함할 수 있다. 상기 연결부와 상기 제2 콘택 플러그는 일체로 구성될 수 있다.
본 발명의 기술적 사상의 실시예들에 따르면, 관통 콘택 플러그, 및 관통 콘택 플러그와 게이트 콘택 플러그를 연결하는 연결부를 일체로 형성함으로써, 동작 속도 및 신뢰성이 향상된 반도체 장치 및 전자 시스템을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 레이아웃도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 레이아웃도이다.
도 11a 내지 도 11i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들이다. 도 2a 내지 도 2c에서는 각각 도 1의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'을 따른 단면을 도시한다.
도 3 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 3 내지 도 5에서는 각각 도 2a의 'A', 'B', 및 'C' 영역을 확대하여 도시한다.
도 1 내지 도 5를 참조하면, 반도체 장치(100)는 제1 기판(201)을 포함하는 제1 반도체 구조물인 주변 회로 영역(PERI) 및 제2 기판(101)을 포함하는 제2 반도체 구조물인 메모리 셀 영역(CELL)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예시적인 실시예들에서, 이와 반대로 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
주변 회로 영역(PERI)은, 제1 기판(201), 제1 기판(201) 내의 불순물 영역들(205) 및 소자 분리 층들(210), 제1 기판(201) 상에 배치된 회로 소자들(220), 접지 비아(250), 하부 콘택 플러그들(270), 하부 배선 라인들(280) 및 주변 영역 절연 층(290)을 포함할 수 있다.
제1 기판(201)은 x 방향과 y 방향으로 연장되는 상부면을 가질 수 있다. 제1 기판(201)에는 소자 분리 층(210)에 의해 활성 영역이 정의될 수 있다. 활성 영역의 일부에는 불순물을 포함하는 불순물 영역들(205)이 배치될 수 있다. 제1 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 제1 기판(201)은 벌크 웨이퍼 또는 에피택셜 층으로 제공될 수 있다.
회로 소자들(220)은 수평(planar) 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전 층(222), 스페이서 층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 제1 기판(201) 내에는 소스/드레인 영역으로서 불순물 영역들(205)이 배치될 수 있다.
주변 영역 절연 층(290)은 제1 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 주변 영역 절연 층(290)은 제1 및 제2 주변 영역 절연 층들(292, 294)을 포함할 수 있으며, 제1 및 제2 주변 영역 절연 층들(292, 294)도 각각 복수의 절연 층들을 포함할 수 있다. 주변 영역 절연 층(290)은 절연성 물질로 이루어질 수 있다.
제1 주변 영역 절연 층(292)과 제2 주변 영역 절연 층(294) 사이에서, 최상부 제3 하부 배선 라인들(286)의 상부면을 덮는 하부 보호층(미도시)이 배치될 수 있다. 예시적인 실시예들에서, 하부 보호층은 제1 및 제2 하부 배선 라인들(282, 284)의 상부면 상에 더 배치될 수도 있다. 하부 보호층은 하부에 배치된 하부 배선 라인들(280)의 금속 물질로 인한 오염을 방지하기 위한 층일 수 있다. 하부 보호 층은 주변 영역 절연 층(290)과 다른 절연성 물질로 이루어질 수 있으며, 예를 들어, 실리콘 질화물을 포함할 수 있다.
하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은, 회로 소자들(220) 및 불순물 영역들(205)과 전기적으로 연결되는 하부 배선 구조물을 이룰 수 있다. 하부 콘택 플러그들(270)은 원기둥 형상을 갖고, 하부 배선 라인들(280)은 라인 형태를 가질 수 있다. 하부 콘택 플러그들(270)은 제1 내지 제3 하부 콘택 플러그들(272, 274, 276)을 포함할 수 있다. 제1 하부 콘택 플러그들(272)은 회로 소자들(220) 및 불순물 영역들(205) 상에 배치되고, 제2 하부 콘택 플러그들(274)은 제1 하부 배선 라인들(282) 상에 배치되며, 제3 하부 콘택 플러그들(276)은 제2 하부 배선 라인들(284) 상에 배치될 수 있다. 하부 배선 라인들(280)은 제1 내지 제3 하부 배선 라인들(282, 284 286)을 포함할 수 있다. 제1 하부 배선 라인들(282)은 제1 하부 콘택 플러그들(272) 상에 배치되고, 제2 하부 배선 라인들(284)은 제2 하부 콘택 플러그들(274) 상에 배치되고, 제3 하부 배선 라인들(286)은 제3 하부 콘택 플러그들(276) 상에 배치될 수 있다. 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 각각의 구성들은 확산 방지층(diffusion barrier)을 더 포함할 수도 있다. 다만, 예시적인 실시예들에서, 하부 콘택 플러그들(270) 및 하부 배선 라인들(280)의 층 수 및 배치 형태는 다양하게 변경될 수 있다.
접지 비아(250)는 제1 기판(201)과 제2 기판(101)을 연결하도록 주변 회로 영역(PERI)에 배치될 수 있다. 접지 비아(250)는 반도체 장치(100)의 제조 공정 중에, 제2 기판(101) 및 제2 수평 도전 층(104)을 접지시키는 기능을 수행하여 아킹(arcing)의 발생을 방지할 수 있다. 도 2a에는 일부만 도시하였으나, 접지 비아(250)는 반도체 장치(100) 내에서, 예를 들어, y 방향을 따라 일정 간격으로 이격되어 복수 개로 배치될 수 있다. 접지 비아(250)는 제2 기판(101)의 하부에 배치될 수 있으나, 이에 한정되지 않는다. 도 2a에 도시된 것과 같이, 접지 비아(250)는 하부 배선 구조물의 일부와 연결되어, 도전성 플러그 및 도전성 라인들을 포함하는 접지 구조물을 구성할 수 있다. 다만, 실시예들에 따라, 접지 비아(250)는 제1 기판(201)과 제2 기판(101)을 직접 연결할 수도 있다. 접지 비아(250)는 반도체 물질, 예를 들어, 실리콘(Si) 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있으며, 불순물들을 더 포함할 수도 있다. 다만, 실시예들에 따라, 접지 비아(250)는 제2 기판(101)과 일체로 형성되지 않고, 제2 기판(101)과 다른 물질로 형성될 수도 있다.
메모리 셀 영역(CELL)은, 제1 영역(R1) 및 제2 영역(R2)을 갖는 제2 기판(101), 제2 기판(101) 상에 적층된 게이트 전극들(130), 제1 영역(R1) 상에서 게이트 전극들(130)의 하부에 배치되는 제1 및 제2 수평 도전 층들(102, 104), 제2 영역(R2) 상에서 게이트 전극들(130)의 하부에 배치되는 수평 절연 층(110), 게이트 전극들(130)의 적층 구조물을 관통하며 연장되는 분리 영역들(MS) 및 적층 구조물의 일부를 관통하는 상부 분리 영역들(SS)을 포함할 수 있다. 메모리 셀 영역(CELL)은 기판 절연 층(105a, 105b), 제2 기판(101) 상에 게이트 전극들(130)과 교대로 적층되는 층간 절연 층들(120), 게이트 전극들(130)을 덮는 셀 영역 절연 층(190), 및 셀 영역 절연 층(190) 상에 배치되는 상부 절연 층들(192, 194, 196)을 더 포함할 수 있다.
메모리 셀 영역(CELL)은 적층 구조물을 관통하도록 배치되는 채널 구조물들(140), 채널 구조물들(140)과 연결되는 상부 콘택 플러그들(CP), 상부 콘택 플러그들(CP)과 각각 연결되는 비트 라인들(BL), 게이트 전극들(130)과 연결되는 제1 콘택 플러그들(152), 하부 배선 구조물과 연결되는 제2 콘택 플러그들(154, 156) 및 제2 기판(101)과 연결되는 제3 콘택 플러그들(158)을 더 포함할 수 있다.
제2 기판(101)의 제1 영역(R1)은 게이트 전극들(130)이 수직하게 적층되며, 채널 구조물들(140)이 배치되는 영역으로, 메모리 셀들이 배치되는 영역일 수 있다. 제2 영역(R2)은 게이트 전극들(130)이 서로 다른 길이로 연장되는 영역으로, 메모리 셀들을 주변 회로 영역(PERI)과 전기적으로 연결하기 위한 영역에 해당할 수 있다. 제2 영역(R2)은 적어도 일 방향, 예를 들어 x 방향에서 제1 영역(R1)의 적어도 일 단에 배치될 수 있다. 제2 기판(101)은 플레이트 형태로, 반도체 장치(100)의 공통 소스 라인의 적어도 일부로 기능할 수 있다.
제2 기판(101)은 x 방향과 y 방향으로 연장되는 상부면을 가질 수 있다. 제2 기판(101)은 반도체 물질, 예컨데 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 제2 기판(101)은 불순물들을 더 포함할 수 있다. 제2 기판(101)은 다결정 실리콘 층과 같은 다결정 반도체 층 또는 에피택셜 층으로 제공될 수 있다.
제1 및 제2 수평 도전 층들(102, 104)은 제2 기판(101)의 제1 영역(R1)의 상부면 상에 순차적으로 적층되어 배치될 수 있다. 제1 수평 도전 층(102)은 제2 기판(101)의 제2 영역(R2)으로 연장되지 않고, 제2 수평 도전 층(104)은 제2 영역(R2)으로 연장될 수 있다. 제1 수평 도전 층(102)은 반도체 장치(100)의 공통 소스 라인의 일부로 기능할 수 있으며, 예를 들어, 제2 기판(101)과 함께 공통 소스 라인으로 기능할 수 있다. 도 5의 확대도에 도시된 바와 같이, 제1 수평 도전 층(102)은 채널 층(141)의 둘레에서, 채널 층(141)과 직접 연결될 수 있다. 제2 수평 도전 층(104)은, 제1 수평 도전 층(102) 및 수평 절연 층(110)이 배치되지 않는 일부 영역들에서 제2 기판(101)과 접촉할 수 있다. 제2 수평 도전 층(104)은 상기 일부 영역들에서 제1 수평 도전 층(102) 또는 수평 절연 층(110)의 단부를 덮으며 절곡되어 제2 기판(101) 상으로 연장될 수 있다.
제1 및 제2 수평 도전 층들(102, 104)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 수평 도전 층(102)은 제2 기판(101)과 동일한 도전형의 불순물로 도핑된 층일 수 있으며, 제2 수평 도전 층(104)은 도핑된 층이거나 제1 수평 도전 층(102)으로부터 확산된 불순물을 포함하는 층일 수 있다. 다만, 제2 수평 도전 층(104)의 물질은 반도체 물질에 한정되지 않으며, 절연 층으로 대체되는 것도 가능하다.
수평 절연 층(110)은 제2 영역(R2)의 적어도 일부에서 제1 수평 도전 층(102)과 나란하게 제2 기판(101) 상에 배치될 수 있다. 수평 절연 층(110)은, 제2 기판(101)과 제2 영역(R2) 상에 교대로 적층된 복수의 수평 절연 층들(미도시)을 포함할 수 있다. 수평 절연 층(110)은 반도체 장치(100)의 제조 공정에서 일부가 제1 수평 도전 층(102)으로 교체(replactment)된 후 잔존하는 층들일 수 있다.
수평 절연 층(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물을 포함할 수 있다. 복수의 수평 절연 층들은 서로 동일하거나 다른 물질을 포함할 수 있다.
제1 기판 절연 층들(105a)은 제2 주변 영역 절연 층(294) 상에서 제2 기판(101), 수평 절연 층(110), 및 제2 수평 도전 층(104)의 일부를 제거한 영역에 배치될 수 있다. 제2 기판 절연 층(105b)은 제2 주변 영역 절연 층(294) 상에서 제2 기판(101), 수평 절연 층(110), 및 제2 수평 도전 층(104)의 외측면 상에 배치될 수 있다. 제1 및 제2 기판 절연 층들(105a, 105b)의 하부면은 제2 기판(101)의 하부면과 공면(coplanar)이거나 제2 기판(101)의 하부면보다 낮은 레벨에 위치할 수 있다. 제1 및 제2 기판 절연 층(105a, 105b)의 상부면은 제2 수평 도전 층(104)의 상부면과 공면이거나, 제2 수평 도전 층(104)의 상부면보다 낮은 레벨에 위치할 수 있다. 예시적인 실시예들에서, 제1 및 제2 기판 절연 층들(105a, 105b)은 제2 주변 영역 절연 층(294) 상에 적층된 복수의 층들을 포함할 수도 있다. 제1 및 제2 기판 절연 층들(105a, 105b)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
게이트 전극들(130)은 제2 기판(101) 상에 수직으로 이격되어 적층되어 적층 구조물을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 트랜지스터의 게이트를 이루는 하부 게이트 전극들, 복수의 메모리 셀들을 이루는 메모리 게이트 전극들, 및 스트링 선택 트랜지스터들의 게이트들을 이루는 상부 게이트 전극들을 포함할 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 메모리 게이트 전극들의 개수가 결정될 수 있다. 실시예들에 따라, 상부 및 하부 게이트 전극들은 각각 1개 내지 4개 또는 그 이상일 수 있으며, 메모리 게이트 전극들과 동일하거나 상이한 구조를 가질 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 게이트 전극들의 상부 및/또는 하부 게이트 전극들의 하부에 배치되며, 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL) 현상을 이용한 소거 동작에 이용되는 소거 트랜지스터를 이루는 게이트 전극(130)을 더 포함할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 상부 또는 하부 게이트 전극들에 인접한 메모리 게이트 전극들은 더미 게이트 전극들일 수 있다.
게이트 전극들(130)은 제1 영역(R1) 상에 수직하게 서로 이격되어 적층되며, 제1 영역(R1)으로부터 제2 영역(R2)으로 서로 다른 길이로 연장되어, 제2 영역(R2)에서 계단 형태의 단차 구조를 이룰 수 있다. 게이트 전극(130)은 하부의 게이트 전극(130)이 상부의 게이트 전극(130)보다 길게 연장되어, 층간 절연 층(120)들로부터 상부가 노출되는 영역들을 각각 가질 수 있다.
게이트 전극들(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 도 3에 도시된 것과 같이, 게이트 전극들(130)은 확산 방지 층(130a)을 더 포함할 수도 있다. 예컨대, 확산 방지 층(130a)은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 타이타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
도 3에 도시된 것과 같이, 반도체 장치(100)는 각각의 게이트 패드들(130p) 및 게이트 유전체 층(130a)을 더 포함할 수 있다. 게이트 패드들(130p)은 제2 영역(R2) 내에서 계단 모양으로 배열될 수 있다. 게이트 패드들(130p)은 메모리 셀 영역(CELL) 내에 위치하는 게이트 전극들(130)의 두께보다 큰 두께를 가질 수 있다. 게이트 유전체 층(130a)은 각각의 게이트 전극들(130)의 상부면 및 하부면을 덮을 수 있다. 게이트 유전체 층(130a)은 각각의 게이트 전극들(130)과 채널 구조물들(140) 사이에 배치되고, 각각의 게이트 전극들(130)과 지지대 수직 구조물들(180) 사이에 배치될 수 있다.
층간 절연 층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연 층들(120)도 게이트 전극들(130)과 마찬가지로, 제2 기판(101)의 상부면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연 층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
관통 절연 영역(TR)은 제2 영역(R2)에서 게이트 전극들(130)을 관통하며, 일 방향, 예를 들어 x 방향으로 연장될 수 있다. 관통 절연 영역(TR)은 하나 또는 복수일 수 있다.
관통 절연 영역(TR)은 게이트 전극들(130) 중에서 관통 절연 영역(TR)과 인접하는 게이트 전극들(130)과 동일한 레벨에 위치하는 희생 절연 층들(135)을 포함할 수 있다. 예시적인 실시예들에서, 관통 절연 영역(TR)은 희생 절연 층들(135) 중 최상부에 위치하는 희생 절연 층 상에서, 최상부 희생 절연 층(135)과 접촉하는 보강 수평 층(130i)을 더 포함할 수도 있다.
예시적인 실시예들에서, 희생 절연 층들(135)은 층간 절연 층들(120)과 다른 절연성 물질로 형성될 수 있다. 예를 들어, 희생 절연 층들(135)은 제1 실리콘 질화물로 형성될 수 있고, 층간 절연 층들(120)은 실리콘 산화물로 형성될 수 있다. 보강 수평 층(130i)은 희생 절연 층들(135)의 제1 실리콘 질화물과 식각률이 다른 제2 실리콘 질화물로 형성될 수 있다. 제2 실리콘 질화물은 제1 실리콘 질화물보다 식각 속도가 빠른 물질일 수 있다.
채널 구조물들(140)은 각각 하나의 메모리 셀 스트링을 이루며, 제1 영역(R1) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(140)은, x-y 평면에서, 격자 무늬를 형성하도록 배치되거나, 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(140)은 기둥 형상을 가지며, 종횡비에 따라 제2 기판(101)에 가까워질수록 좁아지는 경사진 측면을 가질 수 있다. 예시적인 실시예들에서, 상부 분리 영역들(SS)을 관통하는 채널 구조물들(140d)은 실질적으로 메모리 셀 스트링을 이루지 않는 더미 채널들일 수 있다. 더미 채널 구조물들(140d)은 채널 구조물들(140)과 동일한 단면 구조를 갖고, 동일한 물질로 형성될 수 있다.
도 5의 확대도에 도시된 것과 같이, 채널 구조물들(140) 내에는 채널 층(141)이 배치될 수 있다. 채널 구조물들(140) 내에서 채널 층(141)은 내부의 채널 매립 절연 층(145)을 둘러싸는 환형(annular)으로 형성될 수 있다. 다만, 실시예들에 따라, 채널 층(141)은 채널 매립 절연 층(145) 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널 층(141)은 하부에서 제1 수평 도전 층(102)과 연결될 수 있다. 채널 층(141)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있다.
게이트 유전 층(DL)은 게이트 전극들(130)과 채널 층(141)의 사이에 배치될 수 있다. 게이트 유전 층(DL)은 채널 층(141)으로부터 순차적으로 배치되는 터널링 층(142), 전하 저장 층(143) 및 블록킹 층(144)을 포함할 수 있다. 터널링 층(142)은 전하를 전하 저장 층(143)으로 터널링시킬 수 있으며, 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장 층(143)은 전하 트랩 층 또는 플로팅 게이트 도전 층일 수 있다. 블록킹 층(144)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 유전 물질 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 게이트 유전 층(DL)의 적어도 일부는 게이트 전극들(130)을 따라 수평 방향으로 연장될 수 있다. 채널 패드들(146)은 채널 구조물들(140)의 각 상단에 배치될 수 있다. 채널 패드들(146)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
분리 영역들(MS)은 제1 영역(R1) 및 제2 영역(R2)에서 게이트 전극들(130)을 관통하여 x 방향을 따라 연장되도록 배치될 수 있다. 도 1에 도시된 것과 같이, 분리 영역들(MS)은 서로 평행하게 배치될 수 있다. 분리 영역들(MS) 중 일부는 제1 영역(R1) 및 제2 영역(R2)을 따라 하나로 연장되고, 다른 일부는 제2 영역(R2)의 일부까지만 연장되거나, 제1 영역(R1) 및 제2 영역(R2)에서 단속적으로 배치될 수 있다. 다만, 예시적인 실시예들에서, 분리 영역들(MS)의 배치 순서, 배치 간격 등은 다양하게 변경될 수 있다. 분리 영역들(MS)은 제2 기판(101) 상에 적층된 게이트 전극들(130) 전체를 관통하여 제2 기판(101)과 연결될 수 있다. 분리 영역들(MS)에는 분리 절연 층이 배치될 수 있다.
상부 분리 영역들(SS)은 분리 영역들(MS)의 사이에서 x 방향으로 연장될 수 있다. 상부 분리 영역들(SS)은 게이트 전극들(130) 중 최상부 게이트 전극(130)을 포함한 일부의 게이트 전극들(130)을 관통하도록, 제2 영역(R2)의 일부와 제1 영역(R1)에 배치될 수 있다. 상부 분리 영역들(SS)은 예를 들어, 총 세 개의 게이트 전극들(130)을 y 방향에서 서로 분리시킬 수 있다. 다만, 상부 분리 영역들(SS)에 의해 분리되는 게이트 전극들(130)의 개수는 실시예들에 따라 다양하게 변경될 수 있다. 상부 분리 영역들(SS)은 상부 절연 층(103)을 포함할 수 있다.
셀 영역 절연 층(190)은 제2 기판(101), 제2 기판(101) 상의 게이트 전극들(130) 및 주변 영역 절연 층(290)을 덮도록 배치될 수 있다. 셀 영역 절연 층(190)은 캡핑 절연 층으로 지칭될 수도 있다. 셀 영역 절연 층(190)은 절연성 물질로 이루어질 수 있다. 상부 절연 층들(192, 194, 196)은 셀 영역 절연 층(190) 상에 배치될 수 있다. 상부 절연 층들(192, 194, 196)은 각각 절연성 물질로 이루어질 수 있으며, 복수의 절연 층들, 예를 들어 제1 내지 제3 상부 절연 층들(192, 194, 196)로 이루어질 수 있다.
반도체 장치(100)는 상부 콘택 플러그들(CP), 비트 라인들(BL), 제1 내지 제3 콘택 플러그들(152, 154, 156) 및 제1 내지 제3 연결부들(162, 164, 166)을 포함하는 상부 배선 구조물을 포함할 수 있다. 상부 배선 구조물에 대해서는, 도 3 내지 도 5를 참조하여 이하에서 설명하기로 한다.
상부 콘택 플러그들(CP)은 채널 구조물들(140)과 전기적으로 연결되는 배선 구조물일 수 있다. 상부 콘택 플러그들(CP)은 제1 내지 제3 상부 절연 층들(192, 194, 196)의 적어도 일부를 관통하고, 채널 구조물들(140)의 상부면에 연결될 수 있다. 상부 콘택 플러그들(CP)은 도전성 물질을 포함할 수 있으며, 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등을 포함할 수 있으며, 확산 방지 층을 더 포함할 수도 있다.
비트 라인(BL)은 제3 상부 절연 층(196)의 상부면에 배치될 수 있다. 비트 라인(BL)은 상부 콘택 플러그(CP)를 통하여, 채널 구조물(140)과 전기적으로 연결될 수 있다.
제1 콘택 플러그들(152)은, 제2 영역(R2)에서 게이트 전극들(130)과 연결될 수 있다. 제1 콘택 플러그들(152)은 셀 영역 절연 층(190) 및 상부 절연 층들(192, 194)의 일부를 관통하고, 상부로 노출된 게이트 전극들(130) 각각과 연결되도록 배치될 수 있다. 도 4에 도시된 것과 같이, 제1 콘택 플러그들(152)은 각각 게이트 패드들(130p)의 게이트 유전체 층(130a) 및 게이트 패드들(130p)의 일부를 관통하여, 게이트 패드들(130p)과 각각 연결될 수 있다.
도 3 및 도 4에 도시된 것과 같이, 라이너 층(152i)은 제1 콘택 플러그(152)의 측면 및 바닥면을 둘러쌀 수 있다. 라이너 층(152i)은 타이타늄(Ti) 등과 같은 금속 물질 및 타이타늄 질화물(TiN) 등과 같은 금속 질화물 중 적어도 하나를 포함할 수 있다. 제1 콘택 플러그(152)는 텅스텐(W) 등과 같은 금속 물질을 포함할 수 있다.
제2 콘택 플러그들(154, 156)은 셀 영역 절연 층(190), 기판 절연 층(105a, 105b) 및 주변 영역 절연 층(290)의 일부를 관통하며, 제2 기판(101)의 상부면에 수직하게 연장될 수 있다. 제2 콘택 플러그들(154, 156)은 하부 배선 구조물에 연결될 수 있다.
제2 콘택 플러그들(154)은 셀 영역 절연 층(190), 관통 절연 영역(TR), 기판 절연 층들(105a), 및 주변 영역 절연 층(290)의 적어도 일부를 관통하며, 제2 기판(101)의 상부면에 수직하게 연장될 수 있다. 제2 콘택 플러그들(154)은 관통 절연 영역(TR)에 의해 인접하는 게이트 전극들(130)과 이격될 수 있다. 제2 콘택 플러그들(154)은 x 방향에서 제1 콘택 플러그들(152) 사이에 배치될 수 있다.
제2 콘택 플러그들(156)은 제2 기판(101)의 외측 영역에 배치되며, 주변 회로 영역(PERI)으로 연장될 수 있다. 제2 콘택 플러그들(156)은 셀 영역 절연 층(190), 기판 절연 층들(105b), 및 주변 영역 절연 층(290)의 적어도 일부를 관통하며, 제2 기판(101)의 상부면에 수직하게 연장될 수 있다. 예를 들어, 제2 콘택 플러그들(156)은 제1 콘택 플러그들(152)이 제1 영역(R1)을 마주하는 방향에 대향하는 방향에서, 제1 콘택 플러그들(152)의 일 측에 배치될 수 있다.
제1 연결부들(162)은 각각 하나의 제1 콘택 플러그(152)와 적어도 하나의 제2 콘택 플러그(154, 156)를 연결할 수 있다. 이하에서는, 도 4를 참조하여, 제1 연결부(162)가 제1 콘택 플러그(152)와 제2 콘택 플러그(154)를 연결하는 실시예를 중심으로 설명하기로 한다.
제1 연결부(162)는 제2 콘택 플러그들(154)과 일체로 구성되어, 제1 도전 패턴(174)을 구성할 수 있다. 제1 연결부(162)와 제2 콘택 플러그(154)는 동일한 물질로 구성될 수 있으며, 제1 연결부(162)와 제2 콘택 플러그(154) 사이에는 계면이 존재하지 않을 수 있다.
제1 연결부(162)는 상부 절연 층(192, 194, 196)의 적어도 일부를 관통하여, 제2 콘택 플러그(154)의 길이 방향과 교차하는 방향, 예를 들어 x 방향으로 연장될 수 있다. 도 4에는 제1 연결부(162)가 제1 내지 제3 상부 절연 층들(192, 194, 196)을 관통하여, 셀 영역 절연 층(190) 상에 배치되는 실시예가 도시되어 있으나, 이에 한정되지 않는다. 다른 실시예들에서, 제1 연결부(162)는 셀 영역 절연 층(190)의 일부를 관통할 수 있다. 제1 연결부(162)는 지지대 수직 구조물들(180)과 접촉하거나, 접촉하지 않을 수 있다.
제1 연결부(162)는 제1 콘택 플러그(152)의 상부면 및 측면의 일부를 덮을 수 있다. 제1 연결부(162)와 제1 콘택 플러그(152) 사이에는 계면이 존재할 수 있다. 예시적인 실시예들에서, 제1 연결부(162)와 제1 콘택 플러그(155) 사이에는 배리어 메탈 층(BM)이 존재할 수 있다. 배리어 메탈 층(BM)은 제1 도전 패턴(174)의 표면을 덮을 수 있다. 배리어 메탈 층(BM)은 예를 들어, 제1 도전 패턴(174)의 상부면을 제외한 표면 전체를 덮을 수 있다. 제1 연결부(162)와 제1 콘택 플러그(152)는 서로 구별되는 별개의 구성일 수 있다.
제1 연결부(162)의 측면은, 제1 콘택 플러그(152)의 측면 및 제2 콘택 플러그(154)의 측면보다 외측에 배치될 수 있다. 제1 연결부(162)의 측면과 제1 콘택 플러그(152)의 측면 사이, 및 제1 연결부(162)의 측면과 제2 콘택 플러그(154)의 측면 사이에는 단차가 존재할 수 있다. 제1 연결부(162)와 제2 콘택 플러그(154)의 단차에 대해서는, 도 10을 참조하여 후술하기로 한다.
제1 연결부(162)의 하부면은 셀 영역 절연 층(190)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 셀 영역 절연 층(190)의 상부면보다 낮거나 높은 레벨에 위치할 수 있다. 제1 연결부(162)의 상부면은 제3 상부 절연 층(196)의 상부면과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 연결부(162)의 상부면은 비트 라인(BL)의 하부면과 실질적으로 동일한 레벨에 배치될 수 있다.
제1 연결부(162)는 제1 콘택 플러그(152)를 제1 높이(H1)만큼 둘러싸고, 제1 연결부(162)의 상부면은 하부면으로부터 제2 높이(H2)만큼 이격될 수 있다. 제1 높이(H1)는 약 30nm 이상일 수 있다. 제2 높이(H2)는 제1 높이(H1) 이상이고, 약 500nm 이하일 수 있다. 제2 높이(H2)는 약 30nm 이상 약 500nm 이하일 수 있다. 제1 높이(H1) 및 제2 높이(H2)가 상기 범위를 가짐으로써, 제1 콘택 플러그(152)와 제1 연결부(162) 사이의 저항 증가 없이 동작 속도를 향상시킬 수 있다.
제1 연결부(162)는 제1 콘택 플러그(152)와 제2 콘택 플러그(154)를 전기적으로 연결할 수 있으며, 예를 들어 적어도 제1 콘택 플러그(152)와 제2 콘택 플러그(154)를 연결하는 라인 패턴을 포함할 수 있다. 제1 콘택 플러그(152)와 제2 콘택 플러그(154)는 제1 연결부(162)에 의해 직접 연결될 수 있으며, 제2 콘택 플러그(154)는 제1 연결부(162)와 일체로 구성될 수 있다. 이에 의해, 회로 소자(도 1의 220)에 의한 전기적 신호가 제2 콘택 플러그(154) 및 제1 연결부(162)를 통해 제1 콘택 플러그(152)로 전달됨에 있어서, 계면에 의한 저항이 감소하고 반도체 장치(100)의 동작 속도가 개선될 수 있다.
제1 도전 패턴(174)과 제1 콘택 플러그(152)는 동일하거나 다른 물질로 이루어질 수 있다. 예시적인 실시예들에서, 제1 도전 패턴(174)과 제1 콘택 플러그(152)는 텅스텐(W)으로 이루어지거나, 제1 도전 패턴(174)은 다결정 실리콘(Si)으로 이루어지고 제1 콘택 플러그(152)는 텅스텐(W)으로 이루어질 수 있다. 제1 도전 패턴(174)의 표면을 덮는 배리어 메탈 층(BM)은 타이타늄(Ti) 및 타이타늄 질화물(TiN)로 이루어지거나, 타이타늄 질화물(TiN)으로 이루어질 수 있다.
상술한 내용은 제1 콘택 플러그(152)와 제2 콘택 플러그(156)를 연결하는 제1 연결부(162)에 대해서도 동일 또는 유사하게 적용될 수 있다.
제2 콘택 플러그(156)는 제1 연결부(162)와 일체로 구성되어, 제2 도전 패턴(176)을 구성할 수 있다. 도 2a에 연결되는 영역이 도시되지는 않았으나, 각각의 제2 콘택 플러그(156)는 제1 연결부(162)에 의해 각각의 제1 콘택 플러그(152)와 연결될 수 있다. 전기적 신호는 제2 콘택 플러그(156), 제1 연결부(162)를 통해 제1 콘택 플러그(152)에 전달될 수 있다. 전기적 신호가 전달되는 경로에서의 계면 저항을 감소하여 제품 속도가 향상될 수 있다.
제3 콘택 플러그들(158)은 제2 영역(R2)의 단부에서 제2 기판(101)과 연결될 수 있다. 제3 콘택 플러그들(158)은 게이트 전극들(130)과 이격될 수 있다. 제3 콘택 플러그들(158)은 셀 영역 절연 층(190)을 관통하고, 상부로 노출된 제2 수평 도전 층(104) 및 그 하부의 수평 절연 층(110)을 관통하여, 제2 기판(101)과 연결될 수 있다. 제3 콘택 플러그들(158)은, 예를 들어 제2 기판(101)을 포함하는 공통 소스 라인에 전기적 신호를 인가할 수 있다.
제2 연결부(168)는 복수의 제3 콘택 플러그들(158)을 서로 연결할 수 있다. 제2 연결부(168)는 복수의 제3 콘택 플러그들(158)과 일체로 구성되어, 제3 도전 패턴(178)을 구성할 수 있다. 제2 연결부(168)와 복수의 제3 콘택 플러그들(158)은 동일한 물질로 구성될 수 있으며, 제2 연결부(168)와 복수의 제3 콘택 플러그들(158) 사이에는 계면이 존재하지 않을 수 있다. 제2 연결부(168)는 제1 연결부(162)와 동일하거나 유사한 높이를 가질 수 있다.
도 6a, 도 6b 및 도 7 내지 도 10의 실시예들은 예시적인 실시예들에 따른 반도체 장치를 도시한 것이다. 도 6a, 도 6b 및 도 7 내지 도 10의 실시예들에서, 앞선 도 1 내지 도 5와 동일한 도면 번호를 가지지만 알파벳이 다른 경우에는, 도 1 내지 5와 다른 실시예를 설명하기 위한 것이다. 앞서 서술한 동일한 도면 번호에서 설명한 특징은 동일하거나 유사할 수 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 단면도이고, 도 6b는 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다. 도 6b는 도 6a의 'D' 영역의 일부 구성을 확대하여 도시한다.
도 6a 및 도 6b에 도시된 반도체 장치(100a)는, 제1 콘택 플러그(152a)와 제1 연결부(162a)가 일체로 형성된다는 점에서, 앞서 설명한 반도체 장치(100)와 차이가 있다.
제1 콘택 플러그(152a), 제1 연결부(162a) 및 제2 콘택 플러그(154a)는 일체로 구성되어, 제1 도전 패턴(174a)을 구성할 수 있다. 제1 콘택 플러그(152a), 제1 연결부(162a) 및 제2 콘택 플러그(156a)는 일체로 구성되어, 제2 도전 패턴(176a)을 구성할 수 있다. 제1 콘택 플러그(152a), 제1 연결부(162a) 및 제2 콘택 플러그(154a, 156a) 사이에 계면이 존재하지 않으므로, 전기적 신호의 전달 속도가 더욱 향상될 수 있다.
배리어 메탈 층(BMa)은 제1 도전 패턴(174a) 및 제2 도전 패턴(176a)의 표면을 둘러쌀 수 있다. 배리어 메탈 층(BMa)은 예를 들어, 제1 도전 패턴(174a) 및 제2 도전 패턴(174a)의 상부면을 제외한 표면 전체를 둘러쌀 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다. 도 7에서는 도 6b에 도시된 영역에 대응되는 영역들이 도시된다.
도 7에 도시된 반도체 장치(100b)는, 제1 콘택 플러그(152a)의 높이 및 연결부(162b)의 높이에 있어서, 앞서 설명한 반도체 장치(100)와 차이가 있다.
제1 콘택 플러그(152a)는 셀 영역 절연 층(190)을 관통할 수 있으며, 예를 들어, 제1 콘택 플러그(152a)의 상부면이 상부 절연 층들(192, 194, 196)의 하부면과 실질적으로 동일한 레벨에 위치하도록 연장될 수 있다.
제1 연결부(162b)의 하부면은 셀 영역 절연 층(190)의 상부면보다 낮은 레벨에 위치하고, 제1 연결부(162b)의 상부면은 상부 절연 층들(192, 194, 196)의 최상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 제1 연결부(162b)는 제1 콘택 플러그(152b)를 제1 높이(H1b)만큼 둘러싸고, 제1 연결부(162b)의 상부면은 하부면으로부터 제2 높이(H2b)만큼 이격될 수 있다. 제2 높이(H2b)는 약 30nm 이상 약 500nm 이하일 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 부분 확대도이다. 도 8에서는 도 6b에 도시된 영역에 대응되는 영역들이 도시된다.
도 8에 도시된 반도체 장치(100c)는, 제1 콘택 플러그(152c)의 형상에 있어서, 앞서 설명한 반도체 장치(100)와 차이가 있다.
제1 콘택 플러그들(152c)은 셀 영역 절연 층(190)의 적어도 일부, 게이트 전극들(130), 층간 절연 층들(120), 기판 절연 층(105c) 및 제2 주변 영역 절연 층(294)을 관통하도록 연장되어, 제3 하부 배선 라인들(286)에 연결될 수 있다. 제1 콘택 플러그들(152c)은 게이트 전극들(130)의 게이트 패드들(130p)을 관통하면서 게이트 전극들(130)을 관통하고, 게이트 패드들(130p)과 접촉하면서 게이트 패드들(130p)과 전기적으로 연결될 수 있다. 제1 콘택 플러그들(152c)은 각각 게이트 패드들(130p)과 접촉하는 부분에서 수평 방향으로 돌출되는 돌출부를 포함할 수 있다. 제1 콘택 플러그들(152c)의 돌출부들은 게이트 패드들(130p)과 접촉할 수 있다.
제1 콘택 플러그들(152c)은 게이트 패드들(130p)과 접촉하면서 다른 게이트 전극들(130)과 이격될 수 있다. 예를 들어, 제1 콘택 플러그들(152c)은 어느 하나의 게이트 층의 게이트 패드(130p)와 접촉하고, 상기 어느 하나의 게이트 층 보다 낮은 레벨에 위치하는 게이트 층들과 버퍼 절연 층(137)에 의해 이격될 수 있다.
제1 콘택 플러그(152c)와 제1 연결부(162c)의 형상은 도 8에 도시된 것에 한정되지 않는다. 예를 들어, 도 8에는 제1 콘택 플러그(152c), 제1 연결부(162c) 및 제2 콘택 플러그(154c)가 일체로 구성되어, 제1 도전 패턴(174c)을 구성하는 실시예가 도시되어 있으나, 앞서 설명한 것과 같이, 제1 콘택 플러그(152c)와 제1 연결부(162c)는 별개로 구성될 수 있다. 또한, 제1 콘택 플러그(152c)는 셀 영역 절연 층(190)의 상부면보다 높은 레벨까지 연장될 수도 있다.
도 9a, 도 9b 및 도 10은 예시적인 실시예들에 따른 반도체 장치를 개략적으로 도시하는 레이아웃도이다.
도 9a는 도 4의 반도체 장치(100)를 상부에서 바라본 레이아웃도이고, 도 9b는 도 6b의 반도체 장치(100a)를 상부에서 바라본 레이아웃도이다. 도 9a 및 도 9b에서는 주요 구성요소들만을 도시하였다.
도 9a를 참조하면, 제1 콘택 플러그(152)는 제1 직경(Ra)을 갖고, 제2 콘택 플러그(154)는 제2 직경(Rb)을 가질 수 있다. 제1 연결부(162)는 길이 방향에 수직한 제1 폭을 가질 수 있다. 예시적인 실시예들에서, 제1 폭은 제1 직경(Ra) 및 제2 직경(Rb) 이상일 수 있다. 예를 들어, 제1 연결부(162)의 측면은 제1 콘택 플러그(152)의 측면으로부터 제1 거리(d1)만큼 이격되고, 제2 콘택 플러그(154)의 측면으로부터 제2 거리(d2)만큼 이격될 수 있다. 제1 거리(d1)는 제1 직경(Ra)의 약 0.1배 이하이고, 제2 거리(d2)는 제2 직경(Rb)의 약 0.1배 이하일 수 있다.
도 9b에 도시된 것과 같이, 제1 콘택 플러그(152a), 연결부(162a) 및 제2 콘택 플러그(154a)가 일체로 구성되어, 제1 도전 패턴(174a)을 이루는 실시예에 대해서도 상술한 내용이 동일하게 적용될 수 있다.
제1 연결부(162)와 제1 및 제2 콘택 플러그들(152, 154)의 형상은 도 9a 및 도 9b에 도시된 것에 한정되지 않는다. 예시적인 실시예들에서, 제1 연결부(162)는 제1 콘택 플러그(152)와 제2 콘택 플러그(154)가 랜딩하는 영역에서 제1 폭을 갖고, 제1 콘택 플러그(152)와 제2 콘택 플러그(152)의 사이에서 제1 폭보다 작은 제2 폭을 가질 수 있다. 또한, 예시적인 실시예들에서, 제1 연결부(162)는 제1 및 제2 콘택 플러그들(152, 154)의 상부면의 일부만을 덮을 수도 있다. 또한, 예시적인 실시예들에서, 제1 콘택 플러그(152, 152a) 및 제2 콘택 플러그(154, 154a) 각각의 제1 연결부(162, 162a)의 측면들로부터의 이격 거리는 일정하지 않을 수 있다. 이 외에도, 제1 연결부(162)와 제1 및 제2 콘택 플러그들(152, 154)의 형상은 디자인 룰에 따라 다양하게 변경될 수 있다.
도 10은 반도체 장치(100d)를 상부에서 바라본 개략적인 레이아웃도이다. 도 10에서는 주요 구성만을 도시하였다.
도 10에 도시된 것과 같이, 각각의 제1 연결부들(162d)은 하나의 제1 콘택 플러그(152d)와 하나의 제2 콘택 플러그(154d)를 연결할 수 있다. 예시적인 실시예들에서, 제1 연결부들(162d)은 복수의 라인 패턴들이 연결된 형태로 구성될 수 있다. 다만, 제1 연결부들(162d)의 형상은 이에 한정되지 않으며, 예를 들어 단일의 라인 패턴으로 구성될 수도 있다.
도 11a 내지 도 11i는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 11a 내지 도 11i에서는, 도 2a에 도시된 영역에 대응되는 영역들이 도시된다.
도 11a를 참조하면, 제1 기판(201) 상에 주변 회로 영역(PERI)을 이루는 회로 소자들(220) 및 하부 배선 구조물을 형성할 수 있다.
먼저, 제1 기판(201) 내에 소자 분리 층들(210)을 형성하고, 제1 기판(201) 상에 회로 게이트 유전 층(222) 및 회로 게이트 전극(225)을 순차적으로 형성할 수 있다. 소자 분리 층들(210)은 예를 들어, 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 회로 게이트 유전 층(222)과 회로 게이트 전극(225)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 이용하여 형성될 수 있다. 회로 게이트 유전 층(222)은 실리콘 산화물로 형성되고, 회로 게이트 전극(225)은 다결정 실리콘 또는 금속 실리사이드 층 중 적어도 하나로 형성될 수 있으나, 이에 한정되지는 않는다. 다음으로, 회로 게이트 유전 층(222)과 회로 게이트 전극(225)의 양 측벽에 스페이서 층(224), 불순물 영역들(205)을 형성할 수 있다. 실시예들에 따라, 스페이서 층(224)은 복수의 층들로 이루어질 수도 있다. 다음으로, 이온 주입 공정을 수행하여 불순물 영역들(205)을 형성할 수 있다.
하부 배선 구조물 중 하부 콘택 플러그(270)는 제1 주변 영역 절연 층(292)을 일부 형성한 후, 일부를 식각하여 제거하고 도전성 물질을 매립함으로써 형성할 수 있다. 하부 배선 라인들(280)은, 예를 들어, 도전성 물질을 증착한 후 일르 패터닝함으로써 형성할 수 있다.
제1 주변 영역 절연 층(292)은 복수 개의 절연 층들로 이루어질 수 있다. 제1 주변 영역 절연 층(292)은 하부 배선 구조물을 형성하는 각 단계에서 일부가 형성될 수 있다. 제1 주변 영역 절연 층(292) 상에는 제3 하부 배선 라인들(286)의 상부면을 덮는 제2 주변 영역 절연 층(294)이 배치될 수 있다. 제1 주변 영역 절연 층(292)과 제2 주변 영역 절연 층(294)의 사이에는 하부 보호 층이 추가로 형성될 수도 있다. 이에 의해, 주변 회로 영역(PERI)이 모두 형성될 수 있다.
이후, 접지 비아(250)를 형성하기 위해, 제2 주변 영역 절연 층(294)의 상부면으로부터 제3 하부 배선 라인들(286)로 연장되는 비아홀이 형성될 수 있다. 비아홀을 제2 기판(101)을 이루는 물질로 채우고 상부에 제2 기판(101)을 형성할 수 있다. 이에 의해, 접지 비아(250)가 형성될 수 있다. 접지 비아(250) 및 제2 기판(101)은 예를 들어, 다결정 실리콘으로 이루어질 수 있으며, CVD 공정에 의해 형성할 수 있다.
도 11b를 참조하면, 제2 기판(101) 상에 수평 절연 층(110) 및 제2 수평 도전 층(104)을 형성할 수 있다.
수평 절연 층(110)을 제2 기판(101) 상에 적층할 수 있다. 수평 절연 층(110)은 후속 공정을 통해 일부가 제1 수평 도전 층(도 2a의 102)으로 교체되는 층일 수 있다. 수평 절연 층(110)의 일부 영역들, 예를 들어, 제2 기판(101)의 제1 영역(도 2a의 R1)에서 일부가 패터닝 공정에 의해 제거될 수 있다.
제2 수평 도전 층(104)은 수평 절연 층(110) 상에 형성되며, 수평 절연 층(110)이 제거된 영역에서 제2 기판(101)과 접촉될 수 있다. 이에 따라, 제2 수평 도전 층(104)은 수평 절연 층(110)의 단부들을 따라 절곡되며, 단부들을 덮고 제2 기판(101) 상으로 연장될 수 있다.
도 11c를 참조하면, 제2 기판(101), 수평 절연 층(110), 및 제2 수평 도전 층(104)의 기판 구조물을 패터닝하고, 기판 절연 층(105a, 105b)을 형성할 수 있다.
제2 기판(101)을 포함하는 기판 구조물은 제2 영역(R2)에서 일부가 제거될 수 있다. 특히, 기판 구조물은 관통 절연 영역(도 2a의 TR)이 위치하는 영역에서 일부가 제거될 수 있다.
기판 절연 층(105a, 105b)은 기판 구조물이 제거된 영역에서 절연 물질을 채움으로써 형성될 수 있다. 절연 물질은 제2 수평 도전 층(104) 상에 증착된 후, 물리적 화학적 연마(Chemical Mechanical Planarization, CMP)와 같은 평탄화 공정에 의해 평탄화되어 기판 절연 층(105a, 105b)을 이룰 수 있다. 기판 절연 층들(105a, 105b)이 형성되는 영역들은 관통 절연 영역(도 2a TR)으로 정의될 수 있다.
도 11d를 참조하면, 희생 절연 층들(135) 및 층간 절연 층들(120)을 교대로 적층하여 예비 적층 구조물을 형성하고, 셀 영역 절연 층(190)을 형성할 수 있다.
예비 적층 구조물의 적어도 일측에서, 희생 절연 층들(135) 및 층간 절연 층들(120)은 계단 모양으로 배열되는 패드 영역들을 포함할 수 있다. 예비 적층 구조물에서, 희생 절연 층들(135)과 층간 절연 층들(120)이 계단 모양으로 배열되는 패드 영역들이 위치하는 영역을 제2 영역(R2)으로 정의할 수 있고, 제2 영역(R2)과 인접한 영역에서 희생 절연 층들(135)과 층간 절연 층들(120)이 위치하는 영역을 제1 영역(R1)으로 정의할 수 있다. 층간 절연 층들(120)은 실리콘 산화물로 형성될 수 있고, 희생 절연 층들(135)은 실리콘 질화물로 형성될 수 있다.
예비 적층 구조물을 형성한 후, 계단 모양으로 배열되는 희생 절연 층들(135)의 영역들 상에 보강 수평 층들(130i)을 형성할 수 있다. 보강 수평 층들(130i)은 실리콘 질화물로 형성될 수 있다. 이후, 예비 적층 구조물 및 보강 수평 층들(130i)을 덮는 셀 영역 절연 층(190)을 형성할 수 있다.
도 11e를 참조하면, 예비 적층 구조물을 관통하는 채널 구조물들(140), 예비 지지대 수직 구조물들(180p), 예비 제2 콘택 플러그들(154p) 및 예비 제3 콘택 플러그들(156p)을 형성할 수 있다.
먼저, 제1 영역(R1)에서 예비 적층 구조물들을 관통하고, 제2 기판(101)과 접촉하는 채널 구조물들(140)을 형성할 수 있다. 채널 구조물들(140)은 도 5를 참조하여 설명한 것과 같이, 채널 층(도 5의 141), 터널링 층(도 5의 142), 전하 저장 층(도 5의 143), 블록킹 층(도 5의 144), 채널 매립 절연 층(도 5의 145) 및 채널 패드(도 5의 146)을 포함할 수 있다.
이후, 제2 예비 컨택 플러그들(154p, 156p) 및 제3 예비 컨택 플러그들(158p)을 형성할 수 있다. 제2 예비 컨택 플러그들(154p, 156p) 및 제3 예비 컨택 플러그들(158p)을 형성할 홀들을 동시에 형성하고, 각각의 홀들을 희생 물질, 예를 들어 다결정 실리콘으로 채울 수 있다. 제2 예비 컨택 플러그들(154p)은 셀 영역 절연 층(190), 예비 적층 구조물, 기판 절연 층(105a) 및 제2 주변 영역 절연 층(294)을 관통하여, 하부 배선 구조물에 연결될 수 있다. 제2 예비 컨택 플러그들(156p)은 셀 영역 절연 층(190), 기판 절연 층(105b) 및 제2 주변 영역 절연 층(294)을 관통하여, 하부 배선 구조물에 연결될 수 있다. 제3 예비 컨택 플러그들(158p)은 셀 영역 절연 층(190), 제2 수평 도전 층(104) 및 수평 절연 층(110)을 관통하여, 제2 기판(101)과 접촉할 수 있다. 예비 지지대 수직 구조물들(180p)은 셀 영역 절연 층, 예비 적층 구조물, 제2 수평 도전 층(104) 및 수평 절연 층(110)을 관통하여, 제2 기판(101)과 접촉할 수 있다.
도 11f를 참조하면, 셀 영역 절연 층(190) 상에 제1 상부 절연 층(192)을 형성하고, 지지대 수직 구조물(180)을 형성할 수 있다.
먼저, 셀 영역 절연 층(190) 상에 셀 영역 절연 층(190)의 상부면을 덮는 제1 상부 절연 층(192)을 형성할 수 있다. 제1 상부 절연 층(192)은 예비 지지대 수직 구조물들(도 11e의 180p)의 상부면과 대응되는 형상의 치환 패턴을 가질 수 있다. 예비 지지대 수직 구조물들(도 11e의 180p)에 제1 상부 절연 층(192)의 치환 패턴을 접합시키고, 치환 패턴을 통해 예비 지지대 수직 구조물들(도 11e의 180p)의 희생 물질을 제거하고, 예비 지지대 수직 구조물들의 홀 및 제1 상부 절연 층(192)의 치환 패턴을 실리콘 산화물로 채울 수 있다. 이에 의해, 지지대 수직 구조물(180)이 형성될 수 있다.
도 11g를 참조하면, 예비 적층 구조물들의 희생 절연 층들(135)의 일부가 게이트 전극들(130)으로 치환될 수 있다.
도 1 및 도 11g를 함께 참조하면, 제1 상부 절연 층(192) 및 예비 적층 구조물을 차례로 관통하며, 제2 기판(101) 내로 연장되는 분리 트렌치들을 형성할 수 있다. 분리 트렌치들은 분리 영역들(도 1의 MS)에 대응되는 영역들일 수 있다. 분리 트렌치들은 제1 영역(R1) 하부의 수평 절연 층(도 11f의 110)을 노출시킬 수 있고, 제2 영역(R2) 하부의 수평 절연 층(110)과 이격될 수 있다. 분리 트렌치들에 의해 노출된 제1 영역(R1) 하부의 수평 절연 층(도 11f의 110)을 제거한 후, 제거된 공간 내에 제1 수평 도전 층(102)을 형성할 수 있다. 제1 수평 도전 층(102)은 N형의 도전형을 갖는 다결정 실리콘 층으로 형성될 수 있다.
분리 트렌치들에 의해 노출되는 예비 적층 구조물의 희생 절연 층들(135)을 부분 식각하여 빈 공간들을 형성하고, 빈 공간들 내에 게이트 전극들(130)을 형성할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)을 형성하기 전에, 게이트 유전체 층(도 3의 130a)을 컨포멀하게 형성할 수 있다. 예비 적층 구조물은 층간 절연 층들(120) 및 게이트 전극들(130)을 포함하는 적층 구조물로 치환될 수 있다. 보강 수평 층들(도 11f의 130i)도 게이트 전극들(130)로 함께 치환되어, 게이트 패드들(130p)이 형성될 수 있다.
희생 절연 층들(135) 중 일부는 식각되지 않고 잔존할 수 있다. 적층 구조물 내에서 희생 절연 층들(135)이 형성되는 영역들은 관통 절연 영역들(TR)로 정의될 수 있다.
이후, 분리 트렌치들 내에 분리 영역들(MS)을 형성할 수 있다. 분리 영역들(MS)은 실리콘 산화물로 형성할 수 있다.
도 11h를 참조하면, 제1 상부 절연 층(192) 상에 제2 상부 절연 층(194)을 형성하고, 제1 콘택 플러그들(152)을 형성할 수 있다.
제1 콘택 플러그들(152)은 제1 및 제2 상부 절연 층들(192, 194) 및 셀 영역 절연 층(190)을 관통하여, 게이트 전극들(130)의 게이트 패드들과 접촉할 수 있다.
도 11i를 참조하면, 제2 상부 절연 층(194) 상에 제3 상부 절연 층(196)을 형성하고, 제1 내지 제3 도전 패턴 홀들(174h, 176h, 178h)을 형성할 수 있다.
먼저, 제2 상부 절연 층(194) 상에 제2 상부 절연 층(194)의 상부면을 덮는 제3 상부 절연 층(196)을 형성할 수 있다. 제3 상부 절연 층(196)은, 제1 콘택 플러그(152)와 제2 예비 콘택 플러그(도 11h의 154p), 또는 제1 콘택 플러그(152)와 제2 예비 콘택 플러그(도 11h의 156p)를 연결하는 제1 치환 패턴들을 포함할 수 있다. 제3 상부 절연 층(196)은 복수의 제3 예비 콘택 플러그들(도 11h의 158p)을 서로 연결하는 제2 치환 패턴들을 포함할 수 있다.
제1 콘택 플러그(152) 및 제2 예비 콘택 플러그들(도 11h의 154p, 156p)에 제1 치환 패턴들을 접합시키고, 제3 예비 콘택 플러그들(도 11h의 158p)에 제2 치환 패턴들을 접합시키고, 제1 및 제2 치환 패턴들을 통해 제1 및 제2 상부 절연 층들(192, 194)의 일부 및 제2 및 제3 예비 콘택 플러그들(도 11h의 154p, 156p, 158p)의 희생 물질을 제거할 수 있다.
이에 의해, 제1 내지 제3 상부 절연 층들(192, 194, 196)을 관통하는 제1 및 제2 연결부들(162h, 168h), 제2 콘택 플러그 홀들(154h, 156h), 및 제3 콘택 플러그 홀들(158h)을 형성할 수 있다. 제1 연결부 홀(162h)과 제2 콘택 플러그 홀(154h)은 연속적인 빈 공간을 형성하여, 제1 도전 패턴 홀(174h)을 구성할 수 있다. 제1 연결부 홀(162h)과 제2 콘택 플러그 홀(156h)은 연속적인 빈 공간을 형성하여, 제2 도전 패턴 홀(176h)을 구성할 수 있다. 제2 연결부 홀(168h)과 제3 도전 패턴 홀들(158h)은 연속적인 빈 공간을 형성하여, 제3 도전 패턴 홀(178h)을 구성할 수 있다.
이후, 제1 내지 제3 도전 패턴 홀들(174h, 176h, 178h)의 표면을 덮는 배리어 메탈 층(BM)을 형성할 수 있다. 배리어 메탈 층(BM)은 제1 내지 제3 도전 패턴 홀들(174h, 176h, 178h)의 표면 상에 컨포멀하게 형성될 수 있으며, 예를 들어 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD), 물리 기상 증착(Physical Vapor Deposition, PVD) 및 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 중 적어도 하나의 방법을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
이후, 다시 도 2를 참조하면, 제1 내지 제3 도전 패턴들(174, 176, 178)을 형성하고, 채널 구조물들(140) 상의 상부 콘택 플러그들(CP) 및 비트 라인들(BL)을 형성할 수 있다.
제1 내지 제3 도전 패턴 홀들(도 11i의 174h, 176h, 178h)을 도전성 물질, 예를 들어 텅스텐(W), 다결정 실리콘 등으로 채울 수 있다. 이에 의해, 제1 내지 제3 도전 패턴들(174, 176, 178)이 형성될 수 있다. 제1 내지 제3 도전 패턴들(174, 176, 178)의 상부면은, 상부 절연 층들(192, 194, 196)의 최상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
채널 구조물들(140) 상에 상부 절연 층들(192, 194, 196)을 관통하는 상부 콘택 플러그들(CP)을 형성할 수 있다. 이후, 상부 절연 층들(192, 194, 196) 상에 상부 콘택 플러그들(CP)과 각각 연결되는 비트 라인들(BL)을 형성할 수 있다. 상부 콘택 플러그들(CP) 및 비트 라인들(BL)의 형성 순서는 변경될 수 있다. 예를 들어, 도 11i에서 제3 상부 절연 층(196) 형성 후 제1 내지 제3 도전 패턴 홀들(174h, 176h, 178h) 형성 전에, 상부 콘택 플러그들(CP) 및 비트 라인들(BL)을 형성하는 것도 가능하다.
도 12은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 12을 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 10을 참조하여 상술한 NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 반도체 구조물(1100F) 및 제1 반도체 구조물(1100F) 상의 제2 반도체 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 반도체 구조물(1100F)은 제2 반도체 구조물(1100S)의 옆에 배치될 수도 있다. 제1 반도체 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 반도체 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 반도체 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT2) 중 적어도 하나는 GIDL 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 반도체 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 반도체 구조물(1100F) 내에서 제2 반도체 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 컨트롤러 인터페이스(1221)를 포함할 수 있다. 컨트롤러 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하부면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 13를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 적층 구조물들(3210) 및 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 10을 참조하여 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 14는 예시적인 실시예에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 도 14는 도 13의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 13의 반도체 패키지(2003)를 절단선 Ⅳ-Ⅳ'를 따라 절단한 영역을 개념적으로 나타낸다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상부면에 배치되는 패키지 상부 패드들(2130)(도 13 참조), 패키지 기판 바디부(2120)의 하부면에 배치되거나 하부면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 13와 같이 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 반도체 구조물(3100) 및 제2 반도체 구조물(3200)을 포함할 수 있다. 제1 반도체 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 반도체 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 적층 구조물(3210), 적층 구조물(3210)을 관통하는 채널 구조물들(3220)과 분리 영역들, 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조물(3210)의 워드라인들(WL)(도 12 참조)과 전기적으로 연결되는 콘택 플러그들(3235)을 포함할 수 있다. 도 1 내지 도 10을 참조하여 상술한 것과 같이, 반도체 칩들(2200) 각각에서 콘택 플러그 및 콘택 플러그와 일체로 형성된 연결부를 포함하는 도전 패턴들(174, 176, 178)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 반도체 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조물(3210)의 외측에 배치될 수 있으며, 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 반도체 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 13의 2210)를 더 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
MS: 분리 영역 SS: 상부 분리 영역
TR: 관통 절연 영역 100: 반도체 장치
101: 제2 기판 102: 제1 수평 도전 층
104: 제2 수평 도전 층 105a, 105b: 기판 절연 층
110: 수평 절연 층 120: 층간 절연 층
130: 게이트 전극 층 140: 채널 구조물
152, 154, 156, 158: 콘택 플러그
162, 168: 연결부 174, 176, 178: 도전 패턴
180: 지지대 수직 구조물 190: 셀 영역 절연 층
192, 194, 196: 상부 절연 층

Claims (10)

  1. 제1 기판, 상기 제1 기판 상의 회로 소자들, 및 상기 회로 소자들과 전기적으로 연결된 하부 배선 라인들을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고,
    상기 제2 반도체 구조물은,
    제1 영역 및 제2 영역을 갖는 제2 기판;
    상기 제2 기판 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연 층들;
    상기 제2 영역에서 상기 게이트 전극들을 관통하며 제2 방향으로 연장되는 관통 절연 영역들;
    상기 게이트 전극들 및 상기 층간 절연 층들을 덮는 캡핑 절연 층;
    상기 캡핑 절연 층 상의 상부 절연 층;
    상기 제1 영역에서, 상기 캡핑 절연 층 및 상기 게이트 전극들을 관통하며 상기 제1 방향을 따라 연장되고, 채널 층을 각각 포함하는 채널 구조물들;
    상기 상부 절연 층을 관통하여 상기 채널 구조물들과 각각 연결되는 상부 콘택 플러그들;
    상기 상부 절연 층 상에 배치되고, 상기 상부 콘택 플러그들과 각각 연결되는 비트 라인들;
    상기 제2 영역에서 상기 캡핑 절연 층을 관통하며 상기 제1 방향을 따라 연장되고, 상기 게이트 전극들과 각각 전기적으로 연결되는 제1 콘택 플러그들; 및
    상기 제2 영역에서 각각의 상기 관통 절연 영역들을 관통하며 상기 제1 방향을 따라 연장되어 상기 하부 배선 라인들과 전기적으로 연결되는 제2 콘택 플러그들, 및 각각의 상기 제2 콘택 플러그들과 일체로 구성되어 각각의 상기 제1 콘택 플러그들의 상부면 및 측면의 적어도 일부를 둘러싸도록 연장되는 연결부들을 포함하는 도전 패턴들을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    각각의 상기 도전 패턴들의 상부면을 제외한 표면 전체를 둘러싸는 배리어 메탈 층을 더 포함하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 배리어 메탈 층은, 상기 연결부들과 상기 제1 콘택 플러그들 사이에 개재되는 부분을 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 콘택 플러그들의 상부면은 제1 레벨에 위치하고,
    상기 연결부들의 하부면은 상기 제1 레벨보다 낮은 제2 레벨에 위치하고,
    상기 연결부들의 상부면은 상기 제1 레벨보다 높은 제3 레벨에 위치하고,
    상기 제2 레벨과 상기 제3 레벨의 높이 차는 30 nm 이상 500nm 이하인, 반도체 장치.
  5. 제1항에 있어서,
    상기 연결부는 라인 패턴을 포함하고,
    상기 라인 패턴은 길이 방향에 수직인 제1 폭을 갖고,
    상기 제1 폭은 상기 제1 콘택 플러그의 직경 이상이고, 상기 제1 콘택 플러그의 직경의 1.2배 이하이고,
    상기 제1 폭은 상기 제2 콘택 플러그의 직경 이상이고, 상기 제2 콘택 플러그의 직경의 1.2배 이하인, 반도체 장치.
  6. 제1항에 있어서,
    상기 도전 패턴들의 상기 연결부들의 상부면은 상기 비트 라인들의 하부면과 동일한 레벨에 위치하고,
    상기 도전 패턴들의 상기 연결부들의 상부면은 상기 상부 절연 층의 상부면과 동일한 레벨에 위치하는, 반도체 장치.
  7. 하부 배선 구조물을 포함하는 제1 반도체 구조물; 및
    상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물을 포함하고,
    상기 제2 반도체 구조물은,
    상기 제1 반도체 구조물 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연 층들;
    상기 게이트 전극들과 상기 층간 절연 층들을 덮는 캡핑 절연 층;
    상기 캡핑 절연 층을 관통하며 상기 제1 방향으로 연장되고, 상기 게이트 전극들과 전기적으로 연결되는 제1 콘택 플러그;
    상기 게이트 전극들과 이격되어 상기 제1 방향으로 연장되고, 상기 하부 배선 구조물과 전기적으로 연결되는 제2 콘택 플러그; 및
    상기 캡핑 절연 층 상에서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그를 전기적으로 연결하는 연결부를 포함하고,
    상기 연결부와 상기 제2 콘택 플러그는 일체로 구성되는, 반도체 장치.
  8. 제7항에 있어서,
    상기 연결부와 상기 제1 콘택 플러그는 일체로 구성되는, 반도체 장치.
  9. 제7항에 있어서,
    상기 연결부와 상기 제1 콘택 플러그 사이에는 계면이 존재하는, 반도체 장치.
  10. 하부 배선 구조물을 포함하는 제1 반도체 구조물, 상기 제1 반도체 구조물 상에 배치되는 제2 반도체 구조물, 및 상기 하부 배선 구조물과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 저장 장치; 및
    상기 입출력 패드를 통하여 상기 반도체 저장 장치와 전기적으로 연결되며, 상기 반도체 저장 장치를 제어하는 컨트롤러를 포함하고,
    상기 제2 반도체 구조물은,
    상기 제1 반도체 구조물 상에서 제1 방향을 따라 서로 이격되어 적층되는 게이트 전극들;
    상기 게이트 전극들과 교대로 적층되는 층간 절연 층들;
    상기 게이트 전극들과 상기 층간 절연 층들을 덮는 캡핑 절연 층;
    상기 캡핑 절연 층을 관통하며 상기 제1 방향으로 연장되고, 상기 게이트 전극들과 전기적으로 연결되는 제1 콘택 플러그;
    상기 게이트 전극들과 이격되어 상기 제1 방향으로 연장되고, 상기 하부 배선 구조물과 전기적으로 연결되는 제2 콘택 플러그; 및
    상기 캡핑 절연 층 상에서, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그를 전기적으로 연결하는 연결부를 포함하고,
    상기 연결부와 상기 제2 콘택 플러그는 일체로 구성되는, 전자 시스템.
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