KR20230175015A - 집적회로 소자 및 이를 포함하는 전자 시스템 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 집적회로 소자는, 제1 구조물과 제1 구조물 상에 적층된 제2 구조물을 구비하고, 제1 구조물은 제1 기판, 제1 기판 상의 주변 회로, 제1 기판과 주변 회로를 덮는 제1 절연층, 및 제1 절연층 상에 배치되며 주변 회로에 전기적으로 연결된 제1 본딩 패드를 포함하고, 제2 구조물은 제1 기판과 마주보는 제1 면과 제1 면에 대향하는 제2 면을 구비하는 제2 기판, 제2 기판의 제1 면 상에 수직 방향을 따라 서로 이격되어 계단 형상으로 적층된 복수의 게이트 전극, 복수의 게이트 전극 중 제1 게이트 전극의 제1 도전성 패드를 관통하며 제1 게이트 전극과 전기적으로 연결되고 복수의 게이트 전극 중 제1 게이트 전극의 상부에 배치된 제2 게이트 전극들을 관통하되 제2 게이트 전극들과 전기적으로 절연되는 제1 셀 컨택 플러그, 제2 기판의 내부에 위치하는 제1 셀 컨택 플러그의 상부를 둘러싸도록 제2 기판을 관통하는 제1 노드 분리 구조물, 및 제1 셀 컨택 플러그의 하부에 전기적으로 연결되며 제1 본딩 패드와 접합되는 제2 본딩 패드를 포함한다.

Description

집적회로 소자 및 이를 포함하는 전자 시스템{INTEGRATED CIRCUIT DEVICE AND ELECTRONIC SYSTEM HAVING THE SAME}
본 발명의 기술분야는 집적회로 소자 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 비휘발성 수직형 메모리 소자를 구비하는 집적회로 소자 및 이를 포함하는 전자 시스템에 관한 것이다.
우수한 성능 및 경제성을 충족시키기 위해, 집적회로 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 경제성을 결정하는 중요한 요인이다. 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 미세 패턴 형성을 위해서는 고가의 장비들이 필요하고, 칩 다이(die)의 면적은 제한적이기 때문에, 2차원 메모리 소자의 집적도가 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원 구조를 가지는 수직형 메모리 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 복수의 게이트 전극을 관통하여 수직 방향으로 연장되는 셀 컨택 플러그가 접촉하는 랜딩 패드의 위치를 변경하여 공정 마진을 최소화할 수 있도록, 수직형 메모리 소자의 본딩 구조를 이용함으로써, 집적도 및 경제성이 향상된 집적회로 소자 및 이를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 제1 구조물과 상기 제1 구조물 상에 적층된 제2 구조물을 구비하고, 상기 제1 구조물은, 제1 기판; 상기 제1 기판 상의 주변 회로; 상기 제1 기판과 상기 주변 회로를 덮는 제1 절연층; 및 상기 제1 절연층 상에 배치되며, 상기 주변 회로에 전기적으로 연결된 제1 본딩 패드;를 포함하고, 상기 제2 구조물은, 상기 제1 기판과 마주보는 제1 면과 상기 제1 면에 대향하는 제2 면을 구비하는 제2 기판; 상기 제2 기판의 상기 제1 면 상에 수직 방향을 따라 서로 이격되어 계단 형상으로 적층된 복수의 게이트 전극; 상기 복수의 게이트 전극 중 제1 게이트 전극의 제1 도전성 패드를 관통하며 상기 제1 게이트 전극과 전기적으로 연결되고, 상기 복수의 게이트 전극 중 상기 제1 게이트 전극의 상부에 배치된 제2 게이트 전극들을 관통하되 상기 제2 게이트 전극들과 전기적으로 절연되는, 제1 셀 컨택 플러그; 상기 제2 기판의 내부에 위치하는 상기 제1 셀 컨택 플러그의 상부를 둘러싸도록 상기 제2 기판을 관통하는 제1 노드 분리 구조물; 및 상기 제1 셀 컨택 플러그의 하부에 전기적으로 연결되며, 상기 제1 본딩 패드와 접합되는 제2 본딩 패드;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자는, 제1 기판; 상기 제1 기판 상의 주변 회로; 상기 제1 기판과 상기 주변 회로를 덮는 제1 절연층; 및 상기 제1 절연층 상에 배치되며, 상기 주변 회로에 전기적으로 연결된 복수의 제1 본딩 패드;를 포함하는 제1 구조물과, 서로 대향하는 제1 면 및 제2 면을 구비하고, 상기 제1 면에 셀 영역 및 상기 셀 영역에 인접한 연결 영역을 가지는 제2 기판; 상기 제2 기판의 상기 제1 면에 수평 방향으로 연장되고 수직 방향으로 교대로 적층되는 복수의 게이트 전극 및 복수의 절연층을 가지고, 상기 연결 영역에서 계단 구조를 가지는 게이트 스택; 상기 셀 영역 내에 배치되며, 상기 게이트 스택을 수직 방향으로 관통하며 연장되는 채널 구조물과 공통 소스 라인 컨택; 상기 연결 영역 내에 배치되며, 상기 복수의 게이트 전극 중 대응하는 게이트 전극의 도전성 패드에 접촉하여 전기적으로 연결되고, 상기 연결 영역을 관통하는 복수의 셀 컨택 플러그; 상기 제2 기판의 내부에서 상기 복수의 셀 컨택 플러그의 상부를 둘러싸며, 상기 복수의 셀 컨택 플러그와 상기 제2 기판을 절연시키는 복수의 노드 분리 구조물; 상기 제2 기판의 상기 제2 면 상에 배치되고, 상기 공통 소스 라인 컨택의 상부와 접촉하는 제1 수직 컨택 및 상기 제2 기판의 상기 제2 면에 접촉하는 제2 수직 컨택을 포함하는 컨택 구조물; 및 상기 복수의 셀 컨택 플러그의 하부에 전기적으로 연결되며, 상기 복수의 제1 본딩 패드와 전기적으로 연결되는 복수의 제2 본딩 패드;를 포함하는 제2 구조물이 서로 접합된다.
본 발명의 기술적 사상에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 집적회로 소자; 및 상기 메인 기판 상에서 상기 집적회로 소자와 전기적으로 연결되는 컨트롤러;를 포함하고, 상기 집적회로 소자는 제1 구조물과 상기 제1 구조물 상에 적층된 제2 구조물을 구비하고, 상기 제1 구조물은, 제1 기판; 상기 제1 기판 상의 주변 회로; 상기 제1 기판과 상기 주변 회로를 덮는 제1 절연층; 및 상기 제1 절연층 상에 배치되며, 상기 주변 회로에 전기적으로 연결된 제1 본딩 패드;를 포함하고, 상기 제2 구조물은, 상기 제1 기판과 마주보는 제1 면과 상기 제1 면에 대향하는 제2 면을 구비하는 제2 기판; 상기 제2 기판의 상기 제1 면 상에 수직 방향을 따라 서로 이격되어 계단 형상으로 적층된 복수의 게이트 전극; 상기 복수의 게이트 전극 중 제1 게이트 전극의 제1 도전성 패드를 관통하며 상기 제1 게이트 전극과 전기적으로 연결되고, 상기 복수의 게이트 전극 중 상기 제1 게이트 전극의 상부에 배치된 제2 게이트 전극들을 관통하되 상기 제2 게이트 전극들과 전기적으로 절연되는, 제1 셀 컨택 플러그; 상기 제2 기판의 내부에 위치하는 상기 제1 셀 컨택 플러그의 상부를 둘러싸도록 상기 제2 기판을 관통하는 제1 노드 분리 구조물; 및 상기 제1 셀 컨택 플러그의 하부에 전기적으로 연결되며, 상기 제1 본딩 패드와 접합되는 제2 본딩 패드;를 포함한다.
본 발명의 기술적 사상에 따른 집적회로 소자 및 전자 시스템은, 복수의 게이트 전극을 관통하여 수직 방향으로 연장되는 셀 컨택 플러그가 접촉하는 랜딩 패드의 위치를 변경하여 공정 마진을 최소화할 수 있도록, 수직형 메모리 소자의 본딩 구조를 이용함으로써, 집적도 및 경제성이 향상되는 효과가 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 블록도이다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 메모리 셀 어레이의 등가 회로도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 구성 요소들을 나타내는 평면도이다.
도 4는 도 3의 CX1 부분의 확대도이고, 도 5는 도 3의 CX2 부분의 확대도이고, 도 6은 도 3의 CX3 부분의 확대도이다.
도 7 및 도 8은 본 발명의 기술적 사상의 다른 실시예에 따른 집적회로 소자의 단면도들이다.
도 9a 내지 도 9i는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 도면이다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 사시도이다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 나타내는 블록도이다.
도 1을 참조하면, 집적회로 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)을 포함한다. 상기 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 상기 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
상기 메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 상기 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)에 포함된 복수의 메모리 셀은 각각 플래시 메모리 셀일 수 있다. 상기 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 상기 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 복수의 낸드 스트링은 각각 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도시되지는 않았으나, 상기 주변 회로(30)는 집적회로 소자(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등의 다양한 회로들을 더 포함할 수도 있다.
상기 주변 회로(30)는 집적회로 소자(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 집적회로 소자(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
상기 주변 회로(30)의 구성에 대하여 구체적으로 살펴보면 다음과 같다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 상기 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 상기 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 상기 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 상기 데이터 입출력 회로(36)는 프로그램 동작 시 메모리 컨트롤러(미도시)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 상기 데이터 입출력 회로(36)는 독출 동작 시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러에 제공할 수 있다. 상기 데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다.
제어 로직(38)은 상기 메모리 컨트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 상기 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 상기 제어 로직(38)은 제어 신호(CTRL)에 응답하여 집적회로 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 상기 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시, 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 수직 채널 구조를 갖는 수직형 낸드 플래시 메모리 소자의 등가 회로도가 예시되어 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 상기 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL), 복수의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다.
복수의 비트 라인(BL) 및 공통 소스 라인(CSL)의 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도면에는 복수의 메모리 셀 스트링(MS)이 각각 2개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들어, 복수의 메모리 셀 스트링(MS)은 각각 1개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL)에 연결될 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 집적회로 소자의 구성 요소들을 나타내는 평면도이고, 도 4는 도 3의 CX1 부분의 확대도이고, 도 5는 도 3의 CX2 부분의 확대도이고, 도 6은 도 3의 CX3 부분의 확대도이다.
도 3 내지 도 6을 함께 참조하면, 집적회로 소자(100)는 제1 구조물(S1) 및 상기 제1 구조물(S1)에 적층된 제2 구조물(S2)을 포함한다.
제1 구조물(S1)의 복수의 제1 본딩 패드(BP1) 및 제2 구조물(S2)의 복수의 제2 본딩 패드(BP2)가 접합하도록, 제2 구조물(S2)이 제1 구조물(S1) 상에 적층될 수 있다. 일부 실시예들에서, 제1 본딩 패드(BP1) 및 제2 본딩 패드(BP2)가 모두 구리(Cu)를 포함하는 경우, 구리(Cu)-구리(Cu) 본딩에 의해 제1 구조물(S1)이 제2 구조물(S2)에 접합될 수 있다.
제1 구조물(S1)은 주변 회로 구조물로 지칭될 수 있으며, 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다. 또한, 제2 구조물(S2)은 메모리 셀 어레이 구조물로 지칭될 수 있으며, 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다.
제1 구조물(S1)은 제1 기판(50) 상에 배치된 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 포함할 수 있다. 제1 기판(50)은 수평적으로 배열된 셀 영역(CELL) 및 연결 영역(CON)을 포함할 수 있다. 제1 기판(50)에는 소자 분리막(52)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로 트랜지스터(60TR)가 형성될 수 있다. 복수의 주변 회로 트랜지스터(60TR)는 주변 회로 게이트(60G)와, 상기 주변 회로 게이트(60G)의 양측의 제1 기판(50)의 일부분에 배치되는 소스/드레인 영역(62)을 포함할 수 있다.
제1 기판(50)은 반도체 물질인 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저머늄(Ge), 또는 실리콘-저머늄을 포함할 수 있다. 일부 실시예들에서, 제1 기판(50)은 벌크 웨이퍼 또는 에피택셜 웨이퍼로 제공될 수 있다. 다른 실시예들에서, 제1 기판(50)은 SOI(silicon-on-insulator) 기판 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
주변 회로 배선 구조물(70)은 복수의 주변 회로 컨택(72) 및 복수의 주변 회로 배선층(74)을 포함한다. 제1 기판(50) 상에는 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 덮는 제1 절연층(80)이 배치될 수 있다. 복수의 주변 회로 배선층(74)은 서로 다른 수직 레벨에 배치되는 다층 구조를 가질 수 있다.
제1 본딩 패드(BP1)는 제1 절연층(80) 상에 배치될 수 있다. 일부 실시예들에서, 제1 본딩 패드(BP1)의 상면은 제1 절연층(80)의 상면과 공면(coplanar)일 수 있다. 즉, 제1 본딩 패드(BP1)는 제1 절연층(80)의 상면으로부터 돌출되지 않을 수 있다. 제1 본딩 패드(BP1)는 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함하는 도전성 물질로 이루어질 수 있다.
제2 구조물(S2)은 제2 기판(110) 상에 수직 방향(Z 방향)을 따라 복수의 게이트 전극(130)과 복수의 몰드 절연층(132)을 교대로 포함할 수 있다. 복수의 게이트 전극(130)과 복수의 몰드 절연층(132)은 게이트 스택으로 지칭될 수 있다.
게이트 전극(130)은 매립 도전층(130A)과, 상기 매립 도전층(130A)의 상면, 하면, 및 측면을 둘러싸는 도전 배리어층(130B)을 포함할 수 있다. 예를 들어, 매립 도전층(130A)은 텅스텐(W), 니켈(Ni), 코발트(Co), 탄탈륨(Ta) 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 도전 배리어층(130B)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 복수의 게이트 전극(130)은 메모리 셀 스트링(MS, 도 2 참조)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 도면에서 최상부 1개의 게이트 전극(130)은 접지 선택 라인(GSL)으로 기능하고, 도면에서 최하부 2개의 게이트 전극(130)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 게이트 전극(130)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
상기 게이트 스택을 관통하는 게이트 스택 분리 절연층(WLI)이 배치될 수 있다. 게이트 스택 분리 절연층(WLI)은 실리콘 산화물, 실리콘 질화물, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 채널 구조물(140)은 셀 영역(CELL) 상에서, 상기 게이트 스택을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(140)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(140)은 지그재그 형상 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(140) 각각은 셀 영역(CELL)에서 채널 홀(140H) 내에 배치될 수 있다. 복수의 채널 구조물(140) 각각은 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함할 수 있다.
채널 홀(140H)의 측벽 상에 게이트 절연층(142)과 채널층(144)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(142)은 채널 홀(140H)의 측벽 상에 컨포멀하게 배치되고, 채널층(144)이 채널 홀(140H)의 내벽 상에 컨포멀하게 배치될 수 있다. 채널층(144) 상에서 채널 홀(140H)의 잔류 공간을 채우는 매립 절연층(146)이 배치될 수 있다. 도면에서 채널 홀(140H)의 하측에는 채널층(144)과 접촉하며 채널 홀(140H)의 입구를 막는 도전 플러그(148)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(146)이 생략되고, 채널층(144)이 채널 홀(140H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
일부 실시예들에서, 도면에서 채널층(144)의 상면은 제2 기판(110)의 제1 면(110S1)과 접촉하도록 배치될 수 있다. 다른 실시예들에서, 도면에서 채널층(144)의 상면은 제2 기판(110)의 내부까지 연장되어 배치될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(142)은 채널층(144) 외측벽 상에 순차적으로 터널링 유전막(142A), 전하 저장막(142B), 및 블로킹 유전막(142C)을 포함하는 구조를 가질 수 있다. 터널링 유전막(142A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(142B)은 채널층(144)으로부터 터널링 유전막(142A)을 통과한 전자들이 저장될 수 있는 영역으로, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(142C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다.
유전 라이너(150)가 채널 구조물(140)과 게이트 전극(130) 사이 및 게이트 전극(130)의 상면 및 하면 상에 배치될 수 있다. 일부 실시예들에서, 유전 라이너(150)는 도전 배리어층(130B)과 게이트 절연층(142) 사이 및 도전 배리어층(130B)과 몰드 절연층(132) 사이에 배치될 수 있다. 예를 들어, 유전 라이너(150)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다.
도면에서 최하부 2개의 게이트 전극(130)은 스트링 분리 절연층(SSLI)에 의하여 각각 평면적으로 2개의 부분으로 분리될 수 있다. 상기 2개의 부분은 스트링 분리 절연층(SSLI)을 사이에 두고 제2 수평 방향(Y 방향)으로 이격되어 배치될 수 있다. 상기 2개의 부분은 도 2를 참조로 설명한 스트링 선택 라인(SSL)을 구성할 수 있다.
연결 영역(CON) 상에서 복수의 게이트 전극(130)은 패드 구조물(PAD)을 구성할 수 있다. 연결 영역(CON)에서 복수의 게이트 전극(130)은 제2 기판(110)의 제1 면(110S1)으로부터 멀어짐에 따라, 제1 수평 방향(X 방향)으로 더욱 짧은 길이를 갖도록 연장될 수 있다. 즉, 패드 구조물(PAD)은 계단 형태로 배치되는 게이트 전극(130)의 부분을 지칭할 수 있다. 패드 구조물(PAD)은 복수의 게이트 전극(130) 각각으로부터 연장되며, 복수의 게이트 전극(130)보다 더 큰 두께를 갖는 복수의 도전성 패드(130P)를 포함할 수 있다.
패드 구조물(PAD) 상에는 커버 절연층(134)이 배치될 수 있고, 도면에서 최하부의 몰드 절연층(132) 및 커버 절연층(134) 상에는 컨택 절연층(136)이 배치될 수 있다. 또한, 유전 라이너(150)는 복수의 게이트 전극(130) 상면 및 하면 상으로부터 연장되어 도전성 패드(130P)의 상면 및 하면을 덮을 수 있다.
연결 영역(CON) 상에서 컨택 절연층(136), 커버 절연층(134), 복수의 게이트 전극(130), 및 복수의 몰드 절연층(132)을 관통하는 셀 컨택 홀(160H)의 내부에 셀 컨택 플러그(160)가 배치될 수 있다.
셀 컨택 플러그(160)는 복수의 게이트 전극(130)을 관통하며 수직 방향(Z 방향)으로 연장되는 매립 도전층(160A)과, 매립 도전층(160A)의 측면 및 상면을 둘러싸는 도전 배리어층(160B)을 포함할 수 있다. 예를 들어, 매립 도전층(160A)은 텅스텐(W), 니켈(Ni), 코발트(Co), 탄탈륨(Ta) 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 도전 배리어층(160B)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다.
셀 컨택 플러그(160)는 이에 대응되는 도전성 패드(130P)와 전기적으로 연결될 수 있고, 복수의 게이트 전극(130) 중 도전성 패드(130P)보다 높은 수직 레벨에 배치되는 적어도 하나의 게이트 전극(130)으로부터 절연되도록 배치될 수 있다.
셀 컨택 플러그(160)는 수직 방향(Z 방향)으로 연장된 수직부 및 상기 수직부로부터 수평 방향(X 또는 Y 방향)으로 돌출된 돌출부를 포함하며, 상기 돌출부는 도전성 패드(130P)의 측벽과 접촉하여 전기적으로 연결될 수 있다.
구체적으로, 셀 컨택 플러그(160)는 하부 측벽부(160S1), 돌출 측벽부(160S2), 및 상부 측벽부(160S3)를 포함할 수 있고, 돌출 측벽부(160S2)는 셀 컨택 플러그(160)에 대응되는 하나의 도전성 패드(130P)와 접촉하는 상기 돌출부일 수 있다. 하부 측벽부(160S1)는 돌출 측벽부(160S2)보다 낮은 수직 레벨에 배치되며 커버 절연층(134) 및 컨택 절연층(136)에 의해 둘러싸일 수 있다. 상부 측벽부(160S3)는 돌출 측벽부(160S2)보다 높은 수직 레벨에 배치될 수 있다.
셀 컨택 플러그(160)의 상부 측벽부(160S3)는 복수의 몰드 절연층(132) 및 복수의 절연 링패턴(162)에 의해 둘러싸일 수 있다. 셀 컨택 플러그(160)의 상부 측벽부(160S3)와 복수의 게이트 전극(130) 사이에 복수의 절연 링패턴(162) 및 절연 라이너(164)가 배치될 수 있다. 구체적으로, 셀 컨택 홀(160H)의 확장부(160E) 내벽 상에 절연 라이너(164)가 컨포멀하게 배치되고, 절연 라이너(164) 상에서 각각의 절연 링패턴(162)이 확장부(160E) 내부를 채우도록 배치될 수 있다.
유전 라이너(150)는 도전성 패드(130P)의 상면 및 하면을 둘러싸며 셀 컨택 플러그(160)의 돌출 측벽부(160S2)까지 연장될 수 있다. 유전 라이너(150)는 셀 컨택 홀(160H)과 상대적으로 가까운 거리까지 연장될 수 있다.
도면에서 셀 컨택 플러그(160)의 최하부는 제2 본딩 비아(182)와 접촉할 수 있고, 제2 본딩 비아(182)는 층간 절연막(180)에 의해 덮일 수 있다. 제2 본딩 비아(182)의 하면은 제2 본딩 패드(BP2)의 상면과 접촉할 수 있다. 제2 본딩 비아(182)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도면에서 셀 컨택 플러그(160)의 상부는 제2 기판(110)의 내부에서 노드 분리 구조물(120)과 접촉할 수 있다. 노드 분리 구조물(120)은 제2 기판(110)을 관통하도록 형성될 수 있다. 노드 분리 구조물(120)은 실리콘 산화물, 실리콘 질화물, 등과 같은 절연 물질로 이루어질 수 있다. 노드 분리 구조물(120)에 대한 구체적인 내용은 후술하도록 한다.
연결 영역(CON) 상에서 커버 절연층(134) 및 컨택 절연층(136)을 관통하는 관통 홀(170H)이 배치될 수 있고, 관통 홀(170H) 내에 도전성 관통 비아(170)가 배치될 수 있다. 예를 들어, 도전성 관통 비아(170)는 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 알루미늄(Al), 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합으로 이루어질 수 있다.
연결 영역(CON) 상에서 셀 컨택 플러그(160)는 제2 본딩 비아(182)와 제2 본딩 패드(BP2)를 통해 제1 구조물(S1)과 연결된다. 그리고, 제1 구조물(S1)의 제1 본딩 비아(90)와 제1 본딩 패드(BP1)를 통해, 셀 컨택 플러그(160)는 주변 회로 트랜지스터(60TR)에 전기적으로 연결되도록 구성될 수 있다.
셀 영역(CELL) 상에서 비트 라인 컨택(BLC)은 컨택 절연층(136)을 관통하여 채널 구조물(140)의 도전 플러그(148)와 접촉할 수 있고, 비트 라인 컨택(BLC) 상에는 비트 라인(BL)이 배치될 수 있다. 컨택 절연층(136) 상에 비트 라인(BL)의 측벽을 덮는 라인 절연층(138)이 배치될 수 있다.
앞서 설명한 바와 같이, 본 발명의 기술적 사상에 따른 집적회로 소자(100)에서, 제2 기판(110)의 내부에 위치하는 셀 컨택 플러그(160)의 상부를 둘러싸도록, 제2 기판(110)을 관통하는 노드 분리 구조물(120)이 역사다리꼴 형상으로 배치될 수 있다.
여기서, 노드 분리 구조물(120)의 수직 두께는 제2 기판(110)의 수직 두께보다 더 크도록 형성될 수 있다. 즉, 노드 분리 구조물(120)의 최하면의 레벨(LV2)은 제2 기판(110)의 제1 면(110S1)의 레벨(LV1)보다 더 낮고, 노드 분리 구조물(120)의 최상면의 레벨은 제2 기판(110)의 제2 면(110S2)의 레벨과 실질적으로 동일할 수 있다. 다시 말해, 노드 분리 구조물(120)의 최상면은 제2 기판(110)의 제2 면(110S2)과 편평한 공면을 형성할 수 있다.
이러한 집적회로 소자(100)의 구조에 따라, 셀 컨택 플러그(160) 및 제2 본딩 비아(182)는 각각 제1 기판(50)에 수직 방향(Z 방향)으로 가까워질수록 수평 폭이 넓어지는 형상을 가진다. 이와 달리, 노드 분리 구조물(120)은 제1 기판(50)에 수직 방향(Z 방향)으로 가까워질수록 수평 폭이 좁아지는 형상을 가진다.
일반적으로, 3차원 구조를 가지는 수직형 메모리 소자는 높은 집적도를 달성하기 위하여, 게이트 전극(130)의 적층 단수를 높이는 방향으로 개발되고 있다. 이에 따라, 고종횡비 컨택(High Aspect Ratio Contact, HARC) 식각 공정의 중요성 및 난이도는 증가하고 있다. 특히, HARC 식각 공정으로 형성되는 고종횡비 컨택이 랜딩 패드에 일정하게 접촉하여야 하는 경우, 안전 마진의 확보를 위하여 상기 랜딩 패드를 보다 크게 형성하여야 한다. 이러한 상황은 역설적으로, 메모리 소자의 집적도를 하락시키는 문제점을 가져온다.
이러한 문제점을 해결하기 위하여, 본 발명의 기술적 사상에 따른 집적회로 소자(100)는, 복수의 게이트 전극(130)을 관통하여 수직 방향(Z 방향)으로 연장되는 셀 컨택 플러그(160)의 상부(HARC 식각 공정의 끝)가 제2 기판(110)에 접촉하고, 셀 컨택 플러그(160)의 하부(HARC 식각 공정의 시작)는 제2 본딩 비아(182)와 접촉하도록 디자인함으로써, 상기 랜딩 패드를 형성하지 않을 수 있다. 즉, 셀 컨택 플러그(160)는 제2 본딩 비아(182)를 통하여, 주변 회로 구조물에 전기적으로 연결될 수 있다.
또한, 본 발명의 기술적 사상에 따른 집적회로 소자(100)에서, 제2 기판(110)과 셀 컨택 플러그(160)의 접촉으로 인한 접촉 저항은, 제2 기판(110)의 내부에 노드 분리 구조물(120)을 형성함으로써 효과적으로 개선할 수 있다.
궁극적으로, 본 발명의 기술적 사상에 따른 집적회로 소자(100)는, 일반적인 HARC 식각 공정의 한계를 극복하기 위하여, 수직형 메모리 소자 구조물과 주변 회로 구조물이 서로 접합하는 본딩 구조물의 특성을 활용함으로써, 집적도 및 경제성이 향상되는 효과가 있다.
도 7 및 도 8은 본 발명의 기술적 사상의 다른 실시예에 따른 집적회로 소자의 단면도들이다.
이하에서 설명하는 집적회로 소자들(200, 300)을 구성하는 대부분의 구성 요소 및 상기 구성 요소를 이루는 물질은, 앞서 도 3 내지 도 6을 참조하여 설명한 집적회로 소자(100)와 실질적으로 동일하거나 유사하다. 따라서, 설명의 편의를 위하여, 앞서 설명한 집적회로 소자(100)와 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 집적회로 소자(200)는 제1 구조물(S1) 및 상기 제1 구조물(S1)에 적층된 제2 구조물(S2)을 포함한다.
본 실시예의 집적회로 소자(200)는, 셀 영역(CELL) 내에 배치되며 복수의 게이트 전극(130)을 수직 방향(Z 방향)으로 관통하며 연장되는 공통 소스 라인 컨택(260) 및 제2 기판(110)의 제2 면(110S2) 상에 배치되는 컨택 구조물(210)을 포함할 수 있다.
컨택 구조물(210)은, 공통 소스 라인 컨택(260)의 상부와 접촉하는 제1 수직 컨택(211), 제2 기판(110)의 제2 면(110S2)에 접촉하는 제2 수직 컨택(212), 및 제1 수직 컨택(211)과 상기 제2 수직 컨택(212)을 수평 방향(X 또는 Y 방향)으로 연결하는 수평 연결 도전층(213)을 포함할 수 있다. 일부 실시예들에서, 제1 수직 컨택(211)의 일부는 도전성 관통 비아(170)와 접촉할 수 있다.
여기서, 노드 분리 구조물(120), 제1 수직 컨택(211), 및 제2 수직 컨택(212)은 각각 제1 기판(50)에 수직 방향(Z 방향)으로 가까워질수록 수평 폭이 좁아지는 형상으로 형성될 수 있다.
도 8을 참조하면, 집적회로 소자(300)는 제1 구조물(S1) 및 상기 제1 구조물(S1)에 적층된 제2 구조물(S2)을 포함한다.
본 실시예의 집적회로 소자(300)는, 셀 영역(CELL) 내에 배치되며 복수의 게이트 전극(130)을 수직 방향(Z 방향)으로 관통하며 연장되는 절연성 관통 지지대(360)를 포함할 수 있다.
절연성 관통 지지대(360)는 집적회로 소자(300)의 제조 공정에서 게이트 전극(130)의 기울어짐 또는 휘어짐 등을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다. 상기 절연성 관통 지지대(360)는 실리콘 산화물, 실리콘 질화물, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
절연성 관통 지지대(360)는 셀 컨택 플러그(160)와 유사한 구조 및 형상을 가질 수 있다. 구체적으로, 상기 절연성 관통 지지대(360)의 최상면의 레벨은 셀 컨택 플러그(160)의 최상면의 레벨과 동일하고, 상기 절연성 관통 지지대(360)의 최하면의 레벨은 셀 컨택 플러그(160)의 최하면의 레벨과 동일하도록 형성될 수 있다. 또한, 상기 절연성 관통 지지대(360)의 상부를 둘러싸도록 제2 기판(110)이 위치할 수 있다.
다만, 절연성 관통 지지대(360)는 절연 물질로 이루어질 수 있으며, 셀 컨택 플러그(160)는 도전성 물질로 이루어질 수 있다.
도 9a 내지 도 9i는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
도 9a를 참조하면, 제1 기판(50)을 포함하는 제1 구조물(S1)을 형성할 수 있다.
일부 실시예들에서, 제1 기판(50)은 실리콘(Si) 웨이퍼일 수 있다. 제1 기판(50) 상에 복수의 주변 회로 트랜지스터(60TR)를 형성하고, 주변 회로 트랜지스터(60TR)에 전기적으로 연결되는 주변 회로 배선 구조물(70)과 제1 절연층(80)을 형성할 수 있다.
제1 본딩 패드(BP1)는 제1 절연층(80) 상에 배치될 수 있다. 일부 실시예들에서, 제1 본딩 패드(BP1)의 상면은 제1 절연층(80)의 상면과 공면일 수 있다. 즉, 제1 본딩 패드(BP1)는 제1 절연층(80)의 상면으로부터 돌출되지 않을 수 있다.
제1 본딩 패드(BP1)는 주변 회로 배선 구조물(70)과 제1 본딩 비아(90)를 통해 전기적으로 연결될 수 있다.
도 9b를 참조하면, 제2 기판(110)의 제1 면(110S1) 상에 복수의 몰드 절연층(132)과 복수의 희생층(S130)을 교대로 형성할 수 있다.
일부 실시예들에서, 복수의 몰드 절연층(132)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 희생층(S130)은 실리콘 질화물, 실리콘 산질화물, 또는 폴리실리콘 등을 포함할 수 있다.
도 9c를 참조하면, 연결 영역(CON) 상에서 복수의 몰드 절연층(132)과 복수의 희생층(S130)을 순차적으로 패터닝함으로써, 예비 패드 구조물(SPAD)을 형성할 수 있다.
일부 실시예들에서, 예비 패드 구조물(SPAD)은 제1 수평 방향(X 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태를 갖도록 형성할 수 있다. 예를 들어, 예비 패드 구조물(SPAD)은 복수의 예비 패드부(S130P)를 포함할 수 있고, 복수의 예비 패드부(S130P) 각각은 제1 예비 패드층(S130P1)과 제2 예비 패드층(S130P2)을 포함할 수 있다.
일부 실시예들에서, 제1 예비 패드층(S130P1)은 복수의 희생층(S130)의 말단부를 지칭할 수 있고, 이에 따라, 제1 예비 패드층(S130P1)은 복수의 희생층(S130)과 동일한 절연 물질을 포함할 수 있다. 제2 예비 패드층(S130P2)은 제1 예비 패드층(S130P1)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일부 실시예들에서, 제1 예비 패드층(S130P1)은 실리콘 질화물을 포함하고, 제2 예비 패드층(S130P2)은 실리콘 산질화물을 포함할 수 있다.
다음으로, 예비 패드 구조물(SPAD)을 덮는 커버 절연층(134)을 형성할 수 있다. 커버 절연층(134)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 9d를 참조하면, 도면에서 최상부의 몰드 절연층(132) 및 커버 절연층(134) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 절연층(132)과 복수의 희생층(S130)을 패터닝하여 채널 홀(140H)을 형성할 수 있다.
다음으로, 채널 홀(140H) 내벽 상에 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함하는 채널 구조물(140)을 형성할 수 있다.
다음으로, 도면에서 최상부의 몰드 절연층(132), 커버 절연층(134), 및 채널 구조물(140)을 덮는 컨택 절연층(136)을 형성할 수 있다.
셀 영역(CELL) 상에서 컨택 절연층(136), 도면에서 최상부 2개의 희생층(S130), 도면에서 최상부 2개의 몰드 절연층(132)을 제거하여 스트링 분리 개구부(SSLH)를 형성하고, 절연 물질을 사용하여 스트링 분리 개구부(SSLH) 내부를 채우는 스트링 분리 절연층(SSLI)을 형성할 수 있다.
도 9e를 참조하면, 연결 영역(CON) 상에서 컨택 절연층(136) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 컨택 절연층(136) 및 예비 패드 구조물(SPAD)을 관통하는 복수의 셀 컨택 홀(160H)을 형성할 수 있다.
일부 실시예들에서, 상기 마스크 패턴을 식각 마스크로 사용하여 연결 영역(CON) 상에서 컨택 절연층(136) 및 커버 절연층(134)을 관통하는 관통 홀(170H)을 형성할 수 있다.
셀 컨택 홀(160H)은 예비 패드부(S130P)를 관통하고, 도면에서 예비 패드부(S130P)보다 낮은 수직 레벨에 배치되는 복수의 희생층(S130) 및 복수의 몰드 절연층(132)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 즉, 셀 컨택 홀(160H)은 컨택 절연층(136)의 상면으로부터 제2 기판(110)의 내부까지 수직 방향(Z 방향)으로 연장될 수 있다.
도 9f를 참조하면, 셀 컨택 홀(160H)의 내부에서 확장부(160E)를 완전히 채우는 두께로 절연 링패턴(162) 및 절연 라이너(164)를 형성할 수 있다.
일부 실시예들에서, 셀 컨택 홀(160H)의 확장부(160E) 내벽 상에 절연 라이너(164)를 컨포멀하게 형성하고, 절연 라이너(164) 상에서 각각의 절연 링패턴(162)이 확장부(160E) 내부를 채우도록 형성할 수 있다.
다음으로, 컨택 절연층(136) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 절연층(132)과 복수의 희생층(S130)의 일부를 제거하여 게이트 스택 분리 개구부(WLH)를 형성할 수 있다. 이에 따라, 게이트 스택 분리 개구부(WLH)의 내벽 상에 복수의 희생층(S130)이 노출될 수 있다.
다음으로, 게이트 스택 분리 개구부(WLH)의 측벽에 노출된 복수의 희생층(S130)을 제거하고, 복수의 게이트 공간을 형성할 수 있다. 복수의 희생층(S130)의 제거 공정은 인산 용액을 사용하는 습식 식각 공정일 수 있다. 복수의 희생층(S130)이 제거됨에 따라, 채널 구조물(140)의 측벽 일부분이 노출될 수 있다.
다음으로, 복수의 게이트 공간 내에 도전 물질을 매립하여 복수의 게이트 전극(130)을 형성할 수 있다. 또한, 패드부 공간 내에 도전 물질을 함께 매립하여 도전성 패드(130P)를 형성할 수 있다.
도 9g를 참조하면, 셀 컨택 홀(160H) 및 관통 홀(170H) 내부를 채우는 도전층(미도시)을 형성하고, 컨택 절연층(136)의 상면이 노출될 때까지 상기 도전층의 상부를 평탄화하여, 셀 컨택 홀(160H) 및 관통 홀(170H) 내에 각각 셀 컨택 플러그(160) 및 도전성 관통 비아(170)를 형성할 수 있다.
다음으로, 복수의 셀 컨택 플러그(160)에 연결되는 복수의 제2 본딩 비아(182) 및 상기 복수의 제2 본딩 비아(182)에 연결되는 복수의 제2 본딩 패드(BP2)를 각각 형성한다.
다음으로, 복수의 제2 본딩 패드(BP2)가 형성된 결과물을 상하로 뒤집어, 제1 구조물(S1) 상에 접합한다. 구체적으로, 상기 결과물의 복수의 제2 본딩 패드(BP2)가 제1 구조물(S1)의 복수의 제1 본딩 패드(BP1)에 대응되도록, 상기 결과물을 제1 구조물(S1) 상에 접합할 수 있다.
일부 실시예들에서, 서로 대응되는 복수의 제1 본딩 패드(BP1)와 복수의 제2 본딩 패드(BP2)는 열에 의하여 확장(expansion)하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)될 수 있다.
도 9h를 참조하면, 연결 영역(CON) 상에서 제2 기판(110)의 제2 면(110S2) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 셀 컨택 플러그(160)의 상부 및 몰드 절연층(132)의 상면이 드러나도록 노드 분리 홀(120H)을 형성할 수 있다.
일부 실시예들에서, 제2 기판(110)의 내부에 위치하는 셀 컨택 플러그(160)의 상부를 둘러싸도록, 제2 기판(110)을 관통하는 노드 분리 홀(120H)을 역사다리꼴 형상으로 형성할 수 있다.
이와 같은 제조 공정에 따라, 셀 컨택 플러그(160)는 제1 기판(50)에 수직 방향으로 가까워질수록 수평 폭이 넓어지는 형상이고, 노드 분리 홀(120H)은 제1 기판(50)에 수직 방향으로 가까워질수록 수평 폭이 좁아지는 형상으로 형성될 수 있다.
도 9i를 참조하면, 복수의 노드 분리 홀(120H)을 모두 채우며 제2 기판(110)의 제2 면(110S2)을 덮도록, 노드 분리 물질층(120M)을 형성할 수 있다.
일부 실시예들에서, 노드 분리 물질층(120M)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질로 이루어질 수 있다. 노드 분리 물질층(120M)은 제2 기판(110)의 내부에 위치하는 셀 컨택 플러그(160)의 상부를 완전히 둘러싸며, 제2 기판(110)의 제2 면(110S2)을 모두 덮도록 형성할 수 있다.
다음으로, 다시 도 3을 참조하면, 노드 분리 물질층(120M)을 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 또는 에치백 공정과 같은 평탄화 공정으로 식각하여, 각각의 노드 분리 구조물(120)로 분리함으로써, 집적회로 소자(100)를 완성할 수 있다.
이와 같은 제조 공정으로 형성된, 본 발명의 기술적 사상에 따른 집적회로 소자(100)는, 일반적인 HARC 식각 공정의 한계를 극복하기 위하여, 수직형 메모리 소자 구조물과 주변 회로 구조물이 서로 접합하는 본딩 구조물의 특성을 활용함으로써, 집적도 및 경제성이 향상되는 효과가 있다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 사시도이다.
도 10을 참조하면, 본 발명에 따른 전자 시스템(1000)은 집적회로 소자(1100) 및 집적회로 소자(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다.
전자 시스템(1000)은 하나 또는 복수의 집적회로 소자(1100)를 포함하는 스토리지 장치 또는 스토리지 장치를 포함하는 전자 장치일 수 있다. 예를 들어, 전자 시스템(1000)은 적어도 하나의 집적회로 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치, 또는 통신 장치일 수 있다.
집적회로 소자(1100)는 비휘발성 수직형 메모리 소자일 수 있다. 예를 들어, 집적회로 소자(1100)는 앞서 도 3 내지 도 8을 참조하여 설명한 집적회로 소자(100, 200, 300) 중 적어도 하나를 포함하는 낸드 플래시 메모리 소자일 수 있다. 집적회로 소자(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(UL1, UL2), 제1 및 제2 게이트 하부 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
일부 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(LL1, LL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(UL1, UL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(UL1, UL2)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
집적회로 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), 낸드 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 전자 시스템(1000)은 복수의 집적회로 소자(1100)를 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 집적회로 소자(1100)를 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 낸드 컨트롤러(1220)를 제어하여 집적회로 소자(1100)에 억세스할 수 있다.
낸드 컨트롤러(1220)는 집적회로 소자(1100)와의 통신을 처리하는 낸드 인터페이스(1221)를 포함할 수 있다. 낸드 인터페이스(1221)를 통해, 집적회로 소자(1100)를 제어하기 위한 제어 명령, 집적회로 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 집적회로 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다.
호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 집적회로 소자(1100)를 제어할 수 있다.
도 11은 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 전자 시스템을 나타내는 사시도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(2004)을 포함할 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀의 개수와 배치는 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 USB, PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 일부 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다. 반도체 패키지(2003) 및 디램(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
디램(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 디램(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 디램(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 낸드 컨트롤러 외에 디램(2004)을 제어하기 위한 디램 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200)과 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2201)를 포함할 수 있다. 입출력 패드(2201)는 도 10의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200)은 앞서 도 3 내지 도 8을 참조하여 설명한 집적회로 소자(100, 200, 300) 중 적어도 하나를 포함할 수 있다.
일부 실시예들에서, 연결 구조물(2400)은 입출력 패드(2201)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
일부 실시예들에서, 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 일부 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 12는 본 발명의 기술적 사상의 실시예에 따른 집적회로 소자를 포함하는 반도체 패키지를 나타내는 단면도이다.
도 11 및 도 12를 함께 참조하면, 반도체 패키지(2003)에서 패키지 기판(2100)은 인쇄회로 기판일 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다.
복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200)은 앞서 도 3 내지 도 8을 참조하여 설명한 집적회로 소자(100, 200, 300) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 100, 200, 300, 1100: 집적회로 소자
110: 제2 기판 120: 노드 분리 구조물
130: 게이트 전극 140: 채널 구조물
150: 유전 라이너 160: 셀 컨택 플러그
170: 도전성 관통 비아 180: 층간 절연막
1000: 전자 시스템

Claims (10)

  1. 제1 구조물과 상기 제1 구조물 상에 적층된 제2 구조물을 구비하고,
    상기 제1 구조물은,
    제1 기판;
    상기 제1 기판 상의 주변 회로;
    상기 제1 기판과 상기 주변 회로를 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치되며, 상기 주변 회로에 전기적으로 연결된 제1 본딩 패드;를 포함하고,
    상기 제2 구조물은,
    상기 제1 기판과 마주보는 제1 면과 상기 제1 면에 대향하는 제2 면을 구비하는 제2 기판;
    상기 제2 기판의 상기 제1 면 상에 수직 방향을 따라 서로 이격되어 계단 형상으로 적층된 복수의 게이트 전극;
    상기 복수의 게이트 전극 중 제1 게이트 전극의 제1 도전성 패드를 관통하며 상기 제1 게이트 전극과 전기적으로 연결되고, 상기 복수의 게이트 전극 중 상기 제1 게이트 전극의 상부에 배치된 제2 게이트 전극들을 관통하되 상기 제2 게이트 전극들과 전기적으로 절연되는, 제1 셀 컨택 플러그;
    상기 제2 기판의 내부에 위치하는 상기 제1 셀 컨택 플러그의 상부를 둘러싸도록 상기 제2 기판을 관통하는 제1 노드 분리 구조물; 및
    상기 제1 셀 컨택 플러그의 하부에 전기적으로 연결되며, 상기 제1 본딩 패드와 접합되는 제2 본딩 패드;를 포함하는,
    집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 셀 컨택 플러그는 상기 제1 기판에 수직 방향으로 가까워질수록 수평 폭이 넓어지는 형상이고,
    상기 제1 노드 분리 구조물은 상기 제1 기판에 수직 방향으로 가까워질수록 수평 폭이 좁아지는 형상인 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 노드 분리 구조물은 절연성 물질로 구성되며,
    상기 제1 노드 분리 구조물의 두께는 상기 제2 기판의 두께보다 더 큰 것을 특징으로 하는 집적회로 소자.
  4. 제3항에 있어서,
    상기 제1 노드 분리 구조물의 최하면의 레벨은 상기 제2 기판의 상기 제1 면의 레벨보다 더 낮고,
    상기 제1 노드 분리 구조물의 최상면의 레벨은 상기 제2 기판의 상기 제2 면의 레벨과 동일한 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 셀 컨택 플러그는, 수직 방향으로 연장된 수직부 및 상기 수직부로부터 수평 방향으로 돌출된 돌출부를 포함하며, 상기 돌출부는 상기 제1 도전성 패드의 측벽과 접촉하여 전기적으로 연결되는 것을 특징으로 하는 집적회로 소자.
  6. 제5항에 있어서,
    상기 제1 도전성 패드는, 상기 제1 게이트 전극의 수평 방향으로의 말단 부분에 형성되며, 상기 제1 게이트 전극의 다른 부분에 비하여 수직 방향으로 더 큰 두께를 가지는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 복수의 게이트 전극을 관통하는 절연성 관통 지지대를 더 포함하고,
    상기 절연성 관통 지지대의 최상면의 레벨은 상기 제1 셀 컨택 플러그의 최상면의 레벨과 동일하고,
    상기 절연성 관통 지지대의 최하면의 레벨은 상기 제1 셀 컨택 플러그의 최하면의 레벨과 동일한 것을 특징으로 하는 집적회로 소자.
  8. 제7항에 있어서,
    상기 절연성 관통 지지대의 상부를 둘러싸도록 상기 제2 기판이 위치하는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 복수의 게이트를 관통하는 공통 소스 라인 컨택을 더 포함하고,
    상기 공통 소스 라인 컨택의 최상면의 레벨은 상기 제1 셀 컨택 플러그의 최상면의 레벨과 동일하고,
    상기 공통 소스 라인 컨택의 최하면의 레벨은 상기 제1 셀 컨택 플러그의 최하면의 레벨과 동일한 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 제2 기판의 상기 제2 면 상에 배치되는 컨택 구조물을 더 포함하고,
    상기 컨택 구조물은,
    상기 공통 소스 라인 컨택의 상부와 접촉하는 제1 수직 컨택;
    상기 제2 기판의 상기 제2 면에 접촉하는 제2 수직 컨택; 및
    상기 제1 수직 컨택과 상기 제2 수직 컨택을 수평 방향으로 연결하는 수평 연결 도전층;을 포함하는 것을 특징으로 하는 집적회로 소자.
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