CN117279376A - 集成电路装置和包括其的电子系统 - Google Patents

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Abstract

公开了集成电路装置和包括其的电子系统。所述集成电路装置包括：第一结构和堆叠在第一结构上的第二结构。第一结构包括第一基底、外围电路和第一键合垫。第二结构包括：第二基底，包括第一侧和第二侧；多个栅电极，设置在第二基底的第一侧上；第一单元接触插塞，穿透第一栅电极的第一导电垫，电连接到第一栅电极，穿透设置在第一栅电极的上部的第二栅电极，并且与第二栅电极电绝缘；第一节点分离结构，穿透第二基底，并且围绕位于第二基底内部的第一单元接触插塞的上部；以及第二键合垫，键合到第一键合垫。

Description

集成电路装置和包括其的电子系统
本申请要求于2022年6月22日在韩国知识产权局提交的第10-2022-0076379号韩国专利申请的优先权，所述韩国专利申请的内容通过引用全部包含于此。
技术领域
发明构思的实施例针对集成电路装置和包括集成电路装置的电子系统，并且更具体地，针对包括非易失性垂直存储器装置的集成电路装置和包括集成电路装置的电子系统。
背景技术
最近，存储器装置的集成度已成为决定产品的经济可行性的重要因素。因为二维(2D)存储器装置的集成度主要由单位存储器单元占据的面积决定，所以集成度受到精细图案形成技术影响。然而，因为需要昂贵的设备来形成精细图案并且芯片裸片的面积受到限制，所以虽然2D存储器装置的集成度正在增加，但是仍然受到限制。因此，具有三维(3D)结构的垂直存储器装置是可选择的方案。
发明内容
发明构思的实施例通过使用垂直存储器装置的键合结构以通过改变接触穿过多个栅电极并在垂直方向上延伸的单元接触插塞的接合垫的位置来最小化工艺裕度，来提供具有增加的集成和经济可行性的集成电路装置以及包括集成电路装置的电子系统。
根据本发明构思的实施例，提供了一种集成电路装置，所述集成电路装置包括：第一结构和堆叠在第一结构上的第二结构。第一结构包括：第一基底；外围电路，设置在第一基底上；第一绝缘层，覆盖第一基底和外围电路；以及第一键合垫，设置在第一绝缘层上并且电连接到外围电路。第二结构包括：第二基底，包括面对第一基底的第一侧和与第一侧背对的第二侧；多个栅电极，设置在第二基底的第一侧上，并且在垂直方向上彼此间隔开并以阶梯形状堆叠；第一单元接触插塞，穿透所述多个栅电极中的第一栅电极的第一导电垫，电连接到第一栅电极，穿透所述多个栅电极中的设置在第一栅电极的上部的第二栅电极，并且与第二栅电极电绝缘；第一节点分离结构，穿透第二基底，并且围绕位于第二基底内部的第一单元接触插塞的上部；以及第二键合垫，电连接到第一单元接触插塞的下部并且键合到第一键合垫。
根据发明构思的另一实施例，提供了一种集成电路装置，所述集成电路装置包括：第一结构，包括：第一基底；外围电路，设置在第一基底上；第一绝缘层，覆盖第一基底和外围电路；以及多个第一键合垫，设置在第一绝缘层上并且电连接到外围电路，以及第二结构，包括：第二基底，包括彼此背对的第一侧和第二侧、第一侧上的单元区域和与单元区域邻近的连接区域；栅叠层，设置在第二基底的第一侧上，并且包括在水平方向上延伸并且在垂直方向上交替地堆叠的多个栅电极和多个绝缘层，并且在连接区域中具有阶梯结构；沟道结构和共源极线接触件，设置在单元区域中并且在垂直方向上延伸穿过栅叠层；多个单元接触插塞，设置在连接区域中，接触并电连接到所述多个栅电极中的对应栅电极的导电垫，并且穿透连接区域；多个节点分离结构，围绕第二基底内部的所述多个单元接触插塞的上部，并且使所述多个单元接触插塞与第二基底绝缘；接触结构，设置在第二基底的第二侧上，并且包括接触共源极线接触件的上部的第一垂直接触件和接触第二基底的第二侧的第二垂直接触件；以及多个第二键合垫，电连接到所述多个单元接触插塞的下部并且电连接到所述多个第一键合垫，第一结构与第二结构体彼此键合。
根据发明构思的另一实施例，提供了一种电子系统，所述电子系统包括：主基底；集成电路装置，设置在主基底上；以及控制器，设置在主基底上，并且电连接到集成电路装置。集成电路装置包括第一结构和堆叠在第一结构上的第二结构。第一结构包括：第一基底；外围电路，设置在第一基底上；第一绝缘层，覆盖第一基底和外围电路；以及第一键合垫，设置在第一绝缘层上并且电连接到外围电路。第二结构包括：第二基底，包括面对第一基底的第一侧和与第一侧背对的第二侧；多个栅电极，设置在第二基底的第一侧上，并且在垂直方向上彼此间隔开并以阶梯形状堆叠；第一单元接触插塞，穿透所述多个栅电极中的第一栅电极的第一导电垫，电连接到第一栅电极，穿透所述多个栅电极中的设置在第一栅电极的上部的第二栅电极，并且与第二栅电极电绝缘；第一节点分离结构，穿透第二基底，并且围绕位于第二基底内部的第一单元接触插塞的上部；以及第二键合垫，电连接到第一单元接触插塞的下部并且键合到第一键合垫。
附图说明
图1是根据实施例的集成电路装置的框图。
图2是根据实施例的集成电路装置的存储器单元阵列的等效电路图。
图3是根据实施例的集成电路装置的剖视图。
图4是图3的部件CX1的放大视图。
图5是图3的部件CX2的放大视图。
图6是图3的部件CX3的放大视图。
图7和图8是根据实施例的集成电路装置的剖视图。
图9A至图9I是顺序地示出根据实施例的制造集成电路装置的方法的剖视图。
图10示出根据实施例的包括集成电路装置的电子系统；
图11是根据实施例的包括集成电路装置的电子系统的透视图。
图12是根据实施例的包括集成电路装置的半导体封装件的剖视图。
具体实施方式
在下文中，将参照附图详细描述发明构思的实施例。
图1是根据实施例的集成电路装置的框图。
参照图1，在一个实施例中，集成电路装置10包括存储器单元阵列20和外围电路30。
存储器单元阵列20包括多个存储器单元块BLK1、BLK2、……、BLKn。多个存储器单元块BLK1、BLK2、……、BLKn中的每个包括多个存储器单元。多个存储器单元块BLK1、BLK2、……、BLKn通过位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
存储器单元阵列20通过位线BL连接到页缓冲器34，并且通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储器单元阵列20中，多个存储器单元块BLK1、BLK2、……、BLKn中的多个存储器单元中的每个是闪存单元。存储器单元阵列20包括三维(3D)存储器单元阵列。3D存储器单元阵列包括多个与非(NAND)串，并且多个NAND串中的每个包括连接到垂直堆叠的多条字线WL的多个存储器单元。
外围电路30包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。另外，外围电路30还包括各种其他电路(诸如，生成操作集成电路装置10的各种电压的电压生成电路、纠正从存储器单元阵列20读取的数据中的错误的纠错电路、输入/输出接口等)。
外围电路30从外部装置接收地址ADDR、命令CMD和控制信号CTRL，并且将数据DATA发送给外部装置/从外部装置接收数据DATA。
如下详细描述外围电路30的构造。
行解码器32响应于地址ADDR选择多个存储器单元块BLK1、BLK2、……、BLKn中的至少一个，并且选择所选择的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32将执行存储器操作的电压发送给所选择的存储器单元块的字线WL。
页缓冲器34通过位线BL连接到存储器单元阵列20。页缓冲器34在根据将被存储在存储器单元阵列20中的数据DATA而将电压施加到位线BL的编程操作期间作为写入驱动器操作，并且在感测存储在存储器单元阵列20中的数据DATA的读取操作期间作为感测放大器操作。页缓冲器34根据从控制逻辑38接收的控制信号PCTL操作。
数据输入/输出电路36通过数据线DL连接到页缓冲器34。数据输入/输出电路36在编程操作期间从存储器控制器接收数据DATA，并且基于从控制逻辑38接收的列地址C_ADDR将编程数据DATA提供给页缓冲器34。数据输入/输出电路36在读取操作期间基于从控制逻辑38接收的列地址C_ADDR将存储在页缓冲器34中的读取数据DATA提供给存储器控制器。数据输入/输出电路36将输入地址或指令发送给控制逻辑38或行解码器32。
控制逻辑38从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38将行地址R_ADDR提供给行解码器32并且将列地址C_ADDR提供给数据输入/输出电路36。控制逻辑38响应于控制信号CTRL生成在集成电路装置10内使用的各种内部控制信号。例如，当执行存储器操作(诸如，编程操作或擦除操作)时，控制逻辑38调整提供给字线WL和位线BL的电压电平。
图2是根据实施例的集成电路装置的存储器单元阵列的等效电路图。
参照图2，在一个实施例中，示出具有垂直沟道结构的垂直NAND闪存装置的等效电路图。
存储器单元阵列MCA包括多个存储器单元串MS。存储器单元阵列MCA包括多条位线BL、多条字线WL、至少一条串选择线SSL、至少一条地选择线GSL和共源极线CSL。
多个存储器单元串MS形成在多条位线BL与共源极线CSL之间。在附图中，多个存储器单元串MS中的每个包括两条串选择线SSL，但是发明构思的实施例不必限于此。例如，在一个实施例中，多个存储器单元串MS中的每个包括一条串选择线SSL。
多个存储器单元串MS中的每个包括串选择晶体管SST、地选择晶体管GST和多个存储器单元晶体管MC1、MC2、……、MCn-1、MCn。串选择晶体管SST的漏极区域连接到位线BL，并且地选择晶体管GST的源极区域连接到共源极线CSL。多个地选择晶体管GST的源极区域共同连接到共源极线CSL。
串选择晶体管SST连接到串选择线SSL，并且地选择晶体管GST连接到地选择线GSL。多个存储器单元晶体管MC1、MC2、……、MCn-1、MCn分别连接到多条字线WL。
图3是根据实施例的集成电路装置的剖视图，图4是图3的部件CX1的放大视图，图5是图3的部件CX2的放大视图，并且图6是图3的部件CX3的放大视图。
一起参照图3至图6，在一个实施例中，集成电路装置100包括第一结构S1和堆叠在第一结构S1上的第二结构S2。
第二结构S2堆叠在第一结构S1上，使得第一结构S1的多个第一键合垫BP1和第二结构S2的多个第二键合垫BP2彼此键合。在一些实施例中，当第一键合垫BP1和第二键合垫BP2二者包括铜(Cu)时，第一结构S1通过铜(Cu)-铜(Cu)键合而键合到第二结构S2。
第一结构S1可被称为外围电路结构，并且包括参照图1描述的外围电路30。另外，第二结构S2可被称为存储器单元阵列结构，并且包括参照图1描述的存储器单元阵列20。
第一结构S1包括设置在第一基底50上的外围电路晶体管60TR和外围电路线路结构70。第一基底50包括水平布置的单元区域CELL和连接区域CON。有源区域AC由第一基底50上的器件分离层52限定，并且多个外围电路晶体管60TR形成在有源区域AC上。多个外围电路晶体管60TR包括外围电路栅极60G和设置在外围电路栅极60G的两侧上的第一基底50上的源极/漏极区域62。
第一基底50包括作为半导体材料的IV族半导体、III-V族化合物半导体和II-VI族氧化物半导体中的至少一者。例如，IV族半导体包括硅(Si)、锗(Ge)和硅-锗中的至少一者。在一些实施例中，第一基底50是体晶圆(bulk wafer)或外延晶圆(epitaxial wafer.)。在一些实施例中，第一基底50包括绝缘体上硅(SOI)基底和绝缘体上锗(GeOI)基底中的一者。
外围电路线路结构70包括多个外围电路接触件72和多个外围电路线路层74。覆盖外围电路晶体管60TR和外围电路线路结构70的第一绝缘层80设置在第一基底50上。多个外围电路线路层74具有设置在不同的垂直水平处的多层结构。
第一键合垫BP1设置在第一绝缘层80上。在一些实施例中，第一键合垫BP1的上表面与第一绝缘层80的上表面共面。也就是说，第一键合垫BP1不从第一绝缘层80的上表面突出。第一键合垫BP1包括导电材料(诸如，铜(Cu)、金(Au)、银(Ag)、铝(Al)、钨(W)、钛(Ti)和钽(Ta)中的至少一者或它们的组合)。
第二结构S2包括交替堆叠在第二基底110上的多个栅电极130和多个模制绝缘层132。多个栅电极130和多个模制绝缘层132可被称为栅叠层(gate stack)。
栅电极130包括掩埋导电层130A和围绕掩埋导电层130A的上表面、下表面和侧表面的导电势垒层130B。掩埋导电层130A可包括金属(诸如，钨(W)、镍(Ni)、钴(Co)和钽(Ta)中的至少一者)、金属硅化物(诸如，硅化钨、硅化镍、硅化钴和硅化钽等中的至少一者)、掺杂多晶硅、或它们的组合。导电势垒层130B包括氮化钛、氮化钽、氮化钨和它们的组合中的至少一者。
在一些实施例中，多个栅电极130与存储器单元串MS(参见图2)的地选择线GSL、字线WL和至少一条串选择线SSL对应。例如，附图示出最上面的一个栅电极130用作地选择线GSL，最下面的两个栅电极130用作串选择线SSL，并且剩余的栅电极130用作字线WL。因此，其中地选择晶体管GST、串选择晶体管SST和它们之间的存储器单元晶体管MC1、MC2、……、MCn-1、MCn串联连接的存储器单元串MS被设置。
穿透栅叠层的栅叠层分离绝缘层WLI被设置。栅叠层分离绝缘层WLI包括氧化硅、氮化硅、SiON、SiOCN、SiCN和它们的组合中的一者。
在单元区域CELL中，多个沟道结构140穿透栅叠层并在垂直方向(Z方向)上延伸。多个沟道结构140在第一水平方向(X方向)和与第一水平方向交叉的第二水平方向(Y方向)上彼此间隔开预定距离。多个沟道结构140可以以Z形或交错形状布置。
在单元区域CELL中，多个沟道结构140中的每个设置在沟道孔140H中。多个沟道结构140中的每个包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148。
栅极绝缘层142和沟道层144顺序地设置在沟道孔140H的侧壁上。例如，栅极绝缘层142共形地设置在沟道孔140H的侧壁上，并且沟道层144共形地设置在沟道孔140H的内壁上。填充沟道孔140H的剩余空间的掩埋绝缘层146设置在沟道层144上。导电插塞148设置在沟道孔140H的下侧上，以接触沟道层144并阻挡沟道孔140H的入口。在一些实施例中，掩埋绝缘层146被省略，并且沟道层144以填充沟道孔140H的剩余部分的柱状形成。
在一些实施例中，沟道层144的上表面接触第二基底110的第一侧110S1。在一些实施例中，沟道层144的上表面延伸至第二基底110中，但实施例不一定限于此。
栅极绝缘层142包括顺序地设置在沟道层144的外壁上的隧道介电层142A、电荷存储层142B和阻挡介电层142C。隧道介电层142A包括氧化硅、氧化铪、氧化铝、氧化锆和氧化钽等中的至少一者。电荷存储层142B存储从沟道层144穿过隧道介电层142A的电子，并且包括氮化硅、氮化硼、氮化硅硼和掺杂有杂质的多晶硅中的至少一者。阻挡介电层142C包括氧化硅、氮化硅和具有比氧化硅高的介电常数的金属氧化物中的至少一者。
介电衬层150设置在沟道结构140与栅电极130之间以及栅电极130的上表面和下表面上。在一些实施例中，介电衬层150设置在导电势垒层130B与栅极绝缘层142之间以及导电势垒层130B与模制绝缘层132之间。介电衬层150包括氧化硅、氮化硅和具有比氧化硅高的介电常数的金属氧化物中的至少一者。
最下面的两个栅电极130由串分离绝缘层SSLI平面地分离为两个部分。两个部分在第一水平方向(X方向)上彼此间隔开，串分离绝缘层SSLI设置在它们之间。这两个部分形成参照图2描述的串选择线SSL。
连接区域CON中的多个栅电极130形成垫结构PAD。在连接区域CON中，多个栅电极130具有在第一水平方向(X方向)上随着距第二基底110的第一侧110S1的距离增大而减小的长度。也就是说，垫结构PAD表示栅电极130的具有阶梯形状的部分。垫结构PAD包括多个导电垫130P，多个导电垫130P分别从多个栅电极130延伸并且具有在垂直方向(Z方向)上比多个栅电极130的厚度大的厚度。
覆盖绝缘层134设置在垫结构PAD上，并且接触绝缘层136设置在最下面的模制绝缘层132和覆盖绝缘层134上。另外，介电衬层150从多个栅电极130的上表面和下表面延伸并且覆盖导电垫130P的上表面和下表面。
在连接区域CON中，单元接触插塞160设置在穿透接触绝缘层136、覆盖绝缘层134、多个栅电极130和多个模制绝缘层132的单元接触孔160H内部。
单元接触插塞160包括穿透多个栅电极130并在垂直方向(Z方向)上延伸的掩埋导电层160A和围绕掩埋导电层160A的侧表面和上表面的导电势垒层160B。掩埋导电层160A可包括金属(诸如，钨(W)、镍(Ni)、钴(Co)和钽(Ta)等中的至少一者)、金属硅化物(诸如，硅化钨、硅化镍、硅化钴和硅化钽等中的至少一者)、掺杂多晶硅、或它们的组合。例如，导电势垒层160B包括氮化钛、氮化钽、氮化钨和它们的组合中的一者。
单元接触插塞160电连接到与其对应的导电垫130P，并且与设置在比导电垫130P高的垂直水平处的多个栅电极130中的至少一个绝缘。
单元接触插塞160包括在垂直方向(Z方向)上延伸的垂直部和在水平方向(X或Y方向)上从垂直部突出的突出部。突出部接触导电垫130P的侧壁并且电连接到导电垫130P的侧壁。
例如，单元接触插塞160包括下侧壁部160S1、突出侧壁部160S2和上侧壁部160S3，并且突出侧壁部160S2是接触与单元接触插塞160对应的导电垫130P的突出部。下侧壁部160S1位于比突出侧壁部160S2低的垂直水平处，并且由覆盖绝缘层134和接触绝缘层136围绕。上侧壁部160S3位于比突出侧壁部160S2高的垂直水平处。
单元接触插塞160的上侧壁部160S3由多个模制绝缘层132和多个绝缘环图案162围绕。多个绝缘环图案162和绝缘衬层164设置在单元接触插塞160的上侧壁部160S3与多个栅电极130之间。例如，绝缘衬层164共形地设置在单元接触孔160H的延伸部160E的内壁上，并且每个绝缘环图案162设置在绝缘衬层164上并填充延伸部160E的内部。
介电衬层150围绕导电垫130P的上表面和下表面，并且延伸至单元接触插塞160的突出侧壁部160S2。介电衬层150延伸相对靠近单元接触孔160H。
单元接触插塞160的最下部接触第二键合过孔182，并且第二键合过孔182由层间绝缘层180覆盖。第二键合过孔182的下表面接触第二键合垫BP2的上表面。第二键合过孔182包括掺杂有杂质的多晶硅。
单元接触插塞160的上部接触第二基底110内部的节点分离结构120。节点分离结构120穿透第二基底110。节点分离结构120由绝缘材料(诸如，氧化硅、氮化硅等)制成。节点分离结构120在下面详细描述。
在连接区域CON中，形成穿透覆盖绝缘层134和接触绝缘层136的贯穿孔170H，并且导电贯穿过孔170设置在贯穿孔170H中。导电贯穿过孔170包括钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、氮化钛、氮化钽、氮化钨和它们的组合中的一者。
在连接区域CON中，单元接触插塞160通过第二键合过孔182和第二键合垫BP2连接到第一结构S1。另外，单元接触插塞160通过第一结构S1的第一键合过孔90和第一键合垫BP1电连接到外围电路晶体管60TR。
在单元区域CELL中，位线接触件BLC穿透接触绝缘层136并接触沟道结构140的导电插塞148，并且位线BL设置在位线接触件BLC上。覆盖位线BL的侧壁的线绝缘层138设置在接触绝缘层136上。
如上所述，在根据发明构思的实施例的集成电路装置100中，穿透第二基底110的节点分离结构120具有围绕位于第二基底110内部的单元接触塞160的上部的倒梯形形状。节点分离结构120可使多个单元接触插塞160与第二基底110绝缘。
节点分离结构120的垂直厚度大于第二基底110的垂直厚度。例如，节点分离结构120的最下表面的水平LV2低于第二基底110的第一侧110S1的水平LV1，并且节点分离结构120的最上表面的水平在与第二基底110的第二侧110S2基本上相同的水平处。例如，节点分离结构120的最上表面与第二基底110的第二侧110S2共面。
根据集成电路装置100的结构，单元接触插塞160和第二键合过孔182中的每个具有随着在垂直方向(Z方向)上距第一基底50的距离减小而增大的水平宽度。相反，节点分离结构120具有随着在垂直方向(Z方向)上距第一基底50的距离减小而减小的水平宽度。
通常，开发具有3D结构的垂直存储器装置以增加栅电极130的堆叠级的数量，以实现高集成度。因此，高深宽比接触(HARC)蚀刻工艺的挑战增加。具体地，当由HARC蚀刻工艺形成的HARC需要与接合垫持续接触时，接合垫应当较大以确保安全裕度。矛盾的是，这种情况导致存储器装置的集成度的劣化。
为了解决这种情况，通过将位于HARC蚀刻工艺的结束处并且穿透多个栅电极130且在垂直方向(Z方向)上延伸的单元接触插塞160的上部设计为接触第二基底110，并且通过将位于HARC蚀刻工艺的开始处的单元接触插塞160的下部设计为接触第二键合过孔182。也就是说，单元接触插塞160通过第二键合过孔182电连接到外围电路结构，根据发明构思的实施例的集成电路装置100不包括接合垫。
另外，在根据发明构思的实施例的集成电路装置100中，通过在第二基底110内部形成节点分离结构120，有效地增大了由于第二基底110与单元接触插塞160之间的接触而导致的接触电阻。
为了克服一般HARC蚀刻工艺的限制，根据发明构思的实施例的集成电路装置100利用其中垂直存储器装置结构和外围电路装置彼此键合的键合结构，因此提高了集成电路装置100的集成度和经济可行性。
图7和图8是根据另一实施例的集成电路装置的剖视图。
下面描述的集成电路装置200和300的大多数组件以及组件的材料与上面参照图3至图6描述的集成电路装置100基本相同或相似。因此，为了便于描述，主要描述集成电路装置200和300与上述集成电路装置100之间的差异。
参照图7，在一个实施例中，集成电路装置200包括第一结构S1和堆叠在第一结构S1上的第二结构S2。
本实施例的示例的集成电路装置200包括设置在单元区域CELL中并且在垂直方向(Z方向)上穿透多个栅电极130的共源极线接触件260和设置在第二基底110的第二侧110S2上的接触结构210。在一个实施例中，共源极线接触件260的最上表面可与单元接触插塞160的最上表面共面，并且共源极线接触件260的最下表面可与单元接触插塞160的最下表面共面。
接触结构210包括与共源极线接触件260的上部接触的第一垂直接触件211、与第二基底110的第二侧110S2接触的第二垂直接触件212、以及在水平方向(X或Y方向)上将第一垂直接触件211连接到第二垂直接触件212的水平连接导电层213。在一些实施例中，第一垂直接触件211的一部分与导电贯穿过孔170接触。
节点分离结构120、第一垂直接触件211和第二垂直接触件212中的每个具有随着在垂直方向(Z方向)上到第一基底50的距离减小而减小的水平宽度。多个单元接触插塞160和共源极线接触件260中的每个可具有随着在垂直方向上到第一基底50的距离减小而增大的水平宽度。
参照图8，在一个实施例中，集成电路装置300包括第一结构S1和堆叠在第一结构S1上的第二结构S2。
本实施例的示例的集成电路装置300包括设置在单元区域CELL中并且在垂直方向(Z方向)上穿透多个栅电极130的绝缘贯穿支撑件360。
绝缘贯穿支撑件360在集成电路装置300的制造工艺中防止栅电极130的倾斜或弯曲，并且确保结构稳定性。绝缘贯穿支撑件360包括氧化硅、氮化硅、SiON、SiOCN、SiCN和它们的组合中的至少一者。
绝缘贯穿支撑件360具有与单元接触插塞160的结构和形状类似的结构和形状。例如，绝缘贯穿支撑件360的最上表面与单元接触插塞160的最上表面共面，并且绝缘贯穿支撑件360的最下表面与单元接触插塞160的最下表面共面。另外，第二基底110围绕绝缘贯穿支撑件360的上部。
然而，绝缘贯穿支撑件360由绝缘材料制成，并且单元接触插塞160由导电材料制成。
图9A至图9I是顺序地示出根据实施例的制造集成电路装置的方法的剖视图。
参照图9A，在一个实施例中，形成包括第一基底50的第一结构S1。
在一些实施例中，第一基底50是硅(Si)晶圆。在第一基底50上形成多个外围电路晶体管60TR，并且形成电连接到外围电路晶体管60TR的外围电路线路结构70和第一绝缘层80。
在第一绝缘层80上设置第一键合垫BP1。在一些实施例中，第一键合垫BP1的上表面与第一绝缘层80的上表面共面。例如，第一键合垫BP1不从第一绝缘层80的上表面突出。
第一键合垫BP1通过第一键合过孔90电连接到外围电路线路结构70。
参照图9B，在一个实施例中，在第二基底110的第一侧110S1上交替地形成多个模制绝缘层132和多个牺牲层S130。
在一些实施例中，多个模制绝缘层132包括绝缘材料(诸如，氧化硅或氮氧化硅)，并且多个牺牲层S130包括氮化硅、氮氧化硅、多晶硅等中的至少一者。
参照图9C，在一个实施例中，通过在连接区域CON中顺序地图案化多个模制绝缘层132和多个牺牲层S130来形成初步垫结构SPAD。
在一些实施例中，初步垫结构SPAD具有当初步垫结构SPAD在第一水平方向(X方向)上延伸时上表面水平在垂直方向(Z方向)上阶梯式下降的阶梯形状。例如，初步垫结构SPAD包括多个初步垫部S130P，并且多个初步垫部S130P中的每个包括第一初步垫层S130P1和第二初步垫层S130P2。
在一些实施例中，第一初步垫层S130P1表示多个牺牲层S130的边缘，因此，第一初步垫层S130P1与多个牺牲层S130包括相同的绝缘材料。第二初步垫层S130P2包括相对于第一初步垫层S130P1具有蚀刻选择性的材料。在一些实施例中，第一初步垫层S130P1包括氮化硅，第二初步垫层S130P2包括氮氧化硅。
形成覆盖初步垫结构SPAD的覆盖绝缘层134。覆盖绝缘层134包括绝缘材料(诸如，氧化硅和氮氧化硅中的一者)。
参照图9D，在一个实施例中，在最上面的模制绝缘层132和覆盖绝缘层134上形成掩模图案，并且通过经由使用掩模图案作为蚀刻掩模对多个模制绝缘层132和多个牺牲层S130进行图案化来形成沟道孔140H。
在沟道孔140H的内壁上形成包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148的沟道结构140。
形成覆盖最上面的模制绝缘层132、覆盖绝缘层134和沟道结构140的接触绝缘层136。
通过去除接触绝缘层136、最上面的两个牺牲层S130和最上面的两个模制绝缘层132，在单元区域CELL中形成串分离开口SSLH，并且通过使用绝缘材料来形成填充串分离开口SSLH的内部的串分离绝缘层SSLI。
参照图9E，在连接区域CON中的接触绝缘层136上形成掩模图案，并且通过使用掩模图案作为蚀刻掩模来形成穿透接触绝缘层136和初步垫结构SPAD的多个单元接触孔160H。
在一些实施例中，通过使用掩模图案作为蚀刻掩模，在连接区域CON中形成穿透接触绝缘层136和覆盖绝缘层134的贯穿孔170H。
单元接触孔160H在垂直方向(Z方向)上延伸并且穿透初步垫部S130P、穿透位于初步垫部S130P下方的多个牺牲层S130和多个模制绝缘层132。例如，单元接触孔160H在垂直方向(Z方向)上从接触绝缘层136的上表面延伸至第二基底110的内部。
参照图9F，在一个实施例中，在单元接触孔160H内部形成填充延伸部160E的绝缘环图案162和绝缘衬层164。
在一些实施例中，绝缘衬层164在单元接触孔160H的延伸部160E的内壁上被共形地形成，并且每个绝缘环图案162在绝缘衬层164上填充延伸部160E的内部。
在接触绝缘层136上形成掩模图案，并且通过经由使用掩模图案作为蚀刻掩模去除多个模制绝缘层132中的一些和多个牺牲层S130中的一些，来形成栅叠层分离开口WLH。因此，多个牺牲层S130暴露在栅叠层分离开口WLH的内壁上。
去除暴露在栅叠层分离开口WLH的侧壁上的多个牺牲层S130，并且形成多个栅极空间。多个牺牲层S130的去除工艺可以是使用磷酸溶液的湿法蚀刻工艺。当多个牺牲层S130被去除时，沟道结构140的侧壁的一部分被暴露。
通过将导电材料掩埋在在多个栅极空间中来形成多个栅电极130。另外，通过将导电材料掩埋在垫部(PAD)空间中来形成导电垫130P。
参照图9G，在一个实施例中，形成填充单元接触孔160H和贯穿孔170H的内部的导电层，平坦化导电层的上部使得暴露接触绝缘层136的上表面，并且在单元接触孔160H和贯穿孔170H中分别形成单元接触插塞160和导电贯穿过孔170。
形成分别连接到多个单元接触插塞160的多个第二键合过孔182和分别连接到多个第二键合过孔182的多个第二键合垫BP2。
将其上形成有多个第二键合垫BP2的结果物倒置并键合到第一结构S1上。例如，结果物键合到第一结构S1上，使得结果物的多个第二键合垫BP2分别与第一结构S1的多个第一键合垫BP1对应。
在一些实施例中，彼此对应的多个第一键合垫BP1和多个第二键合垫BP2被加热以膨胀并彼此接触，然后通过其中的金属原子的扩散而被扩散键合。
参照图9H，在一个实施例中，在连接区域CON中的第二基底110的第二侧110S2上形成掩模图案，并且通过使用掩模图案作为蚀刻掩模来形成节点分离孔120H，使得暴露单元接触插塞160的上部和模制绝缘层132的上表面。
在一些实施例中，穿透第二基底110的节点分离孔120H以倒梯形形状被形成，以围绕第二基底110内部的单元接触塞160的上部。
根据这样的制造工艺，单元接触插塞160形成为具有随着在垂直方向上到第一基底50的距离减小而增大的水平宽度，并且节点分离孔120H形成为具有随着在垂直方向上到第一基底50的距离减小而减小的水平宽度。
参照图9I，在一个实施例中，形成填充所有多个节点分离孔120H并覆盖第二基底110的第二侧110S2的节点分离材料层120M。
在一些实施例中，节点分离材料层120M包括绝缘材料(诸如，氧化硅、氮化硅等中的至少一者)。节点分离材料层120M完全围绕第二基底110内部的单元接触插塞160的上部，并且完全覆盖第二基底110的第二侧110S2。
返回参照图3，在一个实施例中，节点分离材料层120M通过平坦化工艺(诸如，化学机械抛光(CMP)工艺或回蚀工艺)被蚀刻，并且被分离成节点分离结构120，并且因此，集成电路装置100被完成。
为了克服一般HARC蚀刻工艺的限制，通过上述制造工艺形成的根据发明构思的实施例的集成电路装置100利用垂直存储器装置结构和外围电路结构彼此键合的键合结构的特性，因此，集成电路装置100的集成度和经济可行性被提高。
图10示出根据实施例的包括集成电路装置的电子系统。
参照图10，根据发明构思的实施例的电子系统1000包括集成电路装置1100和电连接到集成电路装置1100的控制器1200。
电子系统1000可以是包括一个或多个集成电路装置1100的存储装置或包括存储装置的电子装置。例如，电子系统1000可以是包括至少一个集成电路装置1100的固态驱动器(SSD)装置、通用串行总线(USB)装置、计算系统、医疗装置和通信装置中的一者。
集成电路装置1100是非易失性垂直存储器装置。例如，集成电路装置1100可以是包括上面参照图3至图8描述的集成电路装置100、200和300中的至少一者的NAND闪存装置。集成电路装置1100包括第一结构1100F和第一结构1100F上的第二结构1100S。
第一结构1100F是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S是包括位线BL、共源极线CSL、多条字线WL、第一栅极上线UL1、第二栅极上线UL2、第一栅极下线LL1、第二栅极下线LL2以及位线BL与共源极线CSL之间的多个存储器单元串CSTR的存储器单元结构。
在第二结构1100S中，多个存储器单元串CSTR中的每个包括与共源极线CSL邻近的下晶体管LT1和LT2、与位线BL邻近的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可根据实施例进行各种修改。
在一些实施例中，上晶体管UT1和UT2包括串选择晶体管，并且下晶体管LT1和LT2包括地选择晶体管。多条栅极下线LL1和LL2分别是下晶体管LT1和LT2的栅电极。每条字线WL是各个存储器单元晶体管MCT的栅电极，并且第一栅极上线UL1和第二栅极上线UL2是上晶体管UT1和UT2的栅电极。
共源极线CSL、多条栅极下线LL1和LL2、多条字线WL以及多条栅极上线UL1和UL2通过从第二结构1100S延伸至第一结构1100F的多条第一连接线路1115电连接到解码器电路1110。多条位线BL通过从第二结构1100S延伸至第一结构1100F的多条第二连接线路1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120对多个存储器单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120由逻辑电路1130控制。
集成电路装置1100通过电连接到逻辑电路1130的输入/输出垫1101与控制器1200通信。输入/输出垫1101通过从第二结构1100S延伸至第一结构1100F的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在一些实施例中，电子系统1000包括多个集成电路装置1100，并且在这种情况下，控制器1200控制多个集成电路装置1100。
处理器1210控制电子系统1000和控制器1200的总体操作。处理器1210根据固件进行操作，并且通过控制NAND控制器1220来访问集成电路装置1100。
NAND控制器1220包括执行与集成电路装置1100的通信所通过的NAND接口(NANDI/F)1221。通过NAND接口1221，控制集成电路装置1100的控制命令、将被写入集成电路装置1100的多个存储器单元晶体管MCT的数据、以及将从集成电路装置1100的多个存储器单元晶体管MCT读取的数据等被发送。
主机接口1230执行电子系统1000与外部主机之间的通信。一旦通过主机接口1230从外部主机接收到控制命令，处理器1210就响应于控制命令来控制集成电路装置1100。
图11是根据实施例的包括集成电路装置的电子系统的透视图。
参照图11，根据实施例的电子系统2000包括主基底2001、安装在主基底2001上的控制器2002、一个或多个半导体封装件2003和DRAM 2004。
主基底2001包括包含与外部主机连接的多个引脚的连接器2006。连接器2006中的多个引脚的数量和布置可根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000根据多个接口(诸如，USB、外围组件互连快速(PCI-快速)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等)中的任何一个与外部主机通信。在一些实施例中，电子系统2000由通过连接器2006从外部主机接收的电力进行操作。电子系统2000还可包括将电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。半导体封装件2003和DRAM 2004通过形成在主基底2001上的多个线路图案2005连接到控制器2002。
控制器2002将数据写入半导体封装件2003或从半导体封装件2003读取数据，并且提高电子系统2000的操作速度。
当DRAM 2004是数据存储空间时，DRAM 2004是减小半导体封装件2003与外部主机之间的速度差的缓冲存储器。电子系统2000中的DRAM2004可作为高速缓存存储器进行操作，并且在对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004包括在电子系统2000中时，除了控制半导体封装件2003的NAND控制器之外，控制器2002还包括控制DRAM 2004的DRAM控制器。
半导体封装件2003包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每个包括封装基板2100、封装基板2100上的多个半导体芯片2200、设置在多个半导体芯片2200中的每个的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装基板2100的连接结构2400、以及覆盖多个半导体芯片2200和封装基板2100上的连接结构2400的模制层2500。
封装基板2100可以是包括多个封装上垫2130的印刷电路板。多个半导体芯片2200中的每个包括输入输出垫2201。输入/输出垫2201与图10的输入/输出垫1101对应。多个半导体芯片2200包括参照图3至图8描述的集成电路装置100、200和300中的至少一者。
在一些实施例中，连接结构2400是将输入/输出垫2201电连接到封装上垫2130的键合布线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200通过键合布线方法彼此电连接，并且电连接到封装基板2100的封装上垫2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200通过包括贯穿硅过孔(TSV，又称为硅通孔)的连接结构而不是键合布线方法的连接结构2400彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200包括在一个封装件中。在一些实施例中，控制器2002和多个半导体芯片2200安装在与主基底2001不同的单独的插入基底上，并且控制器2002和多个半导体芯片2200通过形成在插入基底上的布线彼此连接。
图12是根据实施例的包括集成电路装置的半导体封装件的剖视图。
一起参照图11和图12，在根据实施例的半导体封装件2003中，封装基板2100是印刷电路板。
封装基板2100包括封装基板主体部2120、设置在封装基板主体部2120的上表面上的多个封装上垫2130、设置在封装基板主体部2120的下表面上或通过下表面暴露的多个下垫2125、以及将多个封装上垫2130电连接到封装基板主体部2120中的多个下垫2125的多个内部布线2135。
多个下垫2125通过多个导电凸起2800分别连接到电子系统2000的主基底2001上的多个线路图案2005。多个半导体芯片2200包括参照图3至图8描述的集成电路装置100、200和300中的至少一者。
虽然已经参照附图具体示出和描述了发明构思的实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路装置，包括：
第一结构和堆叠在第一结构上的第二结构，
其中，第一结构包括：
第一基底；
外围电路，设置在第一基底上；
第一绝缘层，覆盖第一基底和外围电路；以及
第一键合垫，设置在第一绝缘层上并且电连接到外围电路，并且其中，第二结构包括：
第二基底，包括面对第一基底的第一侧和与第一侧背对的第二侧；
多个栅电极，设置在第二基底的第一侧上，并且在垂直方向上彼此间隔开并以阶梯形状堆叠；
第一单元接触插塞，穿透所述多个栅电极中的第一栅电极的第一导电垫，电连接到第一栅电极，穿透所述多个栅电极中的设置在第一栅电极的上部的第二栅电极，并且与第二栅电极电绝缘；
第一节点分离结构，穿透第二基底，并且围绕位于第二基底内部的第一单元接触插塞的上部；以及
第二键合垫，电连接到第一单元接触插塞的下部并且键合到第一键合垫。
2.根据权利要求1所述的集成电路装置，其中，
第一单元接触插塞具有随着在垂直方向上到第一基底的距离减小而增大的水平宽度，并且
第一节点分离结构具有随着在垂直方向上到第一基底的距离减小而减小的水平宽度。
3.根据权利要求1所述的集成电路装置，其中，
第一节点分离结构包括绝缘材料，并且
第一节点分离结构的厚度大于第二基底的厚度。
4.根据权利要求3所述的集成电路装置，其中，
第一节点分离结构的最下表面的水平低于第二基底的第一侧的水平，并且
第一节点分离结构的最上表面与第二基底的第二侧共面。
5.根据权利要求1所述的集成电路装置，其中，
第一单元接触插塞包括在垂直方向上延伸的垂直部和从垂直部在水平方向上突出的突出部，其中，突出部接触并电连接到第一导电垫的侧壁。
6.根据权利要求5所述的集成电路装置，其中，
第一导电垫在水平方向上形成在第一栅电极的边缘部分上，并且具有在垂直方向上比第一栅电极的另一部分的厚度大的厚度。
7.根据权利要求1至权利要求6中的任意一项所述的集成电路装置，还包括：
绝缘贯穿支撑件，穿透所述多个栅电极，
其中，
绝缘贯穿支撑件的最上表面与第一单元接触插塞的最上表面共面，
绝缘贯穿支撑件的最下表面与第一单元接触插塞的最下表面共面。
8.根据权利要求7所述的集成电路装置，其中，第二基底围绕绝缘贯穿支撑件的上部。
9.根据权利要求1至权利要求6中的任意一项所述的集成电路装置，还包括：
共源极线接触件，穿透所述多个栅电极，
其中，
共源极线接触件的最上表面与第一单元接触插塞的最上表面共面，并且
共源极线接触件的最下表面与第一单元接触插塞的最下表面共面。
10.根据权利要求9所述的集成电路装置，还包括：
接触结构，设置在第二基底的第二侧上，
其中，接触结构包括：
第一垂直接触件，接触共源极线接触件的上部；
第二垂直接触件，接触第二基底的第二侧；以及
水平连接导电层，在水平方向上将第一垂直触件连接到第二垂直接触件。
11.一种集成电路装置，包括：
第一结构和第二结构，
其中，第一结构包括：
第一基底；
外围电路，设置在第一基底上；
第一绝缘层，覆盖第一基底和外围电路；以及
多个第一键合垫，设置在第一绝缘层上并且电连接到外围电路，其中，第二结构包括：
第二基底，包括彼此背对的第一侧和第二侧、第一侧上的单元区域和与单元区域邻近的连接区域；
栅叠层，设置在第二基底的第一侧上，其中，栅叠层包括在水平方向上延伸并且在垂直方向上交替地堆叠的多个栅电极和多个绝缘层，并且在连接区域中具有阶梯结构；
沟道结构和共源极线接触件，设置在单元区域中并且在垂直方向上延伸穿过栅叠层；
多个单元接触插塞，设置在连接区域中，接触并电连接到所述多个栅电极中的对应栅电极的导电垫，并且穿透连接区域；
多个节点分离结构，围绕第二基底内部的所述多个单元接触插塞的上部，并且使所述多个单元接触插塞与第二基底绝缘；
接触结构，设置在第二基底的第二侧上，并且包括接触共源极线接触件的上部的第一垂直接触件和接触第二基底的第二侧的第二垂直接触件；以及
多个第二键合垫，电连接到所述多个单元接触插塞的下部并且电连接到所述多个第一键合垫，
其中，第一结构与第二结构体彼此键合。
12.根据权利要求11所述的集成电路装置，其中：
所述多个单元接触插塞和共源极线接触件中的每个具有随着在垂直方向上到第一基底的距离减小而增大的水平宽度，并且
多个节点分离结构、第一垂直接触件和第二垂直接触件中的每个具有随着在垂直方向上到第一基底的距离减小而减小的水平宽度。
13.根据权利要求11所述的集成电路装置，其中，所述多个节点分离结构中的每个的最上表面与第二基底的第二侧共面。
14.根据权利要求13所述的集成电路装置，其中，所述多个节点分离结构中的每个的最下表面的至少一部分从第二基底的第一侧突出。
15.根据权利要求11所述的集成电路装置，其中：
导电垫在水平方向上形成在栅电极的边缘部分上，并且具有在垂直方向上比栅电极的另一部分的厚度大的厚度。
16.根据权利要求15所述的集成电路装置，其中，所述多个单元接触插塞中的每个包括：
垂直部，在垂直方向上延伸；以及
突出部，在水平方向上从垂直部突出，其中，
突出部接触栅电极的导电垫的侧壁。
17.根据权利要求11至权利要求16中的任意一项所述的集成电路装置，其中，
第一垂直接触件和第二垂直接触件通过设置在水平方向上的水平连接导电层彼此电连接。
18.根据权利要求11至权利要求16中的任意一项所述的集成电路装置，其中，
第一垂直接触件的最下表面的水平比第二垂直接触件的最下表面的水平靠近第二基底的第一侧。
19.一种电子系统，包括：
主基底；
集成电路装置，设置在主基底上；以及
控制器，设置在主基底上，并且电连接到集成电路装置；
其中，集成电路装置包括第一结构和堆叠在第一结构上的第二结构，
其中，第一结构包括：
第一基底；
外围电路，设置在第一基底上；
第一绝缘层，覆盖第一基底和外围电路；以及
第一键合垫，设置在第一绝缘层上并且电连接到外围电路，并且其中，第二结构包括：
第二基底，包括面对第一基底的第一侧和与第一侧背对的第二侧；
多个栅电极，设置在第二基底的第一侧上，并且在垂直方向上彼此间隔开并以阶梯形状堆叠；
第一单元接触插塞，穿透所述多个栅电极中的第一栅电极的第一导电垫，电连接到第一栅电极，穿透所述多个栅电极中的设置在第一栅电极的上部的第二栅电极，并且与第二栅电极电绝缘；
第一节点分离结构，穿透第二基底，并且围绕位于第二基底内部的第一单元接触插塞的上部；以及
第二键合垫，电连接到第一单元接触插塞的下部并且键合到第一键合垫。
20.根据权利要求19所述的电子系统，其中：
主基底还包括将集成电路装置与控制器电连接的线路图案，
第一单元接触插塞具有随着在垂直方向上到第一基底的距离减小而增大的水平宽度，并且
第一节点分离结构具有随着在垂直方向上到第一基底的距离减小而减小的水平宽度。
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