CN114446976A - 半导体器件和包括其的电子系统 - Google Patents

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Abstract

提供了一种半导体器件和包括其的电子系统。所述半导体器件可以包括：外围电路结构，包括电路；衬底，位于所述外围电路结构上；成对的字线切割结构，在所述衬底上在第一方向上延伸；以及存储单元块，位于所述成对的字线切割结构之间并且位于所述衬底上。所述存储单元块可以包括：存储堆叠结构，包括在垂直方向上彼此交叠的栅极线；层间绝缘层，位于每条所述栅极线的边缘部分上；堤坝结构，延伸穿过所述栅极线和所述层间绝缘层；相交方向切割结构，在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层并且与所述堤坝结构间隔开；以及虚设沟道结构，位于所述相交方向切割结构与所述堤坝结构之间。

Description

半导体器件和包括其的电子系统
相关申请的交叉引用
本申请基于并要求于2020年11月4日在韩国知识产权局提交的韩国专利申请No.10-2020-0146317的优先权，其公开内容通过引用整体合并于此。
技术领域
本发明构思涉及半导体器件和包括其的电子系统，并且更具体地，涉及包括非易失性垂直存储器件的半导体器件和包括该半导体器件的电子系统。
背景技术
需要数据存储的电子系统可以包括用于存储大量数据的半导体器件。因此，正在研究增加半导体器件的数据存储容量的方法。例如，为了增加半导体器件的数据存储容量，已经提出了包括垂直存储器件的半导体器件，该垂直存储器件包括三维布置的存储单元而不是二维布置的存储单元。
发明内容
本发明构思提供了半导体器件，其中，即使字线堆叠件的数目增加以提高包括三维布置的存储单元的半导体器件的集成度并且因此字线堆叠件的高度增加，也可以减少或防止存储堆叠结构的倾斜或倒塌，由此减少或防止工艺缺陷，并且在制造半导体器件的工艺中提高可靠性。
本发明构思提供了包括半导体器件的电子系统，其中，即使字线堆叠件的数目增加以提高包括三维布置的存储单元的半导体器件的集成度并且因此字线堆叠件的高度增加，也可以减少或防止存储堆叠结构的倾斜或倒塌，由此减少或防止工艺缺陷，并且在制造半导体器件的工艺中提高可靠性。
根据本发明构思的一些实施例，提供了半导体器件，其包括：外围电路结构，所述外围电路结构包括多个电路；衬底，所述衬底位于所述外围电路结构上(例如，覆盖所述外围电路结构)；成对的字线切割结构，所述成对的字线切割结构在所述衬底上在第一水平方向上纵长地延伸，所述成对的字线切割结构在可以垂直于所述第一水平方向的第二水平方向上彼此间隔开；以及存储单元块，所述存储单元块位于所述成对的字线切割结构之间并且位于所述衬底上，其中，所述存储单元块包括：存储堆叠结构，所述存储堆叠结构包括在垂直方向上彼此交叠的多条栅极线；层间绝缘层，所述层间绝缘层位于所述多条栅极线中的每条栅极线的边缘部分上(例如，覆盖所述多条栅极线中的每条栅极线的边缘部分)；堤坝结构，所述堤坝结构延伸穿过所述存储堆叠结构(例如，所述多条栅极线)和所述层间绝缘层；相交方向切割结构，所述相交方向切割结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层并且在与所述第一水平方向交叉或相交的水平方向上纵长地延伸，所述相交方向切割结构在所述第一水平方向上与所述堤坝结构间隔开；以及多个虚设沟道结构，所述多个虚设沟道结构位于所述相交方向切割结构与所述堤坝结构之间。
根据本发明构思的一些实施例，提供了半导体器件，其包括：外围电路结构，所述外围电路结构包括多个电路；存储堆叠结构，所述存储堆叠结构包括在垂直方向上与所述外围电路结构交叠的多条栅极线；层间绝缘层，所述层间绝缘层位于所述多条栅极线中的每条栅极线的边缘部分上(例如，覆盖所述多条栅极线中的每条栅极线的边缘部分)；堤坝结构，所述堤坝结构在所述垂直方向上延伸穿过所述存储堆叠结构(例如，所述多条栅极线)和所述层间绝缘层并且在所述存储堆叠结构中限定贯通通路区域；相交方向切割结构，所述相交方向切割结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层，所述相交方向切割结构在第一水平方向上与所述堤坝结构间隔开并且在与所述第一水平方向交叉或相交的第二水平方向上纵长地延伸；以及多个虚设沟道结构，所述多个虚设沟道结构位于所述相交方向切割结构与所述堤坝结构之间。
根据本发明构思的一些实施例，提供了一种电子系统，其包括：主基板；半导体器件，所述半导体器件位于所述主基板上；以及控制器，所述控制器电连接到所述半导体器件，所述控制器位于所述主基板上，其中，所述半导体器件包括：外围电路结构，所述外围电路结构包括多个电路；存储堆叠结构，所述存储堆叠结构包括在垂直方向上与所述外围电路结构交叠的多条栅极线；层间绝缘层，所述层间绝缘层位于所述多条栅极线中的每条栅极线的边缘部分上(例如，覆盖所述多条栅极线中的每条栅极线的边缘部分)；堤坝结构，所述堤坝结构在所述垂直方向上延伸穿过所述多条栅极线和所述层间绝缘层并且在所述存储堆叠结构中限定贯通通路区域；相交方向切割结构，所述相交方向切割结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层，所述相交方向切割结构在第一水平方向上与所述堤坝结构间隔开并且在与所述第一水平方向交叉或相交的第二水平方向上纵长地延伸；多个虚设沟道结构，所述多个虚设沟道结构位于所述相交方向切割结构与所述堤坝结构之间；以及输入/输出焊盘，所述输入/输出焊盘电连接到所述外围电路结构。
附图说明
根据结合附图进行的以下详细描述，将更清楚地理解本发明构思的示例实施例，在附图中：
图1是根据本发明构思的一些实施例的半导体器件的框图；
图2是根据本发明构思的实施例的半导体器件的示意性透视图；
图3是根据本发明构思的一些实施例的半导体器件的存储单元阵列的等效电路图；
图4是根据本发明构思的一些实施例的半导体器件的部分区域的示意性俯视图；
图5A是示出了根据本发明构思的一些实施例的半导体器件的存储单元块的一些元件的俯视图；
图5B是沿着图5A的线X1-X1'截取的截面图；
图5C是沿着图5A的线Y1-Y1'截取的截面图；
图5D是示出了图5A中的区域VAX中包括的一些元件的俯视图；
图5E是示出了图5C中的区域VCX中包括的一些元件的截面图；
图6是根据本发明构思的一些实施例的半导体器件的截面图；
图7是根据本发明构思的一些实施例的半导体器件的俯视图；
图8是根据本发明构思的一些实施例的半导体器件的俯视图；
图9是根据本发明构思的一些实施例的半导体器件的截面图；
图10A和图10B是根据本发明构思的一些实施例的半导体器件的截面图；
图11是根据本发明构思的一些实施例的半导体器件的截面图；
图12A是根据本发明构思的一些实施例的半导体器件的俯视图；
图12B是根据本发明构思的一些实施例的半导体器件的俯视图；
图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B是示出了根据本发明构思的一些实施例的制造半导体器件的方法的截面图；
图13A、图14A、图15A、图16A、图17A和图18A是沿着图5A的线X1-X1'截取的截面图；
图13B、图14B、图15B、图16B、图17B和图18B是沿着图5A的线Y1-Y1'截取的截面图；
图19是示意性地示出了根据本发明构思的一些实施例的包括半导体器件的电子系统的视图；
图20是示意性地示出了根据本发明构思的一些实施例的包括半导体器件的电子系统的透视图；以及
图21是示意性地示出了根据本发明构思的一些实施例的半导体封装件的截面图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的示例实施例。相同的附图标记指代相同的元件，并且可以省略它们的重复描述。如在本文中使用的，“覆盖”或“包围”或“填充”另一元件或区域的元件或区域可以完全地或部分地覆盖或包围或填充另一元件或区域。
图1是根据本发明构思的一些实施例的半导体器件10的框图。
参照图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20可以包括多个存储单元块BLK1、BLK2、……和BLKp。多个存储单元块BLK1、BLK2、……和BLKp均可以包括多个存储单元。多个存储单元块BLK1、BLK2、……和BLKp可以通过位线BL、字线WL、串选择线SSL和接地选择线GSL连接到外围电路30。
外围电路30可以包括行译码器32、页面缓冲器34、数据输入/输出(I/O)电路36、控制逻辑38和公共源极线(CSL)驱动器39。外围电路30还可以包括各种电路，诸如用于产生半导体器件10的工作所需的各种电压的电压产生电路、用于校正从存储单元阵列20读取的数据的错误的纠错电路和I/O接口。
存储单元阵列20可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器32，并且可以通过位线BL连接到页面缓冲器34。在存储单元阵列20中，包括在多个存储单元块BLK1、BLK2、……和BLKp中的每一者中的多个存储单元均可以为闪存单元。存储单元阵列20可以包括三维(3D)存储单元阵列。3D存储单元阵列可以包括多个NAND串，并且多个NAND串均可以包括垂直堆叠的连接到多条字线WL的多个存储单元。
外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以将数据DATA发送到半导体器件10外部的装置并从半导体器件10外部的装置接收数据DATA。
行译码器32可以响应于来自外部的地址ADDR选择多个存储单元块BLK1、BLK2、……和BLKp之中的至少一个存储单元块，并且可以选择选定的存储单元块的字线WL、串选择线SSL和接地选择线GSL。行译码器32可以将用于执行存储操作的电压传送到选定的存储单元块的字线WL。
页面缓冲器34可以通过位线BL连接到存储单元阵列20。在执行编程操作时，页面缓冲器34可以运行为写入驱动器，以基于将存储在存储单元阵列20中的数据DATA向位线BL施加电压，并且在执行读取操作时，页面缓冲器34可以运行为读出放大器，以感测存储在存储单元阵列20中的数据DATA。页面缓冲器34可以基于从控制逻辑38提供的控制信号PCTL而运行。
数据I/O电路36可以通过多条数据线DL连接到页面缓冲器34。在执行编程操作时，数据I/O电路36可以从存储控制器(未示出)接收数据DATA，并且可以基于从控制逻辑38提供的列地址C_ADDR将编程数据DATA提供到页面缓冲器34。在执行读取操作时，数据I/O电路36可以基于列地址C_ADDR向存储控制器提供存储在页面缓冲器34中的读取数据DATA。
数据I/O电路36可以将向其输入的地址或命令传送到控制逻辑38或行译码器32。外围电路30还可以包括静电放电(ESD)电路和/或上拉/下拉驱动器。如在本文中使用的，术语“和/或”包括相关所列项中的一个或更多个项的任何和所有组合。
控制逻辑38可以从存储控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供到行译码器32，并且可以将列地址C_ADDR提供到数据I/O电路36。控制逻辑38可以响应于控制信号CTRL产生在半导体器件10中使用的各种内部控制信号。例如，控制逻辑38可以在执行诸如编程操作或擦除操作的存储操作时控制到字线WL和位线BL的电压电平。
公共源极线驱动器39可以通过公共源极线CSL连接到存储单元阵列20。公共源极线驱动器39可以基于控制逻辑38对信号CTRL_BIAS的控制将公共源极电压(例如，源极电压)或接地电压施加到公共源极线CSL。
图2是根据本发明构思的一些实施例的半导体器件10的示意性透视图。
参照图2，半导体器件10可以包括在垂直方向(Z方向)上交叠的单元阵列结构CAS和外围电路结构PCS。单元阵列结构CAS可以包括上面参照图1描述的存储单元阵列20。外围电路结构PCS可以包括上面参照图1描述的外围电路30。如在本文中使用的，提及到元件A在垂直方向上与元件B交叠(或类似语言)是指可以绘出与元件A和B均相交的至少一条垂直线。
单元阵列结构CAS可以包括多个瓦片(tile)24。多个瓦片24均可以包括多个存储单元块BLK1、BLK2、……和BLKp。多个存储单元块BLK1、BLK2、……和BLKp均可以包括三维布置的多个存储单元。
在示例实施例中，在一个垫(mat)中可以包括两个瓦片24，但是本发明构思不限于此。上面参照图1描述的存储单元阵列20可以包括多个垫(例如，四个垫)，但是本发明构思不限于此。
图3是根据本发明构思的一些实施例的半导体器件的存储单元阵列MCA的等效电路图。在图3中，示出了具有垂直沟道结构的垂直NAND闪存的等效电路图。在图1和图2中示出的多个存储单元块BLK1、BLK2、……和BLKp均可以包括具有在图3中示出的电路配置的存储单元阵列MCA。
参照图3，存储单元阵列MCA可以包括多个存储单元串MS。存储单元阵列MCA可以包括多条位线BL(BL1、BL2、……和BLm)、多条字线WL(WL1、WL2、……、WLn-1和WLn)、至少一条串选择线SSL、至少一条接地选择线GSL和公共源极线CSL。多个存储单元串MS可以形成在多条位线BL与公共源极线CSL之间。在图3中，示出了多个存储单元串MS均包括一条接地选择线GSL和两条串选择线SSL的示例，但是本发明构思不限于此。例如，多个存储单元串MS均可以包括一条串选择线SSL。
多个存储单元串MS均可以包括串选择晶体管SST、接地选择晶体管GST以及多个存储单元晶体管MC1、MC2、……、MCn-1和MCn。串选择晶体管SST的漏极区可以连接到位线BL，并且接地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以是公共地连接到多个接地选择晶体管GST的源极区的区域。
串选择晶体管SST可以连接到串选择线SSL，并且接地选择晶体管GST可以连接到接地选择线GSL。多个存储单元晶体管MC1、MC2、……、MCn-1和MCn均可以连接到字线WL。
图4是根据本发明构思的一些实施例的半导体器件100的部分区域的示意性俯视图。
参照图4，半导体器件100的单元阵列结构CAS可以包括上衬底110以及设置在上衬底110上的多个存储单元块BLK1、BLK2、……和BLKp。
外围电路结构PCS(参见图2)可以设置在上衬底110下方。多个存储单元块BLK1、BLK2、……和BLKp可以在垂直方向(Z方向)上与外围电路结构PCS交叠，同时上衬底110位于它们之间。设置在上衬底110下方的外围电路结构PCS可以包括上面参照图1描述的外围电路30。
单元阵列结构CAS可以包括存储单元区域MEC和设置为与存储单元区域MEC的在第一水平方向(X方向)上的相对侧中的每一侧相邻(例如，设置在存储单元区域MEC的在第一水平方向(X方向)上的相对侧中的每一侧处)的连接区域CON。多个存储单元块BLK1、BLK2、……和BLKp均可以包括在存储单元区域MEC和连接区域CON上在第一水平方向(X方向)上延伸的存储堆叠结构MST。存储堆叠结构MST可以包括在上衬底110的存储单元区域MEC和连接区域CON中堆叠成在垂直方向(Z方向)上交叠的多条栅极线130。在多个存储堆叠结构MST中的每一者中，多条栅极线130可以被包括在栅极堆叠件GS中。在多个存储堆叠结构MST中的每一者中，多条栅极线130可以包括均在图3中示出的接地选择线GSL、多条字线WL和串选择线SSL。在X-Y平面上，随着与上衬底110的距离增加，多条栅极线130可以在面积方面逐步减小。在一些实施例中，随着与上衬底110的距离增加，多条栅极线130在X-Y平面上的表面积减小，如图4所示。在垂直方向(Z方向)上交叠的多条栅极线130中的每一者的中央部分可以被包括在存储单元区域MEC中，并且多条栅极线130中的每一者的边缘部分可以被包括在连接区域CON中。如在本文中使用的，“元件A在方向X上延伸”(或类似的语言)可以指元件A在方向X上纵长地延伸。
在存储单元区域MEC和连接区域CON中在第一水平方向(X方向)上纵长地延伸的多个字线切割结构WLC可以设置在上衬底110上。多个字线切割结构WLC可以在第二水平方向(Y方向)上彼此间隔开。多个存储单元块BLK1、BLK2、……和BLKp可以均设置在多个字线切割结构WLC中的两个相邻的字线切割结构WLC之间。
图5A至图5E是根据本发明构思的一些实施例的用于更详细地描述半导体器件100的视图。图5A是示出了在图4中示出的多个存储单元块BLK1、BLK2、……和BLKp中的存储单元块BLK11和BLK12的一些元件的俯视图。图5B是沿着图5A的线X1-X1'截取的截面图。图5C是沿着图5A的线Y1-Y1'截取的截面图。图5D是示出了包括在图5A中的区域VAX中的一些元件的俯视图。图5E是示出了包括在图5C中的区域VCX中的一些元件的截面图。
参照图5A至图5E，半导体器件100可以包括外围电路结构PCS和设置在外围电路结构PCS上并在垂直方向(Z方向)上与外围电路结构PCS交叠的单元阵列结构CAS。
单元阵列结构CAS可以包括上衬底110、第一导电板114、第二导电板118、绝缘板112和存储堆叠结构MST。在单元阵列结构CAS中，第一导电板114、第二导电板118和存储堆叠结构MST可以在存储单元区域MEC中顺序地堆叠在上衬底110上。在单元阵列结构CAS中，绝缘板112、第二导电板118和存储堆叠结构MST可以在连接区域CON中顺序地堆叠在上衬底110上。
第一导电板114和第二导电板118可以执行上面参照图3描述的公共源极线CSL的功能。第一导电板114和第二导电板118可以用作向包括在单元阵列结构CAS中的多个垂直存储单元提供电流的源极区。
在示例实施例中，上衬底110可以包括诸如多晶硅的半导体材料。第一导电板114和第二导电板118均可以包括掺杂的多晶硅、金属层或它们的组合。金属层可以包括例如钨(W)，但是本发明构思不限于此。存储堆叠结构MST可以包括栅极堆叠件GS。栅极堆叠件GS可以包括在水平方向上平行地延伸并且在垂直方向(Z方向)上交叠的多条栅极线130。多条栅极线130均可以包括金属、金属硅化物、掺杂杂质的半导体或它们的组合。例如，多条栅极线130均可以包括诸如钨、镍、钴或钽的金属、诸如硅化钨、硅化镍、硅化钴或硅化钽的金属硅化物、掺杂的多晶硅或者它们的组合。
绝缘层132可以设置在第二导电板118与多条栅极线130之间以及多条栅极线130中的两条相邻的栅极线130之间。多条栅极线130中的最上面的栅极线130可以被绝缘层132覆盖。绝缘层132可以包括氧化硅。
在存储单元区域MEC和连接区域CON中，多个字线切割结构WLC可以在上衬底110上在第一水平方向(X方向)上纵长地延伸。包括在存储单元块BLK11和BLK12中的多条栅极线130中的每条栅极线在第二水平方向(Y方向)上的宽度可以由多个字线切割结构WLC来限定。
多个字线切割结构WLC可以均包括绝缘结构。在示例实施例中，绝缘结构可以包括例如氧化硅、氮化硅、氮氧化硅或低k电介质材料。例如，绝缘结构可以包括氧化硅层、氮化硅层、SiON层、SiOCN层、SiCN层或它们的组合。在一些示例实施例中，绝缘结构的至少一部分可以包括空气间隙。在本文中，术语“空气”可以指在空气中的气体或在制造工艺中的气体(例如，惰性气体)。将理解的是，“空气间隙”可以为例如任何空隙或空腔或限定真空的间隙。
在两个相邻的字线切割结构WLC之间，包括在一个栅极堆叠件GS中的多条栅极线130可以堆叠在第二导电板118上，以在垂直方向(Z方向)上彼此交叠。一个栅极堆叠件GS的多条栅极线130可以包括接地选择线GSL、多条字线WL和串选择线SSL，上面参照图3对它们均进行了描述。
如图5C所示，多条栅极线130中的两条上栅极线130可以利用串选择线切割结构SSLC在第二水平方向(Y方向)上彼此间隔开。利用串选择线切割结构SSLC彼此间隔开的两条上栅极线130可以是上面参照图3描述的串选择线SSL。在图5C中，示出了一个串选择线切割结构SSLC形成在一个栅极堆叠件GS中的示例，但是本发明构思不限于图5C的图示。例如，至少两个串选择线切割结构SSLC可以形成在一个栅极堆叠件GS中。串选择线切割结构SSLC可以被绝缘层填充。在示例实施例中，串选择线切割结构SSLC可以包括绝缘层，绝缘层包括例如氧化物、氮化物或它们的组合。在示例实施例中，串选择线切割结构SSLC的至少一部分可以包括空气间隙。
如图5A和图5C所示，多个沟道结构180可以穿过多条栅极线130、多个绝缘层132、第二导电板118和第一导电板114，可以在垂直方向(Z方向)上延伸，可以在存储单元区域MEC中位于上衬底110上。多个沟道结构180可以在第一水平方向(X方向)和第二水平方向(Y方向)上通过特定间隔彼此间隔开。多个沟道结构180可以均包括栅极电介质层182、沟道区184、掩埋绝缘层186和漏极区188。
如图5E所示，栅极电介质层182可以包括顺序地形成在沟道区184上的隧穿电介质层TD、电荷存储层CS和阻挡电介质层BD。隧穿电介质层TD、电荷存储层CS和阻挡电介质层BD的各自的相对厚度不限于图5E的图示，并且可以不同地修改。
隧穿电介质层TD可以包括例如氧化硅、氧化铪、氧化铝、氧化锆和/或氧化钽。电荷存储层CS可以是存储从沟道区184穿过隧穿电介质层TD的电子的区域，并且可以包括例如氮化硅、氮化硼、氮化硅硼和/或掺杂杂质的多晶硅。阻挡电介质层BD可以包括介电常数大于氧化硅、氮化硅或氮氧化硅的介电常数的金属氧化物。金属氧化物可以包括例如氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。
如图5E所示，第一导电板114可以在水平方向(X方向和/或Y方向)上穿过栅极电介质层182的部分区域，并且可以接触沟道区184。第一导电板114的与栅极电介质层182垂直交叠的部分在Z方向上的厚度可以大于第一导电板114的与第二导电板118垂直交叠的部分在Z方向上的厚度。栅极电介质层182可以包括在高于第一导电板114的水平高度处覆盖沟道区184的侧壁的部分和在低于第一导电板114的水平高度处覆盖沟道区184的底表面的部分。沟道区184可以利用栅极电介质层182的最下面的部分与上衬底110间隔开。沟道区184的侧壁可以接触第一导电板114，并且可以电连接到第一导电板114。
如图5C和图5E所示，沟道区184可以具有圆柱形状。沟道区184可以包括例如掺杂的多晶硅和/或未掺杂的多晶硅。
掩埋绝缘层186可以填充沟道区184的内部空间。掩埋绝缘层186可以包括绝缘材料。例如，掩埋绝缘层186可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。在一些实施例中，可以省略掩埋绝缘层186。在这种情况下，沟道区184可以具有非中空的柱结构。
漏极区188可以包括例如掺杂的多晶硅。多个漏极区188通过第一上绝缘层187彼此绝缘。在存储单元区域MEC中，多个沟道结构180和第一上绝缘层187可以被第二上绝缘层189覆盖。
串选择线切割结构SSLC可以在垂直方向(Z方向)上穿过第一上绝缘层187和第二上绝缘层189。串选择线切割结构SSLC的顶表面、字线切割结构WLC的顶表面和第二上绝缘层189的顶表面可以处于相距上衬底110的第一水平高度LV1处。串选择线切割结构SSLC、字线切割结构WLC和第二上绝缘层189可以被第三上绝缘层190覆盖。第一上绝缘层187、第二上绝缘层189和第三上绝缘层190可以均包括例如氧化物、氮化物或它们的组合。
如图5A和图5C所示，在存储堆叠结构MST的存储单元区域MEC中，多条位线BL可以设置在第三上绝缘层190上。多条位线BL可以在第二水平方向(Y方向)上平行地延伸。多个沟道结构180可以分别通过穿过第二上绝缘层189和第三上绝缘层190的多个接触插塞194连接到多条位线BL中的一条位线。
如图5B所示，在存储堆叠结构MST的连接区域CON中，绝缘板112和第二导电板118可以顺序地堆叠在上衬底110上。绝缘板112可以包括具有多层结构的绝缘层，该多层结构包括顺序地堆叠在上衬底110上的第一绝缘层112A、第二绝缘层112B和第三绝缘层112C。在示例实施例中，第一绝缘层112A和第三绝缘层112C可以包括氧化硅，并且第二绝缘层112B可以包括氮化硅。
在连接区域CON中，多条栅极线130和多个绝缘层132中的每一者的边缘部分可以被层间绝缘层138覆盖。层间绝缘层138可以包括氧化硅，但是本发明构思不限于此。
如图5A和图5B所示，在连接区域CON中，多个虚设沟道结构D180可以穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112，并且可以在垂直方向(Z方向)上延伸。多个虚设沟道结构D180可以在第一水平方向(X方向)和第二水平方向(Y方向)上通过特定间隔彼此间隔开。类似于沟道结构180，多个虚设沟道结构D180可以包括栅极电介质层182、沟道区184、掩埋绝缘层186和漏极区188。在俯视图中，多个虚设沟道结构D180中的每一者的尺寸可以大于沟道结构180的尺寸。多个虚设沟道结构D180中的每一者的漏极区188可以不电连接到半导体器件100的任何导电元件(例如，多条位线BL)，并且多个虚设沟道结构D180中的每一者的沟道区184可以不用作沟道。在一些实施例中，第二上绝缘层189可以接触多个虚设沟道结构D180中的每一者的漏极区188的整个上表面。
如图5B所示，在连接区域CON中，层间绝缘层138可以被第一上绝缘层187覆盖。多个虚设沟道结构D180中的每一者的漏极区188可以通过第一上绝缘层187与相邻的漏极区188绝缘。在连接区域CON中，多个虚设沟道结构D180和第一上绝缘层187可以被第二上绝缘层189覆盖。
如图5A和图5B所示，在连接区域CON中位于两个相邻的字线切割结构WLC之间的存储单元块BLK11和BLK12均可以包括堤坝结构DM和相交方向切割结构YDC。堤坝结构DM和相交方向切割结构YDC均可以穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112，可以在垂直方向(Z方向)上延伸，可以位于上衬底110上。
堤坝结构DM可以包括从穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112的堤坝孔DMH的内壁朝向堤坝孔DMH的内部顺序地堆叠的第一绝缘衬垫142、第二绝缘衬垫144和主插塞146。在示例实施例中，第一绝缘衬垫142可以包括氧化硅，第二绝缘衬垫144可以包括氮化硅，并且主插塞146可以包括多晶硅。然而，本发明构思不限于此。
在图5A中，示出了堤坝结构DM设置在两个相邻的字线切割结构WLC之间的构造，但是本发明构思不限于此。例如，多个堤坝结构DM可以在第二水平方向(Y方向)上布置成一行并且可以在两个相邻的字线切割结构WLC之间彼此间隔开。
相交方向切割结构YDC可以包括填充穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112的相交方向孔YH的绝缘结构。相交方向切割结构YDC的材料可以不同于堤坝结构DM的材料。相交方向切割结构YDC的绝缘结构的更详细的构造可以与多个字线切割结构WLC的绝缘结构相同。
如图5A所示，相交方向切割结构YDC可以在两个相邻的字线切割结构WLC之间在第二水平方向(Y方向)上线性地且纵长地延伸。相交方向切割结构YDC可以在与设置在存储单元区域MEC中的多条位线BL平行的方向上延伸。在两个相邻的字线切割结构WLC之间的一个存储堆叠结构MST中，相交方向切割结构YDC可以设置为与堤坝结构DM的在第一水平方向(X方向)上的相对侧中的每一侧相邻(例如，设置在堤坝结构DM的在第一水平方向(X方向)上的相对侧中的每一侧处)。在一些实施例中，相交方向切割结构YDC可以具有在第二水平方向(Y方向)上纵长地延伸的线形，如图5A所示。
如图5A和图5D所示，相交方向切割结构YDC可以包括彼此分开的多条切割线YDCA和YDCB。多条切割线YDCA和YDCB可以在一个存储堆叠结构MST中在第二水平方向(Y方向)上布置成一行，并且可以在第二水平方向(Y方向)上彼此分开。
在图5A和图5D中，示出了一个相交方向切割结构YDC包括在第二水平方向(Y方向)上彼此间隔开的两条切割线YDCA和YDCB的示例，但是本发明构思不限于此。在示例实施例中，一个相交方向切割结构YDC可以包括在第二水平方向(Y方向)上纵长地延伸的一条切割线。在一些示例实施例中，一个相交方向切割结构YDC可以包括在第二水平方向(Y方向)上纵长地延伸并且在第二水平方向(Y方向)上彼此间隔开的至少三个分开的切割线。
在图5B和图5C中，示出了堤坝结构DM的材料不同于相交方向切割结构YDC的材料的结构，但是本发明构思不限于此。根据一些实施例，堤坝结构DM的材料可以与相交方向切割结构YDC的材料相同。
如图5A所示，多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4可以设置在存储单元块BLK11和BLK12中的每一者中。类似于多个字线切割结构WLC，多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4均可以在第一水平方向(X方向)上纵长地延伸。类似于堤坝结构DM，在连接区域CON中，多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4均可以穿过层间绝缘层138、多条栅极线130、多个绝缘层132、第二导电板118和绝缘板112，可以在垂直方向(Z方向)上延伸，并且可以位于上衬底110上。在一些实施例中，多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4中的每一者的材料可以与上面描述的多个字线切割结构WLC中的每一者的材料相同。
多个虚设字线切割结构XDC1可以设置在存储单元区域MEC与相交方向切割结构YDC之间。多个虚设字线切割结构XDC1可以在第二水平方向(Y方向)上彼此间隔开，可以在第二水平方向(Y方向)上重复地布置，可以在第一水平方向(X方向)上平行地延伸，并且可以位于存储单元区域MEC与相交方向切割结构YDC之间。
多个虚设字线切割结构XDC2可以设置在相交方向切割结构YDC与堤坝结构DM之间。多个虚设字线切割结构XDC2可以在第二水平方向(Y方向)上彼此间隔开，可以在第二水平方向(Y方向)上重复地布置，可以在第一水平方向(X方向)上平行地延伸，并且可以位于相交方向切割结构YDC与堤坝结构DM之间。
多个虚设沟道结构D180可以设置在相交方向切割结构YDC与堤坝结构DM之间。多个虚设沟道结构D180可以包括利用虚设字线切割结构XDC2彼此间隔开的两个虚设沟道结构D180。在图5A中，示出了多个虚设沟道结构D180仅设置在连接区域CON的部分区域中，但是本发明构思不限于此。选自连接区域CON中的存储堆叠结构MST的多个虚设沟道结构D180可以不同地布置在各种位置处。
多个虚设字线切割结构XDC3可以设置在字线切割结构WLC与堤坝结构DM之间。多个虚设字线切割结构XDC3可以在第一水平方向(X方向)上与堤坝结构DM的部分区域平行地延伸。虚设字线切割结构XDC3可以对一些部分(例如，图5A中的部分VAY)进行支撑，可以沿着堤坝结构DM的侧壁在第一水平方向(X方向)上纵长地延伸，可以位于与在连接区域CON中包括存储堆叠结构MST和覆盖存储堆叠结构MST的顶表面的层间绝缘层138(参见图5B)的堆叠结构的堤坝结构DM相邻的位置处，从而这些部分不会由于由相对大体积的层间绝缘层138导致的应力而倒塌或坍塌。相交方向切割结构YDC可以设置在相邻于堤坝结构DM的在第一水平方向(X方向)上的相应的相对侧(例如，设置在堤坝结构DM的在第一水平方向(X方向)上的相应的相对侧处)，同时虚设字线切割结构XDC3和堤坝结构DM位于相交方向切割结构YDC之间，因此，堤坝结构DM的外围区域中的层间绝缘层138的体积可以被分割为若干个小部分。因此，由相对大体积的层间绝缘层138导致的不期望的应力可以在堤坝结构DM附近减小，并且可以在堤坝结构DM附近减小或防止不期望的变形，即，包括存储堆叠结构MST和覆盖存储堆叠结构MST的顶表面的层间绝缘层138(参见图5B)的堆叠结构由于由相对大体积的层间绝缘层138导致的应力而坍塌或倒塌。
多个虚设字线切割结构XDC4可以与虚设字线切割结构XDC1间隔开，同时堤坝结构DM、多个相交方向切割结构YDC以及多个虚设字线切割结构XDC2和XDC3位于它们之间。类似于多个虚设字线切割结构XDC1，多个虚设字线切割结构XDC4可以在第二水平方向(Y方向)上彼此间隔开，可以在第二水平方向(Y方向)上重复地布置，并且可以在第一水平方向(X方向)上平行地延伸。
虚设字线切割结构XDC1、XDC2、XDC3和XDC4之中的一些虚设字线切割结构XDC1、XDC2、XDC3和XDC4可以在第一水平方向(X方向)上布置成一行，并且可以在第一水平方向(X方向)上彼此间隔开。
如图5B所示，在连接区域CON中，堤坝结构DM的顶表面和多个相交方向切割结构YDC中的每一者的顶表面可以处于相距上衬底110的第一水平高度LV1处。尽管未示出，但是多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4中的每一者的顶表面可以处于相距上衬底110的第一水平高度LV1处。
在连接区域CON中，堤坝结构DM、多个相交方向切割结构YDC、多个字线切割结构WLC、多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4以及第二上绝缘层189可以被第三上绝缘层190覆盖。
如图5B所示，穿过上衬底110、绝缘板112和第二导电板118的绝缘插塞120可以设置在连接区域CON的部分区域中。绝缘插塞120可以设置在与由堤坝结构DM限定的贯通通路区域TA垂直交叠的区域中。绝缘插塞120可以包括氧化硅、氮化硅或它们的组合。
由堤坝结构DM限定的贯通通路区域TA的一部分可以被绝缘岛INS填充。绝缘岛INS可以与多条栅极线130间隔开，同时堤坝结构DM位于它们之间。绝缘岛INS可以包括例如绝缘层132和牺牲绝缘层134交替地堆叠的多个绝缘层结构。在绝缘岛INS中，绝缘层132可以包括例如氧化硅，并且牺牲绝缘层134可以包括例如氮化硅。在一些示例实施例中，绝缘岛INS可以包括单个绝缘层。在由堤坝结构DM限定的贯通通路区域TA中，绝缘岛INS的上部可以被层间绝缘层138的一部分、第一上绝缘层187的一部分和第二上绝缘层189的部分填充。
在由堤坝结构DM限定的贯通通路区域TA中，多个贯通通路THV可以穿过绝缘岛INS、层间绝缘层138、第一上绝缘层187和第二上绝缘层189以及第三上绝缘层190，并且可以在垂直方向(Z方向)上延伸。多个贯通通路THV中的每一者的顶表面可以接触形成在第三上绝缘层190上的布线层ML。
多个贯通通路THV均可以穿过绝缘插塞120，并且可以在垂直方向(Z方向)上纵长地延伸到外围电路结构PCS。多个贯通通路THV均可以包括被绝缘插塞120和绝缘岛INS包围的部分。多个贯通通路THV可以连接到包括在外围电路结构PCS中的外围电路。多个贯通通路THV可以包括例如钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或它们的组合。
如图5B所示，分别连接到多条栅极线130的边缘部分的多个接触结构CTS可以设置在连接区域CON中。多个接触结构CTS均可以从多条栅极线130中的相应的栅极线的边缘部分穿过层间绝缘层138、第一上绝缘层187、第二上绝缘层189和第三上绝缘层190，并且可以在垂直方向(Z方向)上纵长地延伸。多个接触结构CTS中的每一者的顶表面可以接触形成在第三上绝缘层190上的布线层ML。在连接区域CON中，形成在第三上绝缘层190上的多个布线层ML可以与设置在存储单元区域MEC中的多条位线BL设置在相距上衬底110的同一水平高度处。多个接触结构CTS和多个布线层ML可以均包括例如钨、钛、钽、铜、铝、氮化钛、氮化钽、氮化钨或它们的组合。
如图5B和图5C所示，外围电路结构PCS可以包括下衬底52、形成在下衬底52上的多个外围电路以及连接多个外围电路或将多个外围电路连接到存储单元区域MEC中的元件的多层布线结构MWS。
下衬底52可以包括例如半导体衬底。例如，下衬底52可以包括硅(Si)、锗(Ge)或SiGe。有源区AC可以通过隔离层54限定在下衬底52中。多个外围电路的多个晶体管TR可以形成在有源区AC上。多个晶体管TR均可以包括栅极PG以及形成在与栅极PG的相应的相对侧相邻(例如，位于栅极PG的相应的相对侧处)的有源区AC中的多个离子注入区域PSD。多个离子注入区域PSD均可以为相应的晶体管TR的源极区或漏极区。
包括在外围电路结构PCS中的多个外围电路可以包括上面参照图1描述的外围电路30中包括的各种电路。在示例实施例中，包括在外围电路结构PCS中的多个外围电路可以均包括均在图1中示出的行译码器32、页面缓冲器34、数据I/O电路36、控制逻辑38和公共源极线驱动器39。
包括在外围电路结构PCS中的多层布线结构MWS可以包括多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触MC60、MC61和MC62。多个外围电路布线层ML60、ML61和ML62中的至少一些外围电路布线层可以电连接到晶体管TR。多个外围电路接触MC60、MC61和MC62可以将多个晶体管TR之中的一些晶体管TR连接到多个外围电路布线层ML60、ML61和ML62之中的一些外围电路布线层。
设置在单元阵列结构CAS的连接区域CON中的多个贯通通路THV均可以通过包括在外围电路结构PCS中的多层布线结构MWS连接到多个外围电路之中的至少一个外围电路。多个贯通通路THV可以连接到多个外围电路布线层ML60、ML61和ML62之一。例如，多个贯通通路THV均可以接触多个外围电路布线层ML60、ML61和ML62中的最靠近单元阵列结构CAS的最上面的外围电路布线层ML62。在图5B和图5C中，多层布线结构MWS被示出为在垂直方向(Z方向)上包括三层布线层，但是本发明构思不限于图5B和图5C的图示。例如，多层布线结构MWS可以包括两层或四层或更多层布线层。
多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触MC60、MC61和MC62可以均包括例如金属、导电金属氮化物、金属硅化物或它们的组合。例如，多个外围电路布线层ML60、ML61和ML62以及多个外围电路接触MC60、MC61和MC62可以均包括导电材料，诸如钨、钼、钛、钴、钽、镍、硅化钨、硅化钛、硅化钴、硅化钽或硅化镍。
包括在外围电路结构PCS中的多个晶体管TR和多层布线结构MWS可以被层间绝缘层70覆盖。多个贯通通路THV可以穿过层间绝缘层70的一部分，并且可以接触外围电路布线层ML62的顶表面。层间绝缘层70可以包括例如氧化硅、SiON或SiOCN。
在上面参照图4和图5A至图5E描述的半导体器件100中，在垂直方向(Z方向)上堆叠的栅极线130的数目增加以提高半导体器件100的集成度并且因此存储堆叠结构MST的高度增加，由此增加了在单元阵列结构CAS的连接区域CON中覆盖存储堆叠结构MST的层间绝缘层138(参见图5B)的体积，在上述情况下，相交方向切割结构YDC可以在连接区域CON中靠近堤坝结构DM设置，因此，层间绝缘层138的体积可以在堤坝结构DM的外围区域中被分割为若干个小部分。因此，由相对大体积的层间绝缘层138导致的不期望的应力可以在堤坝结构DM附近减小。因此，可以在堤坝结构DM附近减小或防止不期望的变形，即，包括存储堆叠结构MST和覆盖存储堆叠结构MST的顶表面的层间绝缘层138(参见图5B)的堆叠结构由于由相对大体积的层间绝缘层138导致的应力而坍塌或倒塌。
图6是根据本发明构思的一些实施例的半导体器件200的截面图，并且是与图5C的区域VCX对应的部分的放大截面图。
参照图6，半导体器件200可以包括与上面参照图5A至图5E描述的半导体器件100的元件基本上相同的元件。然而，半导体器件200可以包括栅极电介质层182A而不是栅极电介质层182。栅极电介质层182A可以包括与上面参照图5B和图5C描述的栅极电介质层182的元件基本上相同的元件。栅极电介质层182A可以包括第一阻挡电介质层BD1和第二阻挡电介质层BD2，而不是阻挡电介质层BD。第一阻挡电介质层BD1可以与沟道区184平行地延伸，并且第二阻挡电介质层BD2可以设置为包围栅极线130。第一阻挡电介质层BD1和第二阻挡电介质层BD2均可以包括例如氧化硅、氮化硅或金属氮化物。例如，第一阻挡电介质层BD1可以包括氧化硅，并且第二阻挡电介质层BD2可以包括介电常数大于氧化硅的介电常数的金属氧化物。金属氧化物可以包括例如氧化铪、氧化铝、氧化锆、氧化钽或它们的组合。
图7是根据本发明构思的一些实施例的半导体器件300的俯视图，并且是与图5A的区域VAX对应的部分的放大截面图。
参照图7，半导体器件300可以包括与上面参照图5A至图5E描述的半导体器件100的元件基本上相同的元件。然而，半导体器件300可以包括相交方向切割结构YDC3。相交方向切割结构YDC3可以包括与上面参照图5A和图5B描述的相交方向切割结构YDC的元件基本上相同的元件。相交方向切割结构YDC3可以在第二水平方向(Y方向)上非线性地且纵长地延伸。在示例实施例中，相交方向切割结构YDC3可以在第二水平方向(Y方向)上非线性地延伸，从而具有从堤坝结构DM观察的凹面的形状。
相交方向切割结构YDC3可以包括在第二水平方向(Y方向)上彼此间隔开的多条切割线YDC3A和YDC3B。多条切割线YDC3A和YDC3B可以在第二水平方向(Y方向)上布置成一行。多条切割线YDC3A和YDC3B可以在垂直方向(Z方向)上穿过存储堆叠结构MST和层间绝缘层138(参见图5B)。
在图7中，示出了一个相交方向切割结构YDC3包括在第二水平方向(Y方向)上彼此间隔开的两条切割线YDC3A和YDC3B的示例，但是本发明构思不限于此。在一些示例实施例中，所述一个相交方向切割结构YDC3可以包括在第二水平方向(Y方向)上非线性地且纵长地延伸的一条切割线。在一些示例实施例中，所述一个相交方向切割结构YDC3可以包括在第二水平方向(Y方向)上彼此间隔开并且在第二水平方向(Y方向)上非线性地且纵长地延伸的至少三条切割线。
图8是根据本发明构思的一些实施例的半导体器件400的俯视图，并且是与图5A的区域VAX对应的部分的放大俯视图。
参照图8，半导体器件400可以包括与上面参照图5A至图5E的半导体器件100的元件基本上相同的元件。然而，半导体器件400可以包括相交方向切割结构YDC4。相交方向切割结构YDC4可以包括与上面参照图5A和图5B的相交方向切割结构YDC的元件基本上相同的元件。相交方向切割结构YDC4可以在第二水平方向(Y方向)上非线性地且纵长地延伸。在示例实施例中，相交方向切割结构YDC4可以在第二水平方向(Y方向)上非线性地延伸，从而具有从堤坝结构DM观察的凸出的形状。
相交方向切割结构YDC4可以包括在第二水平方向(Y方向)上彼此间隔开的多条切割线YDC4A和YDC4B。多条切割线YDC4A和YDC4B可以在第二水平方向(Y方向)上布置成一行。多条切割线YDC4A和YDC4B可以在垂直方向(Z方向)上穿过存储堆叠结构MST和层间绝缘层138(参见图5B)。
在图8中，示出了一个相交方向切割结构YDC4包括在第二水平方向(Y方向)上彼此间隔开的两条切割线YDC4A和YDC4B的示例，但是本发明构思不限于此。在一些示例实施例中，所述一个相交方向切割结构YDC4可以包括在第二水平方向(Y方向)上非线性地且纵长地延伸的一条切割线。在一些示例实施例中，所述一个相交方向切割结构YDC4可以包括在第二水平方向(Y方向)上彼此间隔开并且在第二水平方向(Y方向)上非线性地且纵长地延伸的至少三条切割线。
在图5A至图5E、图7和图8中示出的半导体器件100、300和400均可以包括在第二水平方向(Y方向)上线性地或非线性地且纵长地延伸的多个相交方向切割结构YDC、YDC3和YDC4。多个相交方向切割结构YDC、YDC3和YDC4可以设置在堤坝结构DM附近，因此，堤坝结构DM的外围区域中的层间绝缘层138的体积可以被分割为若干个小部分。另外，在第二水平方向(Y方向)上线性地延伸的相交方向切割结构YDC、具有从堤坝结构DM观察的凹面的形状的相交方向切割结构YDC3或具有从堤坝结构DM观察的凸出的形状的相交方向切割结构YDC4可以基于由层间绝缘层138引起的应力的类型和大小来实现，因此，可以通过使用各种方法来减少或防止由堤坝结构DM附近的层间绝缘层138导致的应力而发生的问题。因此，在将制造的半导体器件中，尽管由相对大体积的层间绝缘层138引起的应力的各种类型和大小，但可以应用具有适当形状的相交方向切割结构YDC、YDC3和YDC4。因此，可以有效地减小或防止不期望的变形，即，包括堤坝结构DM附近的存储堆叠结构MST和覆盖存储堆叠结构MST的层间绝缘层138(参见图5B)的堆叠结构由于由相对大体积的层间绝缘层138引起的应力而坍塌或倒塌。
图9是根据本发明构思的一些实施例的半导体器件500的截面图。在图9中，示出了半导体器件500中的与沿着图5A的线X1-X1'截取的截面表面对应的区域的一些元件的放大截面构造。在图9中，与图5A至图5E相同的附图标记指代同样的元件，并且可以省略它们的详细描述。
参照图9，半导体器件500可以包括与上面参照图5A至图5E描述的半导体器件100的元件基本上相同的元件。然而，半导体器件500可以包括相交方向切割结构YDC5。相交方向切割结构YDC5可以包括与上面参照图5A和图5B描述的相交方向切割结构YDC的元件基本上相同的元件。相交方向切割结构YDC5的材料可以与堤坝结构DM的材料相同。即，类似于上面参照图5B和图5C描述的堤坝结构DM，相交方向切割结构YDC5可以包括从相交方向孔YH的内壁朝向堤坝孔DMH的内部顺序地堆叠的第一绝缘衬垫142、第二绝缘衬垫144和主插塞146。在示例实施例中，第一绝缘衬垫142可以包括例如氧化硅，第二绝缘衬垫144可以包括例如氮化硅，并且主插塞146可以包括例如多晶硅。然而，本发明构思不限于此。
图10A和图10B是根据本发明构思的一些实施例的半导体器件600的截面图。在图10A中，示出了半导体器件600中的与沿着图5A的线X1-X1'截取的截面表面对应的区域的一些元件的放大截面构造。在图10B中，示出了半导体器件600中的与沿着图5A的线Y1-Y1'截取的截面表面对应的区域的一些元件的放大截面构造。在图10A和图10B中，与图5A至图5E相同的附图标记指代同样的元件，并且可以省略它们的详细描述。
参照图10A和图10B，半导体器件600可以包括与上面参照图5A至图5E描述的半导体器件100的元件基本上相同的元件。半导体器件600可以包括相交方向切割结构YDC6和多个字线切割结构WLC6。相交方向切割结构YDC6和多个字线切割结构WLC6可以包括均与上面参照图5A和图5B描述的相交方向切割结构YDC和字线切割结构WLC的元件基本上相同的元件。相交方向切割结构YDC6和多个字线切割结构WLC6可以均包括绝缘衬垫644和被绝缘衬垫644包围的主插塞646。在示例实施例中，绝缘衬垫644可以包括例如氧化硅层，并且主插塞646可以包括例如金属层。例如，包括在主插塞646中的金属层可以包括W层。
图11是根据本发明构思的一些实施例的半导体器件700的截面图。在图11中，示出了半导体器件700中的与沿着图5A的线Y1-Y1'截取的截面表面对应的区域的一些元件的放大截面构造。在图11中，与图5A至图5E相同的附图标记指代同样的元件，并且可以省略它们的详细描述。
参照图11，半导体器件700可以包括与上面参照图5A至图5E描述的半导体器件100的元件基本上相同的元件。然而，半导体器件700可以包括存储堆叠结构MST7而不是半导体器件100的存储堆叠结构MST。
存储堆叠结构MST7可以包括下栅极堆叠件GS71和上栅极堆叠件GS72，下栅极堆叠件GS71包括多条栅极线130，上栅极堆叠件GS72包括多条栅极线730。在下栅极堆叠件GS71中，绝缘层132可以设置在多条栅极线130中的两条相邻的栅极线130之间。在上栅极堆叠件GS72中，绝缘层732可以设置在多条栅极线730中的两条相邻的栅极线730之间。具有比绝缘层132或绝缘层732的厚度大的厚度的中间绝缘层750可以设置在下栅极堆叠件GS71与上栅极堆叠件GS72之间。绝缘层732和中间绝缘层750可以均包括例如氧化硅。
在示例实施例中，下栅极堆叠件GS71可以包括堆叠成在垂直方向(Z方向)上交叠的48条、64条或96条栅极线130，并且上栅极堆叠件GS72可以包括堆叠成在垂直方向(Z方向)上交叠的48条、64条或96条栅极线730。在示例实施例中，下栅极堆叠件GS71的栅极线130的数目与下栅极堆叠件GS72的栅极线730的数目之和可以为至少128。
在单元阵列结构CAS的存储单元区域MEC中，多个沟道结构780可以穿过多条栅极线730、多个绝缘层732、中间绝缘层750、多条栅极线130、多个绝缘层132、第二导电板118和第一导电板114，可以在垂直方向(Z方向)上纵长地延伸，可以位于上衬底110上。
多个沟道结构780可以包括栅极电介质层782、沟道区784、掩埋绝缘层786和漏极区788。栅极电介质层782、沟道区784、掩埋绝缘层786和漏极区788可以与上面参照图5A和图5C描述的沟道结构180中包括的栅极电介质层182、沟道区184、掩埋绝缘层186和漏极区188相同或类似。均包括在多个沟道结构780中的栅极电介质层782、沟道区784和掩埋绝缘层786均可以在被中间绝缘层750包围的区域中包括弯折部分。在示例实施例中，在制造半导体器件700的工艺中为了形成多个沟道结构780，可以首先形成穿过包括多个绝缘层132的下模制结构的下沟道孔，然后，可以在牺牲层填充到下沟道孔中的状态下形成穿过包括多个绝缘层732的上模制结构并且与下沟道孔连通的上沟道孔，由此形成用于形成多个沟道结构780所需的具有两级结构的沟道孔。随后，可以在具有两级结构的沟道孔中形成栅极电介质层782、沟道区784和掩埋绝缘层786。在这种情况下，中间绝缘层750的下部的一部分可以包括下模制结构中包括的绝缘层，并且中间绝缘层750的上部的一部分可以包括下模制结构中包括的绝缘层。当在具有两级结构的沟道孔中正在形成栅极电介质层782、沟道区784和掩埋绝缘层786时，可以在下沟道孔接触上沟道孔的部分附近基于下沟道孔与上沟道孔之间的水平方向的宽度差在栅极电介质层782、沟道区784和掩埋绝缘层786中的每一者中形成弯折部分INF。
栅极电介质层782、沟道区784、掩埋绝缘层786和漏极区788的更详细的构造可以与上面均参照图5A至图5C描述的栅极电介质层182、沟道区184、掩埋绝缘层186和漏极区188基本上相同。尽管未示出，但是上面参照图5A和图5B描述的多个虚设沟道结构D180可以设置在半导体器件700的连接区域CON中。多个虚设沟道结构D180中的每一者的截面结构可以具有与上面参照图11描述的多个沟道结构780中的每一者的结构类似的结构。
图12A是根据本发明构思的一些实施例的半导体器件800的俯视图。在图12A中，与图5A至图5E相同的附图标记指代同样的元件，并且可以省略它们的详细描述。图12A示出了能够构成图4中示出的多个存储单元块BLK1、BLK2、……和BLKp的存储单元块BLK81和BLK82的一些元件。
参照图12A，半导体器件800可以包括与上面参照图5A至图5E描述的半导体器件100的元件相同的元件。半导体器件800可以在单元阵列结构CAS的连接区域CON中在两个相邻的字线切割结构WLC之间包括在第一水平方向(X方向)上彼此间隔开的多个堤坝结构DM81和DM82。相交方向切割结构YDC可以设置为与多个堤坝结构DM81和DM82的在第一水平方向(X方向)上的相对侧中的每一侧相邻(例如，设置在多个堤坝结构DM81和DM82的在第一水平方向(X方向)上的相对侧中的每一侧处)，同时多个堤坝结构DM81和DM82位于相交方向切割结构YDC之间。存储堆叠结构MST的一部分可以设置在沿第一水平方向(X方向)彼此分开的多个堤坝结构DM81和DM82之间的空间中。多个贯通通路THV可以设置在多个堤坝结构DM81和DM82中的每一者中。
多个虚设沟道结构D180可以设置在相交方向切割结构YDC与多个堤坝结构DM81和DM82之间。图5A中示出的多个虚设字线切割结构XDC2可以不设置在相交方向切割结构YDC与多个堤坝结构DM81和DM82之间。
在图12A中，示出了如上面参照图5A和图5D描述的相交方向切割结构YDC在第二水平方向(Y方向)上线性地且纵长地延伸的构造，但是本发明构思不限于此。图12A中示出的半导体器件800可以在两个相邻的字线切割结构WLC之间使用像图7中示出的相交方向切割结构YDC3或图8中示出的相交方向切割结构YDC4那样的具有在与字线切割结构WLC相交的方向上非线性地且纵长地延伸的结构的相交方向切割结构，而不是相交方向切割结构YDC。
图12B是根据本发明构思的一些实施例的半导体器件900的俯视图。在图12B中，与图5A至图5E相同的附图标记指代同样的元件，并且可以省略它们的详细描述。
参照图12B，半导体器件900可以包括与上面参照图5A至图5E描述的半导体器件100的元件基本上相同的元件。然而，半导体器件900可以包括相交方向切割结构YDC9。相交方向切割结构YDC9可以包括与上面参照图5A和图5B描述的相交方向切割结构YDC的元件基本上相同的元件。相交方向切割结构YDC9可以在两个相邻的字线切割结构WLC之间包括在第二水平方向(Y方向)上纵长地延伸的一条切割线。
在图12B中，示出了如上面参照图5A和图5D描述的相交方向切割结构YDC9在第二水平方向(Y方向)上线性地且纵长地延伸的构造，但是本发明构思不限于此。图12B中示出的半导体器件900可以在两个相邻的字线切割结构WLC之间使用像图7中示出的相交方向切割结构YDC3或图8中示出的相交方向切割结构YDC4那样的具有在与字线切割结构WLC相交的方向上非线性地且纵长地延伸的结构的一个相交方向切割结构，而不是相交方向切割结构YDC9。
将详细地描述根据本发明构思的一些实施例的制造半导体器件的方法。
图13A至图18B是示出了根据一些实施例的制造半导体器件的方法的截面图。具体地，图13A、图14A、图15A、图16A、图17A和图18A是沿着图5A的线X1-X1'截取的截面图，并且图13B、图14B、图15B、图16B、图17B和图18B是沿着图5A的线Y1-Y1'截取的截面图。将参照图13A至图18B描述制造上面参照图5A至图5E描述的半导体器件100的方法。
参照图13A和图13B，可以形成包括下衬底52、多个晶体管TR、多层布线结构MWS和层间绝缘层70的外围电路结构PCS。
可以在外围电路结构PCS的层间绝缘层70上形成上衬底110，并且可以在将要形成在外围电路结构PCS上的单元阵列结构CAS(参见图5B和图5C)的存储单元区域MEC和连接区域CON中顺序地形成均覆盖上衬底110的绝缘板112和第二导电板118。绝缘板112可以包括具有多层结构的绝缘层，该多层结构可以包括第一绝缘层112A、第二绝缘层112B和第三绝缘层112C。
可以在与连接区域CON的贯通通路区域TA(参见图5B)对应的位置处形成穿过上衬底110、绝缘板112和第二导电板118的贯通孔，并且可以形成填充贯通孔的绝缘插塞120。
参照图14A和图14B，在存储单元区域MEC和连接区域CON中，可以在第二导电板118和绝缘插塞120上交替地堆叠多个绝缘层132和多个牺牲绝缘层134。多个绝缘层132可以包括例如氧化硅，并且多个牺牲绝缘层134可以包括例如氮化硅。多个牺牲绝缘层134均可以确保用于在后续工艺中执行的形成多条栅极线130的空间。
参照图15A和图15B，在连接区域CON中，可以去除多个绝缘层132和多个牺牲绝缘层134中的每一者的一部分，以形成具有随着多个绝缘层132和多个牺牲绝缘层134远离上衬底110而在水平方向上递减的宽度的阶梯结构。随后，可以形成层间绝缘层138，以在连接区域CON中覆盖形成阶梯结构的多个绝缘层132和多个牺牲绝缘层134中的每一者的边缘部分。在形成层间绝缘层138之后，存储单元区域MEC中的多个绝缘层132中的最上面的绝缘层132的顶表面和连接区域CON中的层间绝缘层138的顶表面可以处于相距上衬底110的同一水平高度处。
可以形成多个沟道结构180和多个虚设沟道结构D180，多个沟道结构180在存储单元区域MEC中穿过多个绝缘层132和多个牺牲绝缘层134并且在垂直方向(Z方向)上纵长地延伸，多个虚设沟道结构D180在存储单元区域MEC中穿过多个绝缘层132、多个牺牲绝缘层134和层间绝缘层138并且在垂直方向(Z方向)上纵长地延伸。在形成多个沟道结构180和多个虚设沟道结构D180的工艺中，可以在存储单元区域MEC和连接区域CON中形成栅极电介质层182、沟道区184和掩埋绝缘层186，然后，在形成漏极区188之前，可以形成存储单元区域MEC中的多个绝缘层132中的最上面的绝缘层132和连接区域CON中的覆盖层间绝缘层138的第一上绝缘层187。随后，可以形成穿过第一上绝缘层187并连接到沟道区184的多个漏极区188。
参照图16A和图16B，可以在存储单元区域MEC和连接区域CON中形成覆盖多个沟道结构180、多个虚设沟道结构D180和第一上绝缘层187的第二上绝缘层189。
可以在存储单元区域MEC和连接区域CON中形成穿过第二上绝缘层189、第一上绝缘层187、多个绝缘层132、多个牺牲绝缘层134、第二导电板118和绝缘板112以暴露上衬底110的多个字线切割孔WCH、多个堤坝孔DMH和多个相交方向孔YH。在正在形成多个字线切割孔WCH、多个堤坝孔DMH和多个相交方向孔YH时，可以在连接区域CON中同时形成用于形成图5A中示出的多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4的多个虚设孔(未示出)。如在本文中使用的，“同时形成”可以指在大致(但未必精确地)相同的时间通过相同的(一个或更多个)工艺形成。
可以在多个字线切割孔WCH、多个堤坝孔DMH和多个相交方向孔YH中的每一者中形成第一绝缘衬垫142、第二绝缘衬垫144和主插塞146。此时，可以在连接区域CON中在用于形成图5A中示出的多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4的多个虚设孔(未示出)中形成第一绝缘衬垫142、第二绝缘衬垫144和主插塞146。填充多个堤坝孔DM的第一绝缘衬垫142、第二绝缘衬垫144和主插塞146可以形成多个堤坝结构DM。
在通过执行上面参照图16A和图16B描述的工艺获得的所得结构中，可以在连接区域CON中的堤坝结构DM附近形成在第二水平方向(Y方向)上纵长地延伸的多个相交方向孔YH，并且第一绝缘衬垫142、第二绝缘衬垫144和主插塞146可以填充到多个相交方向孔YH中。因此，层间绝缘层138可以在堤坝结构DM的外围区域中被多个相交方向孔YH部分地分割，因此，层间绝缘层138的体积可以被分割为若干个小部分。因此，可以在堤坝结构DM附近减小由相对大体积的层间绝缘层138引起的不期望的应力。因此，可以在执行后续工艺的同时在堤坝结构DM附近减小或防止不期望的变形，即，包括多个绝缘层132和多个牺牲绝缘层134的模制结构由于由相对大体积的层间绝缘层138引起的应力而坍塌或倒塌，因此，可以减小或防止由模制结构的不期望的变形引起的工艺缺陷。参照图17A和图17B，在掩模图案(未示出)覆盖图16A和图16B的所得结构中的连接区域CON中的多个堤坝结构DM的状态下，通过在存储单元区域MEC和连接区域CON中的多个字线切割孔WCH和多个相交方向孔YH中的每一者中去除第一绝缘衬垫142、第二绝缘衬垫144和主插塞146，多个绝缘层132、多个牺牲绝缘层134、第二导电板118、绝缘板112和上衬底110可以通过多个字线切割孔WCH和多个相交方向孔YH而暴露。在这种情况下，也可以去除用于在连接区域CON中形成图5A中示出的多个虚设字线切割结构XDC1、XDC2、XDC3和XDC4的多个虚设孔(未示出)中的每一者中的第一绝缘衬垫142、第二绝缘衬垫144和主插塞146。在示例实施例中，掩模图案可以包括光刻胶图案。
可以仅在存储单元区域MEC和连接区域CON之中的存储单元区域MEC中通过多个字线切割孔WCH和多个相交方向孔YH中的每一者的内部空间来选择性地去除绝缘板112，并且基于此形成的空的空间可以被第一导电板114填充。当在存储单元区域MEC中正在去除绝缘板112时，存储单元区域MEC中的沟道结构180中包括的栅极电介质层182的与绝缘板112相邻的部分可以沿着绝缘板112被去除，因此，第一导电板114可以在水平方向上穿过栅极电介质层182的部分区域，并且可以接触沟道区184。
另外，可以在存储单元区域MEC和连接区域CON中通过多个字线切割孔WCH和多个相交方向孔YH中的每一者的内部空间将多个牺牲绝缘层134替换为多条栅极线130。在这种情况下，多个牺牲绝缘层134中的被堤坝结构DM包围的位于贯通通路区域TA中的部分可以被堤坝结构DM保护并且可以保留(例如，可以未被完全去除)。均保留在贯通通路区域TA中的多个牺牲绝缘层134和多个绝缘层132可以形成绝缘岛INS。
在形成第一导电板114和多条栅极线130之后，可以用多个字线切割结构WLC填充多个字线切割孔WCH，并且可以用多个相交方向切割结构YDC填充多个相交方向孔YH。
在通过执行上面参照图17A和图17B描述的工艺获得的所得结构中，可以在连接区域CON中的堤坝结构DM附近形成在第二水平方向(Y方向)上纵长地延伸的多个相交方向孔YH，并且可以将相交方向切割结构YDC填充到多个相交方向孔YH中。因此，层间绝缘层138可以在堤坝结构DM的外围区域中被多个相交方向孔YH分割，因此，层间绝缘层138的体积可以被分割为若干个小部分，并且多个相交方向孔YH附近的结构可以由相交方向切割结构YDC支撑。因此，由相对大体积的层间绝缘层138引起的不期望的应力可以在堤坝结构DM附近减小，并且可以在执行随后工艺的同时在堤坝结构DM附近减小或防止不期望的变形，即，包括多个绝缘层132和多条栅极线130的存储堆叠结构MST由于由相对大体积的层间绝缘层138引起的应力而坍塌或倒塌。
参照图18A和图18B，可以在图17A和图17B的所得结构上形成第三上绝缘层190。可以在存储单元区域MEC中形成穿过第三上绝缘层190和第二上绝缘层189并且连接到多个沟道结构180的多个接触插塞194。另外，可以在连接区域CON中形成穿过第三上绝缘层190、第二上绝缘层189、第一上绝缘层187和层间绝缘层138并且连接到多条栅极线130的边缘部分的多个接触结构CTS。随后，可以在存储单元区域MEC中的多个接触插塞194上形成多条位线BL，并且可以在连接区域CON中的多个贯通通路THV上形成多个布线层ML，由此制造上面参照图5A至图5E描述的半导体器件100。
上面已经参照图13A至图18B描述了制造图5A至图5E中示出的半导体器件100的方法，但是本领域普通技术人员可以理解的是，可以通过执行在本发明构思的范围内从上面参照图13A至图18B描述的工艺进行的各种修改和改变来制造上面参照图6至图12B描述的半导体器件200、300、400、500、600、700、800和900以及具有在本发明构思的范围内通过根据它们进行的各种修改和改变所获得的各种结构的半导体器件。
图19是示出了根据本发明构思的一些实施例的包括半导体器件的电子系统的示意图。
参照图19，根据本发明构思的一些实施例的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以包括存储装置或包括存储装置的电子设备，存储装置包括一个半导体器件1100或多个半导体器件1100。例如，电子系统1000可以包括具有至少一个半导体器件1100的固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以包括非易失性存储器件。例如，半导体器件1100可以包括NAND闪存器件，NAND闪存器件包括上面关于已经参照图4至图12B描述的半导体器件100、200、300、400、500、600、700、800和900的结构中的至少一种结构。半导体器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。在示例实施例中，第一结构1100F可以布置在第二结构1100S旁边。第一结构1100F可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、多条字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及位于位线BL与公共源极线CSL之间的多个存储单元串CSTR的存储单元结构。
在第二结构1100S中，多个存储单元串CSTR均可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及位于下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以根据实施例进行各种修改。
在示例实施例中，上晶体管UT1和UT2可以均包括串选择晶体管，并且下晶体管LT1和LT2可以均包括接地选择晶体管。多条栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
公共源极线CSL、多条栅极上线LL1和LL2、多条字线WL以及多条栅极上线UL1和UL2可以经由从第一结构1100F的内部延伸到第二结构1100S的多条第一连接布线线路1115电连接到译码器电路1110。多条位线BL可以经由从第一结构1100F的内部延伸到第二结构1100S的多条第二连接布线线路1125电连接到页面缓冲器1120。
在第一结构1100F中，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT中的至少一者执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。
半导体器件1100可以经由电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以经由从第一结构1100F的内部延伸到第二结构1100S的输入/输出连接布线线路1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在示例实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的总体操作。处理器1210可以根据特定固件而运行，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的NAND接口1221。经由NAND接口1221，可以传输用于控制半导体器件1100的控制命令、预期将写入到半导体器件1100的多个存储单元晶体管MCT的数据、预期将从半导体器件1100的多个存储单元晶体管MCT读取的数据等。主机接口1230可以在电子系统1000和外部主机之间提供通信功能。当经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令控制半导体器件1100。
图20是示出了根据本发明构思的一些实施例的包括半导体器件的电子系统的示意性透视图。
参照图20，根据本发明构思的示例实施例的电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个半导体封装件2003以及DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基板2001上的多个布线图案2005连接到控制器2002。
主基板2001可以包括连接器2006，连接器2006包括将耦接到外部主机的多个引脚。连接器2006中的多个引脚的数目和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在示例实施例中，电子系统2000可以根据诸如通用串行总线(USB)、外围组件快速互连(PCI-Express)、串行高级技术附件(SATA)和用于通用闪存(UFS)的M-Phy之类的接口之一与外部主机通信。在示例实施例中，电子系统2000可以通过经由连接器2006从外部主机供应的电力而运行。电子系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(PMIC)。
控制器2002可以将数据写入半导体封装件2003或从半导体封装件2003读取数据，并且可以改善电子系统2000的运行速度。
DRAM 2004可以是用于减小外部主机与作为数据存储空间的半导体封装件2003之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM2004还可以运行为一种高速缓冲存储器，并且可以在对半导体封装件2003的控制操作中提供用于暂时存储数据的空间。当DRAM 2004被包括在电子系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的NAND控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b均可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b均可以包括封装基板2100、位于封装基板2100上的多个半导体芯片2200、位于多个半导体芯片2200中的每一者的下表面上的粘合层2300、将多个半导体芯片2200电连接到封装基板2100的连接结构2400以及布置在封装基板2100上以覆盖多个半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以包括例如具有多个封装上焊盘2130的印刷电路板。多个半导体芯片2200均可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图19的输入/输出焊盘1101。多个半导体芯片2200均可以包括多个栅极堆叠件3210和多个沟道结构3220。多个半导体芯片2200均可以包括上面参照图4至图12B描述的半导体器件100、200、300、400、500、600、700、800和900中的至少一者。
在示例实施例中，连接结构2400可以包括将输入/输出焊盘2210电连接到封装上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以以接合引线方式彼此电连接，并且可以电连接到封装基板2100的封装上焊盘2130。在示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以通过包括贯通硅通路(TSV)的连接结构而不是通过接合引线类型的连接结构2400彼此电连接。
在示例实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装件中。在示例实施例中，控制器2002和多个半导体芯片2200可以安装在不同于主基板2001的单独的内置基板上，并且可以通过形成在内置基板上的布线线路彼此连接。
图21是示出了根据本发明构思的一些实施例的半导体封装件的示意性截面图。图21更详细地示出了与沿着图20的线II-II'截取的截面对应的构造。
参照图21，在半导体封装件2003中，封装基板2100可以包括例如印刷电路板。封装基板2100可以包括封装基板主体2120、布置在封装基板主体2120的上表面上的多个封装上焊盘2130(参见图20)、布置在封装基板主体2120的下表面上或被封装基板主体2120的下表面暴露的多个下焊盘2125以及布置在封装基板主体2120的内部以将多个封装上焊盘2130电连接到多个下焊盘2125的多个内部布线线路2135。多个封装上焊盘2130可以电连接到多个连接结构2400。多个下焊盘2125可以经由多个导电连接单元2800连接到图20中示出的位于电子系统2000的主基板2001上的多个布线图案2005。
多个半导体芯片2200均可以包括半导体衬底3010、第一结构3100和第二结构3200，第一结构3100和第二结构3200以陈述的次序顺序地堆叠在半导体衬底3010上。第一结构3100可以包括外围电路区域，外围电路区域包括多个外围布线线路3110。第二结构3200可以包括公共源极线3205、位于公共源极线3205上的栅极堆叠件3210、穿过栅极堆叠件3210的沟道结构3220以及电连接到沟道结构3220的位线3240。在示例实施例中，多个半导体芯片2200均可以包括与上面参照图4和图5A至图5E描述的半导体器件100的元件基本上相同的元件。
多个半导体芯片2200均可以包括电连接到第一结构3100的多个外围布线线路3110并且延伸到第二结构3200中的贯通布线线路3245。贯通布线线路3245可以布置在栅极堆叠件3210的外部。在一些示例实施例中，半导体封装件2003还可以包括穿过栅极堆叠件3210的贯通布线线路。多个半导体芯片2200均可以包括电连接到第一结构3100的多个外围布线线路3110的输入/输出焊盘(图20的2210)。多个半导体芯片2200均还可以包括接触结构CTS。
尽管已经参照本发明构思的一些示例实施例具体地示出并描述了本发明构思，但是将理解的是，在不脱离所附权利要求的范围的情况下，可以对本文进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
外围电路结构；
衬底，所述衬底位于所述外围电路结构上；
成对的字线切割结构，所述成对的字线切割结构在所述衬底上在第一水平方向上纵长地延伸，所述成对的字线切割结构在垂直于所述第一水平方向的第二水平方向上彼此间隔开；以及
存储单元块，所述存储单元块位于所述成对的字线切割结构之间并且位于所述衬底上，
其中，所述存储单元块包括：
存储堆叠结构，所述存储堆叠结构包括在垂直方向上彼此交叠的多条栅极线；
层间绝缘层，所述层间绝缘层位于所述多条栅极线中的每条栅极线的边缘部分上；
堤坝结构，所述堤坝结构延伸穿过所述存储堆叠结构和所述层间绝缘层；
相交方向切割结构，所述相交方向切割结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层并且在与所述第一水平方向交叉的水平方向上纵长地延伸，所述相交方向切割结构在所述第一水平方向上与所述堤坝结构间隔开；以及
多个虚设沟道结构，所述多个虚设沟道结构位于所述相交方向切割结构与所述堤坝结构之间。
2.根据权利要求1所述的半导体器件，其中，所述相交方向切割结构包括在所述第二水平方向上延伸的线形的切割线。
3.根据权利要求1所述的半导体器件，其中，所述相交方向切割结构包括非线形的切割线。
4.根据权利要求1所述的半导体器件，其中，所述相交方向切割结构包括沿着所述第二水平方向对准并且在所述第二水平方向上彼此间隔开的多条切割线。
5.根据权利要求1所述的半导体器件，所述半导体器件还包括在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层并且在所述第一水平方向上纵长地延伸的虚设字线切割结构，所述虚设字线切割结构位于所述堤坝结构与所述相交方向切割结构之间，
其中，所述多个虚设沟道结构包括彼此间隔开的第一虚设沟道结构和第二虚设沟道结构，所述虚设字线切割结构位于所述第一虚设沟道结构与所述第二虚设沟道结构之间。
6.根据权利要求1所述的半导体器件，所述半导体器件还包括在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层的多个虚设字线切割结构，所述多个虚设字线切割结构在所述第二水平方向上彼此间隔开，
其中，所述多个虚设字线切割结构位于所述存储单元块与所述相交方向切割结构之间。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述成对的字线切割结构中的第一字线切割结构与所述堤坝结构之间的虚设字线切割结构，所述虚设字线切割结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层并且沿着所述堤坝结构的侧壁在所述第一水平方向上纵长地延伸。
8.根据权利要求1所述的半导体器件，其中，所述相交方向切割结构和所述成对的字线切割结构均包括绝缘结构，并且
所述堤坝结构包括绝缘层和多晶硅层。
9.根据权利要求1所述的半导体器件，其中，所述成对的字线切割结构均包括绝缘结构，并且
所述相交方向切割结构和所述堤坝结构均包括绝缘层和多晶硅层。
10.根据权利要求1所述的半导体器件，其中，所述相交方向切割结构和所述成对的字线切割结构均包括第一绝缘层和金属层，并且
所述堤坝结构包括第二绝缘层和多晶硅层。
11.根据权利要求1所述的半导体器件，所述半导体器件还包括：
绝缘岛，所述绝缘岛位于所述堤坝结构中并且与所述多条栅极线间隔开，所述堤坝结构位于所述绝缘岛与所述多条栅极线之间；以及
贯通通路，所述贯通通路在所述垂直方向上延伸穿过所述绝缘岛，所述贯通通路电连接到所述外围电路结构的一个电路。
12.根据权利要求1所述的半导体器件，所述半导体器件还包括：
多个沟道结构，所述多个沟道结构在所述垂直方向上延伸穿过所述多条栅极线；以及
多条位线，所述多条位线在所述多个沟道结构上在所述第二水平方向上纵长地延伸，
其中，所述相交方向切割结构平行于所述多条位线延伸。
13.一种半导体器件，所述半导体器件包括：
外围电路结构；
存储堆叠结构，所述存储堆叠结构包括在垂直方向上与所述外围电路结构交叠的多条栅极线；
层间绝缘层，所述层间绝缘层位于所述多条栅极线中的每条栅极线的边缘部分上；
堤坝结构，所述堤坝结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层并且在所述存储堆叠结构中限定贯通通路区域；
相交方向切割结构，所述相交方向切割结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层，所述相交方向切割结构在第一水平方向上与所述堤坝结构间隔开并且在与所述第一水平方向交叉的第二水平方向上纵长地延伸；以及
多个虚设沟道结构，所述多个虚设沟道结构位于所述相交方向切割结构与所述堤坝结构之间。
14.根据权利要求13所述的半导体器件，其中，所述相交方向切割结构包括在与所述第一水平方向垂直的第三水平方向上彼此对准且彼此间隔开的多条线形切割线。
15.根据权利要求13所述的半导体器件，其中，所述相交方向切割结构包括在与所述第一水平方向垂直的第三水平方向上彼此对准且彼此间隔开的多条非线形切割线。
16.根据权利要求13所述的半导体器件，其中，所述相交方向切割结构和所述堤坝结构包括相同的材料。
17.根据权利要求13所述的半导体器件，其中，所述多个虚设沟道结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层。
18.根据权利要求13所述的半导体器件，所述半导体器件还包括在所述垂直方向上延伸穿过所述贯通通路区域的贯通通路，所述贯通通路电连接到所述外围电路结构的一个电路。
19.一种电子系统，所述电子系统包括：
主基板；
半导体器件，所述半导体器件位于所述主基板上；以及
控制器，所述控制器电连接到所述半导体器件，所述控制器位于所述主基板上，其中，所述半导体器件包括：
外围电路结构；
存储堆叠结构，所述存储堆叠结构包括在垂直方向上与所述外围电路结构交叠的多条栅极线；
层间绝缘层，所述层间绝缘层位于所述多条栅极线中的每条栅极线的边缘部分上；
堤坝结构，所述堤坝结构在所述垂直方向上延伸穿过所述多条栅极线和所述层间绝缘层并且在所述存储堆叠结构中限定贯通通路区域；
相交方向切割结构，所述相交方向切割结构在所述垂直方向上延伸穿过所述存储堆叠结构和所述层间绝缘层，所述相交方向切割结构在第一水平方向上与所述堤坝结构间隔开并且在与所述第一水平方向交叉的第二水平方向上纵长地延伸；
多个虚设沟道结构，所述多个虚设沟道结构位于所述相交方向切割结构与所述堤坝结构之间；以及
输入/输出焊盘，所述输入/输出焊盘电连接到所述外围电路结构。
20.根据权利要求19所述的电子系统，其中，所述主基板还包括将所述半导体器件电连接到所述控制器的多个布线图案，并且
所述相交方向切割结构包括在与所述第一水平方向垂直的第三水平方向上彼此对准并且彼此间隔开的多条切割线。
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