JP2019054102A - 記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】インライン検査により構造欠陥を検出可能な記憶装置を提供する。【解決手段】記憶装置は、3次元配置されたメモリセルを含む複数の構成要素と、前記複数の構成要素のうちの少なくとも1つに電気的に接続されたトランジスタと、前記複数の構成要素のうちの少なくとも1つに前記トランジスタを介して直列接続された検査パッドと、前記検査パッドおよび前記トランジスタのゲートに電気的に接続され、前記トランジスタをオフ状態とするために両者に共通な電位を供給可能な配線と、を備える。【選択図】図1
Description
実施形態は、記憶装置およびその製造方法に関する。
3次元配置されたメモリセルを含む記憶装置の開発が進められている。例えば、NAND型フラッシュメモリデバイスは、ソース層の上に積層された複数のワード線と、複数のワード線を貫いて延びる半導体チャネルと、を備える。メモリセルは、各ワード線と半導体チャネルとが交差する部分に配置される。このような記憶装置では、製造条件の変動に起因する積層体内の構造欠陥を検出することが難しい。このため、その製造過程では、リアルタイムに構造欠陥を検出し、製造条件にフィードバックすることが可能なインライン検査が求められる。
実施形態は、インライン検査により構造欠陥を検出可能な記憶装置を提供する。
実施形態に係る記憶装置は、3次元配置されたメモリセルを含む複数の構成要素と、前記複数の構成要素のうちの少なくとも1つに電気的に接続されたトランジスタと、前記複数の構成要素のうちの少なくとも1つに前記トランジスタを介して直列接続された検査パッドと、前記検査パッドおよび前記トランジスタのゲートに電気的に接続され、前記トランジスタをオフ状態とするために両者に共通な電位を供給可能な配線と、を備える。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すX軸、Y軸およびZ軸を用いて各部分の配置および構成を説明する。X軸、Y軸、Z軸は、相互に直交し、それぞれX方向、Y方向、Z方向を表す。また、Z方向を上方、その反対方向を下方として説明する場合がある。
[第1実施形態]
図1は、第1実施形態に係る記憶装置1を示す模式図である。記憶装置1は、例えば、NAND型フラシュメモリ装置であり、3次元配置された複数のメモリセルを含む。
図1は、第1実施形態に係る記憶装置1を示す模式図である。記憶装置1は、例えば、NAND型フラシュメモリ装置であり、3次元配置された複数のメモリセルを含む。
図1に示すように、記憶装置1は、複数の構成要素ELと、トランジスタTr1〜Tr3と、検査パッド11およびゲートパッド13と、配線Vssと、を含む。構成要素ELは、例えば、メモリセルを駆動する回路、ワード線WLおよびビット線BL等である。検査パッド11は、トランジスタTr1〜Tr3を介して複数の構成要素ELにそれぞれ直列接続される。ゲートパッド13は、トランジスタTr1〜Tr3の各ゲートに電気的に接続される。検査パッド11およびゲートパッド13は、例えば、インライン検査に用いられ、検査プローブを接触可能な面積を有する。
この例では、トランジスタTr1〜Tr3を介して複数の構成要素ELが検査パッド11に並列に接続されるが、実施形態は、この例に限定される訳ではなく、検査パッド11には、少なくとも1つの構成要素ELが接続されていれば良い。
検査パッド11およびゲートパッド13は、例えば、複数の構成要素ELおよびトランジスタTr1〜Tr3よりも上層に位置する第1配線層中に設けられる。配線Vssは、第1配線層よりも上層の第2配線層中に設けられる。配線Vssは、検査パッド11およびゲートパッド13に電気的に接続され、両者に共通の電位を供給する。配線Vssは、例えば、基板に接続され、GND電位を検査パッド11およびゲートパッド13に供給する。構成要素ELおよびトランジスタTr1〜Tr3は、その基板上に設けられる。
例えば、トランジスタTr1〜Tr3は、プラスの閾値電圧Vthを有するNチャネルMOS(NMOS)トランジスタであり、検査パッド11は、各トランジスタTrのソースに電気的に接続される。結果として、トランジスタTr1〜Tr3のソースおよびゲートにGND電位が供給され、トランジスタTr1〜Tr3はOFF状態となる。これにより、各構成要素ELは、電気的に分離される。
次に、図2、図3、図4を参照して記憶装置1の製造方法を説明する。
図2は、記憶装置1の製造過程を示すフローチャートである。
図3は、記憶装置1のメモリセルアレイMCAを模式的に示す斜視図である。なお、図3では、各構成要素を相互に電気的に絶縁する絶縁膜の一部を省略している。
図4は、インライン検査時の記憶装置1の構成を示す模式図である。
図2は、記憶装置1の製造過程を示すフローチャートである。
図3は、記憶装置1のメモリセルアレイMCAを模式的に示す斜視図である。なお、図3では、各構成要素を相互に電気的に絶縁する絶縁膜の一部を省略している。
図4は、インライン検査時の記憶装置1の構成を示す模式図である。
ステップS01:3次元配置されたメモリセルを含むメモリセルアレイMCAおよびトランジスタTr1〜Tr3を基板上に形成する。トランジスタTr1〜Tr3は、例えば、メモリセルアレイMCAの周辺に設けられる。
図3に示すようにメモリセルアレイMCAは、ソース層10の上に設けられた積層体100を有する。ソース層10は、基板の一部、もしくは、基板上に設けられた導電層(図16、図17参照)である。積層体100は、選択ゲートSGSと、ワード線WLと、選択ゲートSGDと、を含む。選択ゲートSGS、ワード線WLおよび選択ゲートSGDは、ソース層10の上に層間絶縁膜IIFを介して積層される。
メモリセルアレイMCAは、柱状体CLと、ビット線BLと、ソース線SLと、ソースコンタクトLIと、をさらに含む。柱状体CLは、積層体100を貫いてZ方向に延びる。ビット線BLは、積層体100の上方において、例えば、Y方向に延びる。ビット線BLは、コンタクトプラグCbおよびV1を介して柱状体CLに電気的に接続される。メモリセルは、柱状体CLがワード線WLと交差する部分に設けられる。
選択ゲートSGS、ワード線WLおよび選択ゲートSGDは、スリットSTにより分断され、複数の積層体100がソース層10の上に配置される。さらに、ソースコンタクトLIは、スリットSTの内部に設けられる。ソースコンタクトLIは、ソース層10とソース線SLとを電気的に接続する。ソース線SLは、コンタクトプラグCsを介してソースコンタクトLIに接続され、ソースコンタクトLIは、ソース層10に接続される。
ステップS02:メモリセルアレイMCAの少なくとも1つの構成要素に、トランジスタTrを介して直列接続された検査パッド11を形成する。検査パッド11は、例えば、ビット線BLよりも上層の配線層に設けられる。
図4に示すように、検査パッド11A、11Bおよびゲートパッド13が設けられる。検査パッド11Aは、トランジスタTr1を介して奇数番目のビット線BL1、BL3、BL5、BL7に直列接続される。検査パッド11Bは、トランジスタTr2を介して偶数番目のビット線BL2、BL4、BL6、BL8に直列接続される。すなわち、検査パッド11Aおよび11Bは、X方向に並んだビット線BLのうちの1つおきのビット線BLにそれぞれ電気的に接続される。ゲートパッド13は、トランジスタTr1およびTr2のそれぞれのゲートに電気的に接続される。
ステップS03:インライン検査を実施する。例えば、検査パッド11A、11Bおよびゲートパッド13にプローブを接触させ、ゲートパッド13にトランジスタTr1およびTr2をONさせる所定のゲートバイアスを供給する。続いて、検査パッド11Aと検査パッド11Bとの間に電圧を印加し、その間に流れる電流を検出することにより、奇数番目のビット線BLと偶数番目のビット線BLとの接触の有無を検査する。または、検査パッド11Aと検査パッド11Bとの間に電圧を印加し、抵抗値や容量値、トランジスタ特性カーブ(IdVg)等の電流電圧特性を取得する。 これにより、ビット線BLが適切に形成されたか否かを判定することができる。
ステップS04:検査パッド11の上方に、配線Vssを含む配線層を形成する。配線Vssは、検査パッド11およびゲートパッド13に電気的に接続され、両者に共通のバイアスを供給するように形成される(図1参照)。
ステップS05:配線Vssを介して検査パッド11およびゲートパッド13に所定のバイアスを供給し、トランジスタTrをオフ状態とする。これにより、ビット線BLは、検査パッド11Aおよび11Bから分離され、それぞれ独立に制御される。その後、各ビット線BLおよびワード線WLに所定のバイアスを供給し、メモリセルの動作をテストする。
図5は、インライン検査時の記憶装置1の別の構成を示す模式図である。この例では、メモリセルアレイMCAの上方に検査パッド11A、11B、11Cおよびゲートパッド13が設けられる。
検査パッド11Aは、トランジスタTr1およびコンタクトプラグCCを介して奇数番目のワードラインWL1、WL3に電気的に接続される。検査パッド11Bは、トランジスタTr2およびコンタクトプラグCCを介して偶数番目のワードラインWL2、WL4に電気的に直列接続される。検査パッド11Cは、トランジスタTr3を介してソースコンタクトLIに直列接続される。ゲートパッド13は、トランジスタTr1、Tr2およびTr3のそれぞれのゲートに電気的に接続される。
インライン検査では、例えば、検査パッド11A、11Bおよびゲートパッド13にプローブを接触させ、ゲートパッド13にトランジスタTr1、Tr2およびTr3をONさせる所定のゲートバイアスを供給する。続いて、検査パッド11Aと検査パッド11Bとの間、検査パッド11Bと検査パッド11Cとの間、および、検査パッド11Cと検査パッド11Aとの間に電圧を印加し、それぞれの間に流れる電流を検出する。これにより、奇数番目のワード線WLと偶数番目のワード線WLとの接触の有無、偶数番目のワード線WLとソースコンタクトLIとの接触の有無、および、ソースコンタクトLIと奇数番目のワード線WLとの接触の有無を検査する。その結果、ワード線WLおよびソースコンタクトLIが適切に形成されたか否かを判定することができる。
図6、図7および図8は、インライン検査時の記憶装置1の他の構成を示す模式図である。この例では、トランジスタTrとして、メモリセルアレイMCAの内部に位置するメモリセルトランジスタもしくは選択ゲートトランジスタ、または、その両方が用いられる。
図6(a)は、メモリセルアレイMCAの端に位置する引き出し領域HURとメモリセル領域MCRとを示す模式平面図である。引き出し領域HURでは、Z方向に積層された選択ゲートSGS、ワード線WLおよび選択ゲートSGDの端部が階段状に形成され(図7(a)参照)、それぞれに接続されたコンタクトプラグCCが設けられる。メモリセル領域MCRでは、柱状体CLにビット線BLが接続される。
図6(b)は、柱状体CLの構造を示す模式断面図である。柱状体CLは、半導体ピラーSPと、メモリ膜MFと、を含む。メモリ膜MFは、半導体ピラーSPの側面を囲むように設けられる。半導体ピラーSPは、例えば、Z方向に延びる絶縁性コア31と、半導体層33と、を含む。半導体層33は、絶縁性コア31とメモリ膜MFとの間に位置し、絶縁性コア31に沿ってZ方向に延びる。ビット線BLは、半導体層33に電気的に接続される。
メモリ膜MFは、例えば、ブロック絶縁膜21と、電荷保持膜23と、トンネル絶縁膜25と、を含む積層構造を有する。ブロック絶縁膜21およびトンネル絶縁膜25は、例えば、シリコン酸化膜であり、電荷保持膜23は、例えば、シリコン窒化膜である。
図7(a)は、図6(a)中の7A−7A線に沿った断面を示す模式図である。この例では、検査パッド11は、ソース層10に接続されたコンタクトプラグCSに電気的に接続されるように設けられる。ゲートパッド13は、選択ゲートSGS、ワード線WLおよび選択ゲートSGDにそれぞれ接続されたコンタクトプラグCCの全てに電気的に接続される。
図7(a)に示すように、半導体ピラーSPは、その下端においてソース層10に接続される。また、半導体ピラーSPは、その上端において、ビット線BLのいずれか1つに電気的に接続される。
例えば、メモリセルトランジスタMTrは、ワード線WLと柱状体CLとが交差する部分に形成される。ワード線WLは、メモリセルトランジスタMTrのゲートとして機能し、半導体ピラーSPは、メモリセルトランジスタMTrのチャネルとして機能する。また、メモリ膜MFは、メモリセルトランジスタMTrのゲート絶縁膜として機能する。
選択トランジスタSTrは、選択ゲートSGSおよびSGDが柱状体CLと交差する部分にそれぞれ形成される。選択ゲートSGSおよびSGDは、選択トランジスタSTrのゲートとしてそれぞれ機能し、半導体ピラーSPは、選択トランジスタSTrのチャネルとして機能する。また、メモリ膜MFは、選択トランジスタSTrのゲート絶縁膜として機能する。
検査パッド11は、コンタクトプラグCSおよびソース層10を介して半導体ピラーSPに電気的に接続される。さらに、検査パッド11は、半導体ピラーSPを介してビット線BLと電気的に接続される。したがって、ゲートパッド13に所定のバイアスを供給し、メモリセルトランジスタMTrおよび選択トランジスタSTrをON/OFFさせることにより、検査パッド11とビット線BLとの間の電気的な導通を制御することができる。この例では、1つの検査パッド11は、複数のビット線BLのうちの奇数番目または偶数番目に位置するビット線BLに半導体ピラーSPを介して電気的に接続される。
図7(b)は、図6(a)中の7B−7B線に沿った断面を示す模式図である。図7(b)に示すように、ソース層10は、スリットSTにより複数の部分に分断され、複数の部分は、スリットSTの内部に設けられた絶縁膜により相互に絶縁される。
例えば、ソース層10の分断された1つの部分に電気的に接続された検査パッド11が、奇数番目のビット線BL(Even)に電気的に接続された場合、ソース層10の別の部分に電気的に接続された別の検査パッド11は、偶数番目のビット線BL(Odd)に電気的に接続されるように設けられる。
このように、本実施形態では、メモリセルアレイMCAの周りに設けられるトランジスタTr1〜Tr3に代えて、メモリセルアレイMCA内に位置するメモリセルトランジスタMTrおよび選択トランジスタSTrを用いることにより、検査パッド11と、被検査対象につながるビット線BLと、の間の電気的な接続をON/OFF制御するように構成される。
図8(a)〜(d)は、インライン検査に用いることが可能な選択トランジスタSTrおよびメモリセルトランジスタMTrを配置する領域IA1〜IA3を示す模式図である。選択トランジスタSTrおよびメモリセルトランジスタMTrは、ビット線BLと検査パッド11との間(図7(a)参照)に直列に接続されており、検査パッド11を介してビット線BL間の接続を電気的に検査することが可能となる。その結果、ビット線BLが適切に形成されたか否かを判定することができる。各図には、2つのメモリセルアレイMCAと、センスアンプ(SA)と、ぞれぞれのメモリセルアレイを制御するローデコーダRDが示されている。
例えば、図8(a)に示すように、一方のメモリセルアレイMCAの上端に位置する領域IA1に設けられた選択トランジスタSTrおよびメモリセルトランジスタMTrを用いて被検査対象に接続しても良い。
図8(b)に示すように、メモリセルアレイMCAの中央に位置する領域IA2に設けられた選択トランジスタSTrおよびメモリセルトランジスタMTrを用いても良い。
図8(c)に示すように、メモリセルアレイMCAの下端に位置する領域IA3に設けられた選択トランジスタSTrおよびメモリセルトランジスタMTrを用いることもできる。
図8(d)に示すように、例えば、上端に位置する領域IA1の選択トランジスタSTrおよびメモリセルトランジスタMTrを奇数番目のビット線BLに接続し、下端に位置する領域IA3の選択トランジスタSTrおよびメモリセルトランジスタMTrを偶数番目のビット線BLを接続し、偶数番目のビット線BLと奇数番目のビット線BLとの間の絶縁を検査する事が可能である。
本実施形態では、メモリセルアレイMCAの上方に設けられる検査パッド11を用いて、メモリセルアレイMCAの各構成要素ELをインライン検査することができる。これにより、各構成要素ELの形成条件の適否を各工程にフィードバックし、記憶装置1の製造歩留りを向上させることができる。さらに、インライン検査の後の工程において、検査パッド11およびゲートパッド13に共通電位を供給可能な配線Vssを設ける。これにより、記憶装置1の使用時において、検査パッド11と各構成要素ELとの間に介在するトランジスタTrをオフ状態とし、検査パッド11と各構成要素ELとを電気的に分離することができる。
[第2実施形態]
図9は、第2実施形態に係る記憶装置2のメモリセルアレイMCAを示す模式平面図である。記憶装置2は、メモリセル領域MCRと、引き出し領域HURと、検査領域IRと、を含む。
図9は、第2実施形態に係る記憶装置2のメモリセルアレイMCAを示す模式平面図である。記憶装置2は、メモリセル領域MCRと、引き出し領域HURと、検査領域IRと、を含む。
メモリセル領域MCRには、複数の柱状体CLが設けられ、ワード線WLと交差する部分にメモリセルが形成される。引き出し領域HURでは、Z方向に積層された複数のワード線WLのそれぞれに接続されるコンタクトプラグCCが配置される(図10(a)参照)。
検査領域IRは、スリットSTによりメモリセル領域MCRから分離され、コンタクトプラグCCのインライン検査に用いられる。
図10(a)、(b)および(c)は、検査領域IRの構造を示す模式図である。
図10(a)は、メモリセルアレイMCAの上面を示す模式図である。図10(b)は、図10(a)中に示す10B−10B線に沿った断面図である。図10(c)は、図10(a)中に示す10C−10C線に沿った断面図である。
図10(a)は、メモリセルアレイMCAの上面を示す模式図である。図10(b)は、図10(a)中に示す10B−10B線に沿った断面図である。図10(c)は、図10(a)中に示す10C−10C線に沿った断面図である。
図10(a)に示すように、引き出し領域HURおよび検査領域IRには、コンタクトプラグCCおよびCSが配置される。検査領域IRには、さらに、配線M0が設けられる。
図10(b)および(c)に示すように、コンタクトプラグCSは、ソース層10に接続される。複数のワード線WLの端部は、階段状に設けられ、コンタクトプラグCCは、各ワード線WLにそれぞれ接続される。
図10(b)に示すように、コンタクトプラグCC2、CC4、CC6、CC8およびCC10は、ワード線WL2、WL4、WL6、WL8およびWL10にそれぞれ接続される。なお、検査領域IRに設けられるワード線WLは、スリットSTにより分断されているため、図中に示すワード線WL2〜WL10とは異なるものであるが、便宜上、同じ符号を用いて説明する。以下、同様。
また、図10(c)に示すように、コンタクトプラグCC1、CC3、CC5、CC7およびCC9は、ワード線WL1、WL3、WL5、WL7およびWL9にそれぞれ接続される。
さらに、検査領域IRでは、コンタクトプラグCS、CC1、CC3、CC5、CC7およびCC9をつなぐ配線M0が設けられる。これにより、ワード線WL1、WL3、WL5、WL7およびWL9は、ソース層10に電気的に接続される。
図11(a)〜(d)は、コンタクトプラグCCが不適切に設けられた例を示す模式図である。図11(a)および(c)は、図10(a)に示す10B−10B線に沿った断面図である。図11(b)および(d)は、インライン検査に現れるコンタクトプラグCSおよびCCの輝度変化を示す模式平面図である。
図11(a)に示す例では、コンタクトプラグCC6が、ワード線WL7およびWL8の端部に接している。このような不良は、例えば、各ワード線WLの端を階段状に形成する条件が適切でない場合に生じる。
図11(b)は、図11(a)に示すコンタクトプラグCS、CC2〜CC10に荷電粒子線を照射し、それぞれのコンタクトプラグCS、CC2〜CC10の表面近傍から放出される二次電子を検出することにより、その表面を観察した場合の例を示している。コンタクトプラグCC2、CC4およびCC10は、浮遊電位のワード線WL2、WL4およびWL10のそれぞれ接続されている。このため、コンタクトプラグCC2、CC4およびCC10は、荷電粒子線照射により負電位にチャージアップされ、その結果、放出される二次電子量が増え、他のコンタクトプラグと比較して、例えば、相対的に高い輝度を示す。なお、負電位のチャージアップで相対的に高い輝度を示し、正電位のチャージアップで相対的に低い輝度を示すものとする。
これに対し、コンタクトプラグCSは、ソース層10に接続されているため、荷電粒子線照射により負電位にチャージアップされることなく、相対的に低い輝度を示す。また、コンタクトプラグCC6は、ソース層10に電気的に接続されたワード線WL7に接触しているため、相対的に低い輝度を示す。さらに、ワード線WL8は、コンタクトプラグCC6を介してワード線WL7に電気的に接続されているため、ワード線WL8に接続されたコンタクトプラグCC8も相対的に低い輝度を示す。
コンタクトプラグCC6が適切に形成されていれば、コンタクトプラグCC6およびCC8は、相対的に高い輝度を示すはずであり、コンタクトプラグCC6およびCC8の輝度が低いことから、いずれかのコンタクト構造に不良があることを検出できる。これにより、コンタクトプラグCCの形成条件、もしくは、ワード線WLの階段状の端部の形成条件を修正することができる。
図11(c)に示す例では、コンタクトプラグCC8が、ワード線WL8を突き抜けワード線WL7に接している。このような不良は、例えば、コンタクトプラグCCを形成するためのコンタクトホールのエッチング量が過剰である場合に生じる。
図11(d)は、図11(a)に示すコンタクトプラグCS、CC2〜CC10に荷電粒子線を照射し、コンタクトプラグの表面近傍から放出される二次電子を検出することにより、その表面を観察した場合の例を示している。コンタクトプラグCC2、CC4、CC6およびCC10は、浮遊電位のワード線WL2、WL4、WL6およびWL10のそれぞれ接続されている。このため、コンタクトプラグCC2、CC4、CC6およびCC10は、相対的に高い輝度を示す。
これに対し、コンタクトプラグCC8は、ソース層10に電気的に接続されたワード線WL7に接触しているため、相対的に低い輝度を示す。コンタクトプラグCC8が適切に形成されていれば、コンタクトプラグCC8は、相対的に高い輝度を示すはずであり、コンタクトプラグCC8の輝度が低いことから、コンタクトホールのエッチング量が過剰であることを検出できる。
また、コンタクトホールのエッチング量が不足している場合には、コンタクトプラグCSがソース層10に到達せず、コンタクトプラグCSは、浮遊電位となる。そのため、エッチング量が十分で正常な場合のコンタクトプラグCSと比較して、相対的に高い輝度を示す。このため、コンタクトプラグCSの輝度により、コンタクトホールのエッチング量の不足を検出することができる。
図12(a)および(b)は、比較例に係るインライン検査を示す模式図である。この例では、ワード線WL1〜WL10がスリットSTにより分断されていない。このため、ワード線間の寄生容量が大きく、各ワード線WLに接続されたコンタクトプラグCCを負電位にチャージアップさせるためには、長時間の荷電粒子線照射が必要となる。
したがって、図10(a)中に示すコンタクトプラグCC6の異常を検出するためには、長時間のインライン検査を実施する必要があり、製造工程のスループットを低下させる。すなわち、通常のレベルでの荷電粒子線照射では、図12(b)に示すように、すべてのコンタクトプラグCCが低い輝度を示し、コンタクトプラグCC6およびCC8の接続不良を検出することはできない。
以上,荷電粒子線を照射して得られる二次電子量が被照射コンタクトプラグの電位に依存することを利用してコンタクトプラグの異常を検出することを示したが、荷電粒子線のエネルギー・電流量の条件により浮遊電位のコンタクトプラグが正電位にチャージアップすることもあれば、負電位にチャージアップすることもある。すなわち、実施形態は、浮遊電位のコンタクトプラグが他よりも高い輝度を示す上記の例に限定される訳ではなく、相対的な輝度変化に基づいて不具合を検出することが可能であれば良い。
図13は、第2実施形態の変形例に係る検査領域IRを示す模式平面図である。図13は、図10(a)中に示す10B−10B線に沿った断面に相当す模式図である。この例では、ワード線WL1〜WL10の全てを分断するスリットSTに代えて、分離溝SHEが設けられる。
図13に示すように、分離溝SHEは、ワード線WL7〜WL10を分断するように設けられる。分離溝SHEの内部には、例えば、シリコン酸化膜などの絶縁膜が埋め込まれる。
上述したように、コンタクトプラグCS、CC1〜CC10を形成するためのコンタクトホールのエッチング量が不足する場合、最も長いコンタクトプラグCSを形成するコンタクトホールがソース層10に到達しない。このため、コンタクトプラグCSの輝度を観察することにより、コンタクトホールのエッチング量の不足を検出することができる。
一方、コンタクトホールのエッチング量の過剰は、Z方向の長さが短いコンタクトプラグCC8およびCC10において検出され易い。すなわち、コンタクトプラグCC8およびCC10を形成するためのコンタクトホールは、そのエッチング量が過剰となった場合、ワード線WL8およびWL10を突き抜けて、下層のワード線WL7およびWL9に到達する。この例では、分離溝SHEを設けることにより、ワード線WL8およびWL10の寄生容量を小さくすることができる。これにより、コンタクトプラグCC8およびCC10をチャージアップすることが可能となり、ワード線WL8もしくはWL10を突き抜けたコンタクトホールの存在を検出することができる。
[第3実施形態]
図14(a)および(b)は、第3実施形態に係る記憶装置3を示す模式図である。図14(a)は、コンタクトプラグCC1〜CC10をトランジスタTr1およびTr2に接続する配線M0およびM1を示す平面図である。図14(b)は、図14(a)中に示す14B−14B線に沿った断面図である。なお、本実施形態では、検査領域IRを設けることなく、引き出し領域HURに設けられたコンタクトプラグCC1〜CC10をトランジスタTr1およびTr2に電気的に接続する。
図14(a)および(b)は、第3実施形態に係る記憶装置3を示す模式図である。図14(a)は、コンタクトプラグCC1〜CC10をトランジスタTr1およびTr2に接続する配線M0およびM1を示す平面図である。図14(b)は、図14(a)中に示す14B−14B線に沿った断面図である。なお、本実施形態では、検査領域IRを設けることなく、引き出し領域HURに設けられたコンタクトプラグCC1〜CC10をトランジスタTr1およびTr2に電気的に接続する。
図14(a)に示すように、コンタクトプラグCC1〜CC10は、Y方向に並んだ2列に配置される。コンタクトプラグCC1、CC3、CC5およびCC7は、ワード線WL1、WL3、WL5およびWL7にそれぞれ接続される(図10(c)参照)。コンタクトプラグCC2、CC4、CC6およびCC8は、ワード線WL2、WL4、WL6およびWL8にそれぞれ接続される(図10(b)参照)。
例えば、コンタクトプラグCC7は、配線M1を介してトランジスタTr7に接続される。コンタクトプラグCC8は、配線M0を介してトランジスタTr8に接続される。
図14(b)に示すように、トランジスタTr7およびTr8は、メモリセルアレイMCAの周辺において、基板SB上に設けられる。例えば、トランジスタTr8とメモリセルアレイMCAとの間は、STI(Shallow Trench Isolation)により電気的に分離されている。また、トランジスタTr8とトランジスタTr7との間もSTIにより電気的に分離される。例えば、トランジスタTr8のドレインは、コンタクトプラグCT、配線M0およびコンタクトプラグCC8を介してワード線WL8に電気的に接続される。
図15は、第3実施形態に係る記憶装置4を示す模式平面図である。図15は、コンタクトプラグCC1、CC3、CC5、CC7、CC9、CC11と、トランジスタTr1と、を電気的に接続するM0配線を示す平面図である。
図15に示すように、コンタクトプラグCC1〜CC12は、3列に並べられる。そして、奇数番目のコンタクトプラグCCが、配線M0を介して異なるトランジスタにそれぞれ接続される。また、偶数番目のコンタクトプラグCCは、図示しない配線M1を介して異なるトランジスタにそれぞれ接続される。
図16(a)および(b)は、第3実施形態の変形例に係る記憶装置5を示す模式図である。図16(a)は、図16(b)中に示す16A−16A線に沿った断面図である。図16(b)は、図16(a)中に示すA−A線、B−B線およびC−C線に沿った断面を含む平面図であり、配線M0、M1およびコンタクトプラグCC、CMの接続関係を表している。
図16(a)に示すように、記憶装置5は、基板SB上に配置された複数のトランジスタTrと、ソース線BSLと、を備える。ソース線BSLは、複数のトランジスタTrの上方に設けられ、ソース線BSLと基板SBとの間には、配線D0、D1およびD2を含む配線層が設けられる。選択ゲートSGSおよびワード線WLは、ソース線BSLの上に積層される。さらに、ワード線WLの上方には、配線M0およびM1が設けられる。
ワード線WLは、コンタクトプラグCC、配線M0もしくはM1、コンタクトプラグCMおよび配線D2、D1、D0を介して、メモリセルアレイMCAの下に配置されたトランジスタTrに電気的に接続される。コンタクトプラグCMは、図示しない選択ゲートSGD、複数のワード線WL、選択ゲートSGSおよびソース線BSLを貫いて、配線D2に接続される。
図16(b)中のA−A断面に示すように、配線M1は、コンタクトプラグCbを介して配線M0のレベルに設けられたパッドMP0に接続される。さらに、B−B断面およびC−C断面に示すように、コンタクトプラグCbは、パッドMP0を介してコンタクトプラグCM1に接続される。また、コンタクトプラグCM2は、配線M0を介してコンタクトプラグCCに接続される。
このように、トランジスタTrをメモリセルアレイMCAの下方に配置し、メモリセルアレイMCAを貫いてZ方向に延びるコンタクトプラグCMを介してワード線WLに接続しても良い。
図17(a)および(b)は、第3実施形態の変形例に係る記憶装置6を示す模式図である。図17(a)は、記憶装置5のメモリセルアレイMCAの断面図である。図17(b)は、図17(a)中に示す17B−17B線に沿った断面図であり、配線M0を表している。
図17(a)に示すように、例えば、n番目に積層された1つのワード線WLnは、コンタクトプラグCCn、配線M0、コンタクトプラグCMnおよび配線D2、D1、D0を介してそれぞれトランジスタTrnに電気的に接続される。図17(b)に示すように、コンタクトプラグCCnとコンタクトプラグCMnは、配線M0を介して電気的に接続される。
さらに、その上のn+1番目に積層されたワード線WLn+1は、コンタクトプラグCCn+1、配線M1、コンタクトプラグCMn+1および配線D2、D1、D0を介してトランジスタTrn+1に電気的に接続される。
このように、偶数番目のワード線WLnをトランジスタTrnに接続し、奇数番目のワード線WLn+1をトランジスタTrn+1に接続するように配置することもできる(図5参照)。ここで示したトランジスタTrは、WLに電位を与える際のスイッチングトランジスタとして機能する。
例えば、ワード線WLと、トランジスタTrを介した基板と、の間の接続を少なくとも2層以上の積層配線のいずれかを用いる構成とすれば、1層目の配線を用いて偶数番目のワード線WLnを基板に接続し、2層目の配線を用いて奇数番目のワード線WLn+1を基板に接続することができる。この場合、1層目の配線の形成時には、2層目の配線が形成されていないため、奇数番目のワード線WLn+1は、基板に接続されずに浮遊電位となる。これにより、図11(a)および(b)に示したワード線WLの接続が実現され、コンタクトプラグCCの異常を検知地することが可能となる。また、実施形態は、これに限定されず、例えば、第1層目の配線M0およびそれに接続されたトランジスタTrを介して基板と接続するワード線WLは、奇数番目または偶数番目のいずれか、もしくは、任意のワード線WLを選択することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、2、3、4、5、6…記憶装置、 10…ソース層、 11…検査パッド、 13…ゲートパッド、 21…ブロック絶縁膜、 23…電荷保持膜、 25…トンネル絶縁膜、 31…絶縁性コア、 33…半導体層、 100…積層体、 BL…ビット線、 BSL、SL…ソース線、 CC、CM、CS、CT、Cb、Cs…コンタクトプラグ、 CL…柱状部、 D0、D1、D2、M0、M1、Vss…配線、 EL…構成要素、 HUR…引き出し領域、 IIF…層間絶縁膜、 IR…検査領域、 LI…ソースコンタクト、 MCA…メモリセルアレイ、 MCR…メモリセル領域、 MF…メモリ膜、 MP0…パッド、 MTr…メモリセルトランジスタ、 STr…選択トランジスタ、 SB…基板、 SGD、SGS…選択ゲート、 SHE…分離溝、 SP…半導体ピラー、 ST…スリット、 Tr…トランジスタ、 WL…ワード線
Claims (9)
- 3次元配置されたメモリセルを含む複数の構成要素と、
前記複数の構成要素のうちの少なくとも1つに電気的に接続されたトランジスタと、
前記複数の構成要素のうちの少なくとも1つに前記トランジスタを介して直列接続された検査パッドと、
前記検査パッドおよび前記トランジスタのゲートに電気的に接続され、前記トランジスタをオフ状態とするために両者に共通な電位を供給可能な配線と、
を備えた記憶装置。 - 前記検査パッドは、前記複数の構成要素よりも上層の配線層中に設けられる請求項1記載の記憶装置。
- 前記配線は、前記検査パッドよりも上層の配線層中に設けられる請求項1または2に記載の記憶装置。
- 前記複数の構成要素が設けられた基板をさらに含み、
前記検査パッドおよび前記トランジスタのゲートは、前記配線を介して前記基板に電気的に接続される請求項1〜3のいずれか1つに記載の記憶装置。 - 前記検査パッドと同じ配線層中に設けられ、前記トランジスタのゲートに接続されたゲートパッドをさらに備え、
前記配線は、前記ゲートパッドに電気的に接続される請求項1〜4のいずれか1つに記載の記憶装置。 - 3次元配置されたメモリセルを含む複数の構成要素と、前記複数の構成要素のうちの少なくとも1つに電気的に接続されたトランジスタと、前記複数の構成要素のうちの少なくとも1つに前記トランジスタを介して直列接続された検査パッドと、を基板上に形成する工程と、
前記トランジスタをオン状態とし、前記検査パッドを介して前記少なくとも1つの構成要素と、他の構成要素と、の間の電気的な接続の有無、または、電流電圧特性を検査する工程と、
前記複数の構成要素および前記検査パッドの上層に、前記検査パッドおよび前記トランジスタのゲートに電気的に接続された配線を含む配線層を形成する工程と、
前記配線を介して前記検査パッドおよび前記トランジスタのケートに所定のバイアスを供給することにより前記トランジスタをオフ状態とし、前記メモリセルを検査する工程と、
を備えた記憶装置の製造方法。 - 第1方向に延在し、前記第1方向と交差する第2方向に積層された複数の第1電極層を含む第1積層体と、
前記複数の第1電極層を前記第2方向に貫いて延びる半導体ピラーとを有し、
前記複数の第1電極層は、複数の第1層と、前記第2方向において隣り合う前記第1層の間に位置する第2層と、を含み、
前記複数の第1層のうちの少なくとも1つは、前記第1積層体上方に位置する第1配線を介して基板と電気的に接続され、
前記第2層のうちの少なくとも1つは、前記第1配線とは第2方向の高さが異なる位置に設けられた第2配線を介して基板と電気的に接続される記憶装置。 - 前記第1積層体は、前記半導体ピラーを有する第1領域と、前記第1領域から見て前記第1方向に位置し、前記少なくとも1つの第1層と前記第1配線とが接続される第2領域と、前記第1領域と前記第2領域との間に設けられ、前記複数の第1電極層を分断した絶縁体と、を含み、
前記第1領域および前記第2領域は、前記絶縁体によって電気的に絶縁される請求項7記載の記憶装置。 - 前記第1配線を含む複数の第1配線を有し、
前記複数の第1層は、前記第1配線を共有し、前記第1配線を介して前記基板に電気的に接続され、
前記第2層のうちの前記少なくとも1つとは別の第2層は、別の第1配線に接続される請求項7または8に記載の記憶装置。
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