TW202142880A - 測試陣列結構、晶圓結構與晶圓測試方法 - Google Patents

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Abstract

測試陣列結構包括基板、第一胞、第二胞、第一與第二位元線環以及四個字元線。第一與第二胞中的每一個都具有依序排列且彼此連接在一起的第一汲極區、第一閘極區、源極區、第二閘極區以及第二汲極區。第一胞的第一汲極區與第一閘極區位於第一位元線環內。第一胞的第二閘極區以及第二汲極區位於第一位元線環與第二位元線環之間。第二胞的第一汲極區與第一閘極區位於第二位元線環內。第二胞的第二閘極區以及第二汲極區位於第一與第二位元線環之外。第一胞的第二汲極區與第二胞的第一汲極區位於其中二個彼此最相鄰的字元線之間。

Description

測試陣列結構、晶圓結構與晶圓測試方法
本揭露有關於測試陣列結構、晶圓結構與晶圓測試方法。
對於半導體裝置的製作，如何確認晶圓的品質是一個很重要的課題。因此，在晶圓上能夠執行多種不同的電性參數測試。對於被測試的晶圓來說，在被測試的晶圓上可以設置一個測試晶片，而工程師能通過量測測試晶片的電性，來確認被測試的晶圓的品質。
測試晶片可以是一個小型陣列測試元件組(mini array test element group, TEG)。然而，對於傳統的具有容器的陣列測試元件組來說，是難以測試出於彼此垂直的二個方向上是否有電流洩漏的情況發生。
為了達到上述目的，本揭露的一些實施例有關於測試陣列結構、晶圓結構與晶圓測試方法。
本揭露之一態樣有關於一種測試陣列結構。測試陣列結構包括基板、第一胞與第二胞、位於基板上的第一位元線環與第二位元線環，以及位於第一與第二位元線環之上的第一字元線、第二字元線、第三字元線與第四字元線。第一與第二胞中每一個都具有依序排列並連接在一起的第一汲極區、第一閘極區、源極區、第二閘極區以及第二汲極區。第一胞的第一汲極區與第一閘極區位於第一位元線環內。第一胞的第二閘極區以及第二汲極區位於第一位元線環與第二位元線環之間。第二胞的第一汲極區與第一閘極區位於第二位元線環內。第二胞的第二閘極區以及第二汲極區位於第一與第二位元線環之外。第一胞的第二汲極區與第二胞的第一汲極區位於第二與第三字元線之間。
在一或多個實施方式中，第一與第二位元線環中的每一個都是沿第一方向延伸的封閉橢圓環。
在一些實施方式中，第一、第二、第三以及第四字元線彼此平行並延伸於垂直第一方向之第二方向。
在一或多個實施方式中，如前所述的測試陣列結構進一步包括複數電容。前述的第一與第二汲極區中每一個都分別連接至這些電容中相應的一個電容。
在一或多個實施方式中，第一胞的源極區位於第一位元線環下並連接至第一位元線環。第二胞的源極區位於第二位元線環下並連接至第二位元線環。
在一或多個實施方式中，第一胞的第一閘極區位於第一字元線下並連接至第一字元線。第一胞的第二閘極區位於第二字元線下並連接第二字元線。第二胞的第一閘極區位於第三字元線下並連接至第三字元線。第二胞的第二閘極區位於第二字元線下並連接第四字元線。
在一或多個實施方式中，如前所述的測試陣列結構進一步包括第三胞。第三胞具有依序排列並連接在一起的第一汲極區、第一閘極區、源極區、第二閘極區以及第二汲極區。第三胞的第一汲極區與第一閘極區位於第一與第二位元線環之間。第三胞的第二閘極區以及第二汲極區位於第二位元線環內。
在一或多個實施方式中，第一胞與第二胞中的每一個都具有通道區。通道區分別位於相應的第一與第二閘極區下。
本揭露之一態樣有關於一種晶圓結構。晶圓結構包括複數晶片，並且這些晶片至少其中之一具有如前所述的測試陣列結構。
本揭露之一態樣有關於一種晶圓測試方法。晶圓測試方法包括以下流程。施加開啟電壓於第一位元線環，並施加關閉電壓於第二位元線環。分別施加開啟電壓於第一、第二、第三與第四字元線並測量第一洩漏幅度，其中第一洩漏幅度為第一胞的第二汲極區與第二胞的第一汲極區之間的電流。施加關閉電壓於第一與第三字元線，施加開啟電壓於第二與第四字元線，並且測量第二洩漏幅度，其中第二洩漏幅度為第一胞的第二汲極區與第二胞的第一汲極區之間的電流。比對第一洩漏幅度與第二洩漏幅度，以判斷第一胞與第二胞之間是否發生電流洩漏。若第一胞與第二胞之間發生電流洩漏，標記晶圓結構為一破損晶圓。
在一或多個實施方式中，測試陣列結構進一步包括第三胞。第三胞具有依序排列並連接在一起的第一汲極區、第一閘極區、源極區、第二閘極區以及第二汲極區。第三胞的第一汲極區與第一閘極區位於第一與第二位元線環之間。第三胞的第二閘極區以及第二汲極區位於第二位元線環內。並且晶圓測試方法進一步包括以下流程。測量第三洩漏幅度，其中第三洩漏幅度為第一胞的該二汲極區與該第三胞的第一汲極區之間的電流。根據該第三洩漏幅度的大小判斷在第一胞與該第三胞之間是否發生電流洩漏。若第一胞與第三胞之間發生電流洩漏，標記晶圓結構為破損晶圓。
綜上所述，本揭露的測試陣列結構能夠包括二個水平的位元線環與多個垂直的字元線，並且能夠執行垂直與水平二個彼此垂直方向上的電流洩漏測試。測試陣列結構能夠提供於被測試的晶圓結構上，使得被測試的晶圓結構的品質能夠被確認。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
下文係舉實施例配合所附圖式進行詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
另外，在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞，將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。
在本文中，「第一」、「第二」等等用語僅是用於區隔具有相同技術術語的元件或操作方法，而非旨在表示順序或限制本揭露。
此外，「包含」、「包括」、「提供」等相似的用語，在本文中都是開放式的限制，意指包含但不限於。
進一步地，在本文中，除非內文中對於冠詞有所特別限定，否則「一」與「該』可泛指單一個或多個。將進一步理解的是，本文中所使用之「包含」、「包括」、「具有」及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。
請參照第1A圖。第1A圖根據本揭露之一實施方式繪示一測試陣列結構100之一頂視圖。如圖所示，測試陣列結構100包括基板110、位元線環BLR1、位元線環BLR2、位元線環BLR3、字元線WL1、字元線WL2、字元線WL3、字元線WL4、字元線WL5、字元線WL6、字元線WL7以及多個胞元(cell)。這些胞元類似於記憶體中的記憶胞。在本實施方式中，這些胞元形成於基板110內並包括第一胞120、第二胞140與第三胞160。第一胞120、第二胞140與第三胞160的各個汲極端子(在基板110上以圓圈表示，請見後述)則位於基板110上。在第1A圖中，字元線WL1、字元線WL2、字元線WL3、字元線WL4、字元線WL5、字元線WL6與字元線WL7依序排列。
在本實施方式中，第一胞120、第二胞140與第三胞160中的每一個都是由二個金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)所組成。第一胞120、第二胞140與第三胞160中的每一個都具有形成於基板110內的二個汲極區、二個閘極區、一個共源極區以及通道區域。隔離區域則可以被建立在二個胞元之間，藉以使各個胞元與胞元之間彼此電性分離。在第1A圖中位於基板110上的圓圈是第一胞120、第二胞140與第三胞160等等多個胞元的汲極端子。這些汲極端子是分別連接至第一胞120、第二胞140與第三胞160中等等多個胞元的汲極區。為進一步詳細說明，請參考接下來的討論。
如第1A圖所示，由上至下，(第一)位元線環BLR1、(第二)位元線環BLR2與(第三)位元線環BLR3都是封閉的橢圓環，這些封閉的橢圓環是沿x軸方向延伸，並且這些封閉的橢圓環在沿y軸方向上平行排列。位元線環BLR1、BLR2與BLR3可以由導電材料所製成，並且連接至第一胞120、第二胞140與第三胞160。在第1A圖中，多個胞元(例如第一胞120、第二胞140與第三胞160)的多個汲極端子的部分位在位元線環BLR1、BLR2與BLR3之內，而部分的汲極端子則位在位元線環BLR1、BLR2與BLR3之間。
字元線WL1-WL7形成於位元線環BLR1、BLR2與BLR3之上。字元線WL1-WL7並不直接電性連接至位元線環BLR1、BLR2與BLR3。在本實施方式中，字元線WL1-WL7係沿y軸方向延伸，其中y軸方向垂直於位元線環BLR1、BLR2與BLR3延伸的x軸方向。字元線WL1-WL7係用以連接至多個胞元(例如第一胞120、第二胞140與第三胞160)的多個閘極區，並且字元線WL1-WL7能夠用與控制在胞元內的MOSFET。在一些實施方式中，位元線環的延伸方向交錯於字元線的延伸方向。
在第1A圖中，胞元(例如第一胞120、第二胞140與第三胞160)排列以形成胞元陣列。位元線環BLR1、BLR2與BLR3圍繞部分的汲極端子。字元線WL1-WL7進一步形成於位元線環BLR1、BLR2與BLR3之上。多個胞元中的多個汲極端子各個都位在位元線環之間(例如位於位元線環BLR1、BLR2與BLR3的其中之一內，或是位於位元線環BLR1、BLR2與BLR3其中二者之間)並位於字元線WL1-WL7之間。位元線環BLR1、BLR2與BLR3與字元線WL1-WL7形成多個矩形區域，並且多個胞元(例如第一胞120、第二胞140與第三胞160)的多個汲極端子是分別位在所述的多個矩形區域內。在一些實施方式中，汲極端子可以是電容器，並且每個胞元都可以是記憶體的其中一個記憶胞。
為了簡單說明的目的，請參照第1B圖與第1C圖。第1B圖與第1C圖根據本揭露之一實施方式繪示一測試陣列結構100的示意性頂視圖。在第1B圖與第1C圖中，僅有三個胞元，即第一胞120、第二胞140與第三胞160繪示呈現於基板110之上。
在第1B圖中，標示出的第一胞120與第二胞140是二個最相鄰的胞元。在測試陣列結構100中，能夠測量到第一胞120與第二胞140之間的電流洩漏。
第2圖繪示第1A圖之測試陣列結構100中第一胞120的剖面圖。第一胞120包括汲極區122、閘極區124、源極區126、閘極區128以及汲極區130。每一個閘極區124與閘極區128分別都由一個半導體區域與圍繞半導體區域的一個絕緣區域來形成。在第2圖提供的剖面上，由左至右可以認為是(第一)汲極區122、(第一)閘極區124、源極區126、(第二)閘極區128以及(第二)汲極區130依序排列並連接在一起。通道區132則位於閘極區124與閘極區128之下。隔離區IA是形成在第一胞120的兩側，藉以電性隔絕第一胞120與其他位在基板110上的胞元。
在第一胞120中，汲極區122、閘極區124與源極區126形成一個MOSFET，汲極區130、閘極區128與源極區126則形成另一個MOSFET，並且二個MOSFET係共用一個源極區126。在一個具體的例子中，每一個胞元中的二個MOSFET是包括二個p型MOSFET。在一些實施方式中，每一個胞元中的二個MOSFET也可以是二個n型MOSFET。
在第2圖中，第一胞120進一步包括汲極端子123與汲極端子131。汲極端子123與汲極端子131分別連接至汲極區122與汲極區130。汲極端子123與汲極端子131可以是導電材料。在一些實施方式中，汲極端子123與汲極端子131可以包括電容器，使得第一胞120可以是一個由二個1T1C(one-transistor-one-capacitor)記憶單元所組成的動態隨機存取記憶體(Dynamic Rando, Access Memory, DRAM)記憶胞。相似地，在一些實施方式中，第二胞140與第三胞160也可以是相似的記憶胞。換言之，第一胞120、第二胞140與第三胞160可以通過DRAM記憶體製程來形成。
如第2圖所示，位元線環BLR1是位於第一胞120的源極區126上。位元線環BLR1係電性地連接至源極區126。二個最相鄰的字元線WL3與字元線WL4則分別連接至閘極區124與閘極區128。同時參照第1A圖與第2圖，位元線環BLR1的延伸方向(x軸方向)與字元線WL3及字元線WL4的延伸方向(y軸方向)實質上是彼此垂直。位元線環BLR3係交錯於字元線WL3及字元線WL4。
相似地，請參照第3圖。第3圖繪示第1A圖之測試陣列結構100中第二胞140的剖面圖。第二胞140包括汲極區142、閘極區144、源極區146、閘極區148以及汲極區150。每一個閘極區144與閘極區148分別都由一個半導體區域與一個圍繞半導體區域的絕緣區域來形成。在第3圖提供的剖面上，由左至右可以認為是 (第一)汲極區142、(第一)閘極區144、源極區146、(第二)閘極區148以及(第二)汲極區150依序排列並連接在一起。通道區152則位於閘極區144與閘極區148之下。隔離區IA是形成在第二胞140的兩側，藉以電性隔絕第二胞140與其他位在基板110上的胞元。
在本實施方式中，位元線環BLR2是位於第二胞140的源極區146上。位元線環BLR1係電性地連接至源極區126。字元線WL5電性連接至閘極區144，以控制由汲極區142、閘極區144以及源極區146所形成的電晶體。字元線WL6則電性連接至閘極區148，以控制由汲極區150、閘極區148以及源極區146所形成的電晶體。汲極端子143與汲極端子151是分別連接至汲極區142與汲極區150。
第4圖繪示第1A圖之測試陣列結構100中第三胞160的剖面圖。第三胞160包括汲極區162、閘極區164、源極區166、閘極區168以及汲極區170。每一個閘極區164與閘極區168分別都由一個半導體區域與一個圍繞半導體區域的絕緣區域來形成。在第4圖提供的剖面上，由左至右可以認為是(第一)汲極區162、(第一)閘極區164、(第二)源極區166、(第二)閘極區168以及汲極區170是依序排列並連接在一起。通道區172則位於閘極區164與閘極區168之下。隔離區IA是形成在第三胞160的兩側，藉以電性隔絕第三胞160與其他位在基板110上的胞元。
如第4圖所示，位元線環BLR2是電性連接至源極區166。字元線WL4是電性連接至閘極區164，以控制由汲極區162、閘極區164以及源極區166所形成的電晶體。字元線WL5則電性連接至閘極區168，以控制由汲極區170、閘極區168以及源極區166所形成的電晶體。汲極端子163與汲極端子171是分別連接至汲極區162與汲極區170。
同時參照第1B圖與第5圖。第5圖繪示第1B圖沿線段C1-C1’的一剖面視圖，以繪示第一胞120與第二胞140之間的具體結構。換言之，第5圖還繪示出二個最鄰近的字元線WL4與字元線WL5之間的結構。如第5圖所示，第一胞120的汲極區130與第二胞140的汲極區142是位於二個最鄰近的字元線WL4與字元線WL5之間。位元線環BLR2的部分是位於汲極端子131與汲極端子143之間。汲極端子131與汲極端子143分別連接至汲極區130與汲極區142。
隔離區IA是位於汲極區130與源極區146之間，且隔離區IA是位在位元線環BLR2之下，並且另一個隔離區IA是位在源極區146與汲極區142之間。隔離區IA是用以電性隔離第一胞120與第二胞140。在一些實施方式中，隔離區IA可以是淺溝槽隔離區(shallow trench isolation, STI)。
在本實施方式中，二個隔離區IA是進一步圍繞汲極區130與汲極區142。具體而言，隔離區IA是設置圍繞胞元(例如第一胞120、第二胞140與第三胞160)，使得這些胞元彼此之間是電性隔離的。
一般而言，由於隔離區IA的存在，在第一胞120與第二胞140之間是沒有電流可以流通的。若隔離區IA的電性隔絕功能因非預期的原因失效，則測試陣列結構100可以輕鬆地測量出第一胞120與第二胞140之間的電流洩漏。換言之，同時參照第1B圖與第5圖，沿y軸方向的電流洩漏能夠被測量。因此，測試陣列結構100可以形成於一個半導體基板或晶圓上，以用於TEG測試，藉以檢驗半導體基板或晶圓的品質。詳情請見後續討論。
請同時參照第1C圖與第6圖。第6圖繪示第1C圖沿線段C2-C2’的一剖面視圖，繪示出第三胞160的汲極區162與第一胞120的汲極區130。汲極端子163與汲極端子131分別連接至汲極區162與汲極區130。隔離區IA位於汲極區162與汲極區130之間，或是圍繞汲極區162與汲極區130。因此，汲極區162與汲極區130是通隔離區IA來電性隔離，意即第三胞160是電性隔絕於第一胞120。
在第6圖中，字元線WL4是連接至位在汲極區162與汲極區130之間的隔離區IA。一般而言，字元線WL4是連接至其中一或多個胞元的閘極區，以控制在胞元內對應的電晶體。在這樣的情況下，儘管在汲極區162和汲極區130之間沒有閘極區，但是為了製造工藝的方便，字元線WL4仍然形成並設置在汲極區162與汲極區130之間的區域上。
具體而言，測試陣列結構100可以基於DRAM記憶體陣列來形成。在這樣的情況下，每一個位元線環(例如位元線環BLR1、BLR2或BLR3)可以認為是由二個最相鄰的位元線所組成。由二個最相鄰的位元線的兩端連接在一起，來形成一個位元線環。因此，形成位元線環的二個最相鄰的位元線，能夠具有相同的電壓。
在一些實施方式中，二個相鄰的位元線可以分別具有個彼此連接的端子，藉以施加相同的電壓。然而，從現代半導體的製程工藝的觀點來看，在二個已經形成的位元線上，要再提供二個額外的端子，是相當困難的，這是因為要考量到元件的尺寸。半導體元件的尺寸相當小。在本實施方式中，每一個位元線環(例如位元線環BLR1-BLR3)是一個一體成形的導電環，並且這些一體成形的位元線環都是在同一道製程工藝下完成的。換言之，舉例而言，每個位元線環都是形成在基板110上導電的橢圓封閉環，並且這些橢圓封閉環是在一道製程下由導電材料所形成。在這樣的情況下，對於位元線環來說，不需要通過設置額外的端子或接點於相鄰之位元線來形成位元線環。在一些實施方式中，測試陣列結構100能夠基於原本DRAM記憶體製程來製造。
此外，一般而言，由於隔離區IA，在相鄰的第一胞120與第三胞160之間並不會有電流。在這樣的情況下，若隔離區IA的電性隔絕功能因非預期的原因失效，則測試陣列結構100可以輕鬆地測量出第一胞120與第三胞160之間的電流洩漏。換言之，同時參照第1C圖與第6圖，沿x軸方向的電流洩漏也能夠被測量。具體細節請見後續的討論。
因此，測試陣列結構100可以用於在二個方向上偵測胞元與胞元之間(cell-to-cell)的電流洩漏，並且測試陣列結構100可形成在半導體基板或晶圓上，以用來做整體品質的測試，例如TEG測試。
第7圖根據本揭露之一實施方式繪示一晶圓結構200之一示意性頂視圖。晶圓結構200具有多個晶片，並且這些晶片至少其中一個具有如前所述的晶圓測試陣列。為了說明的目的，在第7圖中僅有晶片210繪示於晶圓結構上。因此，測試陣列結構100能夠用於TEG測試，從而獲得晶圓結構200的品質，藉以判別晶圓結構200是否為一個破損的晶圓。
第8圖根據本揭露之一實施方式繪示一晶圓測試方法300的一流程圖。晶圓測試方法300是通過測量一個晶圓結構(如第7圖的晶圓結構200)上的測試晶片(如第7圖的晶片210)，來確認晶圓結構200是否是破損的晶圓。這本揭露中，如前所述的測試陣列結構100是形成在測試晶片210上，藉以於一個晶圓結構提供TEG測試。用於TEG測試的晶圓測試方法300包括流程310至流程360。
在流程310，提供如第7圖所繪示，具有如前所述之測試陣列結構100的晶圓結構200。
如前所述，測試陣列結構100具有基板(例如基板110)、多個胞元(例如第一胞120、第二胞140與第三胞160)、多個位元線環(例如位元線環BLR1-BLR3)以及多個字元線(例如字元線WL1-WL7)。參照第2圖至第4圖，位元線環BLR2連接至第二胞140的源極區146以及第三胞160的源極區166。字元線WL3連接至第一胞120的閘極區124。字元線WL4連接至第一胞120的閘極區128以及第三胞160的閘極區164。字元線WL5連接至第二胞140的閘極區144以及第三胞160的閘極區168。字元線WL7連接至第二胞140的閘極區148。
在這樣的情況下，每個胞元都包括二個p型MOSFET。在晶圓測試方法300中，施加開啟電壓於源極區上，意指提供源極區一個驅動電壓，反之施加關閉電壓於源極區上，則意指為不施加任何電壓而使源極區處於浮動電位。此外，在本實施方式，施加開啟電壓於閘極區上，意指於閘極區上施加高於p型MOSFET之閥值(threshold)電壓的電壓，藉以開啟胞元內電晶體。反之施加關閉電壓於閘極區上，則意指不施加電壓於閘極區上，而使電晶體保持關閉。
接續流程310，在流程320，施加開啟電壓於(第一)位元線環BLR1並施加關閉電壓於(第二)位元線環BLR2上。在本實施方式中，意即提供驅動電壓至位元線環BLR1，而位元線環BLR2則不連接驅動電壓，而具有浮動電位。
進一步地，在流程330，施加開啟電壓於第一、第二、第三與第四字元線。對於測試陣列結構100來說，第一、第二、第三與第四字元線分別對應到字元線WL3-字元線WL4、字元線WL5以及字元線WL6，因此在本實施方式中，施加開啟電壓於字元線WL3-WL6。字元線WL3-WL6分別連接第一胞120、第二胞140與第三胞160不同的閘極區，因此施加開啟電壓於字元線WL3-WL6，意即於字元線WL3-WL6施加高於p型MOSFET之閥值電壓的電壓。隨後，測量第一胞120的汲極區130與第二胞140的汲極區142之間的電流作為第一洩漏幅度。在流程330下，定義測試陣列結構100處於狀態type-A下。
接續流程330，在流程340，施加關閉電壓於第一、第三字元線(對應到字元線WL3與字元線WL5)，並施加開啟電壓於第二、第四字元線(對應到字元線WL4與字元線WL6)。對於測試陣列結構100來說，第一、第二、第三與第四字元線分別對應到字元線WL3-WL6，意即施加關閉電壓於字元線WL3與字元線WL5，同時施加開啟電壓於字元線WL4與字元線WL6。隨後，再測量第一胞120的汲極區130與第二胞140的汲極區142之間的電流作為第二洩漏幅度。在流程340下，定義測試陣列結構100處於狀態type-B下。
對於流程330的狀態type-A與流程340的狀態type-B，測試陣列結構100各個不同元件的電壓相對關係如第9圖所示。第9圖繪示在晶圓測試方法300不同流程中測試陣列結構100不同區域的電壓關係圖。
對於第一胞120，請參照第2圖與第9圖。無論對於狀態type-A或是狀態type-B，位元線環BLR1總是具有開啟電壓，而字元線WL4也總是具有開啟電壓。因此，第一胞120來說，源極區126總是具有開啟電壓，並且由源極區126、閘極區128與汲極區130所形成的p型電晶體將總是開啟，這對應到第一胞120的汲極區130將總是具有相對高的電壓。
對於第二胞140，請參照第3圖與第9圖。無論對於狀態type-A或是狀態type-B，第二胞140的源極區146總是處於關閉電壓，這使得第二胞140的源極區146總是具有浮動電位。
然而，測試陣列結構在流程330的狀態type-A下，字元線WL5具有開啟電壓，這使得由源極區146、閘極區144以及汲極區142所組成的電晶體開啟，並且還使得第二胞140的汲極區142具有相對低的電壓。在流程330中，因為第二胞140的汲極區130總是具有高電壓而第二胞140的汲極區142總是具有低電壓，若位於汲極區130與汲極區142之間的隔離區IA具有非預期缺陷所產生的短路，則汲極區130與汲極區142之間將會存在洩漏電流。測量到的汲極區130與汲極區142之間的洩漏電流即為第一洩漏幅度。
在流程340，測試陣列結構在流程330的狀態type-B下，字元線WL5具有關閉電壓，這使得由源極區146、閘極區144以及汲極區142所組成的電晶體不開啟。這對應到，源極區146、閘極區144以及汲極區142所組成的電晶體不會有電流流通。因此，測試陣列結構在流程330在狀態type-B下，即使位於汲極區130與汲極區142之間的隔離區IA具有非預期缺陷所產生的短路，汲極區130與汲極區142之間理論上也不會存在洩漏電流。隨後，即可測量到的汲極區130與汲極區142之間的洩漏電流作為第二洩漏幅度。一般而言，第二洩漏幅度會是一個趨近於零的值。
接續流程330與流程340，在流程350，藉由比較第一洩漏幅度與第二洩漏振幅，來確認第一胞120與第二胞140之間是否發生電流洩漏。如前所述，若位於汲極區130與汲極區142之間的隔離區IA具有未預期的缺陷而導致短路，在流程330下狀態type-A的第一洩漏幅度與在流程340下狀態type-B的第二洩漏幅度將會有相當不同。
第10圖繪示在測試陣列結構100中的不同位置的洩漏幅度的一關係圖。橫軸是測試陣列結構100上不同位置的座標標號，對應到不同的電流流通路徑。縱軸是電流流通路徑的洩漏幅度。每一個座標標號都對應到二個相鄰汲極區之間對應電流流通路徑所流通電流大小。
第10圖繪示同時繪示在狀態type-A與type-B下，測試陣列結構100上不同位置的洩漏幅度，藉以比較出洩漏幅度的不同。如第10圖所標示，第一洩漏幅度與第二洩漏幅度被標示出來，所標示出的位置對應到第一胞120與第二胞140的二個相鄰汲極區130與汲極區142之間的位置。也就是說，在第10圖的測量結果下，可以確認第一胞120與第二胞140之間存在電流洩漏。這個電流洩漏是沿x軸方向發生在第一胞120與第二胞140之間。
通過如第10圖所示的比較，若第一胞120與第二胞140之間存在電流洩漏，可以確認出晶圓結構200是一個破損的晶圓。在流程360，若第一胞120與第二胞140之間存在電流洩漏，可以標記晶圓結構200為一個破損晶圓，並且隨後可以將破損的晶圓結構200移除。
第11圖繪示繪示第8圖之晶圓測試方法300的一接續流程。在本實施方式中，通過流程370至流程390，可以測量到x軸方向上的電流洩漏。
在流程370，測量第三洩漏幅度，其中第三洩漏幅度為第一胞120的汲極區130與第三胞160的汲極區162之間的電流。
參照第9圖的表格與第4圖。無論是狀態type-A還是狀態type-B，位元線環BLR2總是具有關閉電壓，並且字元線WL4總是具有開啟電壓。源極區166具有關閉電壓而處於浮動電壓下。閘極區164則具有開啟電壓。因此，由源極區166、閘極區164以及汲極區162所形成的電晶體總是開啟，並且汲極區162總是具有低電壓。若汲極區130與汲極區162之間的隔離區IA具有非預期缺陷所產生的短路，則汲極區130與汲極區162之間將可以測量出電流。汲極區130與汲極區162之間的電流係作為第三洩漏幅度。
在流程380，根據第三洩漏幅度的大小，來判斷在第一胞120與第三胞160之間是否發生電流洩漏。如第6圖所示，若位於汲極區130與汲極區162之間的隔離區IA具有非預期缺陷而產生短路，則第一胞120與第三胞160之間的第三洩漏幅度將可以大過一個預定的標準值。如此，第一胞120與第三胞160之間是否存在電流洩漏可以被確認。若發生電流洩漏，則第一胞120與第三胞160之間的電流洩漏是沿x軸方向上發生。
在流程390，若第一胞120與第三胞160之間發生電流洩漏，標記晶圓結構200為破損晶圓。在晶圓測試方法300完成後，可以將標記的破損晶圓結構200移除。
綜上所述，本揭露提供能夠用於晶圓測試的測試陣列結構。測試陣列結構能夠根據現有DRAM製程工藝，基於現有DRAM記憶體陣列來製造。測試陣列結構能夠用於沿二個彼此垂直的方向上測量電流的洩漏。測試陣列結構能夠設置於欲測試之晶圓結構上，藉以使得晶圓結構的品質能夠被確認檢驗。
雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
100:測試陣列結構 110:基板 120:第一胞 122,130:汲極區 123,131:汲極端子 124,128:閘極區 126:源極區 132:通道區 140:第二胞 142,150:汲極區 143,151:汲極端子 144,148:閘極區 146:源極區 152:通道區 160:第三胞 162,170:汲極區 163,171:汲極端子 164,168:閘極區 166:源極區 172:通道區 200:晶圓結構 210:晶片 300:晶圓測試方法 310~390:流程 BLR1,BLR2,BLR3:位元線環 WL1,WL2,WL3,WL4,WL5,WL6,WL7:字元線 C1-C1’:線段 C2-C2’:線段 IA:隔離區
本揭露的優點與圖式，應由接下來列舉的實施方式，並參考附圖，以獲得更好的理解。這些圖式的說明僅僅是列舉的實施方式，因此不該認為是限制了個別實施方式，或是限制了發明申請專利範圍的範圍。 第1A圖根據本揭露之一實施方式繪示一測試陣列結構之一頂視圖； 第1B圖與第1C圖根據本揭露之一實施方式繪示一測試陣列結構的示意性頂視圖； 第2圖、第3圖與第4圖分別繪示第1A圖之測試陣列結構中不同胞元的多個剖面圖； 第5圖繪示第1B圖沿線段C1-C1’的一剖面視圖； 第6圖繪示第1C圖沿線段C2-C2’的一剖面視圖； 第7圖根據本揭露之一實施方式繪示一晶圓結構之一示意性頂視圖； 第8圖根據本揭露之一實施方式繪示一晶圓測試方法的一流程圖； 第9圖繪示在晶圓測試方法不同流程中測試陣列結構不同區域的電壓關係圖； 第10圖繪示在測試陣列結構中的不同位置的洩漏幅度的一關係圖；以及 第11圖繪示繪示第8圖之晶圓測試方法的一接續流程。
100:測試陣列結構
110:基板
120:第一胞
140:第二胞
160:第三胞
BLR1,BLR2,BLR3:位元線環
WL1,WL2,WL3,WL4,WL5,WL6,WL7:字元線

Claims (11)

  1. 一種測試陣列結構，包括： 一基板； 一第一胞與一第二胞，其中該第一與第二胞中每一個都具有依序排列並連接在一起的一第一汲極區、一第一閘極區、一源極區、一第二閘極區以及一第二汲極區； 一第一位元線環與一第二位元線環，位於該基板上，其中該第一胞的該第一汲極區與該第一閘極區位於該第一位元線環內，該第一胞的該第二閘極區以及該第二汲極區位於該第一位元線環與該第二位元線環之間，該第二胞的該第一汲極區與該第一閘極區位於該第二位元線環內，並且該第二胞的該第二閘極區以及該第二汲極區位於該第一與第二位元線環之外；以及 一第一字元線、一第二字元線、一第三字元線與一第四字元線，位於該第一與第二位元線環之上，其中該第一胞的該第二汲極區與該第二胞的該第一汲極區位於該第二與第三字元線之間。
  2. 如請求項1所述之測試陣列結構，其中該第一與第二位元線環中的每一個都是沿一第一方向延伸之一封閉橢圓環。
  3. 如請求項2所述之測試陣列結構，其中該第一、第二、第三以及第四字元線彼此平行並延伸於垂直該第一方向之一第二方向。
  4. 如請求項1所述之測試陣列結構，進一步包括： 複數電容，其中該些第一與第二汲極區中每一個都分別連接至該些電容中相應的一電容。
  5. 如請求項1所述之測試陣列結構，其中該第一胞的該源極區位於該第一位元線環下並連接至該第一位元線環，該第二胞的該源極區位於該第二位元線環下並連接至該第二位元線環。
  6. 如請求項1所述之測試陣列結構，其中該第一胞的該第一閘極區位於該第一字元線下並連接至該第一字元線，該第一胞的該第二閘極區位於該第二字元線下並連接該第二字元線，該第二胞的該第一閘極區位於該第三字元線下並連接至該第三字元線，該第二胞的該第二閘極區位於該第二字元線下並連接該第四字元線。
  7. 如請求項1所述之測試陣列結構，進一步包括： 一第三胞，具有依序排列並連接在一起的一第一汲極區、一第一閘極區、一源極區、一第二閘極區以及一第二汲極區，其中該第三胞的該第一汲極區與該第一閘極區位於該第一與第二位元線環之間，該第三胞的該第二閘極區以及該第二汲極區位於該第二位元線環內。
  8. 如請求項1所述之測試陣列結構，其中該第一胞與該第二胞中的每一個都具有二通道區，該二通道區分別位於相應的該第一與第二閘極區下。
  9. 一種晶圓結構，包括複數晶片，其中該些晶片至少其中之一具有如請求項1所述的該測試陣列結構。
  10. 一種晶圓測試方法，包括： 提供具有請求項1所述之該測試陣列結構的一晶圓結構； 施加一開啟電壓於該第一位元線環，並施加一關閉電壓於該第二位元線環； 分別施加開啟電壓於該第一、第二、第三與第四字元線並測量一第一洩漏幅度，其中該第一洩漏幅度為該第一胞的該第二汲極區與該第二胞的該第一汲極區之間的一電流； 施加關閉電壓於該第一與第三字元線，施加開啟電壓於該第二與第四字元線，並且測量一第二洩漏幅度，其中該第二洩漏幅度為該第一胞的該第二汲極區與該第二胞的該第一汲極區之間的一電流； 比對該第一洩漏幅度與該第二洩漏幅度，以判斷該第一胞與該第二胞之間是否發生一電流洩漏；以及 若該第一胞與該第二胞之間發生該電流洩漏，標記該晶圓結構為一破損晶圓。
  11. 如請求項10所述之晶圓測試方法，其中該測試陣列結構進一步包括一第三胞，該第三胞具有依序排列並連接在一起的一第一汲極區、一第一閘極區、一源極區、一第二閘極區以及一第二汲極區，其中該第三胞的該第一汲極區與該第一閘極區位於該第一與第二位元線環之間，該第三胞的該第二閘極區以及該第二汲極區位於該第二位元線環內，該晶圓測試方法進一步包括： 測量一第三洩漏幅度，其中該第三洩漏幅度為該第一胞的該第二汲極區與該第三胞的該第一汲極區之間的一電流； 根據該第三洩漏幅度的大小判斷在該第一胞與該第三胞之間是否發生另一電流洩漏；以及 若該第一胞與該第三胞之間發生該另一電流洩漏，標記該晶圓結構為一破損晶圓。
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