KR20090036007A - 테스트 패턴 - Google Patents

Abstract

본 발명은 리세스 구조에서의 대각선으로 위치한 활성영역들을 서로 연결하여 누설 전류 경로(leakage path)를 늘려 전기적 측정을 용이하게 하고, 두 개의 게이트 패드를 형성하고 각각 다른 바이어스(bias)를 인가하여 패싱 게이트 효과(passing gate effect) 및 이웃 게이트 효과(neighbor gate effect)를 측정할 수 있는 기술을 개시한다.

테스트 패턴, 리세스 구조, GIDL, 패싱 게이트 효과, 이웃 게이트 효과

Description

테스트 패턴{Test pattern}

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 리세스 구조에서의 대각선으로 위치한 활성영역들을 서로 연결하여 누설 전류 경로(leakage path)를 늘려 전기적 측정을 용이하게 하고, 두 개의 게이트 패드를 형성하고 각각 다른 바이어스(bias)를 인가하여 패싱 게이트 효과(passing gate effect) 및 이웃 게이트 효과(neighbor gate effect)를 측정할 수 있는 테스트 패턴에 관한 것이다.

일반적으로, 반도체 제조 공정은 가공(fabrication), 전기적 다이 분류(electrical die sorting), 조립(assembly) 및 검사(test)로 구분된다. 여기서, 가공 공정은 웨이퍼에 확산, 사진, 식각, 박막 공정 등을 여러 차례 반복 진행하면서 전기 회로들을 형성하여 웨이퍼 상태에서 전기적으로 완전하게 동작하는 반제품이 만들어지는 모든 과정을 말한다.

반도체 소자의 집적 공정에서 수율을 향상시키기 위한 방법은 전체 공정을 완료한 후 전기적 테스트를 통해 불량 현상을 파악하고 불량 층(layer)을 화학적 분석 기법으로 밝혀내는 과정으로 진행하였다.

따라서, 결함을 찾기까지의 과정과 피드백 시의 가부 판정 등을 수행하려면 최소 전체 공정 및 테스트 공정을 적어도 2회 이상 실시하여야 한다.

그러나, 반도체 소자의 제조 공정은 신속하고 정확하게 진행되어야 하기 때문에 실험을 통한 개선 여부를 알아보려 할 때 전체 공정을 통해서만 가능하므로 시간이 너무 많이 걸리기 때문에 근본적으로 결함을 개선하기 위해서는 몇 번의 전체 공정을 반복 실시해야 하는 문제점이 있다.

이를 해결하기 위해 트랜지스터를 포함하는 반도체 소자에서 회로에 사용되는 트랜지스터의 특성을 측정하기 위해 동일한 기판에 크기와 특성이 같은 테스트용 트랜지스터를 만들어 측정한다.

즉, 대부분의 반도체 소자 설계 분야에서는 프로덕트 다이(product die)의 트랜지스터 특성을 간접 모니터링하기 위해 통상 스크라이브 레인(scribe lane) 등에 테스트 패턴을 형성한다.

셀 트랜지스터와 동일한 구조를 갖는 테스트 패턴을 이용하여 셀 특성 중에서 리프레시(refresh) 특성을 테스트 패턴의 누설 전류(leakage current) 또는 항복 전압(breakdown voltage)을 모니터링하여 그에 따른 전기적 특성으로 해석할 수 있었다.

그러나, 반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension; CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor; FET)의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; SCE)가 발생하였다.

이를 극복하기 위하여 리세스 게이트(Recessed Gate)와 같은 McFET(Multi- channel FET)를 사용하게 되었다. 여기서, 리세스 게이트(Recessed Gate)는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각함으로써 채널 길이를 증가시키는 게이트 구조이다.

하지만, 리세스 게이트 구조를 갖는 셀 트랜지스터는 셀 특성을 전기적으로 해석하는 방법이 어려운 문제점이 있다.

본 발명은 리세스 구조에서의 대각선으로 위치한 활성영역들을 서로 연결하여 누설 전류 경로(leakage path)를 늘려 전기적 측정을 용이하게 하는 테스트 패턴을 제공하는 것을 목적으로 한다.

또한, 본 발명은 두 개의 게이트 패드를 형성하고 각각 다른 바이어스(bias)를 인가하여 패싱 게이트 효과(passing gate effect) 및 이웃 게이트 효과(neighbor gate effect)를 측정할 수 있는 테스트 패턴을 제공하는 것을 목적으로 한다.

본 발명에 따른 테스트 패턴은

아일랜드 형태인 지그재그로 형성된 활성영역;

상기 활성영역을 가로지르도록 형성된 게이트 라인;

상기 게이트 라인과 수직으로 교차하도록 형성된 비트 라인;

대각선으로 배치된 상기 활성영역들을 서로 연결하는 연결 활성영역;

상기 연결 활성영역을 비트 라인에 각각 연결하는 비트 라인 콘택;

상기 게이트 라인이 교번적으로 위아래로 공통 연결되어 접속되어 각각 제 1 바이어스 및 제 2 바이어스가 인가되는 제 1 게이트 패드 및 제 2 게이트 패드; 및

상기 비트 라인이 공통 연결되어 접속되어 제 3 바이어스가 인가되는 비트 라인 패드를 포함하는 것을 특징으로 한다.

또한, 상기 활성영역은 반도체 기판 내에 형성된 셀 웰에 형성되고,

상기 연결 활성영역의 한쪽 단부가 위쪽에 배치된 상기 활성영역의 한쪽 단부에 접속하고, 다른 쪽 단부가 아래쪽에 배치된 상기 활성영역의 한쪽 단부에 접속하고,

상기 활성영역은 상기 연결 활성영역을 통해 대각선으로 계단 형태로 공통 연결되고,

상기 비트 라인은 교번적으로 좌우로 공통연결되어 상기 비트 라인 패드에 접속되고,

상기 연결 활성영역은 상기 비트 라인 콘택을 통해 상기 비트 라인에 일대일 대응하여 접속되는 것을 특징으로 한다.

본 발명은 리세스 구조에서의 대각선으로 위치한 활성영역들을 서로 연결하여 누설 전류 경로(leakage path)를 늘려 전기적 측정을 용이하게 하고, 두 개의 게이트 패드를 형성하고 각각 다른 바이어스(bias)를 인가하여 패싱 게이트 효과(passing gate effect) 및 이웃 게이트 효과(neighbor gate effect)를 측정할 수 있는 효과가 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상 이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.

도 1은 본 발명에 따른 테스트 패턴을 나타낸 평면도이다.

도 1을 참조하면, 테스트 패턴은 반도체 기판 내에 형성된 셀 웰(cell well)(10) 내에 지그재그로 배치된 아일랜드 형태(island type)의 활성영역(12)과, 활성영역(12)을 가로지르도록 형성된 게이트 라인(14)과, 게이트 라인(14)과 교차하도록 형성된 비트 라인(16)과, 활성영역(12)의 한쪽 단부를 위쪽에 인접한 다른 활성영역(12)의 단부와 연결하고, 다른 쪽 단부를 아래쪽에 인접한 다른 활성영역(12)의 단부와 연결하는 연결 활성영역(13)과, 연결 활성영역(13)을 비트 라인(16)에 각각 연결하는 비트 라인 콘택(17)과, 게이트 라인(14)이 교번적으로 위 아래로 각각 공통 접속된 제 1 게이트 패드(18a) 및 제 2 게이트 패드(18b)와, 비트 라인(16)이 교번적으로 위 아래로 공통 접속된 비트 라인 패드(20)를 포함한다.

여기서, 연결 활성영역(13)은 비트 라인 콘택(17)을 통해 비트 라인(16)에 일대일 대응하여 연결된다.

또한, 활성영역(12) 중 대각선 방향으로 배치된 활성영역(12)은 연결 활성영역(13)에 의해 대각선으로 계단 모양으로 공통 연결된다.

상기한 바와 같이 구성된 본 발명에 따른 테스트 패턴은 BLC(Bit Line Contact)이 ISO의 SNC(Storage Node Contact)에 형성되기 때문에 GIDL(Gate Induced Drain Leakage) BV(Breakdown Voltage) 측정 방법은 하기의 측정값들을 이 용하여 SN(Storage Node)에서 측정하는 방법과 동일하게 측정할 수 있다.

먼저, 정상 상태(normal)의 측정 방법은 제 1 게이트 패드(18a) 및 제 2 게이트 패드(18b)에 0V를 인가하고, 비트 라인 패드(20)에는 공급 전원전압(VDD)을 인가하고, 백 바이어스 전압(VBB)으로 -0.4~-0.8V을 인가하여 스위프(sweep)와 스텝(step)으로 측정가능하다.

패싱 게이트 효과(passing gate effect)를 포함하는 값을 측정하는 방법은 제 1 게이트 패드(18a)에 0V를 인가하고, 제 2 게이트 패드(18b)에 코어 전압(Vcore)을 인가하고, 비트 라인 패드(20)에는 공급 전원전압(VDD)을 인가하고, 백 바이어스 전압(VBB)으로 -0.4~-0.8V을 인가하여 스위프(sweep)와 스텝(step)으로 측정가능하다.

이웃 게이트 효과(neighbor gate effect)를 포함하는 값을 측정하는 방법은 제 1 게이트 패드(18a)에 코어 전압(Vcore)을 인가하고, 비트 라인 패드(20)(VB)에는 공급 전원전압(VDD)을 인가하고, 백 바이어스 전압(VBB)으로 -0.4~-0.8V을 인가하여 스위프(sweep)와 스텝(step)으로 측정가능하다.

상기한 바와 같이 본 발명은 리세스 구조에서의 대각선으로 위치한 활성영역들을 서로 연결하여 누설 전류 경로(leakage path)를 늘려 전기적 측정을 용이하게 하고, 두 개의 게이트 패드를 형성하고 각각 다른 바이어스(bias)를 인가하여 패싱 게이트 효과(passing gate effect) 및 이웃 게이트 효과(neighbor gate effect)를 측정할 수 있는 기술을 개시한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 본 발명에 따른 테스트 패턴을 나타낸 평면도이다.

<도면의 주요 부분에 대한 부호 설명>

10: 반도체 기판 12: 활성영역

13: 연결 활성영역 14: 게이트 라인

16: 비트 라인 17: 비트 라인 콘택

18a: 제 1 게이트 패드 18b: 제 2 게이트 패드

20: 비트 라인 패드

Claims (5)

1. 지그재그로 배치된 아일랜드 형태의 제 1 및 제 2 활성영역;

   상기 제 1 활성영역을 가로지르는 제 1 및 제 2 게이트 라인;

   상기 제 2 활성영역을 가로지르는 제 3 및 제 4 게이트 라인;

   상기 제 1 내지 제 4 게이트 라인과 교차하는 비트 라인;

   상기 제 1 및 제 2 활성영역을 서로 연결하는 연결 활성영역;

   상기 연결 활성영역을 비트 라인에 각각 연결하는 비트 라인 콘택;

   상기 제 1 및 제 3 게이트 라인에 공통 연결되어 제 1 바이어스가 인가되는 제 1 게이트 패드;

   상기 제 2 및 제 4 게이트 라인에 공통 연결되어 제 2 바이어스가 인가되는 제 2 게이트 패드; 및

   상기 비트 라인에 공통 접속되어 제 3 바이어스가 인가되는 비트 라인 패드를 포함하는 것을 특징으로 하는 테스트 패턴.
2. 제 1 항에 있어서,

   상기 활성영역은 반도체 기판 내에 형성된 셀 웰에 형성되는 것을 특징으로 하는 테스트 패턴.
3. 제 1 항에 있어서,

   상기 연결 활성영역은 제 1 및 제 2 활성영역을 교번적으로 연결하여 대각선으로 계단 형태로 공통 연결되도록 하는 것을 특징으로 하는 테스트 패턴.
4. 제 1 항에 있어서,

   상기 비트 라인은 교번적으로 양측으로 공통연결되어 상기 비트 라인 패드에 접속되는 것을 특징으로 하는 테스트 패턴.
5. 제 1 항에 있어서,

   상기 연결 활성영역은 상기 비트 라인 콘택을 통해 상기 비트 라인에 일대일 대응하여 접속되는 것을 특징으로 하는 테스트 패턴.

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