KR20070018278A

KR20070018278A - 반도체 장치

Info

Publication number: KR20070018278A
Application number: KR1020050072789A
Authority: KR
Inventors: 이재필
Original assignee: 삼성전자주식회사
Priority date: 2005-08-09
Filing date: 2005-08-09
Publication date: 2007-02-14

Abstract

반도체 장치가 제공된다. 반도체 장치는 다수의 본딩 패드들, 다수의 본딩 패드들의 사이 영역에 형성되고, 외부에서 전기적 신호를 인가하여 전기적 특성을 측정할 수 있도록 적어도 하나의 본딩 패드와 전기적으로 연결된 다수의 테스트 소자를 포함하는 테스트 소자 그룹을 포함한다.

테스트 소자 그룹, 본딩 패드, 퓨즈

Description

반도체 장치{Semiconductor device}

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.

도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 소자 그룹을 설명하기 위한 레이아웃도이다.

도 4는 도 3의 IV-IV'를 따라 절단한 단면도이다.

도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.

(도면의 주요부분에 대한 부호의 설명)

110~150 : 본딩 패드 110a~150a : 제1 메탈층

110b~150b : 비아 110c~150c : 제2 메탈층

200 : 테스트 소자 그룹 210~230 : 테스트 소자

320a~320e : 게이트

212, 322, 232, 242, 252 : 퓨즈

본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 보다 상세하게는 신뢰성이 향상된 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.

반도체 칩의 제조 공정에서는 특정의 회로 패턴을 반복적으로 형성하여 반도체 기판에 집적 회로를 구성하는 패브리케이션(fabrication) 공정과, 반도체 기판에 형성된 반도체 칩의 특성을 검사하는 EDS(Electrical Die Sorting) 공정을 거쳐, 반도체 기판을 단위 칩으로 절단하여 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.

여기서, EDS 공정은 반도체 칩을 패키징하기 전에 불량인 반도체 칩을 제거함으로써, 불량인 반도체 칩을 패키징하여 시간과 비용이 소요되는 것을 미연에 방지하기 위한 공정이다. EDS 공정에는 스크라이브 라인(scribe line) 영역에 형성된 테스트 소자 그룹(test element group)을 측정하는 전기적 테스트 공정과 반도체 기판에 형성된 반도체 칩의 불량을 판별하는 공정이 있다.

특히, 테스트 소자 그룹은 반도체 칩에 사용된 전기 소자들, 즉 트랜지스터, 저항, 커패시터, 다이오드 등의 순수한 전기 소자들의 특성을 측정하기 위해 스크라이브 라인 내에 제작된다. 테스트 소자 그룹은 반도체 기판에 형성된 반도체 칩과 동일 조건, 환경, 장비 등의 패브리케이션 공정을 거쳐 제작된 것이므로, 이들을 측정함으로써 피시험 반도체 기판에 형성된 반도체 칩의 전기 소자 특성을 알아 낼 수 있다. 즉, 전기적 테스트 공정은 테스트 소자 그룹을 측정함으로써, 반도체 칩 동작에 필요한 전기 소자들에 대한 직류 전압, 전류 특성 등의 전기적 특성 데이터를 산출하여 패브리케이션 공정을 모니터링 할 수 있다.

그런데, 테스트 소자 그룹은 포토 공정의 기준인 1샷(shot) 단위로 스크라이브 라인 상에 배치되기 때문에, 다수 개의 반도체 칩당 하나의 테스트 소자 그룹이 배치된다. 따라서, 전기적 특성 데이터 역시 1샷 기준으로 추출되기 때문에, 신뢰도가 높지 못하다. 뿐만 아니라, 최근 생산성 증가를 위해서 스크라이브 라인의 면적을 줄이는 추세이므로, 테스트 소자 그룹을 배치하는 데 공간적 제약을 받는다.

본 발명이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 장치를 제공하는 데 있다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 다수의 본딩 패드들, 다수의 본딩 패드들의 사이 영역에 형성되고, 외부에서 전기적 신호를 인가하여 전기적 특성을 측정할 수 있도록 적어도 하나의 본딩 패드와 전기적으로 연결된 다수의 테스트 소자를 포함하는 테스트 소자 그룹을 포함한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.

도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도와 회로도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 다수의 본딩 패드들(110~150)과, 다수의 본딩 패드들(110~150) 사이 영역에 형성되고 외부에서 전기적 신호를 인가하여 전기적 특성을 측정할 수 있도록 적어도 하나의 본딩 패드(110~150)와 전기적으로 연결된 다수의 테스트 소자(210~230)를 포함하는 테스트 소자 그룹(200)을 포함한다.

본딩 패드(110~150)는 제1 메탈층(110a~150a), 비아(110b~150b), 제2 메탈층(110c~150c)을 포함한다.

제1 메탈층(110a~150a)은 도면에는 도시하지 않았으나, 외부 전원 전압, 내부 전원 전압, 클럭 등을 각각 전달하는 제1 메탈 배선과 전기적으로 연결된다. 비아(110b~150b)는 제1 메탈층(110a~150a)보다 작은 넓이의 영역에 형성되고 제1 메탈층(110a~150a)과 제2 메탈층(110c~150c)을 전기적으로 연결하는 역할을 한다. 제 2 메탈층(110c~150c)은 EDS 공정시에는 프로브 카드에 부착된 팁(tip)이 접촉되고, EDS 공정을 통해서 정상 동작하는 반도체 칩으로 판단되면 예를 들어, 와이어 본딩이 되는 부분이다.

특히, 다수의 본딩 패드들(110~150) 중 인접한 본딩 패드들(예를 들어 110, 120)은 제1 메탈층(110a, 120a)간의 간격이 제2 메탈층(110c, 120c)의 간격보다 넓다. 이와 같이 제1 메탈층(110a~150a)의 간격이 더 넓은 이유는 제2 메탈층(110b~150b)는 팁이 접촉되거나, 와이어 본딩이 되는 부분이므로 충분한 넓이를 확보하되 제1 메탈층(110a~150a)의 크기는 줄임으로써, 본딩 패드들(110~150) 사이 영역에 다수의 테스트 소자들(210, 220, 330)를 형성시키기 위함이다.

본 발명의 일 실시예에서 본딩 패드(110~150)는 전기적으로 연결된 제1 및 제2 메탈층(110a~150a, 110c~150c)을 예로 들었으나, 다수의 메탈층이 적층될 수 있음은 본 발명이 속하는 기술의 당업자에게는 자명한 사실이다. 이러한 경우, 인접한 본딩 패드들은 최상위 메탈층보다 하부에 위치한 메탈층간의 간격이, 최상위 메탈층간의 간격보다 넓게 된다.

테스트 소자 그룹(200)은 다수의 테스트 소자들(210, 220, 230)을 포함하고, 각 테스트 소자(210, 220, 230)는 예를 들어, 트랜지스터, 저항, 커패시터, 다이오드 등의 전기 소자가 될 수 있다. 테스트 소자 그룹(200)은 내부 회로에서 사용된 전기 소자들의 순수한 전기 소자들의 전기적 특성을 알아내기 위해, 내부 회로의 전기 소자들과 동일 조건, 환경, 장비 등의 패브리케이션 공정을 거쳐서 제작된다. 즉, 테스트 소자 그룹(200)의 특성을 측정함으로써, 내부 회로의 동작에 필요한 전 기 소자들에 대한 직류 전압, 직류 특성 등의 전기적 특성 데이터를 산출할 수 있다. 이러한 다수의 테스트 소자들(210, 220, 230)은 적어도 하나의 본딩 패드(110~150)와 전기적으로 연결되어, 외부로부터 전기적 신호를 인가받는다. 본 발명의 일 실시예에서는 테스트 소자들(210, 220, 230)은 제1 메탈 배선 레벨에서 본딩 패드(110~150)의 제1 메탈(110a~150a)과 전기적으로 연결되나, 이에 제한되는 것은 아니다.

예를 들어, 도 1에서는 테스트 소자(210, 220, 230)가 NMOS 트랜지스터이고, NMOS 트랜지스터들의 게이트들은 공통 게이트용 본딩 패드(140), 소오스들은 공통 소오스용 본딩 패드(150)에 연결되고, 드레인들은 각각 다수의 드레인용 본딩 패드(110, 120, 130)에 연결된다. 이와 같은 NMOS 트랜지스터를 이용하여, NMOS 트랜지스터의 문턱 전압을 측정할 수 있다. 즉, 공통 게이트용 본딩 패드(140)에는 약 -0.5V에서 2.0V 정도까지 전압 레벨을 바꾸어가며 NMOS 트랜지스터의 게이트 전압을 인가하여, 각 드레인용 본딩 패드(110, 120, 130)에서 측정되는 전류를 측정하게 된다. 이와 같이 측정하여, 게이트 전압의 변화량에 비해 드레인으로 흐르는 전류의 변화량이 가장 클 때의 게이트 전압이, NMOS 트랜지스터의 문턱 전압이 된다.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 소자 그룹을 설명하기 위한 레이아웃도이다. 도 4는 도 3의 IV-IV'를 따라 절단한 단면도이다. 본 발명의 일 실시예에서는 테스트 소자로 NMOS 트랜지스터를 예를 든다.

도 3 및 도 4를 참조하면, 테스트 소자 그룹(200)은 다수의 본딩 패드들(도 1의 110~150)의 사이 영역의 반도체 기판(10)상에 형성된다. 반도체 기판(10)은 활 성 영역(11)과 소자 분리 영역(12)으로 구분된다. NMOS 트랜지스터는 활성 영역(11) 상이 게이트(320c)가 일방향으로 형성되고, 게이트(320c)의 양측에는 스페이서(322)가 형성된다. 또한, 이러한 스페이서(322)가 형성되어 있는 게이트 전극(320c)을 자기정렬된 이온주입 마스크로 이용하여 불순물을 이온주입하여 소오스/드레인 영역(310S, 310D)이 반도체 기판(10) 내에 형성되어 있다.

그런데, 본 발명의 일 실시예에서는 도 3 및 도 4에서 도시된 바와 같이 다수의 게이트들(320a~320e)이 활성 영역(11) 상에 일방향으로 연장되어 형성된다. 여기서, 다수의 게이트들(320a~320e)중 하나의 게이트(320c)에만 게이트 전압이 인가되고, 나머지 게이트(320a, 320b, 320d, 320e)에는 게이트 전압이 인가되지 않기 않는다. 그럼에도 불구하고, 나머지 게이트(320a, 320b, 320d, 320e)들을 형성하는 이유는 내부 회로 내에서 실제 동작하는 NMOS 트랜지스터와 동일한 조건, 환경을 구비하기 위해서이다. 즉, 내부 회로에 형성되는 NMOS 트랜지스터가 다수개 나란히 형성된 경우, 그와 유사하도록 더미 게이트들(320a, 320b, 320d, 320e)을 형성하는 것이다. 다만, 더미 게이트들(320a, 320b, 320d, 320e)에는 게이트 전압을 인가하지 않는 대신, 소정 레벨의 전압을 일정하게 인가할 수 있다. 예를 들어, 도 3에서와 같이 소오스 영역(310S)과 전기적으로 연결될 수 있다. 이는 더미 게이트들(320a, 320b, 320d, 320e)이 플로팅되는 것을 방지하기 위함이다.

또한, 소오스/드레인 영역(310S, 310D)상에는, 소오스/드레인 영역(310S, 310D)과 접촉하는 자기 정렬 컨택(self-aligned contact; 324)이 형성된다. 자기 정렬 컨택(324) 상에는 비트 라인 컨택(326)이 위치하고, 비트 라인 컨택(326) 상 에는 비트 라인(330)이 위치한다. 전술하였듯이, 소오스 영역(310D)과 전기적으로 연결된 비트 라인(330)은, 더미 게이트들(320a, 320b, 320d, 320e)에 소정 전압, 예를 들어 접지 전압을 인가할 수 있도록 더미 게이트들(320a, 320b, 320d, 320e)과도 연결된다. 드레인 영역(310D)과 전기적으로 연결된 비트 라인은 제1 메탈 배선과 연결되어 인접한 본딩 패드(110)와 연결될 수 있다.

도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 테스트 소자 그룹(200)과 전기적으로 연결된 본딩 패드(110~150) 사이에 퓨즈(212, 222, 232, 242, 252)가 형성된다.

자세히 설명하면, 반도체 장치(2)는 테스트 소자(210, 220, 330)인 NMOS 트랜지스터들의 게이트들과 공통 게이트용 본딩 패드(140) 사이에 형성된 제1 퓨즈(242), 소오스들과 공통 소오스용 본딩 패드(150) 사이에 형성된 제2 퓨즈(252), 각각의 드레인과 드레인용 본딩 패드들(110, 120, 130) 사이에 각각 형성된 제3 내지 제5 퓨즈(212, 222, 232)를 포함한다.

이와 같은 퓨즈를 구비하는 이유는, 전술하였듯이 본딩 패드(110~150)는 와이어 본딩을 통해서 내부 회로 또는 외부와 연결된다. 따라서, 완성된 반도체 장치(2)가 정상 동작할 때, 본딩 패드(110~150) 사이에 형성된 테스트 소자들(210, 220, 330)로 인해 누설 전류가 발생할 수 있다. 따라서, 누설 전류가 발생될 수 있는 근원을 제거하기 위해서, 퓨즈(212, 322, 232, 242, 252)는 테스트 소자 그룹 (200)의 전기적 특성을 테스트한 후에 레이저 등을 이용하여 절단될 수 있다.

이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상기한 바와 같은 반도체 장치의 제조 방법 및 반도체 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.

첫째, 반도체 칩 내에 모두 테스트 소자 그룹이 형성되므로, 1샷 단위가 아닌 반도체 칩 단위로 전기 소자 특성을 측정할 수 있다. 따라서, 신뢰성이 향상된 반도체 장치를 완성할 수 있다.

둘째, 스크라이브 라인 상에 배치되어야 할 테스트 소자 그룹의 숫자를 줄일 수 있어, 적은 면적의 스크라이브 라인을 요구하는 추세에 효과적으로 대응할 수 있다.

Claims

다수의 본딩 패드들; 및

상기 다수의 본딩 패드들의 사이 영역에 형성되고, 외부에서 전기적 신호를 인가하여 전기적 특성을 측정할 수 있도록 적어도 하나의 상기 본딩 패드와 전기적으로 연결된 다수의 테스트 소자를 포함하는 테스트 소자 그룹을 포함하는 반도체 장치.
제 1항에 있어서,

상기 다수의 본딩 패드들은 각각 전기적으로 연결된 다수의 메탈층이 적층되어 형성되고,

상기 인접한 본딩 패드들은 최상위 메탈층보다 하부에 위치한 메탈층간의 간격이 최상위 메탈층간의 간격보다 넓은 반도체 장치.
제 1항에 있어서,

상기 테스트 소자 그룹과 상기 전기적으로 연결된 본딩 패드 사이에 형성된 퓨즈를 더 포함하는 반도체 장치.
제 3항에 있어서,

상기 퓨즈는 상기 테스트 소자 그룹의 전기적 특성을 테스트한 후에 절단되 는 반도체 장치.
제 1항에 있어서,

상기 테스트 소자 그룹은 트랜지스터, 저항, 커패시터, 다이오드 또는 이들의 조합을 포함하는 반도체 장치.