JPH11297782A - テスト回路 - Google Patents
テスト回路Info
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- JPH11297782A JPH11297782A JP9509598A JP9509598A JPH11297782A JP H11297782 A JPH11297782 A JP H11297782A JP 9509598 A JP9509598 A JP 9509598A JP 9509598 A JP9509598 A JP 9509598A JP H11297782 A JPH11297782 A JP H11297782A
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- wiring
- transistor
- pad
- substrate
- test circuit
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Abstract
(57)【要約】
【課題】 半導体基板のスクライブレーン上に、その幅
を狭くしても形成できる、プロセス評価用テスト回路を
提供する。 【解決手段】 パッド６’は隣り合った２個のトランジ
スタ領域８’，８”のソースのみで、またドレイン電極
パッド５もトランジスタ領域８，８’のドレインのみで
共用する。ゲート電極パッド７は、トランジスタのゲー
ト電極と同一導電層からなる長い配線１５を通じて、ま
た基板（ウエル拡散層）への電圧印加用パッド３はアル
ミ配線９を通じそれぞれ２個以上のＭＯＳトランジスタ
のゲート・基板（ウエル）に共通接続する。そして配線
９，１５はスクライブレーンの片側に重ねて設ける。こ
れにより、ソース・ゲート・基板（ウエル）接続に３本
の長い共用配線を使う従来の配置より、スクライブレー
ン幅を狭くしても回路形成できる。さらにプローブ針に
よる配線の損傷を防止できる。
を狭くしても形成できる、プロセス評価用テスト回路を
提供する。 【解決手段】 パッド６’は隣り合った２個のトランジ
スタ領域８’，８”のソースのみで、またドレイン電極
パッド５もトランジスタ領域８，８’のドレインのみで
共用する。ゲート電極パッド７は、トランジスタのゲー
ト電極と同一導電層からなる長い配線１５を通じて、ま
た基板（ウエル拡散層）への電圧印加用パッド３はアル
ミ配線９を通じそれぞれ２個以上のＭＯＳトランジスタ
のゲート・基板（ウエル）に共通接続する。そして配線
９，１５はスクライブレーンの片側に重ねて設ける。こ
れにより、ソース・ゲート・基板（ウエル）接続に３本
の長い共用配線を使う従来の配置より、スクライブレー
ン幅を狭くしても回路形成できる。さらにプローブ針に
よる配線の損傷を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板を個々
のチップに切断するために半導体基板に設けられたスク
ライブレーン上に形成される、製造プロセスモニター用
のテスト回路に関する。
のチップに切断するために半導体基板に設けられたスク
ライブレーン上に形成される、製造プロセスモニター用
のテスト回路に関する。
【０００２】
【従来の技術】半導体集積回路のプロセス条件管理や特
性不良原因の解析、集積回路本体の特性とそれを構成す
るトランジスタなど個々の素子特性との対応をとるなど
を目的として、通常、半導体基板の上に素子特性を容易
に測定できるテスト回路が形成される。
性不良原因の解析、集積回路本体の特性とそれを構成す
るトランジスタなど個々の素子特性との対応をとるなど
を目的として、通常、半導体基板の上に素子特性を容易
に測定できるテスト回路が形成される。
【０００３】最近は、こうしたテスト回路はチップ本体
内ではなく、半導体基板を個々のチップに切断するため
に半導体基板に設けられたスクライブレーン上に形成さ
れることが多い。これはテスト回路をチップから省いて
面積を低減し、半導体基板からのチップの取れ数を最大
限確保して低コスト化に寄与するためである。
内ではなく、半導体基板を個々のチップに切断するため
に半導体基板に設けられたスクライブレーン上に形成さ
れることが多い。これはテスト回路をチップから省いて
面積を低減し、半導体基板からのチップの取れ数を最大
限確保して低コスト化に寄与するためである。
【０００４】スクライブレーン上に形成される従来のテ
スト回路のパターン配置の例を図５に示す。このテスト
回路は特にＭＯＳ型集積回路用のものである。図５にお
いてスクライブレーン１の表面上には下記のようなテス
ト回路が形成され、その両側の領域２は集積回路本体が
形成される領域である。
スト回路のパターン配置の例を図５に示す。このテスト
回路は特にＭＯＳ型集積回路用のものである。図５にお
いてスクライブレーン１の表面上には下記のようなテス
ト回路が形成され、その両側の領域２は集積回路本体が
形成される領域である。
【０００５】スクライブレーン１は標準的に 150μｍ
程度の幅であり狭いため、電圧印加と測定用パッド３〜
７と、トランジスタ領域８とは１列に並べられている。
ここではトランジスタ領域８のＭＯＳトランジスタの具
体的パターンは省略したが実際には形成されている。
程度の幅であり狭いため、電圧印加と測定用パッド３〜
７と、トランジスタ領域８とは１列に並べられている。
ここではトランジスタ領域８のＭＯＳトランジスタの具
体的パターンは省略したが実際には形成されている。
【０００６】詳しくは、ソース電極パッド６は、延長さ
れた配線１０によってトランジスタ領域８の各トランジ
スタのソースに接続されている。ゲート電極パッド７
は、配線１１と半導体基板に設けられた拡散層１２とを
介してトランジスタ領域８の各トランジスタのゲートに
接続されている。電圧印加用パッド３は、そこから延長
された配線９によりトランジスタ領域８の各トランジス
タ付近に設けられたコンタクト部から基板あるいはウエ
ル拡散層に接続されている。ドレイン電極パッド４，５
は、それぞれ対応するトランジスタ領域８のトランジス
タのドレインに独立に接続されている。
れた配線１０によってトランジスタ領域８の各トランジ
スタのソースに接続されている。ゲート電極パッド７
は、配線１１と半導体基板に設けられた拡散層１２とを
介してトランジスタ領域８の各トランジスタのゲートに
接続されている。電圧印加用パッド３は、そこから延長
された配線９によりトランジスタ領域８の各トランジス
タ付近に設けられたコンタクト部から基板あるいはウエ
ル拡散層に接続されている。ドレイン電極パッド４，５
は、それぞれ対応するトランジスタ領域８のトランジス
タのドレインに独立に接続されている。
【０００７】すなわち、各トランジスタのソース、ゲー
ト、基板（ウエル）に電圧供給、あるいはそれらの測定
を行うためのパッドは１つに共通化され、ドレインパッ
ドは独立とする配置となっている。
ト、基板（ウエル）に電圧供給、あるいはそれらの測定
を行うためのパッドは１つに共通化され、ドレインパッ
ドは独立とする配置となっている。
【０００８】この図５のテスト回路のＣ−Ｃ’断面の構
造を図６に示す。図６に示すように、図５は２層のアル
ミ配線構造をもつ集積回路に対応するテスト回路であっ
て、２１は半導体基板、２２はいわゆるＬＯＣＯＳ法で
形成された絶縁分離用酸化膜、２３は層間絶縁膜であ
る。２４は第１層アルミ配線からなる前記ドレイン電極
パッド５の下部となる下部アルミパッド部である。
造を図６に示す。図６に示すように、図５は２層のアル
ミ配線構造をもつ集積回路に対応するテスト回路であっ
て、２１は半導体基板、２２はいわゆるＬＯＣＯＳ法で
形成された絶縁分離用酸化膜、２３は層間絶縁膜であ
る。２４は第１層アルミ配線からなる前記ドレイン電極
パッド５の下部となる下部アルミパッド部である。
【０００９】配線９，１０，１１はすべて第１層目アル
ミ配線層を用いて形成されている。そして２５は層間絶
縁膜、２６は第２層目アルミ配線層から形成された前記
ドレイン電極パッド５の上部となる上部アルミパッド
部、２７はパシベーション膜、開口１３は電圧印加また
は測定用プローブ針２８をパッドに接触させるためにパ
シベーション膜２７に設けられている。
ミ配線層を用いて形成されている。そして２５は層間絶
縁膜、２６は第２層目アルミ配線層から形成された前記
ドレイン電極パッド５の上部となる上部アルミパッド
部、２７はパシベーション膜、開口１３は電圧印加また
は測定用プローブ針２８をパッドに接触させるためにパ
シベーション膜２７に設けられている。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のテスト回路には次のような問題点がある。半
導体基板からのチップ収量をさらに高め、コスト低減を
図ろうとする場合にはスクライブレーンの幅を縮小しな
ければならない。
うな従来のテスト回路には次のような問題点がある。半
導体基板からのチップ収量をさらに高め、コスト低減を
図ろうとする場合にはスクライブレーンの幅を縮小しな
ければならない。
【００１１】従来のテスト回路の配置では、図５から明
らかなように共通パッドを持つ配線９，１０，１１をス
クライブレーンが延びる方向に並列に３本設けるための
領域が必要なため、スクライブレーン１の幅を効果的に
縮めることが困難である。
らかなように共通パッドを持つ配線９，１０，１１をス
クライブレーンが延びる方向に並列に３本設けるための
領域が必要なため、スクライブレーン１の幅を効果的に
縮めることが困難である。
【００１２】また、図６において、プローブ針２８を上
部アルミパッド部２６の上に接触させようとするとき、
針の圧力が大きすぎる場合は、プローブ針２８が上部ア
ルミパッド部２６に一旦接した後に、回路表面上をすべ
り図６に仮想線で示すようにプローブ針２８’の位置で
止まる。この場合、出来る限りスクライブレーン１の幅
を縮めるためにパッドに配線９を近づけて配置してある
と、プローブ針２８が容易に配線９に位置まで達し、圧
力を及ぼして損傷を与えたり、場合によっては切断する
可能性がある。
部アルミパッド部２６の上に接触させようとするとき、
針の圧力が大きすぎる場合は、プローブ針２８が上部ア
ルミパッド部２６に一旦接した後に、回路表面上をすべ
り図６に仮想線で示すようにプローブ針２８’の位置で
止まる。この場合、出来る限りスクライブレーン１の幅
を縮めるためにパッドに配線９を近づけて配置してある
と、プローブ針２８が容易に配線９に位置まで達し、圧
力を及ぼして損傷を与えたり、場合によっては切断する
可能性がある。
【００１３】さらにソース電極パッド６を共通としてい
るために、ソース電極パッド６からかなり離れた位置に
あるトランジスタには、配線１０を長く延長して接続し
なければならない。配線１０の材料は、例えばＡｌ合金
と高融点金属の多層膜であるが、シート抵抗は約 65ｍ
Ω程度、配線幅を５μｍ、長さを 1000μｍとすれば、
配線抵抗は約 12Ωとなる。これがトランジスタのソー
ス寄生抵抗として働けば、ドレイン電流などに影響を及
ぼすので正確な評価が困難であると云った望ましくない
面が見られる。
るために、ソース電極パッド６からかなり離れた位置に
あるトランジスタには、配線１０を長く延長して接続し
なければならない。配線１０の材料は、例えばＡｌ合金
と高融点金属の多層膜であるが、シート抵抗は約 65ｍ
Ω程度、配線幅を５μｍ、長さを 1000μｍとすれば、
配線抵抗は約 12Ωとなる。これがトランジスタのソー
ス寄生抵抗として働けば、ドレイン電流などに影響を及
ぼすので正確な評価が困難であると云った望ましくない
面が見られる。
【００１４】本発明はスクライブレーン１の幅を狭くし
てもその領域に搭載可能なパターン配置と構造を有する
テスト回路を提供することを目的とする。
てもその領域に搭載可能なパターン配置と構造を有する
テスト回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するため
の本発明のテスト回路の第１は、１個のソース電極パッ
ドと１個のドレイン電極パッドが、多くとも隣り合う２
個のトランジスタの、対応するソースおよびドレインの
みにそれぞれ共通接続され、１個のゲート電極パッドお
よび１個の基板電位またはウエル電位供給パッドが、少
なくとも複数のトランジスタの、対応するゲートおよび
基板電位またはウエル電位供給箇所にそれぞれ共通接続
され、さらにゲート電極パッドおよび基板電位またはウ
エル電位供給パッドからトランジスタへの配線は、スク
ライブレーンの端部片側に配置されるようにしたもので
ある。
の本発明のテスト回路の第１は、１個のソース電極パッ
ドと１個のドレイン電極パッドが、多くとも隣り合う２
個のトランジスタの、対応するソースおよびドレインの
みにそれぞれ共通接続され、１個のゲート電極パッドお
よび１個の基板電位またはウエル電位供給パッドが、少
なくとも複数のトランジスタの、対応するゲートおよび
基板電位またはウエル電位供給箇所にそれぞれ共通接続
され、さらにゲート電極パッドおよび基板電位またはウ
エル電位供給パッドからトランジスタへの配線は、スク
ライブレーンの端部片側に配置されるようにしたもので
ある。
【００１６】１個のソース電極パッドを、多くとも隣り
合う２個のトランジスタの対応するソースのみに共通接
続したことによって、ソースパッドからトランジスタへ
の配線長は非常に短くなり、スクライブレーンに沿って
長く延在させるための配線領域面積は１本分節約でき、
スクライブレーン幅を短くすることができる。また、ソ
ース配線が短縮され、配線抵抗が低減できるから、正確
なトランジスタ特性を得ることができる。そして、長い
配線を片側に設けたことにより、プローブ針が本来の位
置からはずれたスクライブレーン端部に移動しても、配
線がそれによって損傷することを回避できるようにな
る。
合う２個のトランジスタの対応するソースのみに共通接
続したことによって、ソースパッドからトランジスタへ
の配線長は非常に短くなり、スクライブレーンに沿って
長く延在させるための配線領域面積は１本分節約でき、
スクライブレーン幅を短くすることができる。また、ソ
ース配線が短縮され、配線抵抗が低減できるから、正確
なトランジスタ特性を得ることができる。そして、長い
配線を片側に設けたことにより、プローブ針が本来の位
置からはずれたスクライブレーン端部に移動しても、配
線がそれによって損傷することを回避できるようにな
る。
【００１７】本発明のテスト回路の第２は、ゲート電極
パッドおよび基板電位またはウエル電位供給パッドから
トランジスタへの配線を、上下２層に重なるように配置
したものである。
パッドおよび基板電位またはウエル電位供給パッドから
トランジスタへの配線を、上下２層に重なるように配置
したものである。
【００１８】このような構成にすることによって、スク
ライブレーンに長く延在させる配線のための面積はさら
に１本分節約でき、スクライブレーン幅をさらに短くす
ることができる。
ライブレーンに長く延在させる配線のための面積はさら
に１本分節約でき、スクライブレーン幅をさらに短くす
ることができる。
【００１９】
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図４に基づいて説明する。 （実施の形態１）図１は（実施の形態１）を示す。
１〜図４に基づいて説明する。 （実施の形態１）図１は（実施の形態１）を示す。
【００２０】スクライブレーン１の領域にはテスト回路
パターン形成され、その両側の領域２は集積回路本体が
形成される領域である。スクライブレーン１は約 100
μｍ程度で、電圧印加用と測定用のパッド３〜７と、Ｍ
ＯＳトランジスタ領域８，８’，８”，・・・・とが１
列に並べられている。ここでトランジスタ領域８のＭＯ
Ｓトランジスタの具体的パターンは従来例を示す図５と
同じく省略した。
パターン形成され、その両側の領域２は集積回路本体が
形成される領域である。スクライブレーン１は約 100
μｍ程度で、電圧印加用と測定用のパッド３〜７と、Ｍ
ＯＳトランジスタ領域８，８’，８”，・・・・とが１
列に並べられている。ここでトランジスタ領域８のＭＯ
Ｓトランジスタの具体的パターンは従来例を示す図５と
同じく省略した。
【００２１】ソース電極パッド６は、トランジスタ領域
８のソースに数十μｍ程度の短いアルミ配線３０を介し
て直接に接続されている。またソース電極パッド６’
は、隣り合って配列された２個のトランジスタ領域
８’，８”のソースに数十μｍ程度の短いアルミ配線３
１ａ，３１ｂを介して直接に接続されている。ドレイン
電極パッド５は、隣接するトランジスタ領域８，８’の
ドレインにやはり短いアルミ配線３２ａ，３２ｂを介し
て共通接続されている。
８のソースに数十μｍ程度の短いアルミ配線３０を介し
て直接に接続されている。またソース電極パッド６’
は、隣り合って配列された２個のトランジスタ領域
８’，８”のソースに数十μｍ程度の短いアルミ配線３
１ａ，３１ｂを介して直接に接続されている。ドレイン
電極パッド５は、隣接するトランジスタ領域８，８’の
ドレインにやはり短いアルミ配線３２ａ，３２ｂを介し
て共通接続されている。
【００２２】ゲート電極パッド７は、アルミ配線１１と
半導体基板に設けられた拡散層１２とを介して各トラン
ジスタ領域８，８’，８”，・・・・のゲートに接続さ
れている。電圧印加用パッド３は、そこから延長された
アルミ配線９により、各トランジスタ領域８，８’，
８”，・・・・の付近に設けられたコンタクト部から基
板あるいはウエルに接続される。
半導体基板に設けられた拡散層１２とを介して各トラン
ジスタ領域８，８’，８”，・・・・のゲートに接続さ
れている。電圧印加用パッド３は、そこから延長された
アルミ配線９により、各トランジスタ領域８，８’，
８”，・・・・の付近に設けられたコンタクト部から基
板あるいはウエルに接続される。
【００２３】そしてこれらの配線９，１１はスクライブ
レーン１の片側に並べて設けられている。すなわち、各
トランジスタのゲート、基板（ウエル）に電圧供給、あ
るいはそれらの測定を行うためのパッドは１つに共通化
され、ソース・ドレインパッドは独立または２個のトラ
ンジスタのみに共通接続される配置となっている。
レーン１の片側に並べて設けられている。すなわち、各
トランジスタのゲート、基板（ウエル）に電圧供給、あ
るいはそれらの測定を行うためのパッドは１つに共通化
され、ソース・ドレインパッドは独立または２個のトラ
ンジスタのみに共通接続される配置となっている。
【００２４】このようにソース電極パッド６’を、２個
のトランジスタのソースに接続させる配置にしたことに
よって、パッドから延びる極く短いアルミ配線３０，３
１ａ，３１ｂ，３２ａ，３２ｂで直接に接続できる。従
って、スクライブレーン１に沿って設置する長い配線
は、ゲート用の配線１１と基板またはウエル電位用の配
線９となり、従来の配線１０を省略して１本少なくて済
むので、スクライブレーン１の幅を無理なく縮小でき
る。
のトランジスタのソースに接続させる配置にしたことに
よって、パッドから延びる極く短いアルミ配線３０，３
１ａ，３１ｂ，３２ａ，３２ｂで直接に接続できる。従
って、スクライブレーン１に沿って設置する長い配線
は、ゲート用の配線１１と基板またはウエル電位用の配
線９となり、従来の配線１０を省略して１本少なくて済
むので、スクライブレーン１の幅を無理なく縮小でき
る。
【００２５】また、トランジスタへのソース電極用配線
長は非常に短くて配線抵抗を無視できる程度となるの
で、ほぼ正しいトランジスタ特性が測定できる。さらに
本発明では長い配線はスクライブレーンの片側にまとめ
て設けられていることが特徴である。これは、従来例を
示す図６において配線９を除去したものに相当する。こ
うした構造では、プローブ針がもしパッドからずれたと
しても、一方側には配線が存在しないのであるから、共
通接続のための長い配線を損傷したり切断したりするこ
とを避けることが出来るという効果を奏する。
長は非常に短くて配線抵抗を無視できる程度となるの
で、ほぼ正しいトランジスタ特性が測定できる。さらに
本発明では長い配線はスクライブレーンの片側にまとめ
て設けられていることが特徴である。これは、従来例を
示す図６において配線９を除去したものに相当する。こ
うした構造では、プローブ針がもしパッドからずれたと
しても、一方側には配線が存在しないのであるから、共
通接続のための長い配線を損傷したり切断したりするこ
とを避けることが出来るという効果を奏する。
【００２６】ここで、プローブ針がスクライブレーン１
の長い接続用配線９，１１が設置された側から反対側に
向いて回路表面上に接触するようにプローブカード等を
設定すれば、接触圧が所定より大きいときには配線９，
１１が無い側に向かってプローブ針が滑るようにでき
る。
の長い接続用配線９，１１が設置された側から反対側に
向いて回路表面上に接触するようにプローブカード等を
設定すれば、接触圧が所定より大きいときには配線９，
１１が無い側に向かってプローブ針が滑るようにでき
る。
【００２７】なお、この（実施の形態１）では、パッド
６，６’をソース用、パッド５をドレイン用としたが、
パッド６，６’をドレイン用、パッド５をソース用とす
る配置も可能である。
６，６’をソース用、パッド５をドレイン用としたが、
パッド６，６’をドレイン用、パッド５をソース用とす
る配置も可能である。
【００２８】（実施の形態２）図２と図３は（実施の形
態２）を示す。図２においてソース電極パッド６，６’
およびドレイン電極パッド５とトランジスタ領域８，
８’，８”，・・・・との接続配線パターンは（実施の
形態１）と同一構成である。
態２）を示す。図２においてソース電極パッド６，６’
およびドレイン電極パッド５とトランジスタ領域８，
８’，８”，・・・・との接続配線パターンは（実施の
形態１）と同一構成である。
【００２９】一方、ゲート電極パッド７からはアルミ配
線１４が途中まで延長される。そしてコンタクト部１６
で、ＭＯＳトランジスタのゲート電極が構成されたのと
同一の導電層からなる配線１５を通じて各ＭＯＳトラン
ジスタのゲートに接続される。配線１５は、多結晶シリ
コン、高融点金属、高融点金属シリサイドやいわゆるポ
リサイドからなるものである。
線１４が途中まで延長される。そしてコンタクト部１６
で、ＭＯＳトランジスタのゲート電極が構成されたのと
同一の導電層からなる配線１５を通じて各ＭＯＳトラン
ジスタのゲートに接続される。配線１５は、多結晶シリ
コン、高融点金属、高融点金属シリサイドやいわゆるポ
リサイドからなるものである。
【００３０】基板あるいはウエル拡散層への電圧印加用
パッド３は、そこから延長された配線９により各トラン
ジスタ付近に設けられたコンタクト部から、基板あるい
はウエルに接続される。この配線９はアルミを主成分と
するもので配線１５の上層に重ねて設けられている。ス
クライブレーン１の幅は約８０μｍである。
パッド３は、そこから延長された配線９により各トラン
ジスタ付近に設けられたコンタクト部から、基板あるい
はウエルに接続される。この配線９はアルミを主成分と
するもので配線１５の上層に重ねて設けられている。ス
クライブレーン１の幅は約８０μｍである。
【００３１】このテスト回路について図２のｂ−ｂ’断
面の構造を図３に示す。図３は２層のアルミ配線構造を
もつ集積回路に対応するテスト回路の断面であって、２
１は半導体基板、２２はいわゆるＬＯＣＯＳ法で形成さ
れた絶縁分離用酸化膜、２３はＭＯＳトランジスタのゲ
ート電極上に形成された層間絶縁膜である。２４は第１
層目アルミ配線からなるパッド５の下部となる下部アル
ミパッド部、９は第１層目アルミ配線からなる配線、１
５はゲート電極を構成する導電層からなるゲート電極用
接続配線である。そして２５は層間絶縁膜、２６は第２
層目アルミ配線層から形成されたパッド５の上部となる
上部アルミパッド部、２７はパシベーション膜、１３は
プローブ針２８をパッドに接触させるためのパシベーシ
ョン膜２７に形成された開口である。
面の構造を図３に示す。図３は２層のアルミ配線構造を
もつ集積回路に対応するテスト回路の断面であって、２
１は半導体基板、２２はいわゆるＬＯＣＯＳ法で形成さ
れた絶縁分離用酸化膜、２３はＭＯＳトランジスタのゲ
ート電極上に形成された層間絶縁膜である。２４は第１
層目アルミ配線からなるパッド５の下部となる下部アル
ミパッド部、９は第１層目アルミ配線からなる配線、１
５はゲート電極を構成する導電層からなるゲート電極用
接続配線である。そして２５は層間絶縁膜、２６は第２
層目アルミ配線層から形成されたパッド５の上部となる
上部アルミパッド部、２７はパシベーション膜、１３は
プローブ針２８をパッドに接触させるためのパシベーシ
ョン膜２７に形成された開口である。
【００３２】（実施の形態２）では、スクライブレーン
１にわたって長く延長される配線１５を、配線９とは異
なりゲート電極が形成されるべき導電層を用いて形成し
たので配線９との２層構造となる。
１にわたって長く延長される配線１５を、配線９とは異
なりゲート電極が形成されるべき導電層を用いて形成し
たので配線９との２層構造となる。
【００３３】こうしてスクライブレーン上の配線の占め
る面積は実質的に１本分となり、図１の配置と比較して
さらにスクライブレーンの幅を縮小できることになる。
ゲート電極パッド７からの長い配線１５には、従来のア
ルミ配線層に代わり、それより抵抗の高いゲート電極を
構成する導電層を用いるという構成を取ったが、ゲート
には本質的に電流が流れないので配線１５の配線抵抗は
測定上は問題とならない。
る面積は実質的に１本分となり、図１の配置と比較して
さらにスクライブレーンの幅を縮小できることになる。
ゲート電極パッド７からの長い配線１５には、従来のア
ルミ配線層に代わり、それより抵抗の高いゲート電極を
構成する導電層を用いるという構成を取ったが、ゲート
には本質的に電流が流れないので配線１５の配線抵抗は
測定上は問題とならない。
【００３４】むしろ配線抵抗が高いために、この抵抗と
配線１５と基板２１との間の容量による時定数が大きく
なるため、トランジスタのゲートに外部から加わる突発
的なサージに対する耐性が増加するという利点が生じ
る。そのため、場合によってはゲートに保護ダイオード
を必要としない。
配線１５と基板２１との間の容量による時定数が大きく
なるため、トランジスタのゲートに外部から加わる突発
的なサージに対する耐性が増加するという利点が生じ
る。そのため、場合によってはゲートに保護ダイオード
を必要としない。
【００３５】この利点を持つ配線１５の他の形態、すな
わち、半導体基板に形成される拡散層を使用することが
できる。この場合、拡散層の抵抗とそのＰＮ接合容量に
よる時定数でサージを緩和するのに加えて、拡散層それ
自体が保護ダイオードとしてはたらく。
わち、半導体基板に形成される拡散層を使用することが
できる。この場合、拡散層の抵抗とそのＰＮ接合容量に
よる時定数でサージを緩和するのに加えて、拡散層それ
自体が保護ダイオードとしてはたらく。
【００３６】配線９，１５の２層構造は、この（実施の
形態２）の具体例に限られるものではなく、半導体集積
回路本体を構成する異なる２種類の様々な導電層を用い
ることができ、（実施の形態２）で述べた配線９を第１
層目アルミ配線、配線１５を拡散層とすることも一例で
ある。
形態２）の具体例に限られるものではなく、半導体集積
回路本体を構成する異なる２種類の様々な導電層を用い
ることができ、（実施の形態２）で述べた配線９を第１
層目アルミ配線、配線１５を拡散層とすることも一例で
ある。
【００３７】（実施の形態３）図４に示す（実施の形態
３）は、（実施の形態２）における配線１５と配線９の
２層構造の別の実施の形態を示す。
３）は、（実施の形態２）における配線１５と配線９の
２層構造の別の実施の形態を示す。
【００３８】（実施の形態２）の図２におけるパッド７
からのゲート接続用配線１５’として第１層目アルミ配
線層を用い、基板（ウエル）電圧供給用配線９として第
２層アルミ配線層を用いたものである。（実施の形態
２）の図３の構成では、配線１５の膜厚は 100〜 250
ｎｍ程度、配線９の膜厚が約 700ｎｍであるのに対し
て、図４では配線１５’の膜厚が約 700ｎｍ、配線９
の膜厚が 1000ｎｍであり、図３よりこの配線部分の高
さが高くなるのでプローブ針がより接触し易くなる。こ
の意味で（実施の形態２）よりも優れているといえる。
からのゲート接続用配線１５’として第１層目アルミ配
線層を用い、基板（ウエル）電圧供給用配線９として第
２層アルミ配線層を用いたものである。（実施の形態
２）の図３の構成では、配線１５の膜厚は 100〜 250
ｎｍ程度、配線９の膜厚が約 700ｎｍであるのに対し
て、図４では配線１５’の膜厚が約 700ｎｍ、配線９
の膜厚が 1000ｎｍであり、図３よりこの配線部分の高
さが高くなるのでプローブ針がより接触し易くなる。こ
の意味で（実施の形態２）よりも優れているといえる。
【００３９】なお、（実施の形態２）の図３および（実
施の形態３）の図４の構成は、集積回路本体部が３層以
上の金属（アルミ）配線方式であってもその２層目まで
を使用してそのまま適用できるものである。さらに配線
９，１５’は２層目までを使用するに限ることはなく、
アルミ多層配線の任意の２層を選択して使用してもよ
い。
施の形態３）の図４の構成は、集積回路本体部が３層以
上の金属（アルミ）配線方式であってもその２層目まで
を使用してそのまま適用できるものである。さらに配線
９，１５’は２層目までを使用するに限ることはなく、
アルミ多層配線の任意の２層を選択して使用してもよ
い。
【００４０】また、上記の各実施の形態では、トランジ
スタに挟まれた位置に配設されているパッドは、隣接す
る両側のトランジスタに接続されたが、スクライブレー
ン幅の減少の観点からは、トランジスタに挟まれた位置
に各トランジスタ毎のパッドを設けて構成することもで
きる。
スタに挟まれた位置に配設されているパッドは、隣接す
る両側のトランジスタに接続されたが、スクライブレー
ン幅の減少の観点からは、トランジスタに挟まれた位置
に各トランジスタ毎のパッドを設けて構成することもで
きる。
【００４１】
【発明の効果】請求項１記載のテスト回路は、複数種の
パッドを有し、前記複数種のパッドのうちの選択された
複数のパッドのそれぞれから複数の前記トランジスタに
共通接続する各配線が、前記トランジスタを中央にして
スクライブレーンの長手方向の両側の内の片側に沿っ
て、かつ互いに重なるように配置したので、その結果と
してスクライブレーン幅の減少と基板からのチップ取れ
数増加をもたらし、低コスト化に寄与することができ
る。また、配線をプローブ針によって損傷することが避
けられるなど、大きな効果を発揮するものである。
パッドを有し、前記複数種のパッドのうちの選択された
複数のパッドのそれぞれから複数の前記トランジスタに
共通接続する各配線が、前記トランジスタを中央にして
スクライブレーンの長手方向の両側の内の片側に沿っ
て、かつ互いに重なるように配置したので、その結果と
してスクライブレーン幅の減少と基板からのチップ取れ
数増加をもたらし、低コスト化に寄与することができ
る。また、配線をプローブ針によって損傷することが避
けられるなど、大きな効果を発揮するものである。
【００４２】請求項２記載のテスト回路は、１個のソー
ス電極パッドが、多くとも隣り合う２個の前記トランジ
スタの対応するソースに共通接続され、１個のドレイン
電極パッドが、多くとも隣り合う２個の前記トランジス
タの対応するドレインに共通接続され、１個のゲート電
極パッドが、少なくとも複数の前記トランジスタの対応
するゲートに共通接続され、１個の基板電位またはウエ
ル電位供給パッドが、少なくとも複数の前記トランジス
タの対応する基板電位またはウエル電位供給箇所に共通
接続され、さらに前記ゲート電極パッドから前記トラン
ジスタの前記ゲートへの配線、および前記基板電位また
はウエル電位供給パッドから前記トランジスタの前記基
板電位もしくはウエル電位供給箇所への配線は、前記ト
ランジスタを中央にしてスクライブレーンの長手方向の
両側の内の片側に沿って配置したため、テスト回路中の
トランジスタに共通に電圧を供給あるいは測定するため
に半導体基板のスクライブレーンに沿って延長された長
い配線の数を低減でき、スクライブレーン幅の減少と基
板からのチップ取れ数増加をもたらし、低コスト化に寄
与することができる。また、トランジスタへのソース電
極配線抵抗の影響がなくなり、トランジスタ特性が正確
に測定できる。また、配線をプローブ針によって損傷す
ることが避けられるなど、大きな効果を発揮するもので
ある。
ス電極パッドが、多くとも隣り合う２個の前記トランジ
スタの対応するソースに共通接続され、１個のドレイン
電極パッドが、多くとも隣り合う２個の前記トランジス
タの対応するドレインに共通接続され、１個のゲート電
極パッドが、少なくとも複数の前記トランジスタの対応
するゲートに共通接続され、１個の基板電位またはウエ
ル電位供給パッドが、少なくとも複数の前記トランジス
タの対応する基板電位またはウエル電位供給箇所に共通
接続され、さらに前記ゲート電極パッドから前記トラン
ジスタの前記ゲートへの配線、および前記基板電位また
はウエル電位供給パッドから前記トランジスタの前記基
板電位もしくはウエル電位供給箇所への配線は、前記ト
ランジスタを中央にしてスクライブレーンの長手方向の
両側の内の片側に沿って配置したため、テスト回路中の
トランジスタに共通に電圧を供給あるいは測定するため
に半導体基板のスクライブレーンに沿って延長された長
い配線の数を低減でき、スクライブレーン幅の減少と基
板からのチップ取れ数増加をもたらし、低コスト化に寄
与することができる。また、トランジスタへのソース電
極配線抵抗の影響がなくなり、トランジスタ特性が正確
に測定できる。また、配線をプローブ針によって損傷す
ることが避けられるなど、大きな効果を発揮するもので
ある。
【００４３】請求項３記載のテスト回路は、請求項２に
おいて、ゲート電極パッドからトランジスタのゲートへ
の配線と、基板電位またはウエル電位供給パッドからト
ランジスタの基板電位もしくはウエル電位供給箇所への
配線が、上下２層でかつ前記両配線の位置が互いに重な
るように配置したため、テスト回路を搭載するに必要な
スクライブレーン幅をより一層に減少させることができ
る。
おいて、ゲート電極パッドからトランジスタのゲートへ
の配線と、基板電位またはウエル電位供給パッドからト
ランジスタの基板電位もしくはウエル電位供給箇所への
配線が、上下２層でかつ前記両配線の位置が互いに重な
るように配置したため、テスト回路を搭載するに必要な
スクライブレーン幅をより一層に減少させることができ
る。
【００４４】請求項４記載のテスト回路は、請求項２ま
たは請求項３において、ゲート電極パッドからトランジ
スタのゲートへの配線が、トランジスタのゲート電極を
構成する導電層または半導体基板に形成された拡散層か
ら形成したため、トランジスタのゲートに外部から加わ
る突発的なサージに対する耐性が増加するという利点が
生じ、ゲートに保護ダイオードを必要としない。半導体
基板に形成される拡散層を使用した場合には、拡散層の
抵抗とそのＰＮ接合容量による時定数でサージを緩和す
るのに加えて、拡散層それ自体が保護ダイオードとして
はたらく。
たは請求項３において、ゲート電極パッドからトランジ
スタのゲートへの配線が、トランジスタのゲート電極を
構成する導電層または半導体基板に形成された拡散層か
ら形成したため、トランジスタのゲートに外部から加わ
る突発的なサージに対する耐性が増加するという利点が
生じ、ゲートに保護ダイオードを必要としない。半導体
基板に形成される拡散層を使用した場合には、拡散層の
抵抗とそのＰＮ接合容量による時定数でサージを緩和す
るのに加えて、拡散層それ自体が保護ダイオードとして
はたらく。
【００４５】請求項５記載のテスト回路は、請求項２ま
たは請求項３において、半導体基板には多層導電層構造
の集積回路が形成されており、ゲート電極パッドからト
ランジスタのゲートへの配線と、基板電位またはウエル
電位供給パッドからトランジスタの基板電位もしくはウ
エル電位供給箇所への配線とが、前記多層導電層のうち
の２層を用いて構成されているので、半導体基板のスク
ライブレーンの両側の領域に集積回路を作り込む過程で
テスト回路をスクライブレーン上に作成することができ
る。
たは請求項３において、半導体基板には多層導電層構造
の集積回路が形成されており、ゲート電極パッドからト
ランジスタのゲートへの配線と、基板電位またはウエル
電位供給パッドからトランジスタの基板電位もしくはウ
エル電位供給箇所への配線とが、前記多層導電層のうち
の２層を用いて構成されているので、半導体基板のスク
ライブレーンの両側の領域に集積回路を作り込む過程で
テスト回路をスクライブレーン上に作成することができ
る。
【図１】本発明のテスト回路の（実施の形態１）の平面
図
図
【図２】本発明のテスト回路の（実施の形態２）の平面
図
図
【図３】図２のｂ−ｂ’断面図
【図４】本発明のテスト回路の（実施の形態３）の断面
図
図
【図５】従来のテスト回路のパターン配置の例を示す平
面図
面図
【図６】図５のｃ−ｃ’断面図
１ スクライブレーン ２ 集積回路本体領域 ３ 基板あるいはウエル拡散層への電圧印加用パッド ４，６，６’ ソース電極パッド ５ ドレイン電極パッド ７ ゲート電極パッド ８，８’，８” トランジスタ領域 ９，１０，１１，１４，１５ 配線 １２ 拡散層 １３ パッドの開口 １６ コンタクト部 ２１ 半導体基板 ２２ 絶縁分離用酸化膜 ２３ 層間絶縁膜 ２４ 第１層目アルミ配線層からなるパッド５の下部ア
ルミパッド部 ２５ 層間絶縁膜 ２６ 第２層目アルミ配線層からなるパッド５の上部ア
ルミパッド部 ２７ パシベーション膜 ２８，２８’ プローブ針
ルミパッド部 ２５ 層間絶縁膜 ２６ 第２層目アルミ配線層からなるパッド５の上部ア
ルミパッド部 ２７ パシベーション膜 ２８，２８’ プローブ針
Claims (5)
- 【請求項１】半導体基板の製造プロセスモニター用に前
記半導体基板のスクライブレーン上に複数のトランジス
タをスクライブレーンに沿って配列して形成したテスト
回路であって、 複数種のパッドを有し、 前記複数種のパッドのうちの選択された複数のパッドの
それぞれから複数の前記トランジスタに共通接続する各
配線が、前記トランジスタを中央にしてスクライブレー
ンの長手方向の両側の内の片側に沿って、かつ互いに重
なるように配置したテスト回路。 - 【請求項２】半導体基板の製造プロセスモニター用に前
記半導体基板のスクライブレーン上に複数のトランジス
タをスクライブレーンに沿って配列して形成したテスト
回路であって、 １個のソース電極パッドが、多くとも隣り合う２個の前
記トランジスタの対応するソースに共通接続され、 １個のドレイン電極パッドが、多くとも隣り合う２個の
前記トランジスタの対応するドレインに共通接続され、 １個のゲート電極パッドが、少なくとも複数の前記トラ
ンジスタの対応するゲートに共通接続され、 １個の基板電位またはウエル電位供給パッドが、少なく
とも複数の前記トランジスタの対応する基板電位または
ウエル電位供給箇所に共通接続され、 さらに前記ゲート電極パッドから前記トランジスタの前
記ゲートへの配線、および前記基板電位またはウエル電
位供給パッドから前記トランジスタの前記基板電位もし
くはウエル電位供給箇所への配線は、前記トランジスタ
を中央にしてスクライブレーンの長手方向の両側の内の
片側に沿って配置したテスト回路。 - 【請求項３】請求項２記載のテスト回路において、 ゲート電極パッドからトランジスタのゲートへの配線
と、基板電位またはウエル電位供給パッドからトランジ
スタの基板電位もしくはウエル電位供給箇所への配線
が、上下２層でかつ前記両配線の位置が互いに重なるよ
うに配置したテスト回路。 - 【請求項４】請求項２または請求項３のいずれかに記載
のテスト回路において、 ゲート電極パッドからトランジスタのゲートへの配線
が、トランジスタのゲート電極を構成する導電層または
半導体基板に形成された拡散層から形成されたものであ
るテスト回路。 - 【請求項５】請求項２または請求項３のいずれかに記載
のテスト回路において、 半導体基板には多層導電層構造の集積回路が形成されて
おり、ゲート電極パッドからトランジスタのゲートへの
配線と、基板電位またはウエル電位供給パッドからトラ
ンジスタの基板電位もしくはウエル電位供給箇所への配
線とが、前記多層導電層のうちの２層を用いて構成され
ているテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09509598A JP3763664B2 (ja) | 1998-04-08 | 1998-04-08 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09509598A JP3763664B2 (ja) | 1998-04-08 | 1998-04-08 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297782A true JPH11297782A (ja) | 1999-10-29 |
| JP3763664B2 JP3763664B2 (ja) | 2006-04-05 |
Family
ID=14128346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09509598A Expired - Fee Related JP3763664B2 (ja) | 1998-04-08 | 1998-04-08 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3763664B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047589A (ja) * | 2006-08-11 | 2008-02-28 | Nec Electronics Corp | 電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法 |
| JP2008124437A (ja) * | 2006-10-19 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体ウェハ、その製造方法、および半導体チップの製造方法 |
| JP2008520092A (ja) * | 2004-11-15 | 2008-06-12 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 半導体ウェーハを測定する方法および装置 |
| JP2012164838A (ja) * | 2011-02-08 | 2012-08-30 | Sony Corp | 半導体装置 |
-
1998
- 1998-04-08 JP JP09509598A patent/JP3763664B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520092A (ja) * | 2004-11-15 | 2008-06-12 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 半導体ウェーハを測定する方法および装置 |
| JP4646986B2 (ja) * | 2004-11-15 | 2011-03-09 | エス オー イ テク シリコン オン インシュレータ テクノロジース | 半導体ウェーハを測定する方法および装置 |
| JP2008047589A (ja) * | 2006-08-11 | 2008-02-28 | Nec Electronics Corp | 電気特性評価パターン、電気特性評価方法、半導体装置の製造方法および信頼性保証方法 |
| JP2008124437A (ja) * | 2006-10-19 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体ウェハ、その製造方法、および半導体チップの製造方法 |
| US8330255B2 (en) | 2006-10-19 | 2012-12-11 | Panasonic Corporation | Semiconductor chip |
| JP2012164838A (ja) * | 2011-02-08 | 2012-08-30 | Sony Corp | 半導体装置 |
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|---|---|
| JP3763664B2 (ja) | 2006-04-05 |
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