JP2008124437A - 半導体ウェハ、その製造方法、および半導体チップの製造方法 - Google Patents

半導体ウェハ、その製造方法、および半導体チップの製造方法 Download PDF

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Abstract

【課題】スクライブ領域にモニター素子を有する半導体ウェハを、半導体チップ領域内の電極部に突起電極を形成しながらも、ダイシングの際にチッピングやクラックが発生しにくい構造とすること、そして前記半導体ウェハからチッピングやクラックのない半導体チップを得ることを目的とする。
【解決手段】複数の半導体チップ領域10aとスクライブ領域10bとを有し、前記半導体チップ領域10aに半導体素子とそれに電気的に接続する電極パッド(電極部)16aを有し、前記スクライブ領域10bにモニター素子とそれに電気的に接続する電極パッド(電極部)16bを有した半導体ウェハ10において、半導体チップ領域10a内の電極パッド16a上のみに選択的に無電解めっき法による突起電極18が形成される。そのためにたとえば、電極パッド16bは絶縁膜14で覆われる。
【選択図】図２

Description

本発明は半導体ウェハ、その製造方法、および半導体チップの製造方法に関し、特にスクライブ領域にモニター素子を有する半導体ウェハの電極部を形成する技術に関する。
近年、情報通信機器や事務用電子機器の小型化および高機能化が進むに伴って、これらの電子機器に搭載される半導体装置（半導体集積回路装置；以下半導体チップという）に対して、小型化と共に、入出力のための外部端子の数の増加が要求されている。
そのため、半導体チップの周縁部を外部回路との接続のための電極部（電極パッド）に専有させる領域とする従来の構成では、外部端子数の増加と小型化との両立が困難になってきている。そこで、電極パッドを能動領域上にも形成するパッドオンエレメントと呼ばれる技術や、電極パッド上にバンプと呼ばれる突起電極を形成し、該バンプを介して外部回路と接続するフリップチップ技術が採用されるようになってきている。
一方、半導体製造プロセスの著しい進化に伴って、半導体チップの構造も微細化、高集積化が進み、配線材料として比較的抵抗の小さい銅配線が用いられたり、層間絶縁膜として比誘電率の低い、いわゆるＬｏｗ−ｋ材料が用いられたりするケースが多くなってきている。
また、近年の高集積化に伴って各種半導体製造プロセスも複雑化しており、各半導体チップの半導体素子が正常に動作するかどうかは、前記製造プロセス条件のばらつき等によって異なってくるので、ウェハ状態で、半導体素子の特性あるいは半導体製造プロセス途中の種々のプロセス値を確認することにより、半導体チップの良否を推定したり、半導体製造プロセスの異常の有無を確認している。
たとえば、各半導体チップの領域に領域内の複数の半導体素子に電気的に接続するように形成した電極パッドにプローブ針を接触させる電気特性検査を行っている。またスクライブ領域上に基本的な構成の半導体素子（モニター素子）とそれに電気的に接続する電極パッドとを配置しておき、モニター素子を検査することで、半導体チップの領域内の集積回路の特性に問題がないかどうかを推定すると同時に、製造プロセスに異常があった場合にも、その異常を早期に発見し、フィードバックをかけ、工程異常品の発生を最低限に抑えるようにしている。
ところが、微細化、高集積化が進んだ半導体チップにおいては、電極パッド上にワイヤボンディングやインナーリードボンディングを行うときや、電気特性検査の過程で電極パッドにプローブ針を接触させるときの衝撃が問題となってきている。特に上記のように電極パッドが能動領域上に形成されたり、層間絶縁膜としてＬｏｗ−ｋ材料が用いられている場合、前記の衝撃によって、電極パッドだけでなく、その下の層間絶縁膜、配線層、アクティブ素子などがダメージを受け、電気特性が悪化してしまうケースが多くなってきた。
これを避けるために、電極パッド上にＮｉ系金属などの硬質の突起電極を形成することにより、前記突起電極をワイヤボンディングやインナーリードボンディング時の衝撃に対抗させ、半導体素子へのダメージを抑制する技術が提案されている（例えば特許文献１）。
さらに、フリップチップ方式で半導体チップを外部回路と接続する場合には、電極パッド上のバンプ（突起電極）を異方性導電シート（ＡＣＦ）等を用いて圧接接続するのが従来の方法であるのに対し、バンプ自体を半田で形成して溶融接続させる方法が提案され、この方が半導体素子へのダメージを抑制できる可能性が高いことから、近年、注目されるようになってきた。
しかし半田バンプの溶融接続を行うことで実装時のダメージを低減することは可能であるものの、電気特性検査の過程でダメージを受けることは避けられない。半田バンプの形成前に電極パッド上で電気特性検査を行うと、上述したように、層間絶縁膜にクラックが入ったり、電気特性に悪影響が及ぶことがある。半田バンプの形成後に電気特性検査を行うと、検査プローブの接触によって半田バンプが変形してしまい、実装に悪影響が及ぶことがある。
そこで、半田バンプを印刷法あるいはボール搭載法などによって形成する場合に、半田バンプに先立って電極パッドにＵＢＭ（Under Bump Metal）をＮｉ，Ａｕとにより形成し、このＵＢＭに対して検査プローブを接触させて電気特性検査を行うことが考えられる。この方法によれば、検査プローブの荷重を低く設定しても電気的接続を確保することが可能であり、電極パッド下へのダメージを抑制できることとなる。
突起電極の形成方法としては、大きく分けて２つの方法がある。１つは電気めっき法を利用する方法である。スパッタ法等によりウェハ全面に金属薄膜を形成した後、突起電極を形成しようとする部分に開口部を有するようにめっきレジストと呼ばれる絶縁膜を形成し、このめっきレジストの開口部に電気めっき法によって金属突起を成長させ、その金属突起をマスクとして不要な金属薄膜をエッチング除去することにより、突起電極を形成する。ただこの方法は製造工程が複雑であるため、大幅なコストアップとなってしまう。
もう１つは無電解めっき法を利用する方法である。たとえば、ウェハ全面の所定位置にＡｌ層を形成し、所定の電極位置に開口部を有するように絶縁膜を形成し、開口部より露出したＡｌ層（これが電極パッドである）表面のＡｌをジンケート処理でＺｎに置換し、その後に無電解めっき液に浸漬して、ＺｎをＮｉに置換する段階を経てＮｉ突起電極を形成し、さらにその表面にＡｕ膜を形成する。無電解めっき液に浸漬することで、金属露出部に選択的にめっきを成長させて突起電極を形成できる方法である。マスクを用いたフォトリソ工程が不要であるため、製造コストを抑制することもできる。上述の特許文献１の突起電極やＵＢＭの形成にも用いられている。
特許第３３９８６０９号公報
しかしながら、無電解めっき法を利用した突起電極の形成にも問題がある。スクライブ領域にモニター素子とそのための電極パッドとが形成されている場合、この電極パッド上にも無電解めっきにより突起電極が形成されるため、半導体ウェハを個々の半導体チップに分割する際のダイシング工程で、チッピングが大きくなったり、突起電極下の配線層や層間絶縁膜にクラックが発生したりして、半導体チップにも影響を及ぼしてしまうことがある。
微細化、高集積化が進んだ半導体ウェハにおいては、問題がさらに顕著となり、チッピングやクラックの発生確率がさらに高くなってしまう。この種の半導体ウェハでは、上述のようにＣｕを主成分とする配線層が用いられたり、Ｌｏｗ−ｋ材料が層間絶縁膜に用いられているため、スクライブ領域に電極パッドだけでなく突起電極が形成された場合には、高硬度の突起電極と脆弱なＬｏｗ−ｋ膜とが混在する領域をダイシングすることになり、チッピングが増大したり、電極パッド部分でバリが発生しやすい。
本発明は、上記問題に鑑みなされたもので、スクライブ領域にモニター素子を有する半導体ウェハを、半導体チップ領域内の電極部に突起電極を形成しながらも、ダイシングの際にチッピングやクラックが発生しにくい構造とすること、そして前記半導体ウェハからチッピングやクラックのない半導体チップを得ることを目的とする。
上記課題を解決するために、本発明の半導体ウェハは、複数の半導体チップ領域とスクライブ領域とを有し、前記半導体チップ領域に半導体素子とそれに電気的に接続する電極部を有し、前記スクライブ領域にモニター素子とそれに電気的に接続する電極部を有した半導体ウェハにおいて、前記半導体チップ領域内の電極部のみに選択的に無電解めっき法による突起電極が形成されていることを特徴とする。
上記の半導体ウェハを製造する第１の方法は、前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層よりなる電極部を形成する第１の工程と、前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、前記第１および第２の工程の後に、前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程とを含み、前記第３の工程で、前記突起電極の形成に先立って、前記スクライブ領域のみに電極部を覆う絶縁膜を形成することを特徴とする。
第２の方法は、前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層よりなる電極部を形成する第１の工程と、前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、前記第１および第２の工程の後に、前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程とを含み、前記第１の工程では、スクライブ領域内の電極部と半導体チップ領域内の電極部とで異なる金属層を表層に形成することを特徴とする。
第３の方法は、前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層よりなる電極部を形成する第１の工程と、前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、前記第１および第２の工程の後に、前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程とを含み、前記第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記Ａｌ層上に開口部を有するように第２の絶縁膜を形成するステップと、（ｅ）前記スクライブ領域内のＡｌ層上のみに格子状に絶縁物を形成するステップと、（ｆ）前記半導体チップ領域上および前記スクライブ領域上のＡｌ層上に前記格子状の絶縁物上をも含めてＡｌ層を形成するステップとを含み、前記第２の工程は、前記第１の工程の終了後に実施し、前記第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記スクライブ領域内の電極部の前記格子状の絶縁物が凸状に露出するまで両領域内の電極部をエッチングすることを特徴とする。
上記の半導体ウェハでは、半導体チップ領域内の電極部に選択的に突起電極が形成されるので、半導体チップへの個片分割後に外部回路と接続するワイヤボンディングやインナーリードボンディング時等の衝撃が緩和され、電極部やその下の部分のダメージを防止することが可能となる。スクライブ領域内のモニター素子の特性検査は電極部にプローブを接触させる従来方法によって可能である。特性検査に使用後の電極部には無電解めっき法によって突起電極は形成されないので、ダイシングの際のチッピングやクラックの発生を抑制することが可能である。
詳細には、半導体ウェハには、スクライブ領域内の電極部に、絶縁膜が少なくとも一部に形成されているか、半導体チップ領域内の電極部とは異なる金属層が表層に形成されている。
半導体ウェハはたとえば次のいずれかの構成を有している。スクライブ領域内の電極部を覆う絶縁膜が形成されている。半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記半導体チップ領域あるいは前記スクライブ領域のどちらか一方のみの前記Ｃｕ層上にＡｌ層を有している。
具体的には、半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記半導体チップ領域のみの前記Ｃｕ層上にＡｌ層を有している。あるいは、半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記スクライブ領域のみの前記Ｃｕ層上にＡｌ層を有している。
半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記Ｃｕ層上にＡｌ層を有し、前記スクライブ領域上の前記Ａｌ層上のみに格子状の絶縁物を有し、前記格子状絶縁物の開口部分にＡｌよりなる小突起が形成されている。
突起電極は、Ｎｉよりなり、表面にＡｕ膜を有している。半導体チップ領域内の電極部の少なくとも一部はアクティブ素子上に位置している。
半導体ウェハを製造する第２の方法には、たとえば以下方法がある。
第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上の所定位置にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように絶縁膜を形成するステップと、（ｃ）前記絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）一方の領域のＡｌ層上にのみさらにＡｌ層を形成するか、あるいは一方の領域のみのＡｌ層を除去することにより、両領域で厚みが相違するＡｌ層を形成するステップとを含み、第２の工程は、前記第１の工程のステップ（ｃ）あるいは（ｄ）の後に実施し、第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、一方の領域のみの電極部に前記Ｃｕ層を露出させるように前記Ａｌ層を部分的に除去する。
第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記Ａｌ層上に開口部を有するように第２の絶縁膜を形成するステップと、（ｅ）前記半導体チップ領域内のＡｌ層上のみに選択的にＡｌ層を形成するステップとを含み、第２の工程は、前記第１の工程の終了後に実施し、第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記スクライブ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで前記半導体チップ領域内およびスクライブ領域内の電極部をエッチングする。
第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記スクライブ領域内のＡｌ層のみを選択的にハーフエッチングするステップとを含み、第２の工程は、前記第１の工程の終了後に実施し、第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記スクライブ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで両領域内の電極部をエッチングする。
第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記Ａｌ層上に開口部を有するように第２の絶縁膜を形成するステップと、（ｅ）前記スクライブ領域内のＡｌ層上のみに選択的にＡｌ層を形成するステップとを含み、第２の工程は、前記第１の工程の終了後に実施し、第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記半導体チップ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで両領域内の電極部をエッチングする。
第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記スクライブ領域内のＡｌ層のみを選択的にハーフエッチングするステップとを含み、第２の工程は、前記第１の工程の終了後に実施し、第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記半導体チップ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで両領域内の電極部をエッチングする。
半導体ウェハを製造する第３の方法においては、格子状の絶縁物は、第２の絶縁膜と同一の材料を用いて、前記第２の絶縁膜と同時に形成するのが好都合である。格子状の絶縁物は、突起電極の厚みをｔとしたときに２ｔよりも大きな幅を有するように形成するのが好ましい。
第３の工程で、半導体チップ領域内の電極部に突起電極を形成する際に、前記電極部の表層がＡｌ層である場合には、表面のＡｌをジンケート処理によりＺｎに置換するステップと、無電解Ｎｉめっき液に浸漬して前記電極部の表面のＺｎとＮｉとの置換反応を経て前記電極部上にＮｉを堆積させるステップと、無電解Ａｕめっき液に浸漬して前記堆積物の表面のＮｉをＡｕで置換するステップとを行うことにより、Ｎｉを主成分としてなり、表面にＡｕ膜を有する前記突起電極を形成することができる。
第３の工程で、半導体チップ領域内の電極部に突起電極を形成する際に、前記電極部の表層がＣｕ層である場合には、表面にＰｄ触媒を吸着させ、そのＰｄ触媒を活性化させるステップと、無電解Ｎｉめっき液に浸漬して前記電極部の表面にＮｉを堆積させるステップと、無電解Ａｕめっき液に浸漬して前記堆積物の表面のＮｉをＡｕで置換するステップとを行うことにより、Ｎｉを主成分としてなり、表面にＡｕ膜を有する前記突起電極を形成することができる。
突起電極を形成する工程内で、半導体チップ領域内およびスクライブ領域内の電極部のエッチングを行うのが好都合である。
半導体チップ領域内の突起電極にプローブ針を接触させて半導体素子の電気特性を検査する工程を含んでいてよい。
半導体素子を形成した複数の半導体チップ領域とモニター素子を形成したスクライブ領域とを有する半導体ウェハに対し、前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層を設けて、前記半導体素子に接続する電極部と前記モニター素子に電気的に接続する電極部とを形成する第１の工程と、前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、前記第１および第２の工程の後に前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程と、前記第３の工程の後に前記スクライブ領域にてダイシングして半導体チップ領域ごとに分割する第４の工程とを行うことにより、半導体チップを製造することができる。
本発明の半導体ウェハは、製造に際して、スクライブ領域内にのみ電極部を覆う絶縁膜を形成するか、あるいは、半導体チップ領域内の電極部とスクライブ領域内の電極部とで表面金属を相違させるか、あるいは、スクライブ領域内の電極部に格子状の絶縁物を設けるようにしたことにより、半導体チップ領域の電極部上にのみ、無電解めっき法の利点を生かして、マスクを使用せずに突起電極を形成することができる。３番目の方法では、スクライブ領域内の電極部上にめっきが施されるものの、小突起の集合体が形成されるのみである。
よって、半導体チップ領域については、突起電極の存在によって、プローピングやボンディングの際の電極部、その下の層間絶縁膜、配線層、アクティブ素子へのダメージ、それによる特性変動を抑制することができる。半導体製造プロセスの特性評価は、スクライブ領域の電極部およびモニター素子を用いて行うことができる。半導体チップへの個片化の際には、突起電極が形成されていないか、あるいは小突起の集合体のみが形成されているスクライブ領域をダイシングするので、チッピングやクラックの発生を抑制できる。
これらのことから、微細化、高集積化された半導体チップであっても、歩留りよく且つ信頼性高く製造することができる。製造コストや製造リードタイムも低減できる。
以下、本発明の実施の形態について図面を参照しながら説明する。
図１に本発明の半導体ウェハの一部を模式的に示す。半導体ウェハ１は、複数の半導体チップ領域２とスクライブ領域３とを有している。各半導体チップ領域２には、複数の半導体素子（図示せず）が形成されており、各半導体素子に電気的に接続する複数の電極部４が周縁部に形成されている。半導体チップ領域２内には、電極部４の下にもアクティブ素子が存在している。スクライブ領域３には、特性検査を行うためのモニター素子（図示せず）とそれに電気的に接続する複数の電極部５とが形成されている。
スクライブ領域３には、トランジスタや抵抗、コンタクトチェイン等の基本的な構成の半導体素子（モニター素子）とそれに電気的に接続する複数の電極部５とが形成されている。製造プロセスの途中あるいはウェーハプロセス終了後に電極部５にプローブ針を接触させて、基本的構成のモニター素子の電気特性を確認することにより、それらの集合体である半導体チップ領域２内の集積回路の特性に問題がないかどうかを推定すると同時に、製造プロセスに異常があった場合にも、その異常を早期に発見し、フィードバックをかけ、工程異常品の発生を最低限に抑えるためである。
以下の各実施形態では、半導体チップ領域およびスクライブ領域の電極部分を拡大して図示し、図１とは異なる符号を付して説明することとする。
図２（ａ）は本発明の実施の形態１の半導体ウェハの平面図、図２（ｂ）は同半導体ウェハの断面図である。
半導体ウェハ１０の半導体チップ領域１０ａ上およびスクライブ領域１０ｂ上に、Ａｌを主成分とした金属層１１（以下、Ａｌ層１１という）が形成されており、Ａｌ層１１上の所定位置に開口部を有するようにチッ化シリコンからなる絶縁膜１２が形成されている。半導体チップ領域１０ａ内で絶縁膜１２の開口部から露出したＡｌ層１１が電極パッド１６ａであり、スクライブ領域１０ｂ内に絶縁膜１２の開口部から露出したＡｌ層１１が電極パッド１６ｂである。なお、「主成分とした」とは、純ＡｌだけではなくＡｌにＣｕやＳｉなどを微量に含んだ合金からなる金属層も含んでいることを意味する。後述する各金属層についても、特に断らなくとも同様に主成分としていることを意味するものとする。
半導体チップ領域１０ａ内の電極パッド１６ａ上にはＮｉからなる突起電極１８およびＡｕ膜１９が形成されている。スクライブ領域１０ｂ内の電極パッド１６ｂ上にはエポキシ樹脂からなる絶縁膜１４が形成されている。
図２の半導体ウェハ、それから半導体チップを製造する方法について図３および図４を参照して説明する。
図３（ａ）に示すように、半導体ウェハ１０の半導体チップ領域１０ａ上およびスクライブ領域１０ｂ上にＡｌ層１１を所定のパターンで形成する。このＡｌ層１１は、ウェハ全面にスパッタリングで成膜した後、レジストをパターニングし、そのレジストをマスクにドライエッチングすることにより形成する。
図３（ｂ）に示すように、Ａｌ層１１上の所定位置に開口部を有するようにチッ化シリコンからなる絶縁膜１２を形成する。この絶縁膜１２は、ＣＶＤ法などにより成膜した後、レジストをパターニングし、そのレジストをマスクに所定位置に開口部を有するようにドライエッチングすることにより形成する。
このようにして半導体チップ領域１０ａおよびスクライブ領域１０ｂに形成された電極パッド１６ａ、１６ｂの内、スクライブ領域１０ｂ上の電極パッド１６ｂに、図３（ｃ）に示すように、プローブ針Ｐを当ててモニター素子の電気特性を検査する。
その後に、図３（ｄ）に示すように、電極パッド１６ｂを覆うようにスクライブ領域１０ｂに液状のエポキシ樹脂を塗布し、硬化させて、絶縁膜１４を形成する。１７はディスペンサである。
次に、図４（ａ）に示すように、半導体ウェハ１０にジンケート処理を行うことで、電極パッド１６ａを構成しているＡｌ層１１の表面のＡｌをＺｎに置換する。図中の１１ｚがＺｎ置換部を示す。次に、半導体ウェハ１０を無電解Ｎｉめっき液に浸漬することにより、電極パッド１６ａの表面のＺｎとＮｉの置換反応を経て、図４（ｂ）に示すように、Ａｌ層１１上にＮｉからなる突起電極１８を形成する。ＮｉはＡｌ上に直接無電解で析出させることが難しいため、このようにジンケート処理を行うのが一般的である。次に、半導体ウェハ１０を無電解Ａｕめっき液に浸漬して、図４（ｃ）に示すように、突起電極１８の表面にＡｕ膜１９を形成する。
その後に、図４（ｄ）に示すように、半導体チップ領域１０ａ内のＡｕ膜１９付きのＮｉ突起電極１８にプローブ針Ｐを当てて半導体素子の電気特性検査を行う。この電気特性検査は、プローブ針Ｐが配列されたプローブカード（図示せず）などを介して、検査機と半導体素子との間で電気信号を入出力させて行う。
検査終了後に、図４（ｅ）に示すように、スクライブ領域１０ｂをダイシングブレードＤでダイシングして、各半導体チップ領域１０ａに対応する半導体チップに分割する。
以上のようにして、半導体ウェハ１０の半導体チップ領域１０ａ内の電極パッド１６ａにのみ、無電解めっき法によるＡｕ膜１９付きの突起電極１８を形成し、かかる突起電極１８を持った個片の半導体チップを得ることができる。またこのことにより、以下の効果が得られる。
（１）外部回路との接続に使用される電極パッド１６ａ上に突起電極１８が存在することから、各半導体チップを外部回路と接続するためにワイヤボンディングやインナーリードボンディング等を行う時の衝撃が緩和され、電極パッド１６ａやその下の層間絶縁膜、配線層及びアクティブ素子のダメージを抑制することが可能である。よってアクティブ素子の特性変動が緩和できる。
（２）半導体素子の電気特性検査の際にも、突起電極１８に対してプロービングするので、電極パッド１６ａやその下にかかる荷重を低減することが可能となり、電極パッド１６ａ、層間絶縁膜、配線層、アクティブ素子のダメージを抑制することが可能となる。よってアクティブ素子の特性変動が緩和できる。
（３）スクライブ領域１０ｂ内のモニター素子の特性検査は、従来どおりＡｌを主成分とする電極パッド１６ｂ（Ａｌ層１１）の表面にプローブ針Ｐを接触させて行うことができる。検査に使用後の電極パッド１６ｂ上には無電解めっき法によって突起電極が形成されることはなく、ダイシングの際のチッピングやクラックの発生を抑制することができる。よって、得られる半導体チップはチッピングやクラックのない良好なものとなる。
さらに、電極パッド１６ｂを覆う絶縁膜１４は、フォトリソ工程を使用せずにディスペンス方式によって形成しているため、工程数の増加を極力抑えることができ、製造コストを抑制することが可能である。
なお、Ａｕ膜１９付きの突起電極１８を無電解めっき法によって形成する技術は一般的であり、容易に行える。積層構造であることによるダメージの抑制効果も十分に期待できる。ただしＡｌ上に選択的に無電解めっき可能であれば積層構造に限られず、Ｎｉ−Ｐ合金などでもよい。以下、特に断らない場合も同様である。
図５（ａ）は本発明の実施の形態２の半導体ウェハの平面図、図５（ｂ）は同半導体ウェハの断面図である。
半導体ウェハ２０の半導体チップ領域２０ａ上に、Ｃｕ層２１とＡｌ層２３とが積層された電極パッド２６ａが形成されている。電極パッド２６ａ上には、Ｎｉからなる突起電極２８およびＡｕ膜２９が形成されている。スクライブ領域２０ｂ上には、Ｃｕ層２１からなる電極パッド２６ｂが形成されている。
図５の半導体ウェハ、それから半導体チップを製造する第１の方法について図６および図７を参照して説明する。
半導体ウェハ２０の半導体チップ領域２０ａ上およびスクライブ領域２０ｂ上にＣｕ層２１を所定のパターンで形成し（図６（ａ））、Ｃｕ層２１上の所定位置に開口部を有するようにチッ化シリコンからなる絶縁膜２２を形成し（図６（ｂ））、絶縁膜２２の開口部にＡｌ層２３を形成する（図６（ｃ））。
次に、Ａｌ層２３上に開口部を有するように絶縁膜２４を形成し（図６（ｄ））、外部回路との接続に使用される半導体チップ領域２０ａ内のＡｌ層２３上に選択的にＡｌ層２５を形成する（図６（ｅ））。Ｃｕ層２１、Ａｌ層２３、Ａｌ層２５、絶縁膜２２、絶縁膜２４は各々、上述したのと同様にして形成する。
これにより、半導体チップ領域２０ａに、Ｃｕ層２１とＡｌ層２３とＡｌ層２５とが積層した電極パッド２６ａが形成され、スクライブ領域２０ｂに、Ｃｕ層２１とＡｌ層２３とが積層した電極パッド２６ｂが形成される。
形成されたスクライブ領域２０ｂ上の電極パッド２６ｂにプローブ針Ｐを当ててモニター素子の電気特性を検査する（図６（ｆ））。
その後に、半導体ウェハ２０をリン酸水溶液によってエッチング処理することにより、スクライブ領域２０ｂの電極パッド２６ｂではＡｌ層２３を溶解除去してＣｕ層２１を露出させる一方で、半導体チップ領域２０ａ内の電極パッド２６ａではＡｌ層２３を露出させる（図７（ａ））。
半導体ウェハ２０にジンケート処理を行って、電極パッド２６ａのＡｌ層２３の表面のＡｌをＺｎに置換する（図７（ｂ））。図中の２３ｚがＺｎ置換部を示す。次に、半導体ウェハ２０を無電解Ｎｉめっき液に浸漬することにより、電極パッド２６ａの表面のＺｎとＮｉの置換反応を経て、電極パッド２６ａ上にＮｉからなる突起電極２８を形成する（図７（ｃ））。ＮｉはＡｌ上に直接無電解で析出させることが難しいため、ジンケート処理を行うのが一般的である。次に、半導体ウェハ２０を無電解Ａｕめっき液に浸漬して、突起電極２８の表面にＡｕ膜２９を形成する（図７（ｄ））。
その後に、半導体チップ領域２０ａ内のＡｕ膜２９付きの突起電極２８にプローブ針Ｐを当てて半導体素子の電気特性検査を行う（図７（ｅ））。検査終了後に、スクライブ領域２０ｂをダイシングブレードＤでダイシングして、各半導体チップ領域２０ａに対応する半導体チップに分割する（図７（ｆ））。
このようにして、半導体チップ領域２０ａ内の電極パッド２６ａにのみ、無電解めっき法によるＡｕ膜２９付きの突起電極２８を選択的に形成し、かかる突起電極２８を持った個片の半導体チップを得ることができる。
よって、図２に示した半導体ウェハについて説明したのと同様の効果（１）（２）（３）が得られる。
なお、Ａｌ層２５は、外部回路との接続に使用される半導体チップ領域２０ａ内のＡｌ層２３上に選択的に形成するとしたが、実際には、ダイシング時や基板実装時などの位置あわせに使用するアライメントマークなどを金属露出状態に設けることがあるので、その場合はその部分にもＡｌ層２５を形成しても構わない。
また、図７（ａ）に示すステップでエッチングにリン酸を使用したが、リン酸に限られずＡｌをエッチングできるものであればよく、硫酸や水酸化ナトリウムの水溶液などを使用してもよい。以下、特に断らない場合も同様である。
図５の半導体ウェハ、それから半導体チップを製造する第２の製造方法について図８および図９を参照して説明する。
上述の第１の製造方法と同様にして、半導体ウェハ２０の半導体チップ領域２０ａおよびスクライブ領域２０ｂの所定位置にＣｕ層２１とＡｌ層２３とを形成する（図８（ａ）〜図８（ｃ））。
次に、半導体チップ領域２０ａ上のみに図示しないエッチングレジストを形成し、その状態でスクライブ領域２０ｂ内のＡｌ層２３のみを選択的にハーフエッチングし、エッチング終了後にエッチングレジストを除去する（図８（ｄ））。
これにより、半導体チップ領域２０ａにＣｕ層２１とＡｌ層２３とが積層した電極パッド２６ａが形成され、スクライブ領域２０ｂに、Ｃｕ層２１と、半導体チップ領域２０ａに比べて厚みの小さいＡｌ層２３とが積層した電極パッド２６ｂが形成される。
形成されたスクライブ領域２０ｂ内の電極パッド２６ｂにプローブ針Ｐを当ててモニター素子の電気特性を検査する（図８（ｅ））。
その後に、半導体ウェハ２０をリン酸水溶液によってエッチング処理する。このエッチング処理は、無電解めっき工程内で金属表面を清浄化するためのＡｌエッチングと同時に行う。それにより、スクライブ領域２０ｂの電極パッド２６ｂではＡｌ層２３を溶解除去してＣｕ層２１を露出させる一方で、半導体チップ領域２０ａ内の電極パッド２６ａではＡｌ層２３の厚みを減じる（図９（ａ））。
次に、電極パッド２６ａのＡｌ層２３の表面にＺｎ置換部２３ｚを形成し、その表面のＺｎとＮｉの置換反応を経て、電極パッド２６ａ上にＮｉからなる突起電極２８を形成し、突起電極２８の表面にＡｕ膜２９を形成する（図９（ｂ）〜図９（ｄ））。
その後に、半導体チップ領域２０ａ内のＡｕ膜２９付きの突起電極２８にプローブ針Ｐを当てて半導体素子の電気特性検査を行う（図９（ｅ））。検査終了後に、スクライブ領域２０ｂをダイシングブレードＤでダイシングすることで、各半導体チップ領域２０ａに対応する半導体チップに分割する（図９（ｆ））。
このようにして、半導体チップ領域２０ａ内の電極パッド２６ａにのみ、無電解めっき法によるＡｕ膜２９付きのＮｉ突起電極２８を選択的に形成し、かかる突起電極２８を持った個片の半導体チップを得ることができる。
よって、この第２の製造方法でも、図２に示した半導体ウェハについて説明したのと同様の効果（１）（２）（３）が得られる。
さらに、電極パッド２６ｂをエッチングしてＣｕ層２１を露出させる図９（ａ）のステップを、無電解めっき工程内で金属表面を清浄化するためのエッチングステップを利用して行うので、従来の半導体ウェハの製造方法に比較して工程数の増加を極力抑えることが可能となり、製造コストの抑制につながる。
なおこの無電解めっき工程内でのエッチングステップは、めっき対象の金属表面がＡｌであれＣｕであれ酸化被膜や汚れなどがあるため、金属表面を軽くエッチングするように一般的に行われている。このライトエッチングの処理は、無電解めっき処理の直前に（無電解めっきの前処理として）行う必要があり、エッチング処理を事前に行った場合でも必要である。このため、上述のように金属表面の清浄化のためのＡｌエッチング（ライトエッチング）と、膜厚差を生じさせるためのエッチングとを同時に行うのが合理的である。以下の実施形態で特に断らない場合も同様にするのが望ましい。
図１０（ａ）は本発明の実施の形態３の半導体ウェハの平面図、図１０（ｂ）は同半導体ウェハの断面図である。
半導体ウェハ３０の半導体チップ領域３０ａ上に、Ｃｕ層３１よりなる電極パッド３６ａが形成されており、その上にＮｉからなる突起電極３８およびＡｕ膜３９が形成されている。スクライブ領域３０ｂ上には、Ｃｕ層３１とＡｌ層３３とが積層された電極パッド３６ｂが形成されている。
図１０の半導体ウェハ、それから半導体チップを製造する第１の方法について図１１および図１２を参照して説明する。
半導体ウェハ３０の半導体チップ領域３０ａ上およびスクライブ領域３０ｂ上にＣｕ層３１を所定のパターンで形成する（図１１（ａ））。Ｃｕ層３１上の所定位置に開口部を有するようにチッ化シリコンからなる絶縁膜３２を形成し（図１１（ｂ））、絶縁膜３２の開口部にＡｌ層３３を形成する（図１１（ｃ））。Ａｌ層３３上に開口部を有するように絶縁膜３４を形成し（図１１（ｄ））、スクライブ領域３０ｂのＡｌ層３３上のみに選択的にＡｌ層３５を形成する（図１１（ｅ））。
これにより、半導体チップ領域３０ａに、Ｃｕ層３１とＡｌ層３３とが積層した電極パッド３６ａが形成され、スクライブ領域３０ｂに、Ｃｕ層３１とＡｌ層３３とＡｌ層３５とが積層した電極パッド３６ｂが形成される。
形成されたスクライブ領域３０ｂ上の電極パッド３６ｂにプローブ針Ｐを当ててモニター素子の電気特性を検査する（図１１（ｆ））。
その後に、半導体ウェハ３０をリン酸水溶液によってエッチング処理することにより、半導体チップ領域３０ａの電極パッド３６ａではＡｌ層３３を溶解除去してＣｕ層３１を露出させる一方で、スクライブ領域３０ｂ内の電極パッド３６ｂではＡｌ層３５を溶解除去してＡｌ層３３を露出させる（図１２（ａ））。
次に、半導体ウェハ３０に対し、Ｃｕ層３１が露出している電極パッド３６ａの表面にＰｄを吸着させる触媒付与処理を行い（図中の３１ｐがＰｄ吸着部である）、このＰｄをＮｉめっきのための触媒として作用できる状態に活性化する活性化処理、一般にはＰｄに結合している余分なイオン等を除去して金属状態とする処理を行う（図１２（ｂ））。
半導体ウェハ３０を無電解Ｎｉめっき液に浸漬することにより、半導体チップ領域３０ａ内の電極パッド３６ａの表面にＮｉを堆積させて突起電極３８を形成する（図１２（ｃ））。ＮｉはＣｕ上に直接に無電解で析出させることが困難であるため、Ｃｕ表面にパラジウムを吸着させ、そのパラジウムを触媒としてめっき反応を起こさせる方法をとるのが一般的である。次に、半導体ウェハ３０を無電解Ａｕめっき液に浸漬して、突起電極３８の表面にＡｕ膜３９を形成する（図１２（ｄ））。
その後に、半導体チップ領域３０ａ内のＡｕ膜３９付きの突起電極３８にプローブ針Ｐを当てて半導体素子の電気特性検査を行う（図１２（ｅ））。検査終了後に、スクライブ領域３０ｂをダイシングブレードＤでダイシングして、各半導体チップ領域３０ａに対応する半導体チップに分割する（図１２（ｆ））。
このようにして、半導体チップ領域３０ａ内の電極パッド３６ａにのみ、無電解めっき法によるＡｕ膜３９付きの突起電極３８を選択的に形成し、かかる突起電極３８を持った個片の半導体チップを得ることができる。
よって、図２に示した半導体ウェハについて説明したのと同様の効果（１）（２）（３）が得られる。
図１０の半導体ウェハ、それから半導体チップを製造する第２の方法について図１３および図１４を参照して説明する。
上述の第１の製造方法と同様にして、半導体ウェハ３０の半導体チップ領域３０ａおよびスクライブ領域３０ｂに、Ｃｕ層３１とＡｌ層３３とを形成する（図１３（ａ）から図１３（ｃ））。
次に、スクライブ領域３０ｂ上のみに図示しないエッチングレジストを形成し、その状態で半導体チップ領域３０ａのＡｌ層３３のみを選択的にハーフエッチングし、その後にエッチングレジストを除去する（図１３（ｄ））。
これにより、半導体チップ領域３０ａに、Ｃｕ層３１とＡｌ層３３とが積層した電極パッド３６ａが形成され、スクライブ領域３０ｂに、Ｃｕ層３１と、半導体チップ領域３０ａに比べて厚みの大きなＡｌ層３３とが積層した電極パッド３６ｂが形成される。
形成されたスクライブ領域３０ｂ上の電極パッド３６ｂにプローブ針Ｐを当ててモニター素子の電気特性を検査する（図１３（ｅ））。
その後に、半導体ウェハ３０をリン酸水溶液によってエッチング処理する。このエッチング処理は、無電解めっき工程内で金属表面を清浄化するためのＡｌエッチングと同時に行う。それにより、半導体チップ領域３０ａ内の電極パッド３６ａではＡｌ層３３を溶解除去してＣｕ層３１を露出させる一方で、スクライブ領域３０ｂの電極パッド３６ｂではＡｌ層３３の厚みを減じる（図１４（ａ））。
その後は第１の方法と同様に処理する。すなわち、半導体ウェハ３０に対し、Ｃｕ層３１が露出している電極パッド３６ａの表面にＰｄを吸着させる触媒付与処理を行い（図中の３１ｐがＰｄ吸着部である）、このＰｄをＮｉめっきのための触媒として作用できる状態に活性化する活性化処理を行う（図１４（ｂ））。次に、半導体ウェハ３０を無電解Ｎｉめっき液に浸漬することにより、電極パッド３６ａの表面にＮｉよりなる突起電極３８を形成する（図１４（ｃ））。次に、半導体ウェハ３０を無電解Ａｕめっき液に浸漬して、突起電極３８の表面にＡｕ膜３９を形成する（図１４（ｄ））。
その後に、半導体チップ領域３０ａ内のＡｕ膜３９付きの突起電極３８にプローブ針Ｐを当てて半導体素子の電気特性検査を行う（図１４（ｅ））。検査終了後に、スクライブ領域３０ｂをダイシングブレードＤでダイシングして、各半導体チップ領域３０ａに対応する半導体チップに分割する（図１４（ｆ））。
このようにして、半導体チップ領域３０ａ内の電極パッド３６ａにのみ、無電解めっき法によるＡｕ膜３９付きの突起電極３８を選択的に形成し、かかる突起電極３８を持った個片の半導体チップを得ることができる。
よって、図２に示した半導体ウェハについて説明したのと同様の効果（１）（２）（３）が得られる。
さらに、半導体チップ領域３０ａの電極パッド３６ａをエッチングしてＣｕ層３１を露出させる工程を、無電解めっき工程におけるＡｌ表面のエッチング（浄化）ステップを利用して行うので、従来の半導体ウェハの製造方法に比較して工程数の増加を極力抑えることが可能となり、製造コストの抑制につながる。
図１５（ａ）は本発明の実施の形態４の半導体ウェハの平面図、図１５（ｂ）は同半導体ウェハの断面図である。
半導体ウェハ４０の半導体チップ領域４０ａ上に、Ｃｕ層４１とＡｌ層４３とが積層された電極パッド４６ａが形成されており、電極パッド４６ａの上にＮｉからなる突起電極４８およびＡｕ膜４９が形成されている。スクライブ領域４０ｂ上には、Ｃｕ層４１とＡｌ層４３とが形成されており、そのＡｌ層４３上に格子状に絶縁膜４４ｂが形成され、格子状の絶縁膜４４ｂ上を除いてＮｉからなる微小な突起４８ｂおよびＡｕ膜４９が形成されている。
図１５の半導体ウェハ、それから半導体チップを製造する方法を図１６および図１７を参照して説明する。
半導体ウェハ４０の半導体チップ領域４０a上およびスクライブ領域４０ｂ上にＣｕ層４１を所定のパターンで形成し（図１６（ａ））、Ｃｕ層４１上の所定位置に開口部を有するようにチッ化シリコンからなる絶縁膜４２を形成し（図１６（ｂ））、絶縁膜４２の開口部にＡｌ層４３を形成する（図１６（ｃ））。
次に、Ａｌ層４３上に開口部を有するように絶縁膜４４を形成する。それと同時に、スクライブ領域４０ｂのＡｌ層４３上には、開口部内を区分する格子状の絶縁膜４４ｂを形成する（図１６（ｄ））。その後に、絶縁膜４４の開口部にＡｌ層４５を形成する（図１６（ｅ））。
これにより、半導体チップ領域４０ａには、Ｃｕ層４１とＡｌ層４３とＡｌ層４５とが積層された電極パッド４６ａが形成される。スクライブ領域４０ｂには、Ｃｕ層４１とＡｌ層４３とＡｌ層４５とが積層され、かつＡｌ層４５の下に格子状の絶縁膜４４ｂを有する電極パッド４６ｂが形成される。
形成されたスクライブ領域４０ｂ上の電極パッド４６ｂにプローブ針Ｐを当ててモニター素子の電気特性を検査する（図１６（ｆ））。
その後に、電極パッド４６ａおよび４６ｂをリン酸水溶液によってエッチングする。このことにより、Ａｌ層４５を除去して、半導体チップ領域４０ａの電極パッド４６ａにはＡｌ層４３を露出させ、スクライブ領域４０ｂの電極パッド４６ｂには格子状の絶縁膜４４ｂとそれにより区分されたＡｌ層４３とを露出させる（図１７（ａ））。
次に、半導体ウェハ４０にジンケート処理を行うことにより、電極パッド４６ａ，４６ｂのＡｌ層４３の表面のＡｌをＺｎに置換する。図中の４３ｚがＺｎ置換部を示す（図１７（ｂ））。
半導体ウェハ４０を無電解Ｎｉめっき液に浸漬して処理する。このことにより、電極パッド４６ａ，４６ｂ表面のＺｎとＮｉの置換反応を経て、半導体チップ領域４０ａ上の電極パッド４６ａにＮｉからなる突起電極４８が形成される。同時に、スクライブ領域４０ｂ上の電極パッド４６ｂには、格子状の絶縁膜４４ｚによって分断された小突起４８ｂの集合体が形成される（図１７（ｃ））。次に、半導体ウェハ４０を無電解Ａｕめっき液に浸漬して処理する。このことにより、半導体チップ領域４０ａ上の突起電極４８の表面、および、スクライブ領域上の小突起４８ｂの集合体上にＡｕ膜４９ｂが形成される（図１７（ｄ））。
その後に、半導体チップ領域４０ａ内のＡｕ膜４９ａ付きの突起電極４８にプローブ針Ｐを当てて半導体素子の電気特性検査を行う（図１７（ｅ））。検査終了後に、スクライブ領域４０ｂをダイシングブレードＤでダイシングして、各半導体チップ領域４０ａに対応する半導体チップに分割する（図１７（ｆ））。
このようにして、半導体ウェハ４０の半導体チップ領域４０ａ内の電極パッド４６ａにのみ、無電解めっき法によるＡｕ膜４９付きの突起電極４８を形成し、かかる突起電極４８を持った個片の半導体チップを得ることができる。
よって、図２に示した半導体ウェハについて説明したのと同様の効果（１）（２）（３）が得られる。
検査に使用後の電極パッド４６ｂ上には、突起電極４８を形成する際に同時にめっきが施されるが、格子状の絶縁膜４４ｂによって分断された小突起４８ｂの集合体となるので、ダイシングの際に応力は発生しにくく、チッピングやクラックの発生を抑制することが可能である。
格子状の絶縁膜４４ｂを図１８（ａ）（ｂ）に示す。絶縁膜４４ｂは、小突起４８ｂ（および突起電極４８）の厚みをｔとしたときに２ｔよりも大きな幅Ｗを有するように形成するのが望ましい。これは、無電解めっき法ではめっきの成長は等方的であるため、格子状の絶縁膜４４ｂを上記の幅としておくことで、絶縁膜４４ｂによって区分された金属露出部（Ａｌ層４３）から成長する小突起４８ｂが隣同士で接触することがなくなるからであり、それによりダイシングの際の不具合を抑制できる。
なおこの格子状の絶縁膜４４ｂは、上述のように、絶縁膜４４と同時に同一材料を用いて形成するのが好都合であるが、これに限られず、絶縁膜４４を形成した後に別の工程でスクライブ領域４０ｂ内のＡｌ層４３上にのみ形成してもよい。
本発明によれば、無電解めっき法の利点を生かして、マスクを使用せずに半導体チップ領域の電極パッド上のみに所望の突起電極を形成することができる。このことにより、プローピングやボンディングの際に前記電極パッドやその下の層間絶縁膜、配線層、アクティブ素子にダメージを与えることを抑制し、特性変化を抑えることができる。スクライブ領域をダイシングする際のチッピングやクラックの発生も抑制できる。よって、微細化、高集積化された半導体チップを歩留りよく信頼性高く、かつ安価に製造することができる。
本発明にかかる半導体ウェハの一部の模式図 本発明の実施の形態１の半導体ウェハの一部を拡大して示す平面図および断面図 図２の半導体ウェハを製造し半導体チップに分割する方法の前半工程を示す断面図 図２の半導体ウェハを製造し半導体チップに分割する方法の後半工程を示す断面図 本発明の実施の形態２の半導体ウェハの一部を拡大して示す平面図および断面図 図５の半導体ウェハを製造し半導体チップに分割する第１の方法の前半工程を示す断面図 図５の半導体ウェハを製造し半導体チップに分割する第１の方法の後半工程を示す断面図 図５の半導体ウェハを製造し半導体チップに分割する第２の方法の前半工程を示す断面図 図５の半導体ウェハを製造し半導体チップに分割する第２の方法の後半工程を示す断面図 本発明の実施の形態３の半導体ウェハの一部を拡大して示す平面図および断面図 図１０の半導体ウェハを製造し半導体チップに分割する第１の方法の前半工程を示す断面図 図１０の半導体ウェハを製造し半導体チップに分割する第１の方法の後半工程を示す断面図 図１０の半導体ウェハを製造し半導体チップに分割する第２の方法の前半工程を示す断面図 図１０の半導体ウェハを製造し半導体チップに分割する第２の方法の後半工程を示す断面図 本発明の実施の形態４の半導体ウェハの一部を拡大して示す平面図および断面図 図１５の半導体ウェハを製造し半導体チップに分割する方法の前半工程を示す断面図 図１５の半導体ウェハを製造し半導体チップに分割する方法の後半工程を示す断面図 図１５の半導体ウェハを製造する工程途中の状態を示す平面図および断面図
符号の説明
１、１０、２０、３０、４０・・・半導体ウェハ
２、１０ａ、２０ａ、３０ａ、４０ａ・・・半導体チップ領域
３、１０ｂ、２０ｂ、３０ｂ、４０ｂ・・・スクライブ領域
４、１６ａ、２６ａ、３６ａ、４６ａ・・・半導体チップ領域内の電極パッド
５、１６ｂ、２６ｂ、３６ｂ、４６ｂ・・・スクライブ領域内の電極パッド
４４ｂ・・・格子状の絶縁膜
１８、２８、３８、４８・・・突起電極
１９、２９、３９、４９・・・Ａｕ膜

Claims (24)

  1. 複数の半導体チップ領域とスクライブ領域とを有し、前記半導体チップ領域に半導体素子とそれに電気的に接続する電極部を有し、前記スクライブ領域にモニター素子とそれに電気的に接続する電極部を有した半導体ウェハであって、
    前記半導体チップ領域内の電極部のみに選択的に無電解めっき法による突起電極が形成されていることを特徴とする、半導体ウェハ。
  2. スクライブ領域内の電極部に、絶縁膜が少なくとも一部に形成されているか、半導体チップ領域内の電極部とは異なる金属層が表層に形成されていることを特徴とする、請求項１に記載の半導体ウェハ。
  3. スクライブ領域内の電極部を覆う絶縁膜が形成されていることを特徴とする、請求項２に記載の半導体ウェハ。
  4. 半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記半導体チップ領域あるいは前記スクライブ領域のどちらか一方のみの前記Ｃｕ層上にＡｌ層を有することを特徴とする、請求項２に記載の半導体ウェハ。
  5. 半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記半導体チップ領域のみの前記Ｃｕ層上にＡｌ層を有することを特徴とする、請求項２に記載の半導体ウェハ。
  6. 半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記スクライブ領域のみの前記Ｃｕ層上にＡｌ層を有することを特徴とする、請求項２に記載の半導体ウェハ。
  7. 半導体チップ領域上およびスクライブ領域上の所定の電極位置にＣｕ層を有し、前記Ｃｕ層上にＡｌ層を有し、前記スクライブ領域上の前記Ａｌ層上のみに格子状の絶縁物を有し、前記格子状絶縁物の開口部分にＡｌよりなる小突起が形成されていることを特徴とする、請求項２に記載の半導体ウェハ。
  8. 突起電極は、Ｎｉよりなり、表面にＡｕ膜を有していることを特徴とする、請求項１に記載の半導体ウェハ。
  9. 半導体チップ領域内の電極部の少なくとも一部はアクティブ素子上に位置していることを特徴とする、請求項１に記載の半導体ウェハ。
  10. 複数の半導体チップ領域とスクライブ領域とを有し、前記半導体チップ領域に半導体素子とそれに電気的に接続する電極部を有し、前記スクライブ領域にモニター素子とそれに電気的に接続する電極部を有した半導体ウェハの製造方法であって、
    前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層よりなる電極部を形成する第１の工程と、
    前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、
    前記第１および第２の工程の後に、前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程とを含み、
    前記第３の工程で、前記突起電極の形成に先立って、前記スクライブ領域のみに電極部を覆う絶縁膜を形成することを特徴とする、半導体ウェハの製造方法。
  11. 複数の半導体チップ領域とスクライブ領域とを有し、前記半導体チップ領域に半導体素子とそれに電気的に接続する電極部を有し、前記スクライブ領域にモニター素子とそれに電気的に接続する電極部を有した半導体ウェハの製造方法であって、
    前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層よりなる電極部を形成する第１の工程と、
    前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、
    前記第１および第２の工程の後に、前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程とを含み、
    前記第１の工程では、スクライブ領域内の電極部と半導体チップ領域内の電極部とで異なる金属層を表層に形成することを特徴とする、半導体ウェハの製造方法。
  12. 第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上の所定位置にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように絶縁膜を形成するステップと、（ｃ）前記絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）一方の領域のＡｌ層上にのみさらにＡｌ層を形成するか、あるいは一方の領域のみのＡｌ層を除去することにより、両領域で厚みが相違するＡｌ層を形成するステップとを含み、
    第２の工程は、前記第１の工程のステップ（ｃ）あるいは（ｄ）の後に実施し、
    第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、一方の領域のみの電極部に前記Ｃｕ層を露出させるように前記Ａｌ層を部分的に除去することを特徴とする、請求項１１記載の半導体ウェハの製造方法。
  13. 第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記Ａｌ層上に開口部を有するように第２の絶縁膜を形成するステップと、（ｅ）前記半導体チップ領域内のＡｌ層上のみに選択的にＡｌ層を形成するステップとを含み、
    第２の工程は、前記第１の工程の終了後に実施し、
    第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記スクライブ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで前記半導体チップ領域内およびスクライブ領域内の電極部をエッチングすることを特徴とする、請求項１１記載の半導体ウェハの製造方法。
  14. 第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記スクライブ領域内のＡｌ層のみを選択的にハーフエッチングするステップとを含み、
    第２の工程は、前記第１の工程の終了後に実施し、
    第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記スクライブ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで両領域内の電極部をエッチングすることを特徴とする、請求項１１記載の半導体ウェハの製造方法。
  15. 第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記Ａｌ層上に開口部を有するように第２の絶縁膜を形成するステップと、（ｅ）前記スクライブ領域内のＡｌ層上のみに選択的にＡｌ層を形成するステップとを含み、
    第２の工程は、前記第１の工程の終了後に実施し、
    第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記半導体チップ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで両領域内の電極部をエッチングすることを特徴とする、請求項１１記載の半導体ウェハの製造方法。
  16. 第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記スクライブ領域内のＡｌ層のみを選択的にハーフエッチングするステップとを含み、
    第２の工程は、前記第１の工程の終了後に実施し、
    第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記半導体チップ領域内の電極部のＡｌ層が除去されＣｕ層が露出するまで両領域内の電極部をエッチングすることを特徴とする、請求項１１記載の半導体ウェハの製造方法。
  17. 複数の半導体チップ領域とスクライブ領域とを有し、前記半導体チップ領域に半導体素子とそれに電気的に接続する電極部を有し、前記スクライブ領域にモニター素子とそれに電気的に接続する電極部を有した半導体ウェハの製造方法であって、
    前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層よりなる電極部を形成する第１の工程と、
    前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、
    前記第１および第２の工程の後に、前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程とを含み、
    前記第１の工程は、（ａ）半導体チップ領域上およびスクライブ領域上にＣｕ層を形成するステップと、（ｂ）前記Ｃｕ層上の所定位置に開口部を有するように第１の絶縁膜を形成するステップと、（ｃ）前記第１の絶縁膜の開口部にＡｌ層を形成するステップと、（ｄ）前記Ａｌ層上に開口部を有するように第２の絶縁膜を形成するステップと、（ｅ）前記スクライブ領域内のＡｌ層上のみに格子状に絶縁物を形成するステップと、（ｆ）前記半導体チップ領域上および前記スクライブ領域上のＡｌ層上に前記格子状の絶縁物上をも含めてＡｌ層を形成するステップとを含み、
    前記第２の工程は、前記第１の工程の終了後に実施し、
    前記第３の工程で、半導体チップ領域内の電極部に突起電極を形成する前に、前記スクライブ領域内の電極部の前記格子状の絶縁物が凸状に露出するまで両領域内の電極部をエッチングすることを特徴とする、半導体ウェハの製造方法。
  18. 格子状の絶縁物は、第２の絶縁膜と同一の材料を用いて、前記第２の絶縁膜と同時に形成することを特徴とする、請求項１７に記載の半導体ウェハの製造方法。
  19. 格子状の絶縁物は、突起電極の厚みをｔとしたときに２ｔよりも大きな幅を有するように形成することを特徴とする、請求項１７に記載の半導体ウェハの製造方法。
  20. 第３の工程で、半導体チップ領域内の電極部に突起電極を形成する際に、前記電極部の表層であるＡｌ層の表面のＡｌをジンケート処理によりＺｎに置換するステップと、無電解Ｎｉめっき液に浸漬して前記電極部の表面のＺｎとＮｉとの置換反応を経て前記電極部上にＮｉを堆積させるステップと、無電解Ａｕめっき液に浸漬して前記堆積物の表面のＮｉをＡｕで置換するステップとを行うことにより、Ｎｉを主成分としてなり、表面にＡｕ膜を有する前記突起電極を形成することを特徴とする、請求項１０、１１、１２、１３、１４、１７のいずれかに記載の半導体ウェハの製造方法。
  21. 第３の工程で、半導体チップ領域内の電極部に突起電極を形成する際に、前記電極部の表層であるＣｕ層の表面にＰｄ触媒を吸着させ、そのＰｄ触媒を活性化させるステップと、無電解Ｎｉめっき液に浸漬して前記電極部の表面にＮｉを堆積させるステップと、無電解Ａｕめっき液に浸漬して前記堆積物の表面のＮｉをＡｕで置換するステップとを行うことにより、Ｎｉを主成分としてなり、表面にＡｕ膜を有する前記突起電極を形成することを特徴とする、請求項１０、１１、１２、１５、１６のいずれかに記載の半導体ウェハの製造方法。
  22. 突起電極を形成する工程内で、半導体チップ領域内およびスクライブ領域内の電極部のエッチングを行うことを特徴とする、請求項２０または２１のいずれかに記載の半導体ウェハの製造方法。
  23. 半導体チップ領域内の突起電極にプローブ針を接触させて半導体素子の電気特性を検査する工程を含むことを特徴とする、請求項１０、１１、または１７のいずれかに記載の半導体ウェハの製造方法。
  24. 半導体素子を形成した複数の半導体チップ領域とモニター素子を形成したスクライブ領域とを有する半導体ウェハに対し、
    前記半導体チップ領域上およびスクライブ領域上の所定位置に金属層を設けて、前記半導体素子に接続する電極部と前記モニター素子に電気的に接続する電極部とを形成する第１の工程と、
    前記スクライブ領域内の電極部を用いて前記モニター素子の電気特性を検査する第２の工程と、
    前記第１および第２の工程の後に前記半導体チップ領域内の電極部のみに選択的に無電解めっき法により突起電極を形成する第３の工程と、
    前記第３の工程の後に前記スクライブ領域にてダイシングして半導体チップ領域ごとに分割する第４の工程とを行うことを特徴とする、半導体チップの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249478A (ja) * 2010-05-25 2011-12-08 Rohm Co Ltd 半導体装置およびその製造方法ならびに半導体ウエハ
JP2013105937A (ja) * 2011-11-15 2013-05-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2013247151A (ja) * 2012-05-23 2013-12-09 Sumitomo Electric Device Innovations Inc 半導体装置およびその製造方法
JP2015144211A (ja) * 2014-01-31 2015-08-06 三菱電機株式会社 半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
US7798703B2 (en) * 2007-05-09 2010-09-21 Infineon Technologies Ag Apparatus and method for measuring local surface temperature of semiconductor device
US8987014B2 (en) * 2008-05-21 2015-03-24 Stats Chippac, Ltd. Semiconductor wafer and method of forming sacrificial bump pad for wafer probing during wafer sort test
US8017942B2 (en) * 2008-11-25 2011-09-13 Infineon Technologies Ag Semiconductor device and method
TWM397591U (en) * 2010-04-22 2011-02-01 Mao Bang Electronic Co Ltd Bumping structure
US8531008B2 (en) * 2010-11-23 2013-09-10 Infineon Technologies Ag Material structure in scribe line and method of separating chips
US9646951B2 (en) * 2013-12-10 2017-05-09 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297782A (ja) * 1998-04-08 1999-10-29 Matsushita Electron Corp テスト回路
JP2003124274A (ja) * 2001-08-08 2003-04-25 Matsushita Electric Ind Co Ltd 半導体ウェハーならびに半導体装置およびその製造方法
JP2003124393A (ja) * 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
JP2005340557A (ja) * 2004-05-28 2005-12-08 Kyocera Corp 半導体ウェハ及び半導体チップの製造方法
JP2006005322A (ja) * 2004-05-18 2006-01-05 Sony Corp 部品実装配線基板および配線基板への部品の実装方法
JP2006156772A (ja) * 2004-11-30 2006-06-15 Denso Corp 半導体装置およびその製造方法
JP2006203215A (ja) * 2006-01-23 2006-08-03 Renesas Technology Corp 半導体集積回路装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3398609B2 (ja) 1998-11-30 2003-04-21 シャープ株式会社 半導体装置
TW558772B (en) 2001-08-08 2003-10-21 Matsushita Electric Ind Co Ltd Semiconductor wafer, semiconductor device and fabrication method thereof
JP4260405B2 (ja) 2002-02-08 2009-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4267275B2 (ja) * 2002-08-29 2009-05-27 富士通マイクロエレクトロニクス株式会社 半導体記憶装置の製造方法
US7453128B2 (en) * 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297782A (ja) * 1998-04-08 1999-10-29 Matsushita Electron Corp テスト回路
JP2003124274A (ja) * 2001-08-08 2003-04-25 Matsushita Electric Ind Co Ltd 半導体ウェハーならびに半導体装置およびその製造方法
JP2003124393A (ja) * 2001-10-17 2003-04-25 Hitachi Ltd 半導体装置およびその製造方法
JP2006005322A (ja) * 2004-05-18 2006-01-05 Sony Corp 部品実装配線基板および配線基板への部品の実装方法
JP2005340557A (ja) * 2004-05-28 2005-12-08 Kyocera Corp 半導体ウェハ及び半導体チップの製造方法
JP2006156772A (ja) * 2004-11-30 2006-06-15 Denso Corp 半導体装置およびその製造方法
JP2006203215A (ja) * 2006-01-23 2006-08-03 Renesas Technology Corp 半導体集積回路装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011249478A (ja) * 2010-05-25 2011-12-08 Rohm Co Ltd 半導体装置およびその製造方法ならびに半導体ウエハ
JP2013105937A (ja) * 2011-11-15 2013-05-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2013247151A (ja) * 2012-05-23 2013-12-09 Sumitomo Electric Device Innovations Inc 半導体装置およびその製造方法
JP2015144211A (ja) * 2014-01-31 2015-08-06 三菱電機株式会社 半導体装置の製造方法

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