JP2015144211A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000007689 inspection Methods 0.000 claims abstract description 96
- 229910052751 metal Inorganic materials 0.000 claims description 54
- 239000002184 metal Substances 0.000 claims description 54
- 230000004888 barrier function Effects 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 27
- 238000009792 diffusion process Methods 0.000 claims description 20
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- 150000002739 metals Chemical class 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 abstract description 50
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 50
- 238000005259 measurement Methods 0.000 abstract description 19
- 230000006866 deterioration Effects 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 69
- 235000012431 wafers Nutrition 0.000 description 33
- 230000008569 process Effects 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
【課題】ダイシング領域側からのチッピングやクラックによる耐圧劣化不良を減らすことができ、インライン検査後に測定用電極をエッチング除去する必要がない半導体装置の製造方法を得る。
【解決手段】半導体装置２のＰ型ベース層５とインライン検査用モニタ１５のＰ型層１６を同時に形成する。Ｐ型ベース層５及びＰ型層１６上にアルミ層１１を同時に形成する。Ｐ型層１６上においてアルミ層１１の少なくとも一部を除去する。半導体ウエハ１をダイシングする際に、Ｐ型層１６上においてアルミ層１１を除去した部分をダイシングブレード２０で切断する。
【選択図】図３
【解決手段】半導体装置２のＰ型ベース層５とインライン検査用モニタ１５のＰ型層１６を同時に形成する。Ｐ型ベース層５及びＰ型層１６上にアルミ層１１を同時に形成する。Ｐ型層１６上においてアルミ層１１の少なくとも一部を除去する。半導体ウエハ１をダイシングする際に、Ｐ型層１６上においてアルミ層１１を除去した部分をダイシングブレード２０で切断する。
【選択図】図３
Description
本発明は、ダイシング領域側からのチッピングやクラックによる耐圧劣化不良を減らすことができ、インライン検査後に測定用電極をエッチング除去する必要がない半導体装置の製造方法に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオード、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のパワー半導体装置は、メモリやマイコン等の他の半導体装置と異なり、大電力を制御する半導体装置である。これらのパワー半導体装置では、デバイスのオン状態での定常損失、及びスイッチング時のスイッチング損失の和からなるパワーロスの低減が求められている。これに対しシリコン中のデバイス設計寸法の最適化を行うことでその市場要求に応えている。
パワー半導体装置の表面電極としてアルミで１．０μｍ以上の厚膜電極を形成する。これは大電流動作時における電極部の広がり抵抗による定常損失の増加を防ぐためである。また、メモリやマイコン等と同様にアルミの下に薄膜のバリアメタル（ＴｉＮ、ＴｉＷ等）を形成する。これにより、シリコン表面へアルミが拡散するのを防止し、かつアルミ中へシリコンが拡散するのを防止する。さらに、シリサイド層を形成することで電極−シリコン間のコンタクト抵抗を低減し、かつコンタクト抵抗のバラツキを減らし安定化させている。
パワー半導体装置の表面電極と同時に、ダイシング領域上に配置されたインライン検査用モニタの表面電極も形成する。インライン検査用モニタとは、デバイスパターンが正常に形成されているかを製造ライン内で検査するための検査用パターンである。ウエハプロセス中の途中工程において膜厚測定や寸法測定を行い、製造過程における異常を検知する。更に場合によっては結果を製造条件へフィードバックすることで、製造バラツキを低減した安定的なものづくりを実現している。
他にも、ウエハプロセス完了後にシリコン中のＰ型半導体やＮ型半導体の不純物拡散層のシート抵抗やコンタクト抵抗、反転電圧等を測定するためのインライン検査用モニタもある。これらのインライン検査用モニタは、製品として使用されるパワーチップ領域には形成せず、ダイシング領域やウエハ外周等の無効領域に形成されることが多い。
パワー半導体装置の表面電極とインライン検査用モニタの測定用電極は同時に形成される。パワー半導体装置の表面電極のアルミは１．０μｍ以上の厚膜であることから、モニタの測定用電極のアルミも厚膜で形成される。モニタはダイシング領域上にあるため、ダイシング工程において、ダイシング対象であるシリコンや酸化膜と同時にモニタの測定用電極の厚膜アルミを切断しなければならない。一般的なダイシングブレードを用いるダイシングは高速回転するダイシングブレードによって切削加工でウエハを切断する。しかし、アルミは柔らかく展性が高いため切削性が悪いため、ダイシング時にダイシングブレードの圧力によってダイシングブレードの凹凸部へのアルミの噛み込みが発生し易い。噛み込んだアルミはダイシングブレードの回転によってシリコン切削面の凹凸に対し本来のダイシングとは異なった局所的な応力をシリコンに与え、シリコン内でチッピング（欠け）やクラック（ひび割れ）が発生する場合がある。そのチッピングやクラックがパワーチップのエッジターミネーション部の耐圧保持部までに至ると、パワーモジュール組立の最終工程で行われる最終製品検査工程（ファイナルテスト）で、耐圧不良となり、歩留低下の要因となる場合がある。
そこで、ダイシングによるチッピングやクラックの抑制を目的として、インライン検査後にダイシング領域上にあるインライン検査用モニタの測定用電極の金属のみをエッチング処理によって除去し、その後ダイシングを行う製造方法が提案されている（例えば、特許文献１参照）。
しかし、インライン検査後のウエハは、裏面メタル種からの重金属汚染（例えばＡｕ）やインライン検査時の検査針の接触時に発生した異物が付着している。このようなウエハをウエハプロセスラインに持ち込むことには懸念事項が多いため、専用ラインが必要となる。また、オーバーコート膜（ガラスコートやポリイミド等）の高段差が存在し、レジストの密着性やエッチング残渣等、製造上の新たな問題が発生する。
本発明は、上述のような課題を解決するためになされたもので、その目的はダイシング領域側からのチッピングやクラックによる耐圧劣化不良を減らすことができ、インライン検査後に測定用電極をエッチング除去する必要がない半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、ダイシング領域を挟んで配置された複数の半導体装置と、前記ダイシング領域内に配置されたインライン検査用モニタとを有する半導体ウエハを形成する工程と、前記半導体ウエハを形成した後に、前記インライン検査用モニタを用いて前記半導体装置のインライン検査を行う工程と、前記インライン検査の後に、前記ダイシング領域に沿って前記半導体ウエハをダイシングして前記複数の半導体装置を個々に分離する工程とを備え、前記半導体ウエハを形成する工程は、前記半導体装置の第１の拡散層と前記インライン検査用モニタの第２の拡散層を同時に形成する工程と、前記第１及び第２の拡散層上に金属層を同時に形成する工程と、前記第２の拡散層上の前記金属層の少なくとも一部を除去する工程とを有し、前記半導体ウエハをダイシングする際に、前記第２の拡散層上において前記金属層を除去した部分をダイシングブレードで切断することを特徴とする。
本発明では、インライン検査前の半導体ウエハを形成する段階でインライン検査用モニタの第２の拡散層上の金属層の少なくとも一部を除去しておく。そして、この金属層を除去した部分をダイシングブレードで切断する。これにより、ダイシングブレードへのアルミの噛み込みを無くすことができるため、ダイシング領域側からのチッピングやクラックによる耐圧劣化不良を減らすことができる。また、インライン検査後に測定用電極をエッチング除去する必要がないため、製造工程がシンプルである。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
本発明の実施の形態１に係る半導体装置の製造方法について図面を用いて説明する。まず、図１に示すようにウエハプロセスにより半導体ウエハ１を形成する。この半導体ウエハ１には平面四角形状の複数の半導体装置２がダイシング領域３を挟んで行列状に配置されている。
本発明の実施の形態１に係る半導体装置の製造方法について図面を用いて説明する。まず、図１に示すようにウエハプロセスにより半導体ウエハ１を形成する。この半導体ウエハ１には平面四角形状の複数の半導体装置２がダイシング領域３を挟んで行列状に配置されている。
図２は、本発明の実施の形態１に係る半導体装置を示す断面図である。半導体装置２はＩＧＢＴ、ダイオード、パワーＭＯＳＦＥＴ等のパワー半導体装置であるが、ここではＩＧＢＴを例に説明する。
Ｎ−型基板４上にＰ型ベース層５が形成されている。Ｐ型ベース層５上の一部にＮ＋型エミッタ層６が形成されている。このＮ＋型エミッタ層６及びＰ型ベース層５を貫通するトレンチ内にゲート絶縁膜７を介してゲート電極８が形成されている。ゲート電極８上には層間絶縁膜９が形成されている。Ｐ型ベース層５上にはバリアメタル１０ａを介してエミッタ電極１１ａが形成されている。バリアメタル１０ａとＰ型ベース層５の間にシリサイド１２ａが形成されている。
Ｎ−型基板４の下にＰ＋型コレクタ層１３及びコレクタ電極１４が順に形成されている。なお、通常の半導体装置ではガラスコートやポリイミド等のオーバーコート膜を形成していることが多いが、本願発明に関連が無いので省略する。
図３は、本発明の実施の形態１に係るインライン検査用モニタを示す上面図である。図４は図３のＸ−Ｘ’に沿った断面図であり、図５は図３のＹ−Ｙ’に沿った断面図である。ダイシング領域３内にインライン検査用モニタ１５が配置されている。
Ｎ−型基板４の表面においてインライン検査用モニタ１５にＰ型層１６が形成されている。Ｎ−型基板４の表面上に層間絶縁膜９が形成されている。層間絶縁膜９にはＰ型層１６上にコンタクトホールが形成されている。
半導体装置２においてＮ−型基板４上にバリアメタル１０ｂが形成され、その上にアルミ電極１１ｂが形成されている。このアルミ電極１１ｂは、半導体装置２のエッジターミネーション端部のチャネルストッパ電極である。２つのコンタクトホールを介してＰ型層１６上にそれぞれバリアメタル１０ｃ，１０ｄが形成されている。バリアメタル１０ｂ，１０ｃ，１０ｄの下にそれぞれシリサイド１２ｂ，１２ｃ，１２ｄが形成されている。
図６〜１０は、本発明の実施の形態１に係るインライン検査用モニタの製造工程を示す断面図である。これらの図は図３のＸ−Ｘ’に沿った断面図に対応する。まず、図６に示すように、Ｎ−型基板４上にＰ型層１６を形成する。このインライン検査用モニタ１５のＰ型層１６は、半導体装置２のＰ型ベース層５と同時に形成する。次に、層間絶縁膜９を形成し、半導体装置２のエッジターミネーション端部とＰ型層１６の上方において層間絶縁膜９にコンタクトホールを形成する。Ｐ型ベース層５及びＰ型層１６上を含む全面にバリアメタル１０を形成する。ＲＴＡ（Rapid Thermal Anneal）処理によりＰ型層１６とバリアメタル１０との間にシリサイド１２ｃ，１２ｄを形成する。このインライン検査用モニタ１５のシリサイド１２ｃ，１２ｄは半導体装置２のシリサイド１２ａ，１２ｂと同時に形成する。
次に、図７に示すように、写真製版工程でバリアメタル１０上にレジスト１７を形成する。次に、レジスト１７をマスクとしてバリアメタル１０をエッチングして、図８に示すようにバリアメタル１０ａ〜１０ｄに分離する。その後、レジスト１７を除去する。
次に、図９に示すように、アルミ層１１をウエハ表面に形成する。次に、バリアメタル１０ｂ上にレジスト１８を形成する。このレジスト１８をマスクとしてＰ型層１６上のアルミ層１１を除去する。その後、レジスト１８を除去する。これにより図３〜５のインライン検査用モニタを形成することができる。
上述のウエハプロセスの後にインライン検査用モニタ１５を用いて半導体装置２のインライン検査を行う。具体的には、図５に示すように検査針１９ａ，１９ｂをバリアメタル１０ｃ，１０ｄに接触させて、バリアメタル１０ｃ，１０ｄの間に微小電流を流した際の電位差を測定することでＰ型層１６のシート抵抗を得る。この測定結果に基づいて、ウエハプロセス完了後の半導体装置２の不純物拡散層や、層間絶縁膜のコンタクトホールの出来栄えを電気的測定で検査・管理する。
インライン検査の後に、ダイシング領域３に沿って半導体ウエハ１をダイシングして複数の半導体装置２を個々に分離する。この際に、図４に示すようにＰ型層１６上においてアルミ層１１を除去した部分をダイシングブレード２０で切断する。以上の工程により半導体装置が製造される。
本実施の形態では、インライン検査用モニタ１５の測定用電極をバリアメタル１０ｃ，１０ｄにより形成し、ウエハプロセスにおいてダイシング領域３のインライン検査用モニタ１５にアルミ層１１を残さない。これにより、ダイシングブレードへのアルミ層１１の噛み込みを無くすことができるため、ダイシング領域側からのチッピングやクラックによる耐圧劣化不良を減らすことができる。また、インライン検査後に測定用電極をエッチング除去する必要がないため、製造工程がシンプルである。
なお、従来のインライン検査用モニタでは測定用電極として厚膜アルミを用いていた。しかし、シリコン中の不純物拡散層のシート抵抗やコンタクト抵抗を測定する場合、大電力用途で使用されるパワーチップ部とは異なり、微小電流で測定できる。従って、従来の厚膜アルミは不要である。ただし、例えばＩＧＢＴのＩｃ（ｓａｔ）又はＶｃｅ（ｓａｔ）を測定する場合は厚膜アルミを配置しておいた方がよいが、微小電流で測定可能なモニタで代用することもできる。
図１１〜１４は、本発明の実施の形態１に係るインライン検査用モニタの製造工程の変形例を示す断面図である。図６に示すようにバリアメタル１０とシリサイド１２ａ〜１２ｄを形成した後に、図１１に示すようにアルミ層１１を形成する。次に、図１２に示すように、写真製版工程でアルミ層１１上にレジスト２１を形成する。次に、図１３に示すように、レジスト２１をマスクとしてアルミ層１１とバリアメタル１０をエッチングしてバリアメタル１０ａ〜１０ｄ、エミッタ電極１１ａ、及びアルミ電極１１ｂ，１１ｃを形成する。その後、レジスト２１を除去する。次に、図１４に示すように、写真製版工程でチャネルストッパ電極であるアルミ層１１ｂ上にレジスト２２を形成する。このレジスト２２をマスクとして測定用電極であるバリアメタル１０ｄ上のアルミ層１１ｃのみをエッチングして除去する。その後、レジスト２２を除去する。この製造工程でも図３〜５のインライン検査用モニタを形成することができる。
実施の形態２．
図１５は、本発明の実施の形態２に係るインライン検査用モニタを示す上面図である。図１６は図１５のＸ−Ｘ’に沿った断面図であり、図１７は図１５のＹ−Ｙ’に沿った断面図である。実施の形態１のインライン検査用モニタ１５に比べて、バリアメタル１０ｃ，１０ｄが無い点が異なる。インライン検査を行う際に、シリサイド１２ｃ，１２ｄにそれぞれ検査針１９ａ，１９ｂを接触させる。
図１５は、本発明の実施の形態２に係るインライン検査用モニタを示す上面図である。図１６は図１５のＸ−Ｘ’に沿った断面図であり、図１７は図１５のＹ−Ｙ’に沿った断面図である。実施の形態１のインライン検査用モニタ１５に比べて、バリアメタル１０ｃ，１０ｄが無い点が異なる。インライン検査を行う際に、シリサイド１２ｃ，１２ｄにそれぞれ検査針１９ａ，１９ｂを接触させる。
図１８〜２０は、本発明の実施の形態２に係るインライン検査用モニタの製造工程を示す断面図である。これらの図は図１５のＸ−Ｘ’に沿った断面図に対応する。まず、図１８に示すように、Ｎ−型基板４上にＰ型層１６を形成する。層間絶縁膜９を形成し、半導体装置２のエッジターミネーション端部とＰ型層１６の上方において層間絶縁膜９にコンタクトホールを形成する。全面にバリアメタル１０を形成する。ＲＴＡ処理によりバリアメタル１０とＮ−型基板４及びＰ型層１６との間にシリサイド１２ｂ〜１２ｄを形成する。次に、図１９に示すようにアルミ層１１を形成する。次に、図２０に示すように、チャネルストッパ電極を形成する領域において写真製版工程でアルミ層１１上にレジスト１８を形成する。このレジスト１８をマスクとしてアルミ層１１をエッチングする。その後、レジスト１８を除去する。この製造工程により図１５〜１７のインライン検査用モニタを形成することができる。
本実施の形態でも実施の形態１と同様にウエハプロセスにおいてダイシング領域３のインライン検査用モニタ１５にアルミ層１１を残さない。これにより、ダイシングブレードへのアルミ層１１の噛み込みを無くすことができるため、ダイシング領域側からのチッピングやクラックによる耐圧劣化不良を減らすことができる。また、インライン検査後に測定用電極をエッチング除去する必要がないため、製造工程がシンプルである。また、ウエハプロセス完了後のインライン検査は基本的に微小電流で測定可能なモニタで代用できるため、測定用電極としてシリサイド１２ｃ，１２ｄを使用することができる。
また、本実施の形態の製造方法では実施の形態１と比べ写真製版工程におけるフォトマスクを１枚削減でき、ウエハプロセスの工程数を省略できるため、ウエハプロセスのスループットを向上させることができる。
なお、コンタクトホールの寸法がシリサイド１２ｃ，１２ｄ、引いてはインライン検査用モニタの測定用電極の寸法になる。そこで、ダイシング領域３における層間絶縁膜９のコンタクトホールはインライン検査時に検査針１９ａ，１９ｂがコンタクトするために必要な面積でなければならない。また、Ｐ型層１６上にシリサイド１２ｃ，１２ｄを形成するため、コンタクトホールよりも大きくＰ型層１６を形成しなければならない。
実施の形態３．
図２１は、本発明の実施の形態３に係るインライン検査用モニタを示す上面図である。図２２及び図２３は図２１のＸ−Ｘ’に沿った断面図である。インライン検査用モニタ１５の測定用電極であるアルミ電極１１ｃは、ダイシングブレード２０が通過するための溝２３を有する。
図２１は、本発明の実施の形態３に係るインライン検査用モニタを示す上面図である。図２２及び図２３は図２１のＸ−Ｘ’に沿った断面図である。インライン検査用モニタ１５の測定用電極であるアルミ電極１１ｃは、ダイシングブレード２０が通過するための溝２３を有する。
製造工程としては、図１２及び図１３に示すように、アルミ層１１をパターニングしてＰ型ベース層５及びＰ型層１６上にそれぞれ配置されたアルミ電極１１ｂ，１１ｃに分離する。従って、このアルミ電極１１ｃは半導体装置２のエミッタ電極１１ａと同じ厚さで同時に形成される。そして、アルミ電極１１ｃの一部を除去してアルミ電極１１ｃに溝２３を形成する。
インライン検査を行う際に、アルミ電極１１ｃに検査針１９ａ，１９ｂを接触させる。そして、半導体ウエハ１をダイシングする際に、溝２３の部分をダイシングブレード２０で切断する。これにより、ダイシングブレード２０へのアルミ層の噛み込みを無くすことができるため、ダイシング領域側からのチッピングやクラックによる耐圧劣化不良を減らすことができる。また、インライン検査後に測定用電極をエッチング除去する必要がないため、製造工程がシンプルである。
Ａはダイシングブレード２０を用いたダイシングにおけるダイシング幅、Ｂは測定用電極であるアルミ電極１１ｃの溝２３の幅、Ｃはインライン検査の検査針１９ａ，１９ｂの直径である。例えばダイシングブレード２０の幅が３０μｍ、ダイシングブレード２０の位置精度がαμｍの場合、ダイシング幅Ａとして３０＋αμｍを確保しなければならない。従って、測定用電極であるアルミ電極１１ｃの溝２３の幅Ｂを３０＋αμｍより大きくする必要がある。さらに、検査針１９ａ，１９ｂがバリアメタル１０ｃ，１０ｄに直接コンタクトしないように、溝２３の幅Ｂを検査針１９ａ，１９ｂの直径Ｃよりも小さくする必要がある。
また、パワー半導体装置はパワーロスの低減のために薄厚化しているため、ウエハの機械的強度は低下している。このため、実施の形態１のように検査針１９ａ，１９ｂが薄いバリアメタル１０ｃ，１０ｄに物理的に接触する場合、検査針１９ａ，１９ｂがシリコンへ突き刺さり、正確な測定ができず、クラックやウエハの割れ等が発生する可能性がある。これに対し、本実施の形態では検査針１９ａ，１９ｂが厚いアルミ電極１１ｃにコンタクトすることでアルミが緩衝材として働く。
図２４は、本発明の実施の形態３に係るインライン検査用モニタの変形例を示す上面図である。図２５及び図２６は図２４のＸ−Ｘ’に沿った断面図である。インライン検査用モニタ１５のアルミ電極１１ｃの溝２３においてバリアメタル１０ｃ，１０ｄを除去している。これにより、実施の形態２と同様に写真製版工程におけるフォトマスクを１枚削減でき、ウエハプロセスの工程数を省略できるため、ウエハプロセスのスループットを向上させることができる。
なお、半導体装置は、シリコンによって形成されたものに限らず、シリコンに比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化シリコン、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体装置を用いることで、この半導体装置を組み込んだ半導体モジュールも小型化できる。また、半導体装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、半導体装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
１ 半導体ウエハ、２ 半導体装置、３ ダイシング領域、５ Ｐ型ベース層（第１の拡散層）、１０ バリアメタル、１０ａ バリアメタル（第１のバリアメタル）、１０ｃ，１０ｄ バリアメタル（第２のバリアメタル）、１１ アルミ層（金属層）、１１ａ エミッタ電極（第１の金属層）、１１ｃ アルミ電極（第２の金属層）、１２ａ シリサイド（第１のシリサイド）、１２ｃ，１２ｄ シリサイド（第２のシリサイド）、１５ インライン検査用モニタ、１６ Ｐ型層（第２の拡散層）、１９ａ，１９ｂ 検査針、２０ ダイシングブレード、２３ 溝
Claims (5)
- ダイシング領域を挟んで配置された複数の半導体装置と、前記ダイシング領域内に配置されたインライン検査用モニタとを有する半導体ウエハを形成する工程と、
前記半導体ウエハを形成した後に、前記インライン検査用モニタを用いて前記半導体装置のインライン検査を行う工程と、
前記インライン検査の後に、前記ダイシング領域に沿って前記半導体ウエハをダイシングして前記複数の半導体装置を個々に分離する工程とを備え、
前記半導体ウエハを形成する工程は、
前記半導体装置の第１の拡散層と前記インライン検査用モニタの第２の拡散層を同時に形成する工程と、
前記第１及び第２の拡散層上に金属層を同時に形成する工程と、
前記第２の拡散層上の前記金属層の少なくとも一部を除去する工程とを有し、
前記半導体ウエハをダイシングする際に、前記第２の拡散層上において前記金属層を除去した部分をダイシングブレードで切断することを特徴とする半導体装置の製造方法。 - 前記半導体ウエハを形成する工程は、
前記金属層を形成する前に前記第１及び第２の拡散層上にバリアメタルを同時に形成する工程と、
前記バリアメタルをパターニングして前記第１及び第２の拡散層上にそれぞれ配置された第１及び第２のバリアメタルに分離する工程とを有し、
前記インライン検査を行う際に、前記第２のバリアメタルに検査針を接触させることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記半導体ウエハを形成する工程は、
熱処理を行って前記第１及び第２の拡散層と前記金属層との間にそれぞれ第１及び第２のシリサイドを同時に形成する工程を有し、
前記インライン検査を行う際に、前記第２のシリサイドに検査針を接触させることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記半導体ウエハを形成する工程は、
前記金属層をパターニングして前記第１及び第２の拡散層上にそれぞれ配置された第１及び第２の金属層に分離する工程と、
前記第２の金属層の一部を除去して前記第２の金属層に溝を形成する工程とを有し、
前記インライン検査を行う際に、前記第２の金属層に検査針を接触させ、
前記半導体ウエハをダイシングする際に、前記溝の部分を前記ダイシングブレードで切断することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記溝の幅は、前記検査針の直径より小さく、前記ダイシングブレードの幅より大きいことを特徴とする請求項４に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014017218A JP6135528B2 (ja) | 2014-01-31 | 2014-01-31 | 半導体装置の製造方法 |
| US14/486,221 US9406571B2 (en) | 2014-01-31 | 2014-09-15 | Method for manufacturing semiconductor device including inline inspection |
| DE102014223787.4A DE102014223787B4 (de) | 2014-01-31 | 2014-11-21 | Verfahren zur Herstellung einer Halbleitervorrichtung |
| CN201510050184.7A CN104821292B (zh) | 2014-01-31 | 2015-01-30 | 半导体装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014017218A JP6135528B2 (ja) | 2014-01-31 | 2014-01-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015144211A true JP2015144211A (ja) | 2015-08-06 |
| JP6135528B2 JP6135528B2 (ja) | 2017-05-31 |
Family
ID=53547126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014017218A Active JP6135528B2 (ja) | 2014-01-31 | 2014-01-31 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9406571B2 (ja) |
| JP (1) | JP6135528B2 (ja) |
| CN (1) | CN104821292B (ja) |
| DE (1) | DE102014223787B4 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6815237B2 (ja) * | 2017-03-16 | 2021-01-20 | 三菱電機株式会社 | 半導体装置 |
| CN108933090A (zh) * | 2017-05-26 | 2018-12-04 | 中芯国际集成电路制造(上海)有限公司 | 测试结构的形成方法及功函数的检测方法 |
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| JP2008124437A (ja) * | 2006-10-19 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体ウェハ、その製造方法、および半導体チップの製造方法 |
| JP2013105937A (ja) * | 2011-11-15 | 2013-05-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261139A (ja) | 1986-05-07 | 1987-11-13 | Nippon Denso Co Ltd | 半導体装置 |
| JPH0350732A (ja) | 1989-07-18 | 1991-03-05 | Seiko Epson Corp | 半導体装置 |
| JPH09213759A (ja) | 1996-01-30 | 1997-08-15 | Sony Corp | 半導体装置 |
| JPH09321103A (ja) | 1996-05-29 | 1997-12-12 | Seiko Epson Corp | 高電流プローブ試験用プロービングパッド |
| JP2001308036A (ja) | 2000-04-25 | 2001-11-02 | Hitachi Ltd | 半導体装置の製造方法 |
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| US20070111340A1 (en) * | 2005-11-15 | 2007-05-17 | Credence Systems Corporation | Method for in-line testing of semiconductor wafers |
| JP4744463B2 (ja) * | 2007-03-13 | 2011-08-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US8043966B2 (en) * | 2008-04-11 | 2011-10-25 | International Business Machines Corporation | Method for monitoring patterning integrity of etched openings and forming conductive structures with the openings |
| JP2013171897A (ja) | 2012-02-20 | 2013-09-02 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| US20130240882A1 (en) | 2012-03-15 | 2013-09-19 | Infineon Technologies Ag | Die, wafer and method of processing a wafer |
| JP5805027B2 (ja) | 2012-07-11 | 2015-11-04 | シシド静電気株式会社 | イオン生成装置及び異常放電検知方法 |
-
2014
- 2014-01-31 JP JP2014017218A patent/JP6135528B2/ja active Active
- 2014-09-15 US US14/486,221 patent/US9406571B2/en active Active
- 2014-11-21 DE DE102014223787.4A patent/DE102014223787B4/de active Active
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2015
- 2015-01-30 CN CN201510050184.7A patent/CN104821292B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| JP6135528B2 (ja) | 2017-05-31 |
| US9406571B2 (en) | 2016-08-02 |
| CN104821292A (zh) | 2015-08-05 |
| US20150221564A1 (en) | 2015-08-06 |
| DE102014223787A1 (de) | 2015-08-06 |
| CN104821292B (zh) | 2018-02-13 |
| DE102014223787B4 (de) | 2022-11-24 |
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| JPWO2017085788A1 (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
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