CN115377064A - 碳化硅半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种能够提高合格品率的碳化硅半导体装置的制造方法。碳化硅半导体装置的制造方法进行形成在由碳化硅构成的起始基板上使外延层外延生长而成的半导体晶片的第一工序。接着，进行在所述外延层形成标记的第二工序。接着，进行通过晶体缺陷检查装置检查所述外延层并检测出所述外延层的晶体缺陷的第三工序。接着，进行在所述半导体晶片形成预定的元件结构的第四工序。接着，在所述第四工序之后，进行切割所述半导体晶片而单片化为半导体芯片的第五工序。接着，进行将在所述第三工序中未检测出所述晶体缺陷的所述半导体芯片分选为合格品候选的第六工序。在所述第二工序中，将所述标记配置在除设置于所述半导体晶片的划线内以外的区域。

Description

碳化硅半导体装置的制造方法
技术领域
本发明涉及一种碳化硅半导体装置的制造方法。
背景技术
以往，在评价以碳化硅(SiC)为半导体材料的碳化硅半导体装置(半导体芯片)的可靠性时，通过利用晶体缺陷检查装置(例如Lasertec株式会社制的SiC晶片缺陷检查/评估装置SICA88)对半导体晶片(SiC晶片)的表面和内部的晶体缺陷进行检测，从而分选出从半导体晶片切割而单片化的多个半导体芯片中的不合格芯片。包含由晶体缺陷检查装置检测到的晶体缺陷的半导体芯片与电气特性试验的结果无关，或者不进行电气特性试验，而全部无一例外地设为不合格芯片。
对以往的碳化硅半导体装置的制造方法进行说明。图11是示出以往的碳化硅半导体装置的制造方法的概要的流程图。首先，准备以碳化硅为半导体材料的半导体晶片(SiC晶片)(步骤S101)。半导体晶片是使外延层在由碳化硅构成的起始晶片上外延生长而成的外延晶片。接下来，在半导体晶片的外延层表面(主面)形成用于示出半导体晶片的晶体缺陷的位置(与晶片表面平行的方向上的坐标)和/或制造工艺的准线的标记(步骤S102)。
接下来，利用晶体缺陷检查装置检测半导体晶片的外延层的晶体缺陷，并基于在步骤S102的处理中形成的标记来获取该晶体缺陷的位置信息等(步骤S103)。在步骤S103的处理中，检测出在外延层的外延生长中产生的、由异物混入和/或碳(C)包裹体所引起的掉落颗粒物(downfall)和大凹坑(la rge pit)、由多型(晶体多晶型)包裹体所引起的三角形缺陷、以及由贯穿螺型位错(TSD：Threading Screw Dislocation)所引起的弗兰克(Frank)型缺陷和胡萝卜(Carrot)型缺陷。
接下来，进行用于在半导体晶片的各芯片区(成为半导体芯片的区域)形成预定的元件结构的各种工艺(步骤S104)。接下来，切割(Dicing)半导体晶片，将半导体晶片的各芯片区单片化为一个个半导体芯片(SiC芯片)(步骤S105)。接下来，基于在步骤S103的处理中获取到的位置信息，将完全不包含在步骤S103的处理中检测到的晶体缺陷的半导体芯片分选为合格品(合格芯片)候选(步骤S106)。即使是包含一个在步骤S103的处理中检测到的晶体缺陷的半导体芯片，也作为不合格芯片而被去除。
接下来，对在步骤S106的处理中设为合格品候选的各半导体芯片分别进行预定的通电试验来检查电气特性(步骤S107)，并基于步骤S107的结果，判定是否满足预先获取的合格品规格(步骤S108)。合格品规格是能够确保碳化硅半导体装置的预定耐量和预定的可靠性的各种特性的极限值，并且被预先获取。此后，基于步骤S108的结果，将满足合格品规格的半导体芯片分选为合格品(合格芯片)(步骤S109)，从而完成碳化硅半导体装置的评价。
作为以往的碳化硅半导体装置的制造方法，提出了如下方法：在外观检查中，在芯片的尺寸比相机的视野尺寸大，将芯片分割为多个而进行拍摄的情况下，为了防止发生疑似缺陷，基于准线图案的位置，从拍摄图像切出检查图像并进行外观检查(例如，参照下述专利文献1)。此外，作为以往的半导体晶片，提出了一种通过将正交的第一划线和第二划线中的第一划线配置于与基板结晶的裂开方向平行的方向上，并且将配件图案(accessorypattern)集中配置于与隐形切割的激光照射区重叠的位置，从而减少剥落(chipping)和/或裂纹(crack)的产生的半导体晶片(例如，参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：国际公开第2018/029786号
专利文献2：日本特开2016-134427号公报
发明内容
技术问题
图12是示出以往的半导体晶片的俯视图。在半导体晶片150设置有划线161，该划线161示出切割半导体晶片150将半导体芯片单独化时的切割位置。图13是示出以往的半导体晶片的划线的俯视图。图13是图12的部分A的放大图。
图14是示出以往的半导体晶片的划线内的标记的俯视图。图14是图13的部分B的放大图。在半导体晶片150，在其中设置有示出晶体缺陷的位置和/或制造工艺的准线的标记162。这些标记162设置于划线161内。
在晶体缺陷检查装置检测晶体缺陷时，晶体缺陷检查装置被设定为识别划线161的位置而不进行该位置的检查。图15是示出以往的半导体晶片的划线与晶体缺陷检查装置识别出的划线的俯视图。然而，如图15所示，设置于半导体晶片150的划线161与晶体缺陷检查装置识别出的划线161a无法完全一致，产生了偏离。
图16是将以往的半导体晶片的划线内的标记识别为缺陷的情况下的俯视图。如果产生偏离，则由于形状与沿与半导体晶片150的定向平面平行的方向延伸的被称为边缘线的晶体线状缺陷类似，所以晶体缺陷检查装置有时会将标记162的标记端部163a错误地误识别为晶体缺陷。
由此，在上述以往的碳化硅半导体装置的制造方法中，由于该误识别，本来为合格品的芯片被判定为不合格品，并作为不合格芯片被去除。因此，在步骤S106的处理中作为不合格芯片被去除的半导体芯片中，包括具有能够作为合格品使用的电气特性的半导体芯片。如此，将能够作为合格品使用的半导体芯片作为不合格芯片去除，因此，合格品率降低而导致芯片成本的上升。
为了解决上述现有技术的问题，本发明的目的在于提供一种能够提高合格品率的碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，实现本发明的目的，本发明的碳化硅半导体装置的制造方法具有以下特征。首先，进行形成在由碳化硅构成的起始基板上使外延层外延生长而成的半导体晶片的第一工序。接下来，进行在所述外延层形成标记的第二工序。接下来，进行通过晶体缺陷检查装置检查所述外延层并检测出所述外延层的晶体缺陷的第三工序。接下来，进行在所述半导体晶片形成预定的元件结构的第四工序。接下来，在所述第四工序之后，进行切割所述半导体晶片而单片化为半导体芯片的第五工序。接下来，进行将在所述第三工序中未检测出所述晶体缺陷的所述半导体芯片分选为合格品候选的第六工序。在所述第二工序中，将所述标记配置在除了设置于所述半导体晶片的划线内以外的区域。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述区域是配置所述标记的专用的芯片区。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述专用的芯片区是形成有PCM的区域。
此外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，所述区域是所述半导体晶片的最外侧的芯片区与所述半导体晶片的端部之间的、不用作所述半导体芯片的无效区。
根据上述发明，在半导体晶片的主面的专用的芯片配置区或无效区形成标记。由此，即使晶体缺陷检查装置识别出的划线与设置于半导体晶片的划线偏离，晶体缺陷检查装置也不会将标记误识别为晶体缺陷而作为不合格芯片将其去除，能够使以往因过度检测而设为不合格的芯片合格品化，因此，能够提高合格品率以及降低伴随于此的芯片成本。
发明效果
根据本发明的碳化硅半导体装置的制造方法，起到能够提高合格品率，并能够降低芯片成本这样的效果。
附图说明
图1是示出从正面侧观察基于实施方式1的碳化硅半导体装置的制造方法的半导体晶片而得的状态的俯视图。
图2是示出从正面侧观察从图1的半导体晶片切割出的半导体芯片而得的布局的俯视图。
图3是示出实施方式1的碳化硅半导体装置的结构的截面图。
图4是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。
图5是示出实施方式1的半导体晶片的划线和晶体缺陷检查装置识别出的划线的俯视图。
图6是示出实施方式1的半导体晶片的划线内的标记的俯视图。
图7是示出实施方式1的半导体晶片的划线内的标记的位置的俯视图。
图8是示出实施方式1的半导体晶片的划线内的标记和线状的晶体缺陷的俯视图。
图9是示出实施方式2的半导体晶片内的标记的位置的俯视图(其一)。
图10是示出实施方式2的半导体晶片内的标记的位置的俯视图(其二)。
图11是示出以往的碳化硅半导体装置的制造方法的概要的流程图。
图12是示出以往的半导体晶片的俯视图。
图13是示出以往的半导体晶片的划线的俯视图。
图14是示出以往的半导体晶片的划线内的标记的俯视图。
图15是示出以往的半导体晶片的划线和晶体缺陷检查装置识别出的划线的俯视图。
图16是将以往的半导体晶片的划线内的标记识别为缺陷的情况下的俯视图。
符号说明
1：n+型漏区
2a：n型缓冲区
2b：n-型漂移区
3：n型电流扩散区
4：p型基区
5：n+型源区
6：p++型接触区
7：沟槽
8：栅极绝缘膜
9：栅电极
10：碳化硅半导体装置
11：层间绝缘膜
12：阻挡金属
13：欧姆电极
14：正面电极
15：背面电极
21、22：p+型区
30：半导体芯片
31、55：n+型起始基板
32：n型外延层
33：n-型外延层
34：p型外延层
35：外延层
41：有源区
42：边缘终端区
43：沟道截断部
50、150：半导体晶片
51：半导体晶片的芯片区
53：半导体晶片的无效区
54：定向平面
61、161：划线
61a、61b、161a：晶体缺陷检查装置识别出的划线
62、62a、162：标记
63a、63b、163a：标记端部
64：线状的晶体缺陷
具体实施方式
以下，参照附图，对本发明的碳化硅半导体装置的制造方法的优选实施方式详细地进行说明。在本说明书和附图中，在前缀有n或p的层或区域中，分别表示电子或空穴为多数载流子。此外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。此外，在本说明书中，在密勒指数的标记中，“-”表示标记于紧随其后的指数的横线，通过在指数之前标记“-”来表示负的指数。而且，相同或等同的记载可以考虑到制造中的偏差，而包含5％以内的偏差。
(实施方式1)
实施方式1的碳化硅半导体装置的制造方法适合于例如肖特基势垒二极管(SBD：Schottky Barrier Diode)、和/或MOSFET(Metal Oxide Semicon ductor Field EffectTransistor：具备由金属-氧化膜-半导体的三层结构构成的绝缘栅极的MOS型场效应晶体管)，但是也可以适用于pin(p-intrinsic-n：p-本征-n)二极管和/或IGBT(Insulated GateBipolar Transistor：绝缘栅双极型晶体管)。
在此，对于使用碳化硅(SiC)制作(制造)的碳化硅半导体装置，示出沟槽栅结构的n沟道型的纵向型MOSFET。图1是示出从正面侧观察基于实施方式的碳化硅半导体装置的制造方法的半导体晶片而得的状态的俯视图。图2是示出从正面侧观察从图1的半导体晶片切割出的半导体芯片而得的布局的俯视图。在图2中，示出了图1的半导体晶片50的一个芯片区51的切割后的状态。图3是示出实施方式1的碳化硅半导体装置的结构的截面图。
半导体晶片50是使外延层(参照图3，在切割后成为图3的外延层35的部分)在由碳化硅构成的n+型起始晶片(参照图3，在切割后成为图3的n+型起始基板31的部分)上外延生长而成的。
半导体晶片50可以具有表示面取向的例如定向平面(设置于边缘端的一部分的直线状的切口)54或缺口(notch)(设置于边缘端的一部分的V字状的切口：未图示)。半导体晶片50的各芯片区51通过沿着划线61分别被切割(Dicing)，从而单片化为一个个半导体芯片30。从同一半导体晶片50单片化而得的全部半导体芯片30具有同一外延层35、p型外延层34(参照图3)，并具有在同一工序中形成的相同的元件结构(在此为沟槽栅结构：参照图3)。
芯片区51具有大致矩形的平面形状，并在半导体晶片50的大致中央部以矩阵状被配置有多个。划线61以格子状包围芯片区51的周围。划线61是形成于半导体晶片50的主面(图3的外延层33侧的表面)的线状区域。在划线61内形成有用于确定与半导体晶片50的表面平行的方向上的位置(坐标)的标记(参照图5)。标记是用于确定各芯片区51的位置、和/或在后述的图4的步骤S3的处理中检测到的晶体缺陷的位置的记号。
标记例如是在划线61内在半导体晶片50的主面通过蚀刻而形成的预定的平面形状(例如十字状)的凸部或凹部。作为标记，也可以使用用于形成于芯片区51的元件结构的各部分的位置对齐(对准)的对准标记。
图2所示的实施方式1的碳化硅半导体装置10是在有源区41中，在由碳化硅构成的半导体芯片30的正面侧，例如(0001)面(Si面)具备沟槽栅结构的n沟道型的纵向型MOSFET。有源区41是在MOSFET为导通状态时主电流(漂移电流)所流通的区域，MOSFET的相同结构的多个单位单元(元件的功能单位)以邻接的方式配置。在图3示出MOSFET的一个单位单元。有源区41配置于例如半导体芯片30的大致中央，且周围被边缘终端区42包围。
边缘终端区42是有源区41与半导体芯片30的端部之间的区域。边缘终端区42具有缓和半导体芯片30的正面侧的电场并保持耐压的功能。在边缘终端区42配置有场限环(FLR：Field Limiting Ring)、结终端扩展(JTE：Junction Termination Extension)结构或保护环等耐压结构(未图示)。耐压是指泄露电流不过度增大，碳化硅半导体装置10不会发生误动作和/或损坏的极限的电压。
沟槽栅结构由p型基区4、n+型源区5、p++型接触区6、沟槽7、栅极绝缘膜8以及栅电极9构成。半导体芯片30是在由碳化硅构成的n+型起始基板31的正面上依次使成为n型缓冲区2a、n-型漂移区2b以及p型基区4的各外延层32～34外延生长而成的。将半导体芯片30的外延层35侧的主面设为正面，将半导体芯片30的n+型起始基板31侧的主面(n+型起始基板31的背面)设为背面。
n+型起始基板31是n+型漏区1。n型缓冲区2a具有防止在p型基区4与n-型漂移区2b之间的pn结界面产生的空穴(hole)在n型缓冲区2a内复合而到达n+型起始基板31的功能。此外，n型缓冲区2a具有抑制由于位错从n+型起始基板31向外延层35的传播而导致堆垛层错在外延层33、34中扩张的功能。也可以不设置n型缓冲区2a。
n-型漂移区2b被设置为在p型基区4与n型缓冲区2a(在不设置n型缓冲区2a的情况下为n+型漏区1)之间与p型基区4和n型缓冲区2a(在不设置n型缓冲区2a的情况下为n+型漏区1)接触。在p型基区4与n-型漂移区2b之间可以设置有n型电流扩散区3和p+型区21、22。在该情况下，n-型漂移区2b是n-型外延层33的、除了n型电流扩散区3和p+型区21、22以外的部分。n型电流扩散区3和p+型区21、22设置于比沟槽7的底面向n+型漏区1侧更深的位置。
n型电流扩散区3是使载流子的扩散阻力降低的、所谓的电流扩散层(CSL：CurrentSpreading Layer)。p+型区21、22具有使施加到沟槽7的底面的栅极绝缘膜8的电场缓和的功能。p+型区21以与p型基区4分开的方式设置，并在深度方向上与沟槽7的底面对置。p+型区21可以到达沟槽7的底面。p+型区22以与p+型区21和沟槽7分开的方式设置于彼此相邻的沟槽7之间，并且与p型基区4接触。
p型基区4设置于半导体芯片30的正面与n-型漂移区2b之间。p型基区4是p型外延层34的、除了n+型源区5和p++型接触区6以外的部分。n+型源区5和p++型接触区6分别选择性地设置于半导体芯片30的正面与p型基区4之间。n+型源区5和p++型接触区6与p型基区4接触，并且在后述的层间绝缘膜11的接触孔中与欧姆电极13欧姆接触。
也可以不设置p++型接触区6。在不设置p++型接触区6的情况下，p型基区4代替p++型接触区6而与欧姆电极13欧姆接触。这些n型电流扩散区3、p+型区21、22、n+型源区5以及p++型接触区6是通过离子注入而形成的扩散区，并选择性地设置于外延层35和外延层34的内部。沟槽7贯穿n+型源区5和p型基区4而到达n型电流扩散区3(在不设置n型电流扩散区3的情况下为n-型漂移区2b)。
在沟槽7的内部隔着栅极绝缘膜8设置有栅电极9。层间绝缘膜11设置于半导体芯片30的正面，并覆盖栅电极9。可以在层间绝缘膜11与后述的正面电极14之间的整个面设置有防止例如金属原子从正面电极14侧向栅电极9侧扩散的阻挡金属12。欧姆电极13是在层间绝缘膜11的接触孔中设置于半导体芯片30的正面上的硅化物膜。欧姆电极13与p型基区4、n+型源区5以及p++型接触区6电连接。
正面电极14以埋入层间绝缘膜11的接触孔的方式，在有源区41设置于半导体芯片30的正面的大致整个面。正面电极14经由欧姆电极13与p型基区4、n+型源区5以及p++型接触区6电连接。阻挡金属12、欧姆电极13以及正面电极14作为源电极而发挥功能。背面电极15设置于半导体芯片30的背面，例如<000-1>面(C面)(n+型起始基板31的背面)的整个面，并与n+型漏区1电连接。背面电极15作为漏电极而发挥功能。
(实施方式1的碳化硅半导体装置的制造方法)
接下来，对实施方式1的碳化硅半导体装置的制造方法进行说明。图4是示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图。
首先，形成以碳化硅为半导体材料的半导体晶片(SiC晶片)50(步骤S1：第一工序)。半导体晶片50是在n+型起始基板31上使外延层35外延生长而成的。在步骤S1的处理中，可以准备由碳化硅构成的起始晶片55来制作半导体晶片50，也可以购买半导体晶片50本身。
接下来，在半导体晶片50的主面(外延层35侧的表面)的划线中形成标记(步骤S2：第二工序)。划线也被称为切割线，是形成于半导体晶片50的主面(图3的外延层35侧的表面)的线状区域，并示出将半导体芯片单独化时的切割位置。例如，划线的宽度为100μm左右。
接下来，利用晶体缺陷检查装置进行检查，检测并获取半导体晶片50的外延层35的表面和内部的晶体缺陷的种类、大小(长度和/或表面积等)以及位置信息(步骤S3：第三工序)。晶体缺陷检查装置是例如Lasertec株式会社制的SiC晶片缺陷检查/评估装置SICA88。在步骤S3的处理中检测出的晶体缺陷是形成于外延层的异物缺陷、三角形缺陷以及扩展缺陷。这些晶体缺陷的大小和位置信息基于例如在步骤S2的处理中形成的标记而获取。
在此，图5是示出实施方式1的半导体晶片的划线和晶体缺陷检查装置识别出的划线的俯视图。在图5中，细线所示的划线61是设置于半导体晶片50的划线，虚线所示的划线61a是以往的晶体缺陷检查装置识别出的划线，粗线所示的划线61b是实施方式1的晶体缺陷检查装置识别出的划线(图6也是同样的)。
在此，由于通过切割而将划线61的大部分切除，并且残留的部分也不流通电流，因此即使在划线61内存在晶体缺陷也没有问题。因此，晶体缺陷检查装置以不检查划线61内的晶体缺陷的方式事先被设定了划线61的位置位于何处。晶体缺陷检查装置识别出的划线61a、61b是在晶体缺陷检查装置设定的划线的位置。此外，单点划线所示的标记62a是在晶体缺陷检查装置中设置于划线没有偏离的情况下的划线61的标记62的位置。
在实施方式1中，将晶体缺陷检查装置所识别的划线61b的端部与标记62a的端部之间的距离h1设为10μm以上且25μm以下。晶体缺陷检查装置所识别的划线61b的端部与标记62a的端部之间的距离h1是划线61b的宽度与标记62的宽度之差的一半。在此，以往的晶体缺陷检查装置识别出的划线61a的宽度是与设置于半导体晶片50的划线61相同的宽度。在实施方式1中，使晶体缺陷检查装置识别出的划线61b的宽度比设置于半导体晶片50的划线61的宽度宽，使晶体缺陷检查装置所识别的划线61b的端部与标记62a的端部之间的距离h1为10μm以上且25μm以下。
例如，通过使划线61b如图5的箭头所示那样各向外侧(与划线61b正交的方向)扩大宽度L1，从而调整从晶体缺陷检查装置所识别的划线61b的端部起到标记62a的端部为止的距离h1。晶体缺陷检查装置识别出的划线61b的宽度能够根据晶体缺陷检查装置的设定而变更。从晶体缺陷检查装置所识别的划线61b的端部起到标记62a的端部为止的距离h1为例如10μm以上且25μm以下，优选为15μm以上且20μm以下。该值是基于设置于半导体晶片50的划线61与晶体缺陷检查装置识别出的划线61b之间的偏离为10μm以内的值。此外，是因为如果比25μm大，则原本应检测出的晶体缺陷变得无法检测出来。
在此，在碳化硅半导体装置中，在边缘终端区42的最外周设置有沟道截断部43(参照图2)。由于沟道截断部43的外侧不流通电流，所以即使存在晶体缺陷，也不会给导通电压等元件特性带来影响。因此，可以将晶体缺陷检查装置所识别的划线61b的端部的位置扩大到沟道截断部43。在该情况下，晶体缺陷检查装置所识别的划线61b的端部位于半导体芯片的沟道截断部43。优选向外侧扩大的宽度L1设为从芯片端部起到沟道截断部43的有源区41侧的端部为止的距离L2(参照图2)以下。该距离L2包括从芯片端部起到沟道截断部43的边缘终端区42侧的端部为止的距离L3(未图示)以及沟道截断部43的宽度。因此，通过增大距离L3和/或沟道截断部43的宽度，从而能够增大距离L2，并能够增大向外侧扩大的宽度L1。
由此，即使晶体缺陷检查装置识别出的划线61b与设置于半导体晶片50的划线61偏离，标记62也会进入晶体缺陷检查装置识别出的划线61b内。因此，能够消除晶体缺陷检查装置将标记62误识别为晶体缺陷的情况。
此外，晶体缺陷检查装置识别出的划线也可以设为与以往的划线61a一样而减小标记62。图6是示出实施方式1的半导体晶片的划线内的标记的俯视图。如图6所示，通过使在步骤S2中形成的标记62小于以往的大小，从而使标记62的大小小于划线61的宽度。如此，在实施方式1中，使晶体缺陷检查装置所识别的划线61a的宽度大于标记62的大小。
例如，如果将划线61与标记62的端部之间的距离设为h2，则标记62设为向内侧远离划线61的端部达到h2以上的大小。例如，由于h2为10μm以内，因此，标记62设为向内侧远离划线61的端部达到10μm以上的大小。此外，如果使标记62过小，则位置对齐变得困难，因此，优选从划线61的端部起到标记62的端部为止的距离为25μm以下。
由此，即使划线61与晶体缺陷检查装置识别出的划线61a存在偏离，划线61内的标记62也会进入晶体缺陷检查装置识别出的划线61a内。因此，即使在晶体缺陷检查装置识别出的划线61a的宽度与设置于半导体晶片50的划线61的宽度相同的情况下，也能够消除晶体缺陷检查装置将标记62误识别为晶体缺陷的情况。
此外，图7是示出实施方式1的半导体晶片的划线内的标记的位置的俯视图。划线61设置于定向平面54的方向的<11-20>方向以及与定向平面54正交的<1-100>方向。在实施方式1中，可以使标记62仅存在于<1-100>方向的划线61上(图7的区域A)，或者增大使标记62存在于<1-100>方向的划线61上的比率。
图8是示出实施方式1的半导体晶片的划线内的标记和线状的晶体缺陷的俯视图。线状的晶体缺陷64沿定向平面54的方向的<11-20>方向以线状生长。因此，晶体缺陷检查装置将沿<11-20>方向延伸的棒状的形状识别为线状的晶体缺陷64。在此，在<11-20>方向上的划线61与晶体缺陷检查装置识别出的划线61b偏离的情况下，标记端部63a成为沿<11-20>方向延伸的棒状的形状。由于该形状与线状的晶体缺陷64相似，所以晶体缺陷检查装置误识别为线状的晶体缺陷64。另一方面，在<1-100>方向上的划线61与晶体缺陷检查装置识别出的划线61b偏离的情况下，标记端部63b成为沿<1-100>方向延伸的棒状的形状，形状与线状的晶体缺陷64不同，晶体缺陷检查装置不识别为线状的晶体缺陷。
因此，通过使标记62仅存在于<1-100>方向的划线61上(图7的区域A)，或者增大使标记62存在于<1-100>方向的划线61上的比率，从而能够减少晶体缺陷检查装置将标记62误识别为晶体缺陷的情况。此时，仅在<1-100>方向的划线61上设置标记62的构成包括在<11-20>方向的划线61与<1-100>方向的划线61的交点设置标记62的构成。
如此，由于<1-100>方向上的划线61内的标记62不会误识别为晶体缺陷，因此，如图5所示，无需扩大晶体缺陷检查装置识别出的划线61b的宽度。例如，在使划线61b的宽度比设置于半导体晶片50的划线61的宽度宽的情况下，可以仅使晶体缺陷检查装置识别出的<11-20>方向上的划线61b的宽度比设置于半导体晶片50的划线61的宽度宽。
此外，也能够将使晶体缺陷检查装置所识别的划线61b的宽度大于标记62的大小的情况与使标记62仅存在于<1-100>方向的划线61上或者增大存在于<1-100>方向的划线61上的比率的情况组合。例如，能够将减小到以往的大小的一半以下的尺寸的标记62仅配置在<1-100>方向的划线61上。
此外，标记62如图5等所示呈四边形的形状，但通过将该形状设为菱形等不存在与划线61平行的线的形状，从而能够进一步地减少晶体缺陷检查装置的误检测。
接下来，进行用于在半导体晶片50的各芯片区形成预定的元件结构(参照图3)的各种工艺(步骤S4：第四工序)。以下示出各种工艺的概要。首先，通过外延生长，在外延层35选择性地形成n型外延层32、n-型外延层33以及n型电流扩散区3。接下来，通过光刻和离子注入，在n型电流扩散区3内选择性地形成p+型区21、22。应予说明，n型电流扩散区3和/或p+型区22可以通过多次的外延生长和离子注入而形成。
接下来，使掺杂有铝等p型杂质的p型基区4在n型电流扩散区3的表面外延生长。接下来，通过在不同的离子注入条件下反复进行将基于光刻和蚀刻的离子注入用掩模的形成、使用了该离子注入用掩模的离子注入、以及离子注入用掩模的去除设为一组的工序，从而在p型基区4的表面层形成n+型源区5和p++型接触区6。
接下来，进行热处理(退火)，使例如p+型区21、22、n+型源区5、p++型接触区6活化。应予说明，既可以如上述那样通过一次热处理而使各离子注入区一并活化，也可以在每次进行离子注入时进行热处理而使其活化。
接下来，从p型基区4的表面(即，n+型源区5和p++型接触区6的表面)上，通过光刻和蚀刻，形成贯穿n+型源区5和p型基区4而到达n型电流扩散区3的沟槽7。沟槽7的底部到达p+型区21。
接下来，沿着n+型源区5和p++型接触区6的表面以及沟槽7的底部和侧壁形成栅极绝缘膜8。接下来，在栅极绝缘膜8上形成掺杂有例如磷原子(P)的多晶硅层。该多晶硅层以填埋沟槽7内的方式形成。通过对该多晶硅层进行图案化，而残留于沟槽7内部，从而形成栅电极9。
接下来，以覆盖栅极绝缘膜8和栅电极9的方式形成层间绝缘膜11。通过对层间绝缘膜11和栅极绝缘膜8进行图案化而选择性地去除，从而形成接触孔，并使n+型源区5和p++型接触区6露出。此后，进行热处理(回流)而使层间绝缘膜11平坦化。
接下来，在接触孔内和层间绝缘膜11之上形成成为欧姆电极13的导电性的膜。选择性地去除该导电性的膜，仅在例如接触孔内残留欧姆电极13。
接下来，在n+型漏区1的背面形成背面电极15。接下来，通过例如溅射法，以覆盖欧姆电极13和层间绝缘膜11的方式形成正面电极14。此外，可以在正面电极14与层间绝缘膜11之间形成阻挡金属12。通过以上的工艺，在各芯片区形成预定的元件结构。
接下来，切割(Dicing)半导体晶片50，将半导体晶片50的各芯片区单片化为一个个半导体芯片30(步骤S5：第五工序)。接下来，基于在步骤S3的处理中获取到的信息，判定是否通过晶体缺陷检查装置的检查而检测到晶体缺陷(步骤S6：第六工序)。在不包含晶体缺陷的情况下，判定为正常(步骤S6：否)。在包含晶体缺陷的情况下，判定为异常(步骤S6：是)，并作为不合格芯片而废弃(步骤S9)。
接下来，对在步骤S6的处理中不包含晶体缺陷的各半导体芯片，分别进行预定的通电试验来检查电气特性(步骤S7)。在步骤S7中，为了在后述的步骤S8的处理中与合格品规格进行比较，进行与获取合格品规格时相同的通电试验而获取电气特性。合格品规格是能够确保碳化硅半导体装置10的预定耐量和预定的可靠性的各种特性的极限值(上限值、下限值或者这两者)，以作为例如预备试验而进行测定用于耐量评价的电气特性的一个以上的试验、以及用于可靠性评价的一个以上的试验从而得到的全部结果中的最严格的条件来设定。
在以泄漏电流值(在SBD的情况下为反向恢复电流Ir的电流值、在MOSFET的情况下为漏极电流Idss的电流值)设定合格品规格的情况下，用于耐量评价的电气特性为例如正向浪涌电流耐量(IFSM耐量)、反向恢复耐量、雪崩耐量、反向偏置安全动作区(RBSOA：Reverse Bias Safety Operation Area)、以及短路电流切断时的安全动作区(SCSOA：Short Circuit Safe Operation Area)。在该情况下，合格品规格的上限值是成为额定时的泄漏电流值。
此外，在以泄漏电流值设定合格品规格的情况下，用于耐量评价的电气特性为例如连续通电时的正向浪涌电流耐量、连续通电寿命、连续通电时的反向恢复耐量、连续通电时的雪崩耐量、连续通电时的RBSOA、以及连续通电时的SCSOA。在该情况下，合格品规格是这些电气特性的从设计值起算的变动量成为预定比率(例如20％)以下时的泄漏电流值的范围。在MOSFET，在进一步地以泄漏电流值设定合格品规格的情况下，用于耐量评价的电气特性为栅极绝缘膜的绝缘击穿耐量。
栅极绝缘膜的绝缘击穿耐量为例如瞬时绝缘击穿(TZDB：Time Zero DielectricBreakdown)耐量、在将漏极和源极接地的状态下的由施加栅极电压而引起的经时绝缘击穿(TDDB：Time Dependent Dielectric Breakdown)耐量、以及在将源极接地的状态下的由对漏极施加预定电压(例如1200V)和施加栅极电压而引起的经时绝缘击穿(TDDB)耐量。在该情况下，合格品规格是栅极绝缘膜8的绝缘击穿耐量的从设计值起算的变动量成为预定比率(例如20％)以下时的泄漏电流值(漏极电流Idss的电流值)的范围。
此外，在以泄漏电流值设定合格品规格的情况下，用于可靠性评价的试验为例如通过在高温下施加高电压来评价电气特性的高温高压施加试验、通过在高温高湿下施加高电压来评价电气特性的高温高湿高压施加试验、通过间断地通电而交替地反复进行自发热和冷却从而评价基于热疲劳的动作寿命的功率循环(Power Cycle)试验、以及通过在低温下施加高电压来评价电气特性的低温高压施加试验。在该情况下，合格品规格是在这些试验中得到的电气特性的从设计值起算的变动量成为预定比率(例如20％)以下时的泄漏电流值的范围。
虽然在此省略说明，但是除了上述的用于耐量评价和可靠性评价的试验以外，还进行用于确认或评价不影响耐量和/或可靠性的条件的其他各种试验。这些其他试验在即使在半导体晶片的状态下进行也没有障碍的情况下，可以在步骤S5的处理后、步骤S6的处理前的时刻进行，也可以在步骤S6的处理后对半导体芯片30进行。在步骤S7中，进行难以在半导体晶片50的状态下进行的试验和/或在加热或冷却至预定温度的情况下等如果在半导体晶片50的状态下进行则花费时间的试验即可。
接下来，基于步骤S7的结果和预先获取到的合格品规格，进行合格品候选的半导体芯片30的规格判定(步骤S8)。在步骤S8的处理中，对合格品候选的全部半导体芯片30应用一个合格品规格。由此，完成碳化硅半导体装置10的制造。
如以上所说明的那样，根据实施方式1，将晶体缺陷检查装置所识别的划线的端部与标记的端部之间的距离设为10μm以上且25μm以下。例如，使晶体缺陷检查装置识别出的划线的宽度比设置于半导体晶片的划线的宽度宽。例如，使标记的大小比设置于半导体晶片的划线的宽度小。此外，使标记仅存在于<1-100>方向的划线上或者增大在<1-100>方向的划线上存在的比率。由此，即使晶体缺陷检查装置识别出的划线与设置于半导体晶片的划线偏离，晶体缺陷检查装置也不会将标记误识别为晶体缺陷而将检测到该晶体缺陷的半导体芯片作为不合格芯片去除。如此，能够使以往因过度检测而设为不合格的半导体芯片合格品化，因此，能够提高合格品率以及降低伴随于此的芯片成本。
(实施方式2)
实施方式2的碳化硅半导体装置的结构与实施方式1(图3)相同，因此省略记载。此外，实施方式2的碳化硅半导体装置的制造方法相对于示出实施方式1的碳化硅半导体装置的制造方法的概要的流程图(图4)，步骤S2和步骤S3不同。因此，仅对步骤S2和步骤S3进行说明。
在实施方式2中，在步骤S2中，在半导体晶片50的主面(外延层35侧的表面)的专用的芯片配置区或无效区53形成标记62。图9和图10是示出实施方式2的半导体晶片内的标记的位置的俯视图。如图9和图10所示，在实施方式2中，将标记62配置于除划线61内以外的区域。即，不将标记62配置于划线61内。
图9是将标记62配置于专用的芯片配置区的情况下的俯视图。在此，专用的芯片配置区是在半导体晶片50的芯片区之中形成标记62并且不成为半导体芯片30的区域。标记62用于对准，因此，最少配置3处，优选配置5处。在图9中，标记62被配置为十字形状，但是除此以外也可以配置为四边形状。
此外，在半导体晶片50上，为了进行器件的制造工艺的各工序中的、管理、确认或检查等，在形成器件的晶片面内形成有PCM(Process Control Monitor：工艺控制监测器)。形成有PCM的区域(PCM芯片)不会成为作为产品的半导体芯片30，因此，优选将专用的芯片配置区设为PCM芯片。由此，不会出现由于专用的芯片配置区而减少从半导体晶片制造的半导体芯片30的数量的情况。
在此，在配置于专用的芯片配置区的情况下，通过使晶体缺陷检查装置不检查专用的芯片配置区，从而能够使晶体缺陷检查装置不将标记62识别为晶体缺陷。此外，在配置于PCM芯片的情况下，虽然晶体缺陷检查装置将标记62识别为晶体缺陷，但PCM芯片用于检测产品的特性且不会成为产品，因此没有问题。
图10是将标记62配置于无效区53的情况下的俯视图。无效区53是半导体晶片50的最外侧的芯片区51与半导体晶片50的端部之间的、不用作半导体芯片30的部分。通过将标记62配置于无效区53，从而不会出现减少从半导体晶片50制造的半导体芯片30的数量的情况。此外，也可以将芯片区51内的专用的芯片配置区与外周的无效区53组合，配置为例如X字状。但是，在设置于外周的无效区53的情况下，需要不使标记62过于靠外侧。
如此，在实施方式2中，将标记62形成于专用的芯片配置区或无效区53。因此，即使晶体缺陷检查装置识别出的划线61a与设置于半导体晶片50的划线61偏离，也不会将标记62误识别为晶体缺陷。因此，晶体缺陷检查装置不会将标记62误识别为晶体缺陷而作为不合格芯片去除，并能够使以往因过度检测而设为不合格的芯片合格品化，因此，能够提高合格品率以及降低伴随于此的芯片成本。
此外，在实施方式2中，在步骤S2中，能够在不变更晶体缺陷检查装置识别出的划线61a的宽度的情况下，利用晶体缺陷检查装置进行检查。这是因为标记62不在划线61内。因此，不需要变更晶体缺陷检查装置识别出的划线61a的宽度，也能够应用于无法通过设定来变更该宽度的晶体缺陷检查装置。
如以上所说明的那样，根据实施方式2，在半导体晶片的主面的专用的芯片配置区或无效区形成标记。由此，即使晶体缺陷检查装置识别出的划线与设置于半导体晶片的划线偏离，晶体缺陷检查装置也不会将标记误识别为晶体缺陷而作为不合格芯片将其去除，并能够使以往因过度检测而设为不合格的芯片合格品化，因此，能够提高合格品率以及降低伴随于此的芯片成本。
(实施方式1、2的效果)
通过目视对使用SICA装置作为晶体缺陷检查装置而判定为存在晶体缺陷的芯片进行了检查，在大约三成的芯片中不存在晶体缺陷。该大约三成的芯片是SICA装置将标记误识别为线状的晶体缺陷的芯片。因此，在实施方式的制造方法中，能够基本消除SICA装置的误识别，因此，能够将由SICA装置判定为不合格的芯片的大约三成设为合格品，能够使合格品率提高。
以上，本发明能够在不脱离本发明的主旨的范围内进行各种变更，在上述的各实施方式中，例如各部分的尺寸和/或杂质浓度等根据所要求的规格等进行各种设定。此外，在上述的各实施方式中，以MOSFET为例进行了说明，但各实施方式也能够应用于SBD。此外，在上述的各实施方式中，对SiC的情况进行了说明，但各实施方式也能够应用于GaN。此外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但将第一导电型设为p型，将第二导电型设为n型本发明也同样成立。
工业上的可利用性
如上所述，本发明的碳化硅半导体装置的制造方法对从6英寸的半导体晶片批量生产半导体芯片(碳化硅半导体装置)的情况有用，特别适用于SBD和/或MOSFET的制造。

Claims (4)

1.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，形成在由碳化硅构成的起始基板上使外延层外延生长而成的半导体晶片；
第二工序，在所述外延层形成标记；
第三工序，通过晶体缺陷检查装置检查所述外延层并检测出所述外延层的晶体缺陷；
第四工序，在所述半导体晶片形成预定的元件结构；
第五工序，在所述第四工序之后，切割所述半导体晶片而单片化为半导体芯片；以及
第六工序，将在所述第三工序中未检测出所述晶体缺陷的所述半导体芯片分选为合格品候选，
在所述第二工序中，将所述标记配置在除了设置于所述半导体晶片的划线内以外的区域。
2.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
所述区域是配置所述标记的专用的芯片区。
3.根据权利要求2所述的碳化硅半导体装置的制造方法，其特征在于，
所述专用的芯片区是形成有工艺控制监测器的区域。
4.根据权利要求1所述的碳化硅半导体装置的制造方法，其特征在于，
所述区域是所述半导体晶片的最外侧的芯片区与所述半导体晶片的端部之间的、不用作所述半导体芯片的无效区。
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