JP6658892B2 - 半導体装置およびその製造方法 - Google Patents

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Description

この発明は、半導体装置およびその製造方法に関する。
特許文献１には、外観検査に用いられる検査装置が開示されている。この検査装置はマークボードを備える。マークボードは表面にアライメントマークが設けられている。アライメントマークは、外観検査における基板の撮像位置と対応する位置に設けられている。マークボード上のアライメントマークの位置を基準にして、基板の撮像画像から所望の検査部位の検査画像が切り出される。切り出された検査画像と基準画像とを比較することにより、正確な外観検査を行うことができる。
日本特開２０１５−１９０８２６号公報
一般に、外観検査では、外観検査装置がウエハに形成されたチップを逐次撮像する。ここで、チップのサイズがカメラの視野サイズよりも大きい場合、チップを複数のＦＯＶ（Ｆｉｅｌｄ ｏｆ Ｖｉｅｗ）に分割して撮像する。しかし、外観検査装置の撮像位置には誤差が生じる場合がある。撮像位置に誤差が生じると、検査画像と基準画像を比較する位置にずれが生じる。このとき、欠陥ではない箇所が異常であると判定される疑似欠陥が発生する可能性がある。また、欠陥として検出すべきパターン形状および異物等の検出精度が低くなる。
撮像位置の誤差への対策として、ＦＯＶ毎にアライメントマークを設けることが考えられる。この場合、外観検査工程では、まず、アライメントパターンを含むＦＯＶを撮像する。次に、ＦＯＶ内アライメントを実施する。ＦＯＶ内アライメントでは、撮像画像はアライメントパターンの位置情報に基づきトリミングされる。これにより、正確な位置の検査画像を得ることができる。次に、トリミングされた検査画像と基準画像を比較して欠陥を検出する。
しかし、全てのＦＯＶにアライメントパターンとして用いられる特徴のあるパターンは含まれていない場合がある。例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのユニットセルが周期的に配置された平面レイアウトの一部がＦＯＶである場合を考える。特定のユニットセルをアライメントパターンとして外観検査装置に登録しても、撮像画像において複数のユニットセルからアライメントパターンを区別することは難しい。
従って、ＦＯＶ内アライメントにおいて、検査画像を切り出す位置に誤差が生じる可能性がある。このとき、検出した欠陥の位置に誤差が生じる。また、検査画像を切り出す位置の誤差を考慮して、カメラの視野が重なる領域を大きく設ける必要が生じる。しかし、カメラの視野が重なる領域を大きく設定すると、ＦＯＶ数が増える。従って、外観検査装置の設定が複雑となる。また、検査時間が長くなる。
本発明は上述の問題を解決するためになされたものであり、その目的は、正確な外観検査が可能な半導体装置およびその製造方法を得ることである。
本願の発明に係る半導体装置の製造方法は、主電流が流れる有効セルとなる複数の第１領域と、該第１領域とは外観が異なり、主電流が流れない無効セルとなる第２領域と、を有する単位領域を複数形成する製造工程と、該単位領域を撮像し、撮像画像を得る工程と、該第２領域を含むアライメントパターンの位置に基づき、該撮像画像から検査画像を切り出す工程と、該検査画像を基準画像と比較する工程と、を備えた外観検査工程と、を備える。
本願の発明に係る半導体装置は、主電流が流れる複数の有効セルと、該有効セルとは外観が異なり、主電流が流れない無効セルと、を有する単位領域を複数備え、該単位領域は隣接した複数の無効セルを備え、該隣接した複数の無効セルはアライメントパターンを形成する。
この発明に係る半導体装置の製造方法では、無効セルとなる第２領域をアライメントパターンとして用いる。第２領域を撮像の範囲となる単位領域ごとに設けることで、正確な位置の検査画像を得ることができる。従って、正確な外観検査ができる。
この発明に係る半導体装置は、撮像の範囲となる単位領域ごとに無効セルを備える。無効セルとなる領域をアライメントパターンとして用いることで、正確な位置の検査画像を得ることができる。従って、正確な外観検査ができる。
実施の形態１に係る半導体装置の平面図である。 実施の形態１に係る半導体装置の平面図である。 実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１の変形例に係る半導体装置の平面図である。 実施の形態１の変形例に係る半導体装置の平面図である。 実施の形態１の変形例に係る半導体装置の平面図である。 実施の形態１の変形例に係る半導体装置の平面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の製造方法を示す平面図である。
本発明の実施の形態に係る半導体装置およびその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置の平面図である。ウエハ１１０には半導体装置１００が複数形成されている。また、ウエハ１１０の外周部には、グローバルアライメントマーク１１１が設けられている。グローバルアライメントマーク１１１は、外観検査の際のウエハ１１０の位置あわせに用いられる。また、本実施の形態では、１つの半導体装置１００は９個の単位領域１６に分割されている。
図２は、１つの単位領域１６とその周辺を拡大した図である。本実施の形態に係る半導体装置１００は、複数のユニットセル１０を備える。複数のユニットセル１０は、ｘ−ｙ平面上に配列されている。ｘ−ｙ平面視において、全てのユニットセル１０は大きさの等しい正方形である。
ユニットセル１０は、有効セル１１と無効セル１２を含む。有効セル１１は主電流が流れるセルである。また、本実施の形態では、有効セル１１は炭化珪素を用いた縦型のＭＯＳＦＥＴである。また、無効セル１２は、電気的に絶縁され、主電流が流れないセルである。
半導体装置１００は複数の単位領域１６に分割されている。各々の単位領域１６は複数の有効セル１１と１つの無効セル１２を有する。外観検査において、検査対象である半導体装置が撮像に用いるカメラの視野範囲よりも大きいことがある。この場合、半導体装置を複数の単位領域に分割して撮像する。単位領域１６は、ＦＯＶとも称される。本実施の形態では、ユニットセル１０がｘ方向に１３個およびｙ方向に９個並んだ領域が１つの単位領域１６となる。単位領域１６には１１６個の有効セル１１および１個の無効セル１２が含まれる。無効セル１２は単位領域１６の中心に配置される。
半導体装置１００は、複数の単位領域１６に分割される。各々の単位領域１６は同じ構造を備える。このため、半導体装置１００は、有効セル１１と無効セル１２が周期的に配置された平面レイアウトを有する。単位領域１６は、ｘ方向およびｙ方向に５００μｍ〜５０００μｍの幅を有する。従って、無効セル１２は５００μｍ〜５０００μｍの間隔で配置される。
単位領域１６はアライメントパターン１４を備える。アライメントパターン１４は、外観検査の際の基準位置となる。アライメントパターン１４は、１つの無効セル１２を含む４つのユニットセル１０から形成される。アライメントパターン１４は正方形であり、右下部分に無効セル１２を含む。
図３は、実施の形態１に係る半導体装置の断面図である。単位領域１６は、第１領域１０１と第２領域１０２を有する。第１領域１０１は有効セル１１が形成される領域である。第２領域１０２は無効セル１２が形成される領域である。半導体装置１００は基板２０１を備える。基板２０１は炭化珪素から形成される。本実施の形態では、炭化珪素はポリタイプが４Ｈのものを用いる。基板２０１は、ｎ型であり低抵抗である。また、基板２０１は上面が（０００１）面から４°傾斜している。基板２０１は上面には、ｎ型の炭化珪素から形成されるドリフト層２０２が設けられる。
第１領域１０１において、ドリフト層２０２の上面側には、ｐ型のウェル２０３が設けられる。ウェル２０３はアルミニウムをｐ型不純物として含む。また、ウェル２０３の上面側にはｎ型のソース２０４が設けられる。ソース２０４は、窒素をｎ型不純物として含む。ソース２０４はウェル２０３の内部にウェル２０３よりも浅く設けられる。
ウェル２０３の上面側において、ソース２０４の中心部にウェルコンタクト領域２０５が設けられる。ウェルコンタクト領域２０５は、アルミニウムをｐ型不純物として含む。ウェル２０３とウェルコンタクト領域２０５は短絡している。また、ウェルコンタクト領域２０５はソース２０４よりも浅く設けられる。基板２０１、ドリフト層２０２、ウェル２０３、ソース２０４およびウェルコンタクト領域２０５は半導体層２１２を構成する。
また、ドリフト層２０２の上面には、ゲート絶縁膜２０６が設けられる。ゲート絶縁膜２０６は酸化珪素で形成されている。また、ゲート絶縁膜２０６の上には、隣接する第１領域１０１に渡ってゲート電極２０７が設けられる。ゲート電極２０７の上には層間絶縁膜２０８が設けられる。ゲート絶縁膜２０６および層間絶縁膜２０８には、ソース２０４およびウェルコンタクト領域２０５を露出される開口２１１が設けられる。
層間絶縁膜２０８の上には、開口２１１を埋め込む様にソース電極２０９が設けられる。ソース電極２０９は、開口２１１においてソース２０４およびウェルコンタクト領域２０５と接触する。また基板２０１の裏面にはドレイン電極２１０が設けられる。以上から、第１領域１０１には有効セル１１であるＭＯＳＦＥＴが形成される。有効セル１１は半導体層２１２に主電流が流れるセルである。また、有効セル１１はチャネルが形成され、スイッチングが可能なセルである。一方で、無効セル１２は、半導体層２１２がゲート絶縁膜２０６に覆われる。このため、無効セル１２にはチャネルが形成されない。
次に、半導体装置１００の製造方法について説明する。図４は、実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、基板２０１の上に、ドリフト層２０２をエピタキシャル成長させる。ドリフト層２０２は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。また、ドリフト層２０２は１×１０１５〜１×１０１７ｃｍ−３の濃度のｎ型の不純物を含む。ドリフト層２０２の厚さは５〜１００μｍである。上述したように、基板２０１の上面が（０００１）面から４°傾斜している。このため、結晶欠陥が少ないドリフト層２０２を形成できる。
次に、ドリフト層２０２の上に第１注入マスク５１を形成する。次に第１注入マスク５１に第１開口１５１を形成する。第１開口１５はフォトレジストを用いて形成する。第１開口１５１は、第１領域１０１の各々の上に形成される。また、第１開口１５１はドリフト層２０２を露出される。第２領域１０２は第１注入マスク５１に被覆された状態に保持される。ここで、第１注入マスク５１は絶縁層である。また、第１注入マスク５１に第１開口１５１を形成する工程を第１開口工程と称する。
次に、第１開口１５１からドリフト層２０２に、ｐ型不純物であるアルミニウムイオンを注入する。このとき、アルミニウムイオンの注入の深さはドリフト層２０２の厚さを超えない０．５〜３μｍとする。また、イオン注入されたアルミニウムの不純物濃度は、ドリフト層２０２のｎ型不純物濃度よりも高い１×１０１７〜１×１０１９ｃｍ−３とする。以上から、ウェル２０３が形成される。
次に、外観検査工程を実施する。図５は、図４の平面図である。第１領域１０１の上には第１注入マスク５１に第１開口１５１が設けられている。このため、第１領域１０１ではウェル２０３が露出している。一方で、第２領域１０２は第１注入マスク５１に被覆されている。従って、第１領域１０１と第２領域１０２は外観が異なる。従って、第２領域１０２を含む領域をアライメントパターン７１として用いることが出来る。アライメントパターン７１は３つの第１領域１０１と１つの第２領域１０２から構成される。アライメントパターン７１は正方形であり、右下部分が第２領域１０２である。
外観検査工程では、まず、外観検査装置のステージにウエハ１１０をセットする。その後、外観検査装置が備えるカメラがグローバルアライメントマーク１１１を撮像および検知する。この結果に基づき、外観検査装置はウエハ１１０の位置補正を行う。次に、外観検査装置が備えるカメラで、ウエハ１１０に形成された半導体装置１００を逐次撮像する。
半導体装置１００は複数のＦＯＶに分割して撮像される。ここで、ＦＯＶは単位領域１６に該当する。外観検査装置の移動機構には０．１μｍ〜数十μｍの誤差が生じる場合がある。このため、チップを複数のＦＯＶに分割して撮像すると、チップ内にカメラで撮影できない箇所が生じる可能性がある。これを防ぐために、カメラの視野が重なる領域を０．１μｍ〜数十μｍ設定する。従って、撮像時には単位領域１６よりも０．１μｍ〜数十μｍ広い領域を撮像する。以上から、撮像画像が得られる。
次に、ＦＯＶ内アライメントを実施する。撮像位置の誤差を考慮して、撮像画像には検査に用いられる領域よりも広い範囲の画像が含まれる。ＦＯＶ内アライメントでは、アライメントパターン７１の位置に基づき、撮像画像から検査画像を切り出す。検査画像は検査に用いられる領域の画像である。次に、検査画像を基準画像と比較し、欠陥を検出する。ここで、基準画像とは、欠陥がない状態の単位領域１６の画像である。検査画像において基準画像と異なる箇所が欠陥として検出される。
外観検査工程では、検査画像から製造工程で発生するプロセス欠陥を検出する。プロセス欠陥は、例えば、パターン形状の異常、異物の付着、傷および欠けである。さらに、本実施の形態では、半導体層２１２はワイドバンドギャップ半導体である炭化珪素を含む。このため、外観検査においてワイドバンドギャップ半導体の結晶欠陥の有無も検出する。プロセス欠陥および結晶欠陥のサイズは数μｍ程度のものが存在する。このため、数μｍ以下の欠陥を検出できるようにカメラの対物レンズの倍率を調整する。なお、外観検査工程は第１開口１５１からイオン注入を行う前に実施しても良い。次に、第１注入マスク５１を除去する。
次に、図６に示すようにドリフト層２０２の上に第２注入マスク５２を形成する。次に、第２注入マスク５２に第１開口１５２を形成する。第１開口１５２は、第１領域１０１の各々の上に形成される。また、第１開口１５２は、各々のウェル２０３の内側に形成され、ウェル２０３を露出させる。また、第１開口１５２は、ウェル２０３の中央部に第２注入マスク５２を残して形成される。さらに、第２領域１０２は第２注入マスク５２に被覆された状態に保持される。ここで、第２注入マスク５２は絶縁層である。また、第２注入マスク５２に第１開口１５２を形成する工程を第１開口工程と称する。
次に、第１開口１５２からウェル２０３に、ｎ型不純物である窒素イオンを注入する。このとき、窒素イオンはウェル２０３よりも浅く注入される。また、イオン注入された窒素の不純物濃度は、ウェル２０３のｐ型不純物濃度よりも高い１×１０１８〜１×１０２１ｃｍ−３とする。以上から、ソース２０４が形成される。
次に、外観検査工程を実施する。図７は、図６の平面図である。第１領域１０１の上には第２注入マスク５２に第１開口１５２が設けられている。このため、第１領域１０１ではソース２０４が露出している。一方で、第２領域１０２は第２注入マスク５２に被覆されている。従って、第１領域１０１と第２領域１０２は外観が異なる。
従って、第２領域１０２を含む領域をアライメントパターン７２として用いることが出来る。外観検査工程の手順はアライメントパターン７１がアライメントパターン７２に置き変わった以外は図５で説明した手順と同様である。なお、外観検査工程は第１開口１５２からイオン注入を行う前に実施しても良い。次に、第２注入マスク５２を除去する。
次に、図８に示すように、ドリフト層２０２の上に第３注入マスク５３を形成する。次に第３注入マスク５３に第１開口１５３を形成する。第１開口１５３はフォトレジストを用いて形成する。第１開口１５３は、第１領域１０１の各々の上に形成される。また、第１開口１５３は、ウェル２０３の中央部においてソース２０４に囲まれ、窒素イオンが注入されていない領域を露出させるように形成される。また、第２領域１０２は第３注入マスク５３に被覆された状態に保持される。ここで、第３注入マスク５３は絶縁層である。また、第３注入マスク５３に第１開口１５３を形成する工程を第１開口工程と称する。
次に、第１開口１５３からウェル２０３に、ｐ型不純物であるアルミニウムイオンを注入する。このとき、イオン注入されたアルミニウムの不純物濃度は、ウェル２０３のｐ型不純物濃度よりも高く設定する。以上から、ウェルコンタクト領域２０５が形成される。また、基板２０１を１５０℃以上に加熱してイオン注入することが望ましい。これにより、ウェルコンタクト領域２０５を低抵抗化できる。
次に、外観検査工程を実施する。図９は、図８の平面図である。第１領域１０１の上には第３注入マスク５３に第１開口１５３が設けられている。このため、第１領域１０１ではウェルコンタクト領域２０５が露出している。一方で、第２領域１０２は第３注入マスク５３に被覆されている。従って、第１領域１０１と第２領域１０２は外観が異なる。
従って、第２領域１０２を含む領域をアライメントパターン７３として用いることが出来る。外観検査工程の手順はアライメントパターン７１がアライメントパターン７３に置き変わった以外は図５で説明した手順と同様である。なお、外観検査工程は第１開口１５３からイオン注入を行う前に実施しても良い。その後、第３注入マスク５３を除去する。
次に、熱処理装置を用いて、アルゴンガス等の不活性ガス雰囲気中でアニールを行う。アニールは、１３００℃〜１９００℃において３０秒〜１時間実施する。アニールにより、イオン注入された窒素およびアルミニウムが活性化する。次に、ウェル２０３、ソース２０４およびウェルコンタクト領域２０５が形成されたドリフト層２０２の表面を熱酸化する。これにより、図１０に示すゲート絶縁膜２０６が形成される。ゲート絶縁膜２０６の厚さは適宜調整する。
次に、ゲート絶縁膜２０６の上に、ゲート電極２０７を形成する。ゲート電極２０７は、伝導性を有する多結晶珪素膜である。ゲート電極２０７は減圧ＣＶＤ法により形成する。次に、ゲート電極２０７の上にゲート電極マスク５４を形成する。次に、ゲート電極マスク５４に第１開口１５４を形成する。第１開口１５４はフォトレジストを用いて形成する。第１開口１５４は、第１領域１０１の各々の上に形成される。また、第１開口１５４は、ソース２０４が形成された領域よりも内側に形成される。また、第２領域１０２はゲート電極マスク５４に被覆された状態に保持される。ここで、ゲート電極マスク５４は絶縁層である。また、ゲート電極マスク５４に第１開口１５４を形成する工程を第１開口工程と称する。
次に、ゲート電極マスク５４をエッチングマスクとしてゲート電極２０７をエッチングする。以上から、ゲート電極２０７がパターン化される。ゲート電極２０７は、ゲート絶縁膜２０６の上において隣接する第１領域１０１に渡って形成される。また、各々のソース２０４の上部において、ゲート絶縁膜２０６が露出する。
次に、外観検査工程を実施する。図１１は、図１０の平面図である。第１領域１０１の上にはゲート電極マスク５４に第１開口１５４が設けられている。このため、第１領域１０１ではゲート絶縁膜２０６が露出している。一方で、第２領域１０２はゲート電極マスク５４に被覆されている。従って、第１領域１０１と第２領域１０２は外観が異なる。
従って、第２領域１０２を含む領域をアライメントパターン７４として用いることが出来る。外観検査工程の手順はアライメントパターン７１がアライメントパターン７４に置き変わった以外は図５で説明した手順と同様である。なお、外観検査工程はゲート電極２０７をエッチングする前に実施しても良い。次に、ゲート電極マスク５４を除去する。
次に、図１２に示すように、ゲート絶縁膜２０６およびゲート電極２０７を覆うように、層間絶縁膜２０８を形成する。層間絶縁膜２０８は酸化膜である。層間絶縁膜２０８はＣＶＤ法により形成する。次に、層間絶縁膜２０８の上に層間絶縁膜マスク５５を形成する。次に、層間絶縁膜マスク５５に第１開口１５５を形成する。第１開口１５５はフォトレジストを用いて形成する。第１開口１５５は、第１領域１０１の各々の上に形成される。また、第１開口１５５は、ソース２０４の上部において、ゲート電極２０７が形成された領域よりも内側に形成される。また、第２領域１０２はゲート電極マスク５４に被覆された状態に保持される。ここで、層間絶縁膜マスク５５は絶縁層である。また、層間絶縁膜マスク５５に第１開口１５５を形成する工程を第１開口工程と称する。
次に、層間絶縁膜マスク５５をエッチングマスクとしてゲート絶縁膜２０６および層間絶縁膜２０８をエッチングする。この結果、各々の第１領域１０１において、ゲート絶縁膜２０６および層間絶縁膜２０８には、開口２１１が設けられる。開口２１１は、ソース２０４およびウェルコンタクト領域２０５を露出させる。また、ゲート電極２０７は層間絶縁膜２０８に被覆された状態が保持される。さらに、第２領域１０２において、半導体層２１２はゲート絶縁膜２０６に覆われた状態が保持される。
次に、外観検査工程を実施する。図１３は、図１２の平面図である。第１領域１０１の上には層間絶縁膜マスク５５に第１開口１５５が設けられている。また、第１領域１０１では開口２１１からソース２０４およびウェルコンタクト領域２０５が露出している。一方で、第２領域１０２は層間絶縁膜マスク５５に被覆されている。従って、第１領域１０１と第２領域１０２は外観が異なる。
従って、第２領域１０２を含む領域をアライメントパターン７５として用いることが出来る。外観検査工程の手順はアライメントパターン７１がアライメントパターン７５に置き変わった以外は図５で説明した手順と同様である。なお、外観検査工程はゲート絶縁膜２０６および層間絶縁膜２０８をエッチングする前に実施しても良い。次に、層間絶縁膜マスク５５を除去する。
次に、図１４に示すように層間絶縁膜２０８の上にソース電極２０９を形成する。ソース電極２０９は、開口２１１を埋め込む。このとき、ソース電極２０９の上面には開口２１１の形状が反映される。従って、開口２１１の上部には凹形状５６が形成される。また、開口２１１において、ソース電極２０９はソース２０４およびウェルコンタクト領域２０５に接触する。
次に外観検査工程を実施する。図１５は、図１４の平面図である。第１領域１０１では、ソース電極２０９の上面に凹形状５６が形成される。一方で、第２領域１０２においてソース電極２０９の上面は平坦である。従って、第１領域１０１と第２領域１０２は外観が異なる。従って、第２領域１０２を含む領域をアライメントパターン７６として用いることが出来る。外観検査工程の手順はアライメントパターン７１がアライメントパターン７６に置き変わった以外は図５で説明した手順と同様である。
次に、基板２０１の裏面にドレイン電極２１０を形成する。ソース電極２０９およびドレイン電極２１０の材料としてアルミニウム合金を用いることができる。以上から、図３に示す半導体装置１００が完成する。
本実施の形態では、第２領域１０２が各々の単位領域１６に１つ配置される。第２領域１０２は、製造工程において第１領域１０１と外観が異なる状態となるように形成される。このため、第２領域１０２は、各々の単位領域１６において第１領域１０１から区別が可能になる。従って、第２領域１０２をアライメントパターンとして用いることが出来る。本実施の形態では、各々の単位領域１６に特徴のあるアライメントパターンが設けられる。このため、正確なＦＯＶ内アライメントを実施できる。この結果、正確な位置の検査画像を得ることができる。従って、欠陥を正確に検出可能となり、正確な外観検査ができる。
また、本実施の形態では、撮像画像から正確に検査画像を切り出すことができる。このため、チップを撮像するカメラの視野が重なる領域を小さくできる。従って、ＦＯＶの数を少なくすることができる。このため、外観検査装置の設定が容易になる。また、検査時間を短縮できる。
また、本実施の形態に係る半導体装置１００の製造方法では、図４〜図１５に示す各工程で、第１領域１０１と第２領域１０２の外観が異なる。このため、第２領域１０２を含む領域をアライメントパターン７１〜７６として、各々の工程の後に外観検査工程を実施することができる。外観検査工程では、欠陥のウエハ内座標および欠陥の検出数が得られる。従って、本実施の形態では、各々の外観検査工程において検出された欠陥のウエハ内座標および数を照合できる。この結果、欠陥がどの製造工程でいくつ発生したかを知ることができる。さらに、ＦＯＶ内アライメントを行うことで、欠陥の位置の誤差を小さくする事ができるため、各製造工程で発生した欠陥の位置と数を正確に照合できる。
また、本実施の形態では、半導体層２１２がワイドバンドギャップ半導体である炭化珪素から形成される。このため、外観検査工程では、プロセス欠陥以外に半導体層２１２の結晶欠陥を検出することができる。外観検査工程で検出された欠陥には、プロセス欠陥と結晶欠陥が混在する。ここで、本実施の形態では各々の製造工程の後に外観検査工程を実施する。各々の外観検査工程の結果を照合することで、検出された欠陥から結晶欠陥を差し引くことができる。従って、プロセス欠陥と結晶欠陥を判別することができる。
また、外観検査によって検出された欠陥の位置情報を電子顕微鏡に読み込ませ、電子顕微鏡によって欠陥の形状を観察する場合がある。この時、欠陥の位置に誤差があると、電子顕微鏡で欠陥を見つけられない場合がある。これに対し、本実施の形態では、検出された欠陥の位置の誤差を小さくできる。このため、電子顕微鏡を用いて欠陥を観察する際に、欠陥が見つけ易くなる。
また、各ＦＯＶの複数の領域に第２領域１０２が設けられると、アライメントパターンとして用いる第２領域１０２が判別し難くなる場合がある。また、オン動作時の主電流も低下する。このため、各ＦＯＶに設けられる第２領域１０２は少ないほうが良い。本実施の形態では、各ＦＯＶに１つの第２領域１０２が設けられるものとする。従って、半導体装置１００は、単位領域１６あたりに１つの無効セル１２を備える。
また、各ＦＯＶの端部付近に第２領域１０２が配列される場合、撮像時に撮像画像に第２領域１０２が映らない場合がある。これを防ぐために、第２領域１０２は、各ＦＯＶの中心部に配置されることが望ましい。外観検査装置のＦＯＶの大きさを考慮して、第２領域１０２は５００μｍ〜５０００μｍの間隔で配置する。従って、単位領域１６は、５００μｍ〜５０００μｍの幅を有することとなる。
本実施の形態に係る半導体装置１００は、９個の単位領域１６を備えるものとした。半導体装置１００が備える単位領域１６の数はこれに限定されない。また、本実施の形態では、６回の外観検査工程を実施した。これに対し外観検査工程の実施回数は必要に応じて追加または削減しても良い。例えば、イオン注入の前および後の両方に外観検査工程を設けても良い。また、半導体装置１００が完成した状態で外観検査工程を行っても良い。この場合、図２に示すアライメントパターン１４を用いてＦＯＶ内アライメントを行う。
なお、本実施の形態では半導体層２１２は炭化珪素から形成される。ここで、半導体層２１２はワイドバンドギャップ半導体であれば良い。半導体層２１２は、例えば、窒化ガリウム系材料またはダイヤモンドから形成されても良い。また、半導体層２１２が備える各層のｎ型およびｐ型の組み合わせは、逆であっても良い。また、本実施の形態では、有効セル１１は縦型のＭＯＳＦＥＴであるとしたが、これ以外でも良い。有効セル１１は、チャネルが形成されるセルであれば良く、例えばＩＧＢＴでも良い。
図１６は、実施の形態１の第１の変形例に係る半導体装置の平面図である。実施の形態１に係る半導体装置１００は、各々の単位領域１６に１つの無効セル１２を備えた。これに対し第１の変形例に係る半導体装置３００は、各々の単位領域１６に、隣接した複数の無効セル１２を備える。半導体装置３００では、１つの第２領域１０２に隣接した複数の無効セル１２が形成される。
半導体装置３００において、各々の単位領域１６は４つの無効セル１２を備える。４つの無効セル１２は隣接して配置され、正方形を形成する。半導体装置３００において、アライメントパターン３１４は９個のユニットセル１０を含む。また、アライメントパターン３１４は正方形であり、右下部分に無効セル１２を含む。半導体装置３００では各々の単位領域１６は４つの無効セル１２を備えるものとした。これに対し、単位領域１６が備える無効セル１２の数はこれ以外でも良い。また、半導体装置３００では４つの無効セル１２は正方形を形成するように配置される。無効セル１２の配置方法は、隣接していればこれ以外でも良い。
図１７は、実施の形態１の第２の変形例に係る半導体装置の平面図である。第２の変形例に係る半導体装置４００は、ｘ−ｙ平面上にユニットセル４１０が千鳥配置されている。ユニットセル４１０は、有効セル４１１と無効セル４１２を含む。半導体装置４００は複数の単位領域４１６に分割されている。各々の単位領域４１６は、複数の有効セル４１１と無効セル４１２を有する。また、アライメントパターンは、破線４１４に囲まれた領域である。
図１８は、実施の形態１の第３の変形例に係る半導体装置の平面図である。第３の変形例に係る半導体装置５００は、ｘ−ｙ平面上にユニットセル５１０が配置されている。ユニットセル５１０は、有効セル５１１と無効セル５１２を含む。ユニットセル５１０は六角形である。半導体装置５００は複数の単位領域５１６に分割されている。各々の単位領域５１６は、複数の有効セル５１１と無効セル５１２を有する。また、アライメントパターンは、破線５１４に囲まれた領域である。
図１９は、実施の形態１の第４の変形例に係る半導体装置の平面図である。第４の変形例に係る半導体装置６００は、ｘ−ｙ平面上にユニットセル６１０が配置されている。ユニットセル６１０は、有効セル６１１と無効セル６１２を含む。有効セル６１１はストライプ形状である。無効セル６１２は長方形である。無効セル６１２は正方形であってもよい。半導体装置６００は複数の単位領域６１６に分割されている。各々の単位領域６１６は、複数の有効セル６１１と無効セル６１２を有する。また、アライメントパターンは、破線６１４に囲まれた領域である。
これらの変形は以下の実施の形態に係る半導体装置及びその製造方法について適宜応用することができる。なお、以下の実施の形態に係る半導体装置及びその製造方法については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図２０は、実施の形態２に係る半導体装置の断面図である。本実施の形態に係る半導体装置７００は、無効セル７１２の構造以外は半導体装置１００と同様である。半導体装置７００は無効セル７１２を備える。無効セル７１２は半導体層２１２にｐ型のウェル７１３を備える。ウェル７１３は、無効セル７１２において、ドリフト層２０２の上面側に形成される。ウェル７１３は、アルミニウムをｐ型不純物として含む。ウェル７１３は、ｘ方向の幅がＷｘであり、ｙ方向の幅がＷｙである。ＷｘおよびＷｙは、同方向のウェル２０３の幅よりも大きい。
次に、半導体装置７００の製造方法を説明する。半導体装置７００の製造方法は、ウェル２０３の形成工程以外は実施の形態１と同様である。図２１は、実施の形態２に係る半導体装置の製造方法を示す断面図である。半導体装置７００の製造方法では、ドリフト層２０２を形成した後に、ドリフト層２０２の上に第１注入マスク７５１を形成する。次に第１注入マスク７５１に第１開口１５１および第２開口１７１を形成する。第１開口１５１および第２開口１７１はフォトレジストを用いて形成する。
第１開口１５１は、第１領域１０１の各々の上に形成される。第２開口１７１は、第２領域１０２の上に形成される。ここで、第２開口１７１は、第１開口１５１よりも幅が広く形成される。また、第１開口１５１および第２開口１７１は、ドリフト層２０２を露出させるように形成される。ここで、第１注入マスク７５１は絶縁層に該当する。また、第１注入マスク７５１に第１開口１５１および第２開口１７１を形成する工程は第２開口工程に該当する。
次に、第１開口１５１および第２開口１７１からドリフト層２０２に、ｐ型不純物であるアルミニウムイオンを注入する。このとき、アルミニウムイオンの注入の深さはドリフト層２０２の厚さを超えない０．５〜３μｍとする。また、イオン注入されたアルミニウムの不純物濃度は、ドリフト層２０２のｎ型不純物濃度よりも高い１×１０１７〜１×１０１９ｃｍ−３とする。以上から、ウェル２０３およびウェル７１３が形成される。
次に、外観検査工程を実施する。図２２は、図２１の平面図である。第１領域１０１の上には第１注入マスク７５１に第１開口１５１が設けられている。第２領域１０２の上には第１注入マスク７５１に第２開口１７１が設けられている。第２開口１７１のｘ方向の幅Ｗｘおよびｙ方向の幅Ｗｙは第１開口１５１の同方向の幅よりも大きい。従って、第１領域１０１と第２領域１０２は外観が異なる。
従って、第２領域１０２を含む領域をアライメントパターン７７１として用いることが出来る。外観検査工程の手順はアライメントパターン７１がアライメントパターン７７１に置き変わった以外は実施の形態１で説明した手順と同様である。なお、外観検査工程は第１開口１５１および第２開口１７１からイオン注入を行う前に実施しても良い。その後、第１注入マスク７５１を除去する。
本実施の形態では、無効セル７１２のウェル７１３を有効セル１１のウェル２０３よりも大きく形成する。このため、第２領域１０２を含む領域をアライメントパターン７７１として用いることが出来る。また、有効セル１１であるＭＯＳＦＥＴがオフ状態の時、ドレイン電極２１０に数百〜数千ボルトの高電圧が発生する場合がある。無効セルがウェルを備えない場合、無効セルのゲート絶縁膜には高電界が発生する可能性がある。本実施の形態では、無効セル７１２がウェル７１３を備える。このとき、ゲート絶縁膜２０６に発生する電界を緩和できる。従って、半導体装置７００の信頼性を高めることができる。
実施の形態３．
図２３は、実施の形態３に係る半導体装置の断面図である。本実施の形態に係る半導体装置８００は、無効セル８１２の構造以外は半導体装置１００と同様である。半導体装置８００は単位領域１６に隣接した２つの無効セル８１２を備える。隣接した無効セル８１２は半導体層２１２にｐ型のウェル８１３を備える。ウェル８１３は、隣接した２つの無効セル８１２に渡って設けられる。つまり、隣接した無効セル８１２は共通のウェル８１３を備える。ウェル８１３は、ドリフト層２０２の上面側に形成される。ウェル８１３は、アルミニウムをｐ型不純物として含む。
次に、半導体装置８００の製造方法を説明する。図２４は、実施の形態３に係る半導体装置の製造方法を示す平面図である。半導体装置８００の製造方法は、ウェル２０３の形成工程以外は実施の形態１と同様である。半導体装置８００の製造方法では、ドリフト層２０２を形成した後に、ドリフト層２０２の上に第１注入マスク８５１を形成する。次に、第１注入マスク８５１に第１開口１５１および第２開口１８１を形成する。第１開口１５１および第２開口１８１はフォトレジストを用いて形成する。
第１開口１５１は、第１領域１０１の各々の上に形成される。第２開口１８１は、第２領域１０２の上に形成される。ここで、本実施の形態において第２領域１０２は、隣接した２つの無効セル８１２が形成される領域である。従って、第２領域１０２はユニットセル２つ分の幅を備える。第２開口１８１は、第２領域１０２の上に、第１開口１５１よりも幅が広く形成される。また、第１開口１５１および第２開口１８１は、ドリフト層２０２を露出させるように形成される。ここで、第１注入マスク８５１は絶縁層に該当する。また、第１注入マスク８５１に第１開口１５１および第２開口１８１を形成する工程は第２開口工程に該当する。
次に、第１開口１５１および第２開口１８１からドリフト層２０２に、ｐ型不純物であるアルミニウムイオンを注入する。このとき、アルミニウムイオンの注入の深さはドリフト層２０２の厚さを超えない０．５〜３μｍとする。また、イオン注入されたアルミニウムの不純物濃度は、ドリフト層２０２のｎ型不純物濃度よりも高い１×１０１７〜１×１０１９ｃｍ−３とする。以上から、ウェル２０３およびウェル８１３が形成される。
次に、外観検査工程を実施する。第１領域１０１の上には第１注入マスク８５１に第１開口１５１が設けられている。第２領域１０２の上には第２開口１８１が設けられている。第２開口１８１は２つの無効セル８１２が形成される領域に渡って設けられるため、第１開口１５１よりも幅が広い。従って、第１領域１０１と第２領域１０２は外観が異なる。
従って、第２領域１０２を含む領域をアライメントパターン８７１として用いることが出来る。外観検査工程の手順はアライメントパターン７１がアライメントパターン８７１に置き変わった以外は実施の形態１で説明した手順と同様である。なお、外観検査工程は第１開口１５１および第２開口１８１からイオン注入を行う前に実施しても良い。その後、第１注入マスク８５１を除去する。
本実施の形態では、無効セル８１２のウェル８１３を有効セル１１のウェル２０３よりも大きく形成する。このため、第２領域１０２を含む領域をアライメントパターン８７１として用いることが出来る。また、半導体装置８００は無効セル８１２にウェル８１３を備える。従って、実施の形態２と同様に、ゲート絶縁膜２０６に発生する電界を緩和できる。従って、半導体装置８００の信頼性を高めることができる。なお、各実施の形態で説明した技術的特徴は適宜に組み合わせて用いてもよい。
１００、３００、４００、５００、６００、７００、８００ 半導体装置、 １０１ 第１領域、 １０２ 第２領域、 １１、４１１、５１１、６１１ 有効セル、 １２、４１２、５１２、６１２、７１２、８１２ 無効セル、 １６ 単位領域、 ７１、７２、７３、７４、７５、７６、７７１、８７１ アライメントパターン、 １５１、１５２、１５４、２１１ 第１開口、 １７１、１８１ 第２開口、 ２０３、７１３、８１３ ウェル

Claims (14)

  1. 主電流が流れる有効セルとなる複数の第１領域と、前記第１領域とは外観が異なり、主電流が流れない無効セルとなる第２領域と、を有する単位領域を複数形成する製造工程と、
    前記単位領域を撮像し、撮像画像を得る工程と、前記第２領域を含むアライメントパターンの位置に基づき、前記撮像画像から検査画像を切り出す工程と、前記検査画像を基準画像と比較する工程と、を備えた外観検査工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記製造工程は、
    前記単位領域の上に絶縁層を設ける工程と、
    前記複数の第１領域の各々の上において前記絶縁層に第１開口を形成し、前記第２領域が前記絶縁層に被覆された状態を保持する第１開口工程と、
    を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記製造工程は、
    前記単位領域の上に絶縁層を設ける工程と、
    前記複数の第１領域の各々の上において前記絶縁層に第１開口を形成し、前記第２領域の上において、前記絶縁層に前記第１開口よりも幅が広い第２開口を形成する第２開口工程と、
    を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第２領域は、前記単位領域の中心部に配置されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
  5. 前記複数の第１領域と前記第２領域はワイドバンドギャップ半導体を備えることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
  6. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 主電流が流れる複数の有効セルと、前記有効セルとは外観が異なり、主電流が流れない無効セルと、を有する単位領域を複数備え、
    前記単位領域は隣接した複数の無効セルを備え、
    前記隣接した複数の無効セルはアライメントパターンを形成することを特徴とする半導体装置。
  8. 前記無効セルはウェルを備えることを特徴とする請求項７に記載の半導体装置。
  9. 前記無効セルが備えるウェルは、前記複数の有効セルが備えるウェルよりも幅が広いことを特徴とする請求項８に記載の半導体装置。
  10. 前記複数の有効セルと前記無効セルは、千鳥配置であることを特徴とする請求項７に記載の半導体装置。
  11. 前記複数の有効セルと前記無効セルは、六角形であることを特徴とする請求項７に記載の半導体装置。
  12. 前記複数の有効セルはストライプ形状であり、
    前記無効セルは長方形であることを特徴とする請求項７に記載の半導体装置。
  13. 前記複数の有効セルと前記無効セルは、ワイドバンドギャップ半導体を備えることを特徴とする請求項７〜１２の何れか１項に記載の半導体装置。
  14. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料またはダイヤモンドであることを特徴とする請求項１３に記載の半導体装置。
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