JP5543786B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、基板に電流を流して使用する半導体装置及びその製造方法に関する。
半導体基板に電流を流して使用する半導体装置が、種々の分野で利用されている。例えば、半導体基板上に金属膜やポリシリコン膜等の導電体膜を配置したショットキー接合を利用したショットキーバリアダイオード（ＳＢＤ）を含む半導体装置が、車載インバータ用半導体装置等として使用されている。ＳＢＤを用いた半導体装置は、ターンオフ時間が短いために消費電力が少なく、且つ耐圧が高いという特徴を有する。（例えば、特許文献１参照。）。
特開平５−４８１１７号公報
しかしながら、ＳＢＤに使用される半導体基板、特にシリコンカーバイト（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、ポリシリコン基板、ダイヤモンド基板等は、結晶欠陥を多く含んでいる。この結晶欠陥が起因となるリーク電流の発生等によって、半導体装置の特性が劣化し、製品の歩留まりは低下する。特に、半導体装置の面積が大きくなるほど半導体基板が結晶欠陥を含む確率が高くなるため、面積が大きいショットキー接合を有する半導体装置等の歩留まりが低下するという問題があった。
上記問題点を鑑み、本発明は、半導体基板の結晶欠陥に起因する歩留まりの低下を抑制できる半導体装置及びその製造方法を提供することを目的とする。
本発明の一態様によれば、シリコンカーバイト（ＳｉＣ）又は窒化ガリウム（ＧａＮ）からなり、結晶欠陥を含む欠陥領域を有する半導体基板と、前記半導体基板に対向し、前記半導体基板上に区画して設けられた複数の導電体膜と、前記導電体膜に対向する前記半導体基板上の領域間に連続して設けられるガードリングと、前記導電体膜のうち、前記欠陥領域に接する孤立パターン導電体膜と、前記孤立パターン導電体膜を被覆し、他の前記導電体膜と絶縁する第１絶縁膜とを備える半導体装置が提供される。
本発明の他の態様によれば、シリコンカーバイト（ＳｉＣ）又は窒化ガリウム（ＧａＮ）からなり、結晶欠陥を含む欠陥領域を有する半導体基板と、前記半導体基板に区画して設けられた区画領域間の位置に連続して設けられたガードリングと、前記区画領域に対向する前記半導体基板上に、絶縁膜に被覆して設けられるゲート電極と、前記ゲート電極で被覆されない前記区画領域に接続するソース電極と、前記ソース電極のうち、前記欠陥領域に接する孤立パターンソース電極と、前記孤立パターンソース電極を被覆し、他の前記ソース電極と絶縁する第１絶縁膜とを備える半導体装置が提供される。
本発明の他の態様によれば、シリコンカーバイト（ＳｉＣ）又は窒化ガリウム（ＧａＮ）からなる半導体基板の主面上に複数の検査用導電体膜を配置するステップと、前記各検査用導電体膜を利用して前記半導体基板の電気的特性を測定するステップと、前記電気的特性の測定結果を利用して前記半導体基板における結晶欠陥が存在する欠陥領域を特定するステップと、前記半導体基板において、前記欠陥領域を除く領域と電気的に接続する導電体膜を前記半導体基板の前記主面上に形成するステップとを含み、前記半導体基板の電気的特性を測定するステップを、前記複数の検査用導電体膜を配置する位置を変更しながら複数回行う半導体装置の製造方法が提供される。
本発明によれば、半導体基板の結晶欠陥に起因する歩留まりの低下を抑制できる半導体装置及びその製造方法を提供できる。
本発明の第１の実施の形態に係る半導体装置の構成を示す模式的な断面図である。 本発明の第１の実施の形態に係る半導体装置が複数配置されたウェハの模式図である。 結晶欠陥の例を示す模式図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その１）、図４（ａ）は上面図、図４（ｂ）は図４（ａ）のＩ−Ｉ方向に沿った断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その２）、図５（ａ）は上面図、図５（ｂ）は図５（ａ）のＩ−Ｉ方向に沿った断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その３）、図６（ａ）は上面図、図６（ｂ）は図６（ａ）のＩ−Ｉ方向に沿った断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その４）、図７（ａ）は上面図、図７（ｂ）は図７（ａ）のＩ−Ｉ方向に沿った断面図である。 本発明の第１の実施の形態に係る半導体装置の良否判定方法を説明するためのグラフである。 本発明の第１の実施の形態に係る半導体装置の電気的特性を測定する方法を説明するための模式図であり、図９（ａ）は１回目の電気的特性の測定方法、図９（ｂ）は２回目の電気的特性の測定方法を示す。 本発明の第２の実施の形態に係る半導体装置の構成を示す模式図であり、図１０（ａ）は上面図、図１０（ｂ）は図１０（ａ）のＩＩ−ＩＩ方向に沿った断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その１）、図１１（ａ）は上面図、図１１（ｂ）は図１１（ａ）のＩＩ−ＩＩ方向に沿った断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その２）、図１２（ａ）は上面図、図１２（ｂ）は図１２（ａ）のＩＩ−ＩＩ方向に沿った断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その３）、図１３（ａ）は上面図、図１３（ｂ）は図１３（ａ）のＩＩ−ＩＩ方向に沿った断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その４）、図１４（ａ）は上面図、図１４（ｂ）は図１４（ａ）のＩＩ−ＩＩ方向に沿った断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程図であり（その５）、図１５（ａ）は上面図、図１５（ｂ）は図１５（ａ）のＩＩ−ＩＩ方向に沿った断面図である。 本発明の第２の実施の形態に係る半導体装置の良否判定方法を説明するためのグラフである。 本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。 本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。 本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。 本発明の第３の実施の形態の変形例に係る半導体装置の構成を示す模式図である。 本発明の第３の実施の形態の変形例に係る半導体装置の良否判定方法を説明するためのグラフである。
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
又、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置１は、図１に示すように、結晶欠陥Ｆを含む欠陥領域１１を有する半導体基板１０と、欠陥領域１１を被覆して半導体基板１０上に配置された絶縁膜２５と、絶縁膜２５に被覆されない領域に露出する半導体基板１０の主面と電気的に接続する導電体膜３０とを備える。半導体装置１は、半導体装置１の外縁に沿って半導体基板１０の上部の一部に配置されたガードリング１５、及び導電体膜３０と対向して半導体基板１０の裏面に配置された背面電極４０を更に備える。また、ガードリング１５上に絶縁膜２５が配置される。
半導体基板１０は、シリコンカーバイト（ＳｉＣ）基板や窒化ガリウム（ＧａＮ）基板等が採用可能である。例えばＳｉＣ基板は、シリコン（Ｓｉ）基板に比べて低オン抵抗、高温動作、高速スイッチング、低損失等の点で優れている。導電体膜３０は、例えば金属膜やポリシリコン膜であり、半導体基板１０の材料に応じて導電体膜３０の材料が選択される。
ガードリング１５は、イオン注入等によって半導体基板１０の一部を絶縁物にした絶縁領域である。例えば、イオン注入法等によってボロン（Ｂ）等のイオンをＳｉＣ基板に打ち込むと、ＳｉＣ基板の結晶構造が破壊され、イオン注入された領域が絶縁体となる。欠陥領域１１も、ガードリング１５と同様にして、イオン注入等により形成された絶縁領域である。なお、ガードリング１５を半導体基板１０と異なる導電型にしてもよい。つまり、半導体基板１０の導電性がｎ型である場合には、ガードリング１５をｐ型にする。或いは、半導体基板１０の導電性がｐ型である場合には、ガードリング１５をｎ型にする。
欠陥領域１１及びガードリング１５上に形成される絶縁膜２５には、例えば酸化シリコン（ＳｉＯ2）膜等が採用可能である。
図１に示した半導体装置１は、導電体膜３０と背面電極４０間に印加された電圧に応じて、半導体基板１０と導電体膜３０との接触面に形成されるショットキー接合を介して電流が流れるＳＢＤである。半導体装置１では、ガードリング１５とガードリング１５上の絶縁膜２５によって半導体装置１の周辺部での電界集中が緩和され、半導体装置１の耐圧特性が向上する。
図２に、ウェハ１００に複数の半導体装置１を形成する例を示す。半導体装置１は、例えば各辺が５ｍｍ〜１ｃｍ程度の大きさの矩形である。ウェハ１００は例えばＳｉＣウェハやＧａＮウェハであり、通常、これらのウェハは結晶欠陥を多く含む。欠陥密度は、通常、１０個／ｃｍ2以下程度である。
結晶欠陥は、例えば、図３に示すようなマイクロパイプＦPである。基板１０１に生じた直径１μｍ程度の中空貫通欠陥であるマイクロパイプＦPは、エピタキシャル膜成長の際に引き継がれ、エピタキシャル膜１０２の表面でＷ＝１００〜５００μｍ程度に広がる。マイクロパイプは典型的には基板を貫通する欠陥であるが、貫通していなくても半導体装置の特性を大きく低下させる。結晶欠陥の他の例としては、エピタキシャル膜成長時に発生するパーティクルに起因するダウンフォールや、キャロット、三角欠陥、欠陥ビット等がある。
導電体膜３０と背面電極４０間の電流経路である半導体基板１０に結晶欠陥が含まれると、結晶欠陥に起因するショットキー障壁不良によって導電体膜３０と背面電極４０間がショートする等、半導体装置１が不良品になる。しかし、半導体装置１では、後述するように、導電体膜３０の形成前に半導体基板１０中の結晶欠陥Ｆが検出され、検出された結晶欠陥Ｆを含む欠陥領域１１と電気的に絶縁されるように導電体膜３０が形成される。
そのため、図１に示す半導体装置１は、半導体基板１０の結晶欠陥Ｆが存在しない領域のみを電流が流れるアクティブ領域とするＳＢＤになり、結晶欠陥Ｆは半導体装置１の電気的特性に影響を及ぼさない。つまり、図１に示した半導体装置により、半導体基板１０の結晶欠陥に起因する歩留まりの低下が抑制された半導体装置が提供される。
図４（ａ）、図４（ｂ）〜図７（ａ）、図７（ｂ）を参照して、本発明の第１の実施の形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。図４（ａ）〜図７（ａ）は半導体基板１０の主面方向からみた上面図であり、図４（ｂ）〜図７（ｂ）は、それぞれ図４（ａ）〜図７（ａ）のＩ−Ｉ方向に沿った断面図である。
（イ）先ず、図４（ａ）、図４（ｂ）に示すように、スパッタ法等により、半導体基板１０の主面上に、検査用導電体膜Ｍ11〜Ｍmnをｍ行×ｎ行のマトリクス状に互いに離間して配置する。検査用導電体膜Ｍ11〜Ｍmnは半導体基板１０の主面と接して、それぞれがショットキー接合を有するＳＢＤを構成する。以下において、検査用導電体膜Ｍ11〜Ｍmnによって構成されるＳＢＤを「ショットキーセル」という。検査用導電体膜Ｍ11〜Ｍmnには、モリブデン（Ｍｏ）等の金属膜やポリシリコン膜が採用可能である。
（ロ）次に、検査用導電体膜Ｍ11〜Ｍmnを用いて、各ショットキーセルの電気的特性を測定する。具体的には、例えば、プローバ等によって検査用導電体膜Ｍ11〜Ｍmnのそれぞれと半導体基板１０間に電圧を印加して各ショットキーセルの順方向電流電圧特性の測定等を行う。各ショットキーセルの電気的特性は、検査用導電体膜Ｍ11〜Ｍmnの位置情報とともに記録される。
（ハ）各ショットキーセルの電気的特性の測定結果を用いて、各ショットキーセルについて良否判定が行われる。具体的には、電気的特性が予め設定された所定の規格値を満足しないショットキーセルが不良セルと判定される。そして、不良セルと判定されたショットキーセルが形成された領域が、結晶欠陥Ｆを含む欠陥領域１１であると特定される。半導体基板１０の欠陥領域１１の位置情報（以下において「欠陥位置情報」という。）は、プロセス情報の一部として記録される。ここでは、検査用導電体膜Ｍijが配置された領域に結晶欠陥Ｆがあり、検査用導電体膜Ｍijを含むショットキーセルが不良セルであると判定された場合について、以下の説明を行う。つまり、検査用導電体膜Ｍijが配置された半導体基板１０上の位置座標が欠陥位置情報として記録される。
（ニ）検査用導電体膜Ｍ11〜Ｍmnをすべて除去したあと、半導体装置１の外縁部に沿ってガードリング１５を形成する。同時に、欠陥領域１１を絶縁領域にする。具体的には、半導体基板１０の主面上全面にポジ型のフォトレジスト膜を塗布した後、ガードリング１５が形成される領域のフォトレジスト膜がステッパ露光等によって露光される。更に、欠陥位置情報に基づいてウェハを移動させることにより、検査用導電体膜Ｍijが配置された欠陥領域１１上のフォトレジスト膜をスポット状に露光する。露光された領域のフォトレジスト膜を除去した後、残ったフォトレジスト膜をマスクにしてボロン（Ｂ）等の不純物イオン（ドーパント）を半導体基板１０の表面にドープする。その結果、図５（ａ）、図５（ｂ）に示すように、半導体装置１の外縁部と欠陥領域１１に、選択的にイオン注入が行われる。イオン注入された領域の結晶構造は破壊されて、絶縁領域のガードリング１５及び欠陥領域１１が形成される。
（ホ）その後、図６（ａ）、図６（ｂ）に示すように、ガードリング１５及び欠陥領域１１上に絶縁膜２５が形成される。具体的には、例えば半導体基板１０の主面全面に絶縁膜２５となる酸化シリコン（ＳｉＯ2）膜を堆積させる。そして、フォトリソグラフィ技術等を用いてパターニングされたフォトレジスト膜をマスクにして選択的にＳｉＯ2膜をエッチング除去し、図６（ａ）、図６（ｂ）に示す構造を形成する。
（ヘ）図７（ａ）、図７（ｂ）に示すように、半導体基板１０の主面及び絶縁膜２５上に導電体膜３０を形成し、半導体基板１０の裏面に背面電極４０を形成する。導電体膜３０には、Ｍｏ、ニッケル（Ｎｉ）、チタン（Ｔｉ）等が採用可能である。以上により、第１の実施の形態に係る半導体装置１が形成される。
図８に、順方向電流電圧特性の測定結果を用いて各ショットキーセルの良否判定を行う例を示す。例えば、順方向電流が１００ｎＡにおける順方向電圧の大きさに規格値を設定して、その規格値より順方向電圧が小さいショットキーセルを不良セルと判定する。
上記に説明した製造方法の例では、検査用導電体膜Ｍ11〜Ｍmnの形状が丸型である場合を示した。これは、検査用導電体膜Ｍ11〜Ｍmnの形状を丸型にすることによって、検査用導電体膜Ｍ11〜Ｍmnの周辺部での電界集中を緩和できるためである。しかし、検査用導電体膜Ｍ11〜Ｍmnの形状は丸型に限定されるものではなく、例えば矩形にしてもよいことはもちろんである。
なお、検査用導電体膜Ｍ11〜Ｍmnは、互いに離間して配置されていることが必要である。このため、図９（ａ）に示すように、結晶欠陥Ｆ１は検査用導電体膜Ｍ１が配置されたショットキーセルの電気的特性を測定することによって検出されるが、結晶欠陥Ｆ２は、その上に検査用導電体膜が形成されないため、検出できない。
検出されない結晶欠陥の数を減らすためには、検査用導電体膜Ｍを配置する位置を変更しながら、各ショットキーセルの電気的特性を測定することが有効である。例えば、図９（ａ）に示すように、ｘ方向に距離ｄｘ、ｙ方向に距離ｄｙずつ離間して半導体基板１０上に検査用導電体膜Ｍがマトリクス状に配置されているとする。この状態でショットキーセルの電気的特性を測定することにより、結晶欠陥Ｆ１が検出される。ショットキーセルの電気的特性測定後、検査用導電体膜Ｍをすべて剥離する。
その後、図９（ｂ）に示すように、１回目とはｘ方向にｄｘ／２、ｙ方向にｄｙ／２だけずらして、新たに検査用導電体膜Ｍをマトリクス状に配置する。その結果、図９（ｂ）に示すように、結晶欠陥Ｆ２上に検査用導電体膜Ｍ２が配置される。この状態でショットキーセルの電気的特性を測定することにより、結晶欠陥Ｆ２が検出される。
以上のように、検査用導電体膜Ｍを配置する位置を変更しながらショットキーセルの電気的特性測定を複数回実施することにより、結晶欠陥の検出率を向上できる。電気的特性測定を２回行うことによって半導体基板１０中の結晶欠陥をほぼ１００％検出することができるが、検査用導電体膜Ｍを配置する位置を変更した電気的特性測定を３回行うことがより好ましい。なお、例えば半導体基板１０にＳｉＣ基板、検査用導電体膜ＭにＭｏ膜を採用した場合に、半導体基板１０と検査用導電体膜Ｍとの界面においてＳｉＣとＭｏが反応する温度以下で検査用導電体膜Ｍの形成と剥離を行うことにより、酸洗浄等により正常なＳｉＣ表面が表れる。このため、何度でもショットキーセルの形成が可能である。
半導体基板１０の主面に配置される検査用導電体膜Ｍ11〜Ｍmnの数は、半導体基板１０に発生する結晶欠陥Ｆの大きさや、各ショットキーセルの良否判定のために許容される電気的特性の測定時間等に基づいて設定される。検査用導電体膜Ｍ11〜Ｍmnの数を増やせば結晶欠陥Ｆを検出する感度を上げられるとともに、欠陥領域１１の面積を小さくしてアクティブ領域の面積の減少を抑制できる。しかし、検査用導電体膜Ｍ11〜Ｍmnの数が増大すると、全ショットキーセルの電気的特性の測定時間が長くなる。通常、結晶欠陥の大きさは１００μｍ程度であるため、検査用導電体膜Ｍ11〜Ｍmnの直径は５００μｍ程度に設定できる。
半導体装置１の各辺の長さを１ｃｍ程度とし、検査用導電体膜Ｍ11〜Ｍmnの直径を５００μｍ程度にすると、半導体基板１０の主面に２０行×２０列程度の検査用導電体膜Ｍ11〜Ｍmnが配置され、４００個程度のショットキーセルが形成される。
上記の第１の実施の形態に係る半導体装置１の製造方法によれば、顕微鏡等を用いた目視検査では検出できない微小な結晶欠陥Ｆを検出できる。そして、結晶欠陥Ｆを含む欠陥領域１１を電気的に不活性な絶縁領域にすると共に、欠陥領域１１上に絶縁膜２５を形成することにより、欠陥領域１１を半導体装置１の動作時に電流が流れない非アクティブ領域にすることができる。
以上に説明したように、図１に示した半導体装置１は欠陥領域１１を電流経路に含まないため、半導体基板１０が欠陥領域１１を含む場合においても良好な電気的特性を有し、不良品にならない。つまり、図１に示した半導体装置１及び半導体装置１の製造方法によれば、半導体基板１０の結晶欠陥Ｆに起因する歩留まりの低下が抑制される。特に、面積が大きな半導体装置、例えば一辺が５ｍｍや１ｃｍのＳＢＤ等の場合に効果が大きい。
また、結晶欠陥の位置を特定するために、欠陥測定器を使用してもよい。具体的には、欠陥測定器によって、ウェハ１００にレーザ光を照射し、レーザ光の反射光を測定する。ウェハ１００に欠陥が含まれている場合には反射光に乱れが生じるため、反射光の乱れを検出することで結晶欠陥の位置が特定される。欠陥測定器により特定された結晶欠陥の位置座標が欠陥位置情報として記録される。その後、図５（ａ）、図５（ｂ）〜図７（ａ）、図７（ｂ）を参照して説明した方法と同様にして、結晶欠陥Ｆを含む欠陥領域１１を電気的に不活性な絶縁領域にすると共に、欠陥領域１１上に絶縁膜２５を形成して、半導体装置１を製造する。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置１は、図１０（ａ）、図１０（ｂ）に示すように、半導体基板１０中の結晶欠陥Ｆを含む欠陥領域１１上に配置され、絶縁膜２５及び絶縁膜２７によって第２導電体層５０と電気的に絶縁された導電体膜（以下において「孤立パターン導電体膜」という。）である第１導電体膜３３２を有する。また、ガードリング１５によって半導体基板１０の上面が複数の領域に分割されており、ガードリング１５によって分割された半導体基板１０の主面上に第１導電体膜３１２、３２２、３３２、３４２がそれぞれ配置されている。第１導電体膜３１２、３２２、３３２、３４２は、金属膜又はポリシリコン膜である。
図１０（ｂ）に示すように、第１導電体膜３１２、３２２、３３２、３４２は、絶縁膜２５及び絶縁膜２７によって分離されている。孤立パターン導電体膜である第１導電体膜３３２の上面は絶縁膜２７で覆われている。そして、第１導電体膜３１２、３２２、３４２上に第２導電体層５０が配置され、第１導電体膜３３２（孤立パターン導電体膜）を覆う絶縁膜２７上に第２導電体層５０が配置される。
図１０（ｂ）に示した半導体装置１は、第２導電体層５０と背面電極４０間に印加された電圧に応じて、半導体基板１０と第１導電体膜３１２、３２２、３４２との接触面に形成されるショットキー接合を介して電流が流れるＳＢＤである。しかし、結晶欠陥Ｆを含む欠陥領域１１上に配置された第１導電体膜３３２は、第２導電体層５０と電気的に絶縁された孤立パターン導電体膜である。このため、図１０（ａ）、図１０（ｂ）に示す半導体装置１は、半導体基板１０の結晶欠陥Ｆが存在しない領域のみを電流が流れ、結晶欠陥Ｆは半導体装置１の電気的特性に影響を及ぼさない。つまり、図１０（ａ）、図１０（ｂ）に示した半導体装置１により、半導体基板１０の結晶欠陥Ｆに起因する歩留まりの低下が抑制された半導体装置が提供される。
図１１（ａ）、図１１（ｂ）〜図１５（ａ）、図１５（ｂ）を用いて、本発明の第２の実施の形態に係る半導体装置１の製造方法を説明する。なお、以下に述べる半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。図１１（ａ）〜図１５（ａ）は半導体基板１０の主面方向からみた上面図であり、図１１（ｂ）〜図１５（ｂ）は、それぞれ図１１（ａ）〜図１５（ａ）のＩＩ−ＩＩ方向に沿った断面図である。
（イ）半導体基板１０の主面をガードリング１５により分離された複数の領域に分割する。例えば、フォトリソグラフィ技術等を用いてパターニングされたフォトレジスト膜をマスクにして、ＳｉＣ基板等の半導体基板１０に選択的にボロン（Ｂ）等のイオンを注入してガードリング１５を形成する。図１１（ａ）、図１１（ｂ）は、半導体基板１０の主面に格子状のガードリング１５を形成した例であり、ガードリング１５で周囲を囲まれた４行×４列の矩形領域に半導体基板１０の主面が分割される。なお、図１１（ａ）、図１１（ｂ）に示すように、半導体基板１０は結晶欠陥Ｆを含むが、この時点では結晶欠陥Ｆは検出されず、欠陥領域１１の位置も不明である。
（ロ）次に、図１２（ａ）、図１２（ｂ）に示すように、ガードリング１５上に絶縁膜２５が形成される。具体的には、例えば半導体基板１０の主面全面に絶縁膜２５となるＳｉＯ2膜を堆積させる。そして、フォトリソグラフィ技術等を用いてパターニングされたフォトレジスト膜をマスクにして選択的にＳｉＯ2膜をエッチング除去し、図１２（ａ）、図１２（ｂ）に示す構造を形成する。
（ハ）図１３（ａ）、図１３（ｂ）に示すように、絶縁膜２５で囲まれた半導体基板１０の主面上の各領域に、第１導電体膜３１１〜３４４を形成する。第１導電体膜３１１〜３４４には、Ｍｏ、Ｎｉ、Ｔｉ等が採用可能である。第１導電体膜３１１〜３４４は、半導体基板１０の主面と接してそれぞれがショットキー接合を形成し、且つ周辺部にガードリング１５が配置されたＳＢＤを構成する。以下において、第１導電体膜３１１〜３４４によってそれぞれ構成されるＳＢＤを「ＳＢＤセル」という。
（ニ）次に、第１導電体膜３１１〜３４４を用いて、各ＳＢＤセルの電気的特性を測定する。具体的には、例えば、プローバ等によって第１導電体膜３１１〜３４４のそれぞれと半導体基板１０間に電圧を印加して、各ＳＢＤセルの順方向電流電圧特性や逆方向電流電圧特性の測定等を行う。つまり、第１導電体膜３１１〜３４４は、第１の実施の形態で説明した検査用導電体膜の役割も兼ねる。各ＳＢＤセルの電気的特性は、第１導電体膜３１１〜３４４の位置情報とともに記録される。
（ホ）各ＳＢＤセルの電気的特性の測定結果を用いて、各ＳＢＤセルについて良否判定が行われる。具体的には、電気的特性が予め設定された所定の規格値を満足しないＳＢＤセルは不良セルと判定される。そして、不良セルと判定されたＳＢＤセルが形成された領域が、結晶欠陥Ｆを含む欠陥領域１１であると特定される。半導体基板１０の欠陥位置情報は、プロセス情報の一部として記録される。ここでは、第１導電体膜３３２が配置された領域に結晶欠陥Ｆがあり、第１導電体膜３３２が構成するＳＢＤセルが不良セルであると判定された場合について、以下の説明を行う。つまり、第１導電体膜３３２が配置された半導体基板１０上の位置座標が欠陥位置情報として記録される。
（ヘ）第１導電体膜３１１〜３４４のうち、欠陥領域１１上に配置された第１導電体膜３３２上のみに絶縁膜２７を配置する。具体的には、例えば図１４（ａ）、図１４（ｂ）に示すように、第１導電体膜３１１〜３４４上と絶縁膜２５上の全面に、ＳｉＯ2等からなる絶縁膜２７を形成する。絶縁膜２７上にネガ型のフォトレジスト膜を塗布し、絶縁膜２５上のフォトレジスト膜を露光する。更に、欠陥位置情報に基づいてウェハを移動させることにより、第１導電体膜３３２が配置された欠陥領域１１上のフォトレジスト膜を露光する。露光されなかった領域のフォトレジスト膜を除去した後、残ったフォトレジスト膜をマスクにして、図１５（ａ）、図１５（ｂ）に示すように絶縁膜２７をエッチング除去する。このため、第１導電体膜３１１〜３４４のうち第１導電体膜３３２上のみに絶縁膜２７が配置され、第１導電体膜３３２は孤立パターン導電体膜となる。
（ト）その後、第２導電体層５０及び背面電極４０を形成して、図１０（ａ）、図１０（ｂ）に示した半導体装置１が完成する。第２導電体層５０には、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属膜が採用可能である。
第２の実施の形態に係る半導体装置１は、第１導電体膜３３２以外の第１導電体膜３１１〜３４４が第２導電体層５０に接続する。そのため、図１０（ａ）、図１０（ｂ）に示した半導体装置１は、欠陥領域１１含む不良ＳＢＤセル以外のＳＢＤセルを並列に配置した大面積のＳＢＤとして機能する。
図１０（ａ）、図１０（ｂ）に示した半導体装置１では、それぞれがガードリング１５で囲まれたアクティブ領域を有する複数のＳＢＤセルの電気的特性を測定して、結晶欠陥Ｆが検出される。ガードリング１５が各ＳＢＤセルに形成されるため、ＳＢＤセルに逆方向電圧を印加できる。このため、半導体装置１の製品仕様である逆耐圧値を基準にして、各ＳＢＤセルの良否判定を実行できる。図１６に、逆方向電圧を印加した場合のリーク電流値によって、ＳＢＤセルの良否判定を行う例を示す。例えば、逆方向電圧が１００Ｖにおけるリーク電流の大きさに規格値を設定して、その規格値よりリーク電流が大きいＳＢＤセルを不良と判定する。
以上に説明したように、第２の実施形態に係る半導体装置１の製造方法によれば、順方向電流電圧測定と逆方向電流電圧測定の両方の測定結果を用いて各ＳＢＤセルの良否判定を行える。そのため、半導体装置１の不良原因となる結晶欠陥Ｆを高い精度で検出できる。
第２の実施の形態に係る半導体装置１の製造方法によれば、ガードリング１５をそれぞれ備える複数のＳＢＤセルを形成して結晶欠陥Ｆを検出する。そして、結晶欠陥Ｆを含む欠陥領域１１上に配置された第１導電体膜３３２のみを第２導電体層５０と電気的に接続されない孤立パターン導電体膜にすることにより、欠陥領域１１を電流が流れない非アクティブ領域にすることができる。
図１０（ａ）、図１０（ｂ）に示した半導体装置１は欠陥領域１１を電流経路に含まないため、半導体基板１０が欠陥領域１１を含む場合にも良好な電気的特性を有し、不良品にならない。つまり、第２の実施の形態に係る半導体装置１及びその製造方法によれば、半導体基板１０の結晶欠陥Ｆに起因する歩留まりの低下が抑制される。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
（第３の実施の形態）
本発明の第１及び第２の実施の形態では、半導体装置１がＳＢＤである場合を示したが、本発明は、半導体装置１がトランジスタである場合にも適用できる。以下では、ウェハ１００に、ｍ行×ｎ行のマトリクス状にＤＭＯＳＦＥＴが形成される例を考える。図１７〜図１９は、位置（i-1、j）〜（i+1、j）に配置されるＤＭＯＳＦＥＴの工程断面図の一部を示す。
図１７に示すように、ｎ+コンタクト領域（ｎ+）、ｐ+コンタクト領域（ｐ+）が含まれるｐウェル領域（p-well）２０が形成された半導体基板１０の主面上に、検査用導電体膜Ｍ11〜Ｍmnをｍ行×ｎ行のマトリクス状に互いに離間して配置し、ＤＭＯＳＦＥＴ毎にショットキーセルを形成する。
そして、第１の実施の形態で説明した方法と同様にして、検査用導電体膜Ｍ11〜Ｍmnを用いて、各ショットキーセルの電気的特性を測定する。例えば、プローバ等によって検査用導電体膜Ｍ11〜Ｍmnと各ｐウェル領域２０間の電流電圧特性の測定等を行う。各ショットキーセルの電気的特性は、検査用導電体膜Ｍ11〜Ｍmnの位置情報とともに記録される。
各ショットキーセルの電気的特性の測定結果を用いて、各ショットキーセルについて良否判定が行われる。そして、不良セルと判定されたショットキーセルが形成された領域が、結晶欠陥Ｆを含む欠陥領域１１であると特定される。ここで、図１７に矢印で示したように、検査用導電体膜Ｍijが配置されたｐウェル領域２０のｎ+コンタクト領域に結晶欠陥Ｆがあると判定されたとする。
検査用導電体膜Ｍ11〜Ｍmnをすべて除去したあと、図１８に示すように、欠陥領域１１を絶縁領域にする。具体的には、半導体基板１０の表面のうち、結晶欠陥Ｆがあると判定されたｎ+コンタクト領域を含むＤＭＯＳＦＥＴが形成される領域に、選択的にボロン（Ｂ）等の不純物イオン（ドーパント）をドープする。半導体基板１０のイオン注入された領域の結晶構造は破壊されて、欠陥領域１１が形成される。
その後、図１８に示すように、欠陥領域１１上に絶縁膜２５が形成される。例えば半導体基板１０の主面全面に絶縁膜２５となる酸化シリコン（ＳｉＯ2）膜を堆積させる。そして、フォトリソグラフィ技術等を用いてパターニングされたフォトレジスト膜をマスクにして選択的にＳｉＯ2膜をエッチング除去し、図１８に示す構造を形成する。
その後、公知の半導体製造技術等により、ドレイン領域、ソース領域、ゲート電極等を形成して、ＤＭＯＳＦＥＴが完成する。
上記のように製造されるＤＭＯＳＦＥＴは、半導体基板１０の結晶欠陥Ｆが存在しない領域のみにｐウェル領域２０が残されるため、結晶欠陥ＦはＤＭＯＳＦＥＴの電気的特性に影響を及ぼさない。つまり、半導体基板１０の結晶欠陥に起因する歩留まりの低下が抑制されたＤＭＯＳＦＥＴが提供される。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
＜変形例＞
上記では、ｎ+コンタクト領域、ｐ+コンタクト領域及びｐウェル領域２０が形成された後に、結晶欠陥Ｆを含む欠陥領域１１の位置を特定する例を示した。しかし、ゲート電極、層間絶縁膜、第１導電体膜を形成した後に欠陥領域１１を特定してもよい。
図２０に、第１導電体膜３２２、３３２、３４２を形成した後に欠陥領域１１の位置を特定した製造されたＤＭＯＳＦＥＴの例を示す。図２０に示したＤＭＯＳＦＥＴでは、ｐウェル領域２０及びガードリング１５が半導体基板１０内の主面近傍に形成されている。ガードリング１５は、各ＤＭＯＳＦＥＴの周囲を囲むように形成される。そして、半導体基板１０の主面上に、絶縁膜２５が、ゲート電極（図２０に「ＧＡＴＥ」と表示）を囲んで層間絶縁膜として配置されている。
ｍ行×ｎ行のマトリクス状に形成されるＤＭＯＳＦＥＴ毎に、それぞれ第１導電体膜が形成されるが、図２０では第１導電体膜３２２、３３２、３４２のみを表示している。第１導電体膜３２２、３３２、３４２は、絶縁膜２５が配置されていない領域に露出する半導体基板１０の主面と電気的に接続する。つまり、各ＤＭＯＳＦＥＴのｐウェル領域２０と第１導電体膜３２２、３３２、３４２がショットキー接合を形成する。
第１導電体膜３２２、３３２、３４２を用いて、ｐウェル領域２０の電気的特性を測定する。例えば、プローバ等によって第１導電体膜３２２、３３２、３４２のそれぞれと半導体基板１０間に電圧を印加して、各ｐウェル領域２０の順方向電流電圧特性や逆方向電流電圧特性の測定等を行う。つまり、第２の実施の形態の場合と同様に、第１導電体膜３２２、３３２、３４２は、検査用導電体膜の役割も兼ねる。
各ｐウェル領域２０の電気的特性の測定結果を用いて、ＤＭＯＳＦＥＴ毎に良否判定が行われる。ここで、第１導電体膜３３２が配置されたＤＭＯＳＦＥＴのｐウェル領域２０に結晶欠陥Ｆがあると判定されたとする。つまり、第１導電体膜３３２を含むＤＭＯＳＦＥＴが形成される半導体基板１０上の位置座標が欠陥位置情報として記録される。
図２０に示すように、欠陥領域１１上に配置された第１導電体膜３３２上のみに絶縁膜２７が配置される。このため、第１導電体膜３３２は孤立パターン導電体膜となる。
その後、第１導電体膜３３２以外の第１導電体膜と接するように第２導電体層５０が形成されて、図２０に示した半導体装置が完成する。第２導電体層５０には、ＡｌやＣｕ等が採用可能である。
図２０に示したＤＭＯＳＦＥＴでは、それぞれがガードリング１５で囲まれたアクティブ領域を有するトランジスタの電気的特性を測定して、結晶欠陥Ｆが検出される。ガードリング１５が各トランジスタに形成されるため、トランジスタに逆方向電圧を印加できる。このため、ＤＭＯＳＦＥＴの製品仕様である逆耐圧値を基準にして、各トランジスタの良否判定を実行できる。図２１に、逆方向電圧を印加した場合のリーク電流値によって、ＤＭＯＳＦＥＴの良否判定を行う例を示す。例えば、逆方向電圧が１００Ｖにおけるリーク電流の大きさに規格値を設定して、その規格値よりリーク電流が大きいＤＭＯＳＦＥＴを不良と判定する。
以上に説明したように、図２０に示したＤＭＯＳＦＥＴの製造方法によれば、順方向電流電圧測定と逆方向電流電圧測定の両方の測定結果を用いて各トランジスタの良否判定を行うこともできる。そのため、不良原因となる結晶欠陥Ｆを高い精度で検出できる。そして、欠陥領域１１を含むトランジスタの第１導電体膜を孤立パターン導電体膜にするため、半導体基板１０が欠陥領域１１を含む場合にも良好な電気的特性を有するＤＭＯＳＦＥＴを形成できる。
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
既に述べた第１乃至第３の実施の形態の説明においては、半導体基板と金属膜又はポリシリコン膜である導電体膜が接するショットキー接合が形成される半導体装置の場合を示したが、半導体基板上に金属膜又はポリシリコン膜以外の導電体膜が配置された場合においても同様に、欠陥領域がアクティブ領域から除外された半導体装置を実現することができる。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
 産業上の利用の可能性
本発明の半導体装置及びその製造方法は、半導体基板上に配置された半導体層を含む半導体装置を製造する製造業を含む半導体産業や電子機器産業に利用可能である。

Claims (14)

  1. シリコンカーバイト（ＳｉＣ）又は窒化ガリウム（ＧａＮ）からなり、結晶欠陥を含む欠陥領域を有する半導体基板と、
    前記半導体基板に対向し、前記半導体基板上に区画して設けられた複数の導電体膜と、
    前記導電体膜に対向する前記半導体基板上の領域間に連続して設けられるガードリングと、
    前記導電体膜のうち、前記欠陥領域に接する孤立パターン導電体膜と、
    前記孤立パターン導電体膜を被覆し、他の前記導電体膜と絶縁する第１絶縁膜と
    を備えることを特徴とする半導体装置。
  2. 前記結晶欠陥はマイクロパイプであることを特徴とする請求項１に記載の半導体装置。
  3. 前記孤立パターン導電体膜の周囲が第２絶縁膜により覆われていることを特徴とする請求項１に記載の半導体装置。
  4. 前記欠陥領域は、絶縁領域であることを特徴とする請求項１に記載の半導体装置。
  5. 前記導電体膜と前記半導体基板とがショットキー接合するショットキーバリアダイオードであることを特徴とする請求項１に記載の半導体装置。
  6. シリコンカーバイト（ＳｉＣ）又は窒化ガリウム（ＧａＮ）からなり、結晶欠陥を含む欠陥領域を有する半導体基板と、
    前記半導体基板に区画して設けられた区画領域間の位置に連続して設けられたガードリングと、
    前記区画領域に対向する前記半導体基板上に、絶縁膜に被覆して設けられるゲート電極と、
    前記ゲート電極で被覆されない前記区画領域に接続するソース電極と、
    前記ソース電極のうち、前記欠陥領域に接する孤立パターンソース電極と、
    前記孤立パターンソース電極を被覆し、他の前記ソース電極と絶縁する第１絶縁膜と
    を備えることを特徴とする半導体装置。
  7. 前記結晶欠陥はマイクロパイプであることを特徴とする請求項６に記載の半導体装置。
  8. 前記孤立パターン導電体膜の周囲が第２絶縁膜により覆われていることを特徴とする請求項６に記載の半導体装置。
  9. 前記欠陥領域は、絶縁領域であることを特徴とする請求項６に記載の半導体装置。
  10. シリコンカーバイト（ＳｉＣ）又は窒化ガリウム（ＧａＮ）からなる半導体基板の主面上に複数の検査用導電体膜を配置するステップと、
    前記各検査用導電体膜を利用して前記半導体基板の電気的特性を測定するステップと、
    前記電気的特性の測定結果を利用して前記半導体基板における結晶欠陥が存在する欠陥領域を特定するステップと、
    前記半導体基板において、前記欠陥領域を除く領域と電気的に接続する導電体膜を前記半導体基板の前記主面上に形成するステップと
    を含み、
    前記半導体基板の電気的特性を測定するステップを、前記複数の検査用導電体膜を配置する位置を変更しながら複数回行うことを特徴とする半導体装置の製造方法。
  11. 前記結晶欠陥はマイクロパイプであることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記半導体基板の前記主面上に前記欠陥領域を被覆する絶縁膜を形成するステップを更に含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記欠陥領域上の前記検査用導電体膜と前記導電体膜の間に絶縁膜を形成するステップを更に含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  14. 前記欠陥領域を絶縁領域にするステップを更に含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
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