JP2022175891A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Abstract

【課題】信頼性を向上させることができるとともに、歩留まりを向上させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。【解決手段】結晶欠陥検査装置のＰＬ像によって、炭化珪素からなる半導体ウェハ５０のエピタキシャル層の結晶欠陥の種類、大きさ、位置を検出する。検出する結晶欠陥は、エピタキシャル成長中にエピタキシャル層に生成されるポリタイプの三角形状の積層欠陥７１と、当該積層欠陥７１から伸びて積層欠陥７１と完全結晶との間に束になって存在する高密度ＢＰＤ７２と、である。次に、ポリタイプの三角形状の積層欠陥を含まず、かつ規定位置よりも内側（活性領域および耐圧構造）に高密度ＢＰＤを含まないチップ領域を良品として選別する。良品とする半導体チップは、規定位置よりも外側に高密度ＢＰＤを含んでもよい。【選択図】図６

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）を半導体材料としたＳｉＣ－ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）では、炭化珪素からなるｎ+型の出発基板上にｎ-型ドリフト領域およびｐ型ベース領域となる各エピタキシャル層を順にエピタキシャルさせた半導体チップが用いられる。半導体チップのエピタキシャル層の内部には、エピタキシャル成長中に出発基板からの伝搬やプロセスダメージによる基底面転位（ＢＰＤ：Ｂａｓａｌ Ｐｌａｎｅ Ｄｉｓｌｏｃａｔｉｏｎ）が発生する。
エピタキシャル層内に形成されたｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオード（ボディダイオード）が導通すると、ボディダイオードのバイポーラ動作によりｎ-型ドリフト領域に注入された少数キャリア（正孔）が電子と再結合する。この再結合がＢＰＤ付近で起きると、ＢＰＤを起点としてエピタキシャル層内にショックレー型積層欠陥が成長（拡張）して、ボディダイオードの順方向特性が劣化し、ＭＯＳＦＥＴのオン電圧特性が劣化する。そこで、出発基板とｎ-型ドリフト領域との間にｎ型バッファ領域（エピタキシャル層）を配置することで、ｐｎ接合からＢＰＤに到達する正孔を減らして、ショックレー型積層欠陥の成長を抑制している。
従来の炭化珪素半導体装置として、ｎ+型カソード領域となる出発基板上にｎ-型ドリフト領域、ｐ+型アノード領域およびｐ++型高ドーピング領域となる各エピタキシャル層を順に積層した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｎ-型ドリフト領域から侵入してｐ+型アノード領域内の正孔に捕えられなかった電子が半導体チップのおもて面（ｐ++型高ドーピング領域側の表面）付近に到達する前にｐ++型高ドーピング領域内の正孔に捕えられ、おもて面付近に多く局在する欠陥核の付近での電子と正孔との再結合が抑制されることで、欠陥核を起点とする積層欠陥の発生を抑制し、バイポーラ型半導体装置の順方向電圧の増加を抑制している。
また、別の炭化珪素半導体装置として、炭化珪素からなる出発基板のＣ面（カーボン面）に対するオフ角θが８度の面を結晶の成長面とし、この成長面にバッファ領域およびドリフト領域等のエピタキシャル層を１時間（ｈ）当たりの成長速度（厚さの増加量）が１０μｍ／ｈ以上となるようにエピタキシャル成長させた装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、エピタキシャル層の成長速度を従来よりも３倍以上速くして、Ｃ面の臨界過飽和度を相対的に大きくすることで、積層欠陥の成長の起点となるベーサルプレーン転位の伝搬を抑制し、バイポーラ半導体装置の順方向特性劣化を抑制している。
特開２００９－０１０１２０号公報 特開２００５－１６７０３５号公報
従来のＳｉＣ－ＭＯＳＦＥＴでは、ボディダイオード導通時にｐ+型コンタクト領域から注入され主接合（ｐｎ接合）を通過した正孔はｎ型バッファ領域内で電子と再結合して消滅する。正孔注入源（ｐ+型コンタクト領域）からｎ型バッファ領域よりも先（ｎ+型ドレイン領域）にショックレー型のＢＰＤが存在する場合、ｎ型バッファ領域によって正孔の注入が抑制され、ＢＰＤ付近まで正孔が到達しにくいため、ＭＯＳＦＥＴのオン電圧特性劣化が抑制される。一方、ｎ-型ドリフト領域内にショックレー型のＢＰＤが存在すると、ＢＰＤ付近での正孔の注入が抑制されないため、ＢＰＤを起点としてｎ-型ドリフト領域内にショックレー型積層欠陥が成長し、ＭＯＳＦＥＴのオン電圧特性が劣化する。
ｎ-型ドリフト領域内に生成されるショックレー型のＢＰＤとして、エピタキシャル成長中のエピタキシャル層内に新たに生成される複数種の積層欠陥のうち、高密度ＢＰＤを伴う積層欠陥が該当する。図１１は、半導体ウェハに検出された結晶欠陥をおもて面（エピタキシャル層側の表面）側から観察した状態を模式的に示す説明図である。図１１の（ａ），（ｂ）には、それぞれ、結晶欠陥検査装置によって検出されるポリタイプ（結晶多形）の三角形状の積層欠陥１１１の微分干渉（ＤＩＣ：Ｄｉｆｆｅｒｅｎｔｉａｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｃｏｎｔｒａｓｔ）像およびフォトルミネッセンス（ＰＬ：Ｐｈｏｔｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）像を示す。
ポリタイプの三角形状の積層欠陥１１１は、エピタキシャル成長中のポリタイプインクルージョンに起因してエピタキシャル層内に新たに生成され、その周辺に高密度ＢＰＤ１１２を伴う。高密度ＢＰＤ１１２は、ポリタイプの三角形状の積層欠陥１１１と完全結晶（エピタキシャル層のＳｉＣ単結晶）との境界に束（たば）になって存在するＢＰＤである。高密度ＢＰＤ１１２は、エピタキシャル成長中のエピタキシャル層内を＜１－１００＞方向に伝搬（延伸）する。このため、ポリタイプの三角形状の積層欠陥１１１が生成された位置によっては、当該積層欠陥１１１が生成されたチップ領域１０１（１０１ａ）に隣接する他のチップ領域１０１（１０１ｂ）に侵入することがある。
従来、結晶欠陥検査装置のＤＩＣ像によって半導体ウェハ１００の表面異常を検出して、表面異常の無・有でチップ領域１０１の良・不良を選別している。図１１（ａ）に示すように、ＤＩＣ像では、半導体ウェハ１００の表面にあらわれる異常（表面の凹凸）のみを観察する。ポリタイプの三角形状の積層欠陥１１１等の表面異常が検出されたすべてのチップ領域１０１ａ（ダイシングライン１０２よりも上側の部分）が不良チップとして除去される。表面異常が検出されないチップ領域１０１ｂ（ダイシングライン１０２よりも下側の部分）は、隣接するチップ領域１０１ａから高密度ＢＰＤ１１２が伝搬されていたとしても良品（良チップ）として市場に流出されてしまう。
図１１（ｂ）に示すように、ＰＬ像では、半導体ウェハ１００の内部の異常を観察する。ＰＬ像では、所定のチップ領域１０１ａに生成されたポリタイプの三角形状の積層欠陥１１１と、当該積層欠陥１１１の周囲に生成された高密度ＢＰＤ１１２と、チップ領域１０１ａから隣接するチップ領域１０１ｂへ高密度ＢＰＤ１１２が伝搬する状態と、を検出可能である。チップ領域１０１とは、半導体ウェハ１００のダイシング（切断）により個片化されて個々の半導体チップとなる部分である。チップ領域１０１は、略矩形状の平面形状を有し、マトリクス状に複数配置される。隣接するチップ領域１０１間の境界には、ダイシングライン１０２が形成されている。
高密度ＢＰＤ１１２は、ボディダイオード導通時のショックレー型積層欠陥の成長の起点や、ＭＯＳＦＥＴの長時間動作時のリーク電流Ｉｄｓｓの増加の原因となる虞があることが本発明者の鋭意研究により確認されている。このため、高密度ＢＰＤ１１２が検出されたすべてのチップ領域１０１ｂを不良チップとして除去することが想定されるが、高密度ＢＰＤ１１２が少量でも伝搬したチップ領域１０１ｂもすべて不良チップとしてしまうと歩留まりが低下する。このため、高密度ＢＰＤ１１２が検出されたチップ領域１０１ｂのうち、信頼性が低下する虞のあるチップ領域１０１ｂを市場に流出させず、かつ信頼性が低下しないチップ領域１０１ｂを良品として選別することが望まれる。
この発明は、上述した従来技術による課題を解消するため、信頼性を向上させることができるとともに、歩留まりを向上させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させてなる半導体チップの両主面にそれぞれ電極を備えた縦型の炭化珪素半導体装置の製造方法であって、次の特徴を有する。前記出発基板となる炭化珪素からなる出発ウェハ上に前記エピタキシャル層をエピタキシャル成長させてなる半導体ウェハを用意する前工程を行う。前記エピタキシャル層の結晶欠陥を検出する検出工程を行う。前記半導体ウェハに所定の素子構造を形成する形成工程を行う。
前記形成工程の後、前記半導体ウェハをダイシングして前記半導体チップに個片化する切断工程を行う。前記検出工程の結果に基づいて、所定の前記半導体チップを良品として選別する第１選別工程を行う。前記半導体チップは、前記素子構造が設けられた活性領域と、前記活性領域の周囲を囲む終端領域と、を備える。前記検出工程では、前記エピタキシャル層の内部の、積層欠陥と、前記積層欠陥から伸びたＢＰＤと、を検出する。前記第１選別工程では、前記積層欠陥を含まず、かつ予め取得した前記終端領域内の規定位置よりも内側に前記ＢＰＤを含まない前記半導体チップを良品として選別する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記活性領域と前記終端領域との境界を、前記エピタキシャル層の内部に形成されて前記素子構造の主接合となすｐｎ接合の外側端部とする。前記規定位置は、前記活性領域と前記終端領域との境界から前記半導体チップの主面に平行な方向に前記終端領域の長さの６０％の距離だけ外側の位置であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記規定位置は、前記ｐｎ接合で形成されるダイオードの導通時に前記ｐｎ接合から外側へ拡がるように前記出発基板へ向かって流れる正孔電流が前記ＢＰＤを起点とするショックレー型積層欠陥の成長に寄与する正孔密度で到達する限界位置であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記検出工程では、前記エピタキシャル層のエピタキシャル成長中に生成されたポリタイプの三角形状の前記積層欠陥の位置と、前記積層欠陥から伸びた前記ＢＰＤの終端位置と、を検出することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記半導体ウェハには、前記切断工程の後に前記半導体チップとなるチップ領域が隣接して複数配置されている。前記第１選別工程では、前記積層欠陥および前記ＢＰＤを含まない前記チップ領域を個片化した前記半導体チップと、前記積層欠陥を含まず、かつ隣接する前記チップ領域から侵入する前記ＢＰＤが前記規定位置よりも外側で終端する前記チップ領域を個片化した前記半導体チップと、を良品として選別することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記検出工程では、前記半導体ウェハのフォトルミネッセンス像によって前記結晶欠陥を検出することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、検査工程と、第２選別工程と、をさらに含むことを特徴とする。前記検査工程では、前記第１選別工程で選別された前記半導体チップの電気特性を検査する。前記第２選別工程では、前記検査工程の結果に基づいて、前記第１選別工程で選別された前記半導体チップからさらに所定特性を満たす前記半導体チップを選別する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記形成工程では、前記活性領域と前記終端領域との境界と前記規定位置との間に耐圧構造を形成することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させた半導体チップの両主面にそれぞれ電極を備えた縦型の炭化珪素半導体装置であって、次の特徴を有する。前記半導体チップに、活性領域および終端領域が設けられている。前記終端領域は、前記活性領域の周囲を囲む。前記活性領域に所定の素子構造が設けられている。前記半導体チップは、エピタキシャル成長中に前記エピタキシャル層に生成されたポリタイプの三角形状の積層欠陥を含まず、かつ前記終端領域内の規定位置よりも内側に、エピタキシャル成長に前記積層欠陥から伸びて前記積層欠陥と完全結晶との間に生成されたＢＰＤを含まない。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記エピタキシャル層の内部に、前記素子構造の主接合となすｐｎ接合を備える。前記活性領域と前記終端領域との境界は、前記ｐｎ接合の外側端部である。前記規定位置は、前記活性領域と前記終端領域との境界から前記半導体チップの主面に平行な方向に前記終端領域の長さの６０％の距離だけ外側の位置であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記規定位置は、前記ｐｎ接合で形成されるダイオードの導通時に前記ｐｎ接合から外側へ拡がるように前記出発基板へ向かって流れる正孔電流が前記ＢＰＤを起点とするショックレー型積層欠陥の成長に寄与する正孔密度で到達する限界位置であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体チップは、前記規定位置よりも外側に前記ＢＰＤを含むことを特徴とする。
上述した発明によれば、高密度ＢＰＤ（エピタキシャル成長中に前記エピタキシャル層に生成されたポリタイプの三角形状の積層欠陥から伸びたＢＰＤ）を含むことで信頼性が低下する虞のある半導体チップの市場流出を防止することができる。また、半導体チップに高密度ＢＰＤを含んでいてはいけない範囲（規定位置よりも内側）を設定することで、高密度ＢＰＤを含んでいても所定特性が得られる半導体チップを良品とすることができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、信頼性を向上させることができるとともに、歩留まりを向上させることができるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置が製造された半導体ウェハをおもて面側から見たレイアウトを示す平面図である。 図１の半導体ウェハから切断された半導体チップをおもて面側から見たレイアウトを示す平面図である。 図２の活性領域の断面構造の例を示す断面図である。 図２のエッジ終端領域の断面構造の例を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 図５のステップＳ３の処理で検出される結晶欠陥の形状を模式的に示す説明図である。 図５のステップＳ３の処理で検出される結晶欠陥の形状を模式的に示す説明図である。 実験例の正孔拡散距離を測定した結果を示す図表である。 実験例の正孔拡散距離の比率を算出した結果を示す図表である。 実験例のショックレー型積層欠陥が成長する範囲を半導体チップのおもて面側から観察した状態を模式的に示す説明図である。 半導体ウェハに検出された結晶欠陥をおもて面側から観察した状態を模式的に示す説明図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態）
図１は、実施の形態にかかる炭化珪素半導体装置が製造（作製）された半導体ウェハをおもて面側から見たレイアウトを示す平面図である。図２は、図１の半導体ウェハから切断された半導体チップをおもて面側から見たレイアウトを示す平面図である。図２には、図１の半導体ウェハ５０の１つのチップ領域５１の切断後の状態を示している。図３，４は、それぞれ、図２の活性領域およびエッジ終端領域の断面構造の例を示す断面図である。図４には、図３のＭＯＳＦＥＴの主接合（ｐｎ接合３６）を簡略化してｐ+型領域３７とｎ+型領域３８のｐｎ接合３６で示す。
図２，３に示す実施の形態にかかる炭化珪素半導体装置１０は、一般的な製造方法により、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体ウェハ５０の各チップ領域５１（図１参照）にそれぞれ作製（製造）され、当該チップ領域５１を個々の半導体チップ（半導体基板）３０に個片化してなる。半導体ウェハ５０は、炭化珪素からなるｎ+型出発ウェハ（ダイシング後に図３のｎ+型出発基板３１となる部分）上にエピタキシャル層（ダイシング後に図３のエピタキシャル層３５となる部分）をエピタキシャル成長させてなる。
半導体ウェハ５０は、面方位を示す例えばオリエンテーションフラット（エッジ端の一部に設けられた直線状の切り欠け）５４またはノッチ（エッジ端の一部に設けられたＶ字状の切り欠け：不図示）を有していてもよい。半導体ウェハ５０の各チップ領域５１がダイシングライン５２に沿ってそれぞれ切断（ダイシング）されることで個々の半導体チップ３０に個片化される。同一の半導体ウェハ５０から個片化されたすべての半導体チップ３０は、同一のエピタキシャル層３５（図３参照）を有し、同一工程で形成された同一の素子構造（ここではトレンチゲート構造：図３参照）を有する。
チップ領域５１は、略矩形状の平面形状を有し、半導体ウェハ５０の略中央部にマトリクス状に複数配置されている。隣接するチップ領域５１同士は例えば１辺を共有するように配置される。隣接するチップ領域５１間の境界には、ダイシングライン５２が形成されている。ダイシングライン５２は、チップ領域５１の周囲を格子状に囲む。ダイシングライン５２は、半導体ウェハ５０の主面（図３のエピタキシャル層３５側の表面）に形成された溝である。ダイシングライン５２内には、半導体ウェハ５０の表面に平行な方向の位置（座標）を特定するためのマーク（位置特定マーク：不図示）が形成されている。
位置特定マークは、各チップ領域５１の位置や結晶欠陥の位置を特定するための目印である。位置特定マークは、例えばダイシングライン５２内にエッチングにより形成された所定の平面形状（例えば十字状）の凸部または凹部である。位置特定マークは、半導体ウェハ５０の無効領域５３に設けられてもよい。無効領域５３とは、半導体ウェハ５０の最も外側のチップ領域５１と半導体ウェハ５０の端部との間の、半導体チップ３０として用いない部分である。位置特定マークとして、チップ領域５１に形成される素子構造の各部の位置合わせ（アライメント）のためのアライメントマークを用いてもよい。
図２，３に示す実施の形態にかかる炭化珪素半導体装置１０は、例えば、活性領域４１において炭化珪素からなる半導体チップ３０のおもて面側にトレンチゲート構造を備えたｎチャネル型の縦型ＭＯＳＦＥＴである。活性領域４１は、炭化珪素半導体装置１０（ＭＯＳＦＥＴ）がオン状態のときに主電流（ドリフト電流）が流れる領域であり、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の機能単位）が隣接して配置される。図３には、ＭＯＳＦＥＴの１つの単位セルを示す。活性領域４１は、例えば半導体チップ３０の略中央（チップ中央）に配置され、エッジ終端領域４２に周囲を囲まれている。
エッジ終端領域４２は、活性領域４１と半導体チップ３０の端部（チップ端部）との間の領域である。エッジ終端領域４２は、半導体チップ３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、炭化珪素半導体装置１０が誤動作や破壊を起こさない限界の電圧である。耐圧は、ｎ-型ドリフト領域２ｂの不純物濃度および厚さｔ１で決まる。ｎ-型ドリフト領域２ｂの厚さｔ１とは、後述するｐ+型領域２１，２２からｎ型バッファ領域２ａ（ｎ型バッファ領域２ａを設けない場合はｎ+型ドレイン領域１）までの距離である。
エッジ終端領域４２の長さ（活性領域４１からチップ端部までの距離）ｗ１は、ｎ-型ドリフト領域２ｂの厚さｔ１と、定格電圧と、耐圧構造と、に基づいて、エッジ終端領域４２への印加電圧が所定電圧以下になるように決定される。定格電圧とは、活性領域４１に印加される電圧であり、炭化珪素半導体装置１０の性能を保証可能な使用限界電圧である。活性領域４１とエッジ終端領域４２との境界４３は後述するｐｎ接合３６の最も外側（チップ端部側）の端部位置であり、具体的には後述する最も外側のｐ+型領域２２（図４では他のｐ型領域とまとめて一つのｐ+型領域３７で図示）の外側端部の位置である。
エッジ終端領域４２には、活性領域４１とエッジ終端領域４２との境界から後述する規定位置４４までの間に、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置されている。エッジ終端領域４２に配置される耐圧構造の外側端部位置は規定位置４４となる。すなわち、耐圧構造をＦＬＲ構造やＪＴＥ構造とした場合、耐圧構造を構成する複数のｐ型領域のうち、最も外側のｐ型領域の外側端部位置が規定位置４４となる。
トレンチゲート構造は、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６、トレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。半導体チップ３０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ型バッファ領域２ａ、ｎ-型ドリフト領域２ｂおよびｐ型ベース領域４となる各エピタキシャル層３２～３４（図３には、これらのエピタキシャル層をまとめて符号３５で示す）を順にエピタキシャル成長させてなる。半導体チップ３０の、エピタキシャル層３５側の主面をおもて面とし、ｎ+型出発基板３１側の主面（ｎ+型出発基板３１の裏面）を裏面とする。
半導体チップ３０は、結晶欠陥検査装置のフォトルミネッセンス（ＰＬ）像または微分干渉（ＤＩＣ）像によって検出されたポリタイプの三角形状の積層欠陥７１（図６，７参照）を含まない。半導体チップ３０は、活性領域４１の全域と、活性領域４１とエッジ終端領域４２との境界４３から半導体チップ３０のおもて面に平行な方向（水平方向）に所定距離ｗ２だけ外側の位置（以下、規定位置とする）４４までの部分と、に結晶欠陥検査装置のＰＬ像によって検出された高密度ＢＰＤ７２（図６，７参照）を含まない。半導体チップ３０は、規定位置４４よりも外側であれば高密度ＢＰＤ７２を含んでいてもよい。
結晶欠陥検査装置とは、例えばレーザーテック株式会社製のＳｉＣウェハ欠陥検査／レビュー装置ＳＩＣＡ８８である。ポリタイプの三角形状の積層欠陥７１は、エピタキシャル成長中のポリタイプインクルージョンに起因してエピタキシャル層３５内に新たに生成される三角欠陥であり、その周囲に高密度ＢＰＤ７２を伴う。ポリタイプの三角形状の積層欠陥７１は、炭化珪素半導体装置１０の耐量、信頼性および電気特性の著しい低下を引き起こすキラー欠陥である。このため、半導体チップ３０にポリタイプの三角形状の積層欠陥７１を含まないことを良品規格とする。
高密度ＢＰＤ７２は、ポリタイプの三角形状の積層欠陥７１と完全結晶（エピタキシャル層３５のＳｉＣ単結晶）との境界に存在するＢＰＤループである。ＢＰＤループは、ポリタイプの三角形状の積層欠陥７１の２か所をつなぐように当該積層欠陥７１から伸びたＢＰＤである。高密度ＢＰＤ７２を構成するＢＰＤループは、ポリタイプの三角形状の積層欠陥７１の複数箇所それぞれから波紋状に束（たば）になって広がっており、貫通刃状転位（ＴＥＤ：Ｔｈｒｅａｄｉｎｇ Ｅｄｇｅ Ｄｉｓｌｏｃａｔｉｏｎ）や貫通らせん転位（ＴＳＤ：Ｔｈｒｅａｄｉｎｇ Ｓｃｒｅｗ Ｄｉｓｌｏｃａｔｉｏｎ）を含む。
高密度ＢＰＤ７２は、ＭＯＳＦＥＴの主接合（ｐｎ接合３６）で形成される寄生ダイオード（ボディダイオード）の導通（順方向）時のショックレー型積層欠陥の成長（拡張）の起点や、ＭＯＳＦＥＴの長時間動作時のリーク電流Ｉｄｓｓの増加の原因となるが、半導体チップ３０の規定位置４４よりも外側に位置していれば、これらの問題の要因にならないことが本発明者の鋭意研究により新たに判明した。この規定位置４４は、活性領域４１とエッジ終端領域４２との境界４３から水平方向にエッジ終端領域４２の長さｗ１の６０％程度の距離ｗ２だけ外側の位置である（ｗ２＝ｗ１×０．６）。
半導体チップ３０の規定位置４４を上述した位置に設定する理由は、次の通りである。ボディダイオード導通時、おもて面電極１４からｐｎ接合３６を通って後述するｎ型電流拡散領域３、ｎ-型ドリフト領域２ｂ、ｎ型バッファ領域２ａおよびｎ+型ドレイン領域１（図４では、これらのｎ型領域をまとめて１つのｎ+型領域３８で図示）を経て裏面電極１５へ向かって正孔電流（図４に矢印で示す）が流れる。半導体チップ３０の裏面全面に裏面電極１５が設けられていることで、当該正孔電流は、活性領域４１だけでなくエッジ終端領域４２にも流れ、裏面電極１５の端部４５まで達する。
半導体チップ３０の外側へ向かうほど、半導体チップ３０にかかる電界が弱まり、ボディダイオード導通時に流れる上記正孔電流の正孔密度が小さくなる。ボディダイオード導通時に活性領域４１から外側へ拡がるように流れる上記正孔電流がショックレー型積層欠陥の成長に寄与する程度に高い正孔密度で到達する限界位置は、活性領域４１とエッジ終端領域４２との境界４３から水平方向にエッジ終端領域４２の長さｗ１の６０％程度の距離ｗ２だけ外側の位置である。この限界位置を規定位置４４とし、半導体チップ３０の規定位置４４よりも内側に高密度ＢＰＤ７２を含まないことを良品規格とする。
高密度ＢＰＤ７２は、チップ端部と規定位置４４との間（チップ端部から水平方向にエッジ終端領域４２の長さｗ１の４０％程度の距離だけ内側の位置まで）に位置していれば、高密度ＢＰＤ７２の深さ位置によらず、ショックレー型積層欠陥の成長に必要な正孔注入量（正孔密度）が供給されないため、ショックレー型積層欠陥の成長の起点とならない。また、ＴＥＤおよびＴＳＤを含む高密度ＢＰＤ７２が耐圧構造に重なって生成されることで、リーク電流Ｉｄｓｓが増加すると推測される。高密度ＢＰＤ７２は、チップ端部と規定位置４４との間に位置していれば、耐圧構造に重ならないため、リーク電流Ｉｄｓｓの増加の要因とならない。
ｎ+型出発基板３１は、ｎ+型ドレイン領域１である。ｎ型バッファ領域２ａは、ボディダイオード導通時にｐｎ接合３６の界面で発生した少数キャリア（正孔）をｎ型バッファ領域２ａ内の電子と再結合させて消滅させることでｎ+型出発基板３１に到達することを防止する機能を有する。このため、ｎ型バッファ領域２ａを設けることで、ボディダイオード導通時にｎ+型出発基板３１のショックレー型のＢＰＤを起点としてエピタキシャル層３３，３４内にショックレー型積層欠陥が成長することを抑制することができる。ｎ型バッファ領域２ａは設けられていなくてもよい。
ｎ-型ドリフト領域２ｂは、ｐ型ベース領域４とｎ型バッファ領域２ａ（ｎ型バッファ領域２ａを設けない場合はｎ+型ドレイン領域１）との間に、これらの領域に接して設けられている。ｐ型ベース領域４とｎ-型ドリフト領域２ｂとの間に、ｎ型電流拡散領域３およびｐ+型領域２１，２２が設けられてもよい。この場合、ｎ-型ドリフト領域２ｂは、ｎ-型エピタキシャル層３３の、ｎ型電流拡散領域３およびｐ+型領域２１，２２を除く部分である。ｎ型電流拡散領域３およびｐ+型領域２１，２２は、トレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に設けられる。
ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｐ+型領域２１，２２は、トレンチ７の底面のゲート絶縁膜８にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域４と離れて設けられ、深さ方向にトレンチ７の底面に対向する。ｐ+型領域２１は、トレンチ７の底面に達していてもよい。ｐ+型領域２２は、互いに隣り合うトレンチ７間に、ｐ+型領域２１およびトレンチ７と離れて設けられ、かつｐ型ベース領域４に接する。
ｐ型ベース領域４は、半導体チップ３０のおもて面とｎ-型ドリフト領域２ｂとの間に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層３４の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分である。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体チップ３０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられている。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型ベース領域４に接し、かつ後述する層間絶縁膜１１のコンタクトホールにおいてオーミック電極１３にオーミック接触している。
ｐ++型コンタクト領域６、ｐ型ベース領域４およびｐ+型領域２１，２２（図４ではこれらのｐ型領域をまとめて一つのｐ+型領域３７で図示）と、ｎ型電流拡散領域３、ｎ-型ドリフト領域２ｂ、ｎ型バッファ領域２ａおよびｎ+型ドレイン領域１（図４のｎ+型領域３８）と、のｐｎ接合３６でＭＯＳＦＥＴのボディダイオードが形成される。ＭＯＳＦＥＴのオフ時におもて面電極１４に対して負の電圧を裏面電極１５に印加することで、当該ボディダイオードに順方向に電流を流すことができる。例えば、インバータ等で印加している電圧と逆向きの電流をＭＯＳＦＥＴに流して回生するための還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）として、このボディダイオードを使用可能である。
ｐ++型コンタクト領域６は設けられていなくてもよい。ｐ++型コンタクト領域６が設けられていない場合、ｐ++型コンタクト領域６に代えて、ｐ型ベース領域４がオーミック電極１３にオーミック接触する。これらｎ型電流拡散領域３、ｐ+型領域２１，２２、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、イオン注入により形成された拡散領域であり、エピタキシャル層３５の内部に選択的に設けられている。トレンチ７は、ｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域３（ｎ型電流拡散領域３が設けられていない場合はｎ-型ドリフト領域２ｂ）に達する。
トレンチ７の内部には、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９は、ゲートランナー６２およびゲートフィンガー６３を介してゲートパッド６１（図６，７参照）に電気的に接続されている。ゲートパッド６１は、おもて面電極１４と同じ階層に設けられた金属配線層である。ゲートランナー６２およびゲートフィンガー６３は、半導体チップ３０のおもて面上にフィールド酸化膜を介して設けられた導電層である。ゲートランナー６２は、活性領域４１の外周部に活性領域４１とエッジ終端領域４２との境界４３に沿って設けられ、活性領域４１の素子構造を設けた中央部の周囲を囲む。
ゲートフィンガー６３は、例えば半導体チップ３０の中心を通る直線状に延在する。層間絶縁膜１１は、半導体チップ３０のおもて面に設けられ、ゲート電極９を覆う。層間絶縁膜１１と後述するおもて面電極１４との間の全面に、例えばおもて面電極１４側からゲート電極９側へのおもて面電極の金属原子の拡散を防止するバリアメタル１２が設けられてもよい。オーミック電極１３は、層間絶縁膜１１のコンタクトホールにおいて半導体チップ３０のおもて面上に設けられたシリサイド膜である。オーミック電極１３は、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。
おもて面電極１４は、層間絶縁膜１１のコンタクトホールを埋め込むように、活性領域４１において半導体チップ３０のおもて面の略全面に設けられている。おもて面電極１４は、オーミック電極１３を介してｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。バリアメタル１２、オーミック電極１３およびおもて面電極１４は、ソース電極として機能する。裏面電極１５は、半導体チップ３０の裏面（ｎ+型出発基板３１の裏面）全面に設けられ、ｎ+型ドレイン領域１に電気的に接続されている。裏面電極１５は、ドレイン電極として機能する。
次に、実施の形態にかかる炭化珪素半導体装置１０の製造方法について説明する。図５は、実施の形態にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図６，７は、図５のステップＳ３の処理で検出される結晶欠陥の形状を模式的に示す説明図である。図６，７には、半導体ウェハ５０に形成された複数のチップ領域５１のうち、高密度ＢＰＤ７２を伴う積層欠陥７１が生成されたチップ領域５１ａと、隣接するチップ領域５１ａから高密度ＢＰＤ７２が伝搬されたチップ領域５１ｂと、を示す。図６，７には、それぞれチップ領域５１ｂが良品および不良となる場合を示す。
まず、炭化珪素を半導体材料とした半導体ウェハ（ＳｉＣウェハ）５０を用意する（ステップＳ１：前工程）。半導体ウェハ５０は、炭化珪素からなる出発ウェハ（図３のｎ+型出発基板３１に相当）上にエピタキシャル層（図３のエピタキシャル層３５に相当）をエピタキシャル成長させてなる。ステップＳ１の処理においては、炭化珪素からなる出発ウェハを用意して半導体ウェハ５０を作製してもよいし、半導体ウェハ５０自体を購入してもよい。次に、半導体ウェハ５０の主面（エピタキシャル層３５側の表面）に位置特定マーク（不図示）を形成する（ステップＳ２）。
ステップＳ２の処理においては、フォトリソグラフィおよびエッチングにより、ダイシングライン５２内において半導体ウェハ５０の主面に位置特定マーク（不図示）を形成する。位置特定マークは、半導体ウェハ５０の結晶欠陥の位置（ウェハ表面に平行な方向の座標）を特定するための基準となる。ステップＳ１の処理において用意した半導体ウェハ５０にダイシングライン５２が形成されていない場合には、ステップＳ１の処理の後、ステップＳ２の処理の前に、フォトリソグラフィおよびエッチングにより、半導体ウェハ５０の主面にダイシングライン５２（図１参照）を形成すればよい。
次に、結晶欠陥検査装置による半導体ウェハ５０のＰＬ像によって、エピタキシャル層３５の内部の、ポリタイプの三角形状の積層欠陥７１と、当該積層欠陥７１に伴う高密度ＢＰＤ７２と、の大きさ（長さや表面積等）および位置情報を検出する（ステップＳ３：検出工程）。ステップＳ３の処理において、結晶欠陥検査装置による半導体ウェハ５０のＤＩＣ像によって半導体ウェハ５０の表面にあらわれる積層欠陥７１を検出した後に、ＰＬ像によって積層欠陥７１の周囲の高密度ＢＰＤ７２の大きさおよび位置情報を取得してもよい。結晶欠陥の大きさおよび位置情報は位置特定マークに基づいて取得すればよい。
次に、半導体ウェハ５０の各チップ領域５１に所定の素子構造（例えば図３参照）を形成するための各種プロセスを行う（ステップＳ４：形成工程）。このとき、後述するステップＳ６の処理後に不良チップとなるチップ領域５１に素子構造を形成しなくてもよい。次に、半導体ウェハ５０をダイシングライン５２（太線）に沿って切断（ダイシング）して、各チップ領域５１を個々の半導体チップ３０（ＳｉＣチップ：図２参照）に個片化する（ステップＳ５：切断工程）。次に、ステップＳ３の処理で取得した情報に基づいて良品候補の半導体チップ３０を選別する（ステップＳ６：第１選別工程）。
具体的には、ステップＳ６の処理においては、次の２つの条件（上述した２つの良品規格）をともに満たす半導体チップ３０を良品候補として選別する。１つ目の条件は、ポリタイプの三角形状の積層欠陥７１を含まない点である。２つ目の条件は、隣接するチップ領域５１ａから高密度ＢＰＤ７２が侵入（伝搬）していないか（不図示）、または隣接するチップ領域５１ａから侵入した高密度ＢＰＤ７２がチップ端部と規定位置４４との間で終端している（図６のチップ領域５１ｂ）点である。高密度ＢＰＤ７２への正孔注入量に依存するショックレー型積層欠陥の成長の限界位置を、素子構造に応じて予め取得して規定位置４４とする。
ポリタイプの三角形状の積層欠陥７１を含むか（チップ領域５１ａ）、もしくは隣接するチップ領域５１ａから規定位置４４よりも内側に高密度ＢＰＤ７２が侵入しているか（図７のチップ領域５１ｂ）、またはその両方に該当する半導体チップ３０は不良チップとして除去される。このため、ステップＳ３の処理において、ポリタイプの三角形状の積層欠陥７１を含むチップ領域５１ａの位置と、当該チップ領域５１ａ内の積層欠陥７１から隣接するチップ領域５１ｂ内に伸びた高密度ＢＰＤ７２の終端位置と、を取得する。ポリタイプの三角形状の積層欠陥７１を含まず、かつ規定位置４４よりも内側に高密度ＢＰＤ７２を含まないチップ領域５１ｂ（図６参照）が良品候補の半導体チップ３０となる。
次に、良品候補とした各半導体チップ３０について、一般的な信頼性試験によってオン電圧特性や耐圧特性、リーク電流特性等の電気特性を検査する（ステップＳ７：検査工程）。ステップＳ７の処理において、耐量や信頼性に影響しない条件を確認または評価するための他の各種試験を行ってもよい。ステップＳ７の処理や他の試験は、半導体ウェハ５０の状態で行っても支障のない場合には、ステップＳ５の処理後、ステップＳ６の処理前に行ってもよい。次に、ステップＳ７の結果に基づいて、良品（良チップ）となる半導体チップ３０を選別することで（ステップＳ８：第２選別工程）、炭化珪素半導体装置１０が完了する。
上述した実施の形態にかかる炭化珪素半導体装置１０の製造方法において、ステップＳ７，Ｓ８の処理を省略して、ステップＳ６の処理で選別した半導体チップ３０を良品としてもよい。また、炭化珪素半導体装置１０のｎ型電流拡散領域３およびｐ+型領域２１，２２を形成する場合、ステップＳ１の処理時に、ｎ-型ドリフト領域２ｂとなるｎ-型エピタキシャル層３３をエピタキシャル成長させた後、ｐ型ベース領域４となるｐ型エピタキシャル層３４をエピタキシャル成長させる前に、イオン注入によりｎ-型エピタキシャル層３３の内部にそれぞれ選択的に形成すればよい。
なお、本実施の形態で説明した炭化珪素半導体装置１０の製造方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータや、データベースサーバー、ウェブサーバーで実行することにより実現することができる。このプログラムやステップＳ３の処理で取得した結晶欠陥の大きさおよび位置情報は、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ハードディスク、ブルーレイディスク（ＢＤ：Ｂｌｕ－ｒａｙ（登録商標） Ｄｉｓｃ）、フレキシブルディスク、ＵＳＢフラッシュメモリ、ＣＤ－ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータやサーバーによって記録媒体から読み出されることによって実行される。また、このプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。
以上、説明したように、実施の形態によれば、結晶欠陥検査装置のＰＬ像によって、半導体ウェハのエピタキシャル層に生成された、ポリタイプの三角形状の積層欠陥と、高密度ＢＰＤと、を検出する。活性領域とエッジ終端領域との境界から水平方向にエッジ終端領域の長さの６０％程度の距離だけ外側の位置を、規定位置として予め取得する。そして、ポリタイプの三角形状の積層欠陥を含まず、かつ規定位置よりも内側（活性領域および耐圧構造）に高密度ＢＰＤを含まない半導体チップを良品（または良品候補）とする。良品とする半導体チップは、規定位置よりも外側に高密度ＢＰＤを含んでもよい。
したがって、高密度ＢＰＤを含むことで信頼性が低下する虞のある半導体チップの市場流出を防止することができる。このため、ＤＩＣ像によって半導体チップの表面異常（表面の凹凸）のみを検出する従来方法（図１１（ａ）参照）と比べて信頼性を向上させることができる。また、高密度ＢＰＤを含んでいてはいけない範囲（規定位置よりも内側）を設定することで、高密度ＢＰＤを含んでいても所定特性が得られる半導体チップを良品として選別することができる。このため、高密度ＢＰＤを含むすべての半導体チップを除去する従来方法（図１１（ｂ）参照）と比べて歩留まりを向上させることができる。
また、実施の形態によれば、高密度ＢＰＤを含んでいてはいけない範囲（規定位置）を、素子構造に応じて適宜設定することができるため、既存の素子構造に適用するにあたって、既存の素子構造の設計変更を必要としない。
（実験例）
活性領域４１とエッジ終端領域４２との境界４３と、ボディダイオード導通時に活性領域４１のｐｎ接合３６から外側へ流れる正孔電流がショックレー型積層欠陥の成長に寄与する程度に高い正孔密度で到達する限界位置（規定位置４４）と、の間の水平方向の距離（以下、正孔拡散距離とする）ｗ２について検証した。図８は、実験例の正孔拡散距離を測定した結果を示す図表である。図９は、実験例の正孔拡散距離の比率を算出した結果を示す図表である。上述した実施の形態にかかる炭化珪素半導体装置１０（図２～４参照）の構造を備えたＭＯＳＦＥＴ（以下、実験例とする）の正孔拡散距離ｗ２を測定した結果を図８に示す。
実験例として、耐圧およびボディダイオード通電条件の組み合わせの異なる複数の試料（以下、試料１～５とする）を用意した。試料１，２の耐圧を１．２ｋＶとし、試料３の耐圧を１．７ｋＶとし、試料４，５の耐圧を３．３ｋＶとした。耐圧が同じ試料同士（試料１，２同士、試料４，５同士）は、ｎ-型ドリフト領域２ｂの厚さｔ１が等しくなる。図８に示すように、試料１～５のボディダイオード導通時の順方向電流（電流パルスの高さ）、接合温度（ｐｎ接合３６付近の発熱温度）、ｄｕｔｙ比（電流パルスのオン時間に対するオフ時間の比率）および通電時間を設定した。
図８に示す試料４，５の結果から、ボディダイオード通電条件（順方向電流、接合温度、ｄｕｔｙ比および通電時間）によらず、耐圧が同じであれば、エッジ終端領域４２の長さｗ１がほぼ同じになるため、正孔拡散距離ｗ２がほぼ同じになることが確認された。また、図８に示す試料１～５の結果から、正孔拡散距離ｗ２はｎ-型ドリフト領域２ｂの厚さｔ１に依存し、ｎ-型ドリフト領域２ｂの厚さｔ１が厚くなるほど長くなることが確認された。すなわち、正孔拡散距離ｗ２は、エッジ終端領域４２の長さｗ１と同様に、ｎ-型ドリフト領域２ｂの厚さｔ１と、定格電圧と、耐圧構造と、に依存する。
実験例の試料１，３，４について、エッジ終端領域４２の長さｗ１に対する正孔拡散距離ｗ２の比率（＝ｗ２／ｗ１）を算出した結果を図９に示す。試料２，５の結果は試料１，４とほぼ同じ結果となる。図９に示す結果から、いずれの試料１～５においても、正孔拡散距離ｗ２は活性領域４１とエッジ終端領域４２との境界４３から水平方向にエッジ終端領域４２の長さｗ１の６０％程度であることが確認された。したがって、規定位置４４を設定するための正孔拡散距離ｗ２をエッジ終端領域４２の長さｗ１の６０％程度とすれば、当該規定位置４４よりも外側では高密度ＢＰＤ７２を起点とするショックレー型積層欠陥が成長しないことが確認された。
また、実験例の試料２～５について、ショックレー型積層欠陥が成長する範囲について検証した。図１０は、実験例のショックレー型積層欠陥が成長する範囲を半導体チップのおもて面側から観察した状態を模式的に示す説明図である。図１０には、活性領域４１とエッジ終端領域４２との境界４３を細かい破線で示し、規定位置４４を粗い破線で示す。符号６１，６３，６４はそれぞれゲートパッド、ゲートフィンガーおよびゲート抵抗測定用の電極パッドである。図１０では、ゲートランナー６２（図６，７参照）を図示省略する。試料２～５チップサイズ（半導体チップ３０の大きさ）はそれぞれ異なる。
実験例の試料２～５のボディダイオード導通により成長させたショックレー型積層欠陥９１（ハッチング部分）を、結晶欠陥検査装置のＰＬ像によって観察した状態をそれぞれ図１０の（ｂ），（ａ），（ｃ），（ｄ）に示す。図１０に示す結果から、いずれの試料２～５においても、ショックレー型積層欠陥９１は、活性領域４１から活性領域４１とエッジ終端領域４２との境界４３を越えて外側へ向かって成長し、エッジ終端領域４２内の所定位置で終端することが確認された。ショックレー型積層欠陥９１の成長に必要な正孔注入量は、水平方向（成長方向）の距離または活性領域４１の素子構造で制約されると推定される。
したがって、エッジ終端領域４２内においてショックレー型積層欠陥９１の成長が終端する位置を予め取得して規定位置４４とする。隣接するチップ領域５１ａ（ポリタイプの三角形状の積層欠陥が生成されたチップ領域５１）から高密度ＢＰＤ７２が侵入したチップ領域５１ｂについて、結晶欠陥検査装置のＰＬ像によって高密度ＢＰＤ７２の終端位置を検出する。チップ端部と規定位置４４との間で高密度ＢＰＤ７２が終端していれば、高密度ＢＰＤ７２を起点とするショックレー型積層欠陥９１は成長しないため、このチップ領域５１ｂを良品とすることができることが確認された（図６参照）。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。 例えば、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）や、ｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）に本発明を適用してもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にＳｉＣ－ＭＯＳＦＥＴに適している。
１ ｎ+型ドレイン領域
２ａ ｎ型バッファ領域
２ｂ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ トレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１ 層間絶縁膜
１２ バリアメタル
１３ オーミック電極
１４ おもて面電極
１５ 裏面電極
２１，２２ ｐ+型領域
３０ 半導体チップ
３１ ｎ+型出発基板
３２ ｎ型エピタキシャル層
３３ ｎ-型エピタキシャル層
３４ ｐ型エピタキシャル層
３５ エピタキシャル層
４１ 活性領域
４２ エッジ終端領域
４３ 活性領域とエッジ終端領域との境界
４４ 規定位置
５０ 半導体ウェハ
５１，５１ａ，５１ｂ 半導体ウェハのチップ領域
５２ 半導体ウェハのダイシングライン
５３ 半導体ウェハの無効領域
６１ ゲートパッド
６２ ゲートランナー
６３ ゲートフィンガー
６４ ゲート抵抗測定用の電極パッド
７１ ポリタイプの三角形状の積層欠陥
７２ 高密度ＢＰＤ
ｗ１ エッジ終端領域の長さ
ｗ２ 正孔拡散距離
ｔ１ ｎ-型ドリフト領域の厚さ

Claims (12)

  1. 炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させてなる半導体チップの両主面にそれぞれ電極を備えた縦型の炭化珪素半導体装置の製造方法であって、
    前記出発基板となる炭化珪素からなる出発ウェハ上に前記エピタキシャル層をエピタキシャル成長させてなる半導体ウェハを用意する前工程と、
    前記エピタキシャル層の結晶欠陥を検出する検出工程と、
    前記半導体ウェハに所定の素子構造を形成する形成工程と、
    前記形成工程の後、前記半導体ウェハをダイシングして前記半導体チップに個片化する切断工程と、
    前記検出工程の結果に基づいて、所定の前記半導体チップを良品として選別する第１選別工程と、
    を含み、
    前記半導体チップは、
    前記素子構造が設けられた活性領域と、
    前記活性領域の周囲を囲む終端領域と、を備え、
    前記検出工程では、前記エピタキシャル層の内部の、積層欠陥と、前記積層欠陥から伸びたＢＰＤと、を検出し、
    前記第１選別工程では、前記積層欠陥を含まず、かつ予め取得した前記終端領域内の規定位置よりも内側に前記ＢＰＤを含まない前記半導体チップを良品として選別することを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記活性領域と前記終端領域との境界を、前記エピタキシャル層の内部に形成されて前記素子構造の主接合となすｐｎ接合の外側端部とし、
    前記規定位置は、前記活性領域と前記終端領域との境界から前記半導体チップの主面に平行な方向に前記終端領域の長さの６０％の距離だけ外側の位置であることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記規定位置は、前記ｐｎ接合で形成されるダイオードの導通時に前記ｐｎ接合から外側へ拡がるように前記出発基板へ向かって流れる正孔電流が前記ＢＰＤを起点とするショックレー型積層欠陥の成長に寄与する正孔密度で到達する限界位置であることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記検出工程では、
    前記エピタキシャル層のエピタキシャル成長中に生成されたポリタイプの三角形状の前記積層欠陥の位置と、
    前記積層欠陥から伸びた前記ＢＰＤの終端位置と、を検出することを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  5. 前記半導体ウェハには、前記切断工程の後に前記半導体チップとなるチップ領域が隣接して複数配置されており、
    前記第１選別工程では、
    前記積層欠陥および前記ＢＰＤを含まない前記チップ領域を個片化した前記半導体チップと、
    前記積層欠陥を含まず、かつ隣接する前記チップ領域から侵入する前記ＢＰＤが前記規定位置よりも外側で終端する前記チップ領域を個片化した前記半導体チップと、
    を良品として選別することを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  6. 前記検出工程では、前記半導体ウェハのフォトルミネッセンス像によって前記結晶欠陥を検出することを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  7. 前記第１選別工程で選別された前記半導体チップの電気特性を検査する検査工程と、
    前記検査工程の結果に基づいて、前記第１選別工程で選別された前記半導体チップからさらに所定特性を満たす前記半導体チップを選別する第２選別工程と、
    をさらに含むことを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  8. 前記形成工程では、前記活性領域と前記終端領域との境界と前記規定位置との間に耐圧構造を形成することを特徴とする請求項１～７のいずれか一つに記載の炭化珪素半導体装置の製造方法。
  9. 炭化珪素からなる出発基板上にエピタキシャル層をエピタキシャル成長させた半導体チップの両主面にそれぞれ電極を備えた縦型の炭化珪素半導体装置であって、
    前記半導体チップに設けられた活性領域と、
    前記半導体チップに設けられ、前記活性領域の周囲を囲む終端領域と、
    前記活性領域に設けられた所定の素子構造と、
    を備え、
    前記半導体チップは、
    エピタキシャル成長中に前記エピタキシャル層に生成されたポリタイプの三角形状の積層欠陥を含まず、
    かつ前記終端領域内の規定位置よりも内側に、エピタキシャル成長に前記積層欠陥から伸びて前記積層欠陥と完全結晶との間に生成されたＢＰＤを含まないことを特徴とする炭化珪素半導体装置。
  10. 前記エピタキシャル層の内部に、前記素子構造の主接合となすｐｎ接合を備え、
    前記活性領域と前記終端領域との境界は、前記ｐｎ接合の外側端部であり、
    前記規定位置は、前記活性領域と前記終端領域との境界から前記半導体チップの主面に平行な方向に前記終端領域の長さの６０％の距離だけ外側の位置であることを特徴とする請求項９に記載の炭化珪素半導体装置。
  11. 前記規定位置は、前記ｐｎ接合で形成されるダイオードの導通時に前記ｐｎ接合から外側へ拡がるように前記出発基板へ向かって流れる正孔電流が前記ＢＰＤを起点とするショックレー型積層欠陥の成長に寄与する正孔密度で到達する限界位置であることを特徴とする請求項１０に記載の炭化珪素半導体装置。
  12. 前記半導体チップは、前記規定位置よりも外側に前記ＢＰＤを含むことを特徴とする請求項９～１１のいずれか一つに記載の炭化珪素半導体装置。
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