JP7230434B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置の製造方法に関する。
従来、デバイスの製造プロセスの各工程における、管理、確認または検査などを行うために、デバイスを形成するウェハ面内にＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｎｉｔｏｒ）を形成する技術が公知である（例えば、下記特許文献１参照。）。ＰＣＭを評価または分析することで、例えばイオン注入量とドライブ条件を確認するためのシート抵抗や、酸化膜の膜厚を確認するためのＣＶ（Ｃａｐａｃｉｔａｎｃｅ Ｖｏｌｔａｇｅ Ｃｈａｒａｃｔｅｒｉｓｔｉｃ：容量電圧特性）などを測定することができる。
このように、ＰＣＭによって、デバイスの製造プロセスの各工程において用いられる装置の異常状態を検出することができる。また、各工程での装置間、ロット間、ウェハ間、ウェハ面内での誤差（ばらつき）を、実デバイスの設計範囲内か否かを管理することができる。ここで、実デバイスに不具合が生じた場合、実デバイスそのものを評価または分析することで、ある程度不具合の原因を検査することは可能である。しかしながら、各工程でのばらつきが、複数重なり合っている場合、不具合の主原因を特定しにくい。一方、ＰＣＭを評価または分析する場合、工程ごとにＰＣＭを作成することができるため、不具合の主原因を特定しやすいという効果がある。
図１２は、従来の半導体装置の製造方法における半導体ウェハのおもて面を示す平面図である。図１２に示すように、異物またはダストがどの層のものであるかを特定するためのＰＣＭを半導体ウェハ１２１のおもて面内の複数箇所に設ける方法が提案されている。また、図１３は、従来の半導体装置の製造方法における半導体ウェハの裏面を示す平面図である。図１３に示すように、従来の方法では、ＰＣＭ１２３は半導体ウェハ１２１のおもて面のみに設けられ、半導体ウェハ１２１の裏面内に設けられていない。
特許文献１の技術では、半導体ウェハ１２１のおもて面内に、ＰＣＭを形成するための領域（以下、ＰＣＭ形成領域とする）のみが設けられたチップが形成されている。そして、デバイスを形成する際に、各工程で、デバイスを形成する領域（以下、半導体チップ形成領域とする）に成膜した膜をＰＣＭ形成領域にも成膜する。そして、後の工程で、半導体チップ形成領域にエッチングを行う際に、ＰＣＭ形成領域にはエッチングを行わずに、成膜した所定膜を残す。このようにして、半導体チップ形成領域に半導体チップ１２２、ＰＣＭ形成領域にＰＣＭ１２３が形成される。そして、この膜の残ったＰＣＭ１２３を解析することで、デバイスの電気特性が不良となった原因の物質（異物あるいはダスト）がどの層のものであるかを見つけ出すことができる。
ここで、半導体ウェハ１２１に形成されるデバイスとしては、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。ＩＧＢＴは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能を有している。
また、電力変換装置全体（ＩＧＢＴを含む関連チップ）の小型化を図るために、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）とを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ－ＩＧＢＴ）の開発も進んでいる。
特開２０００－１１４３３４号公報
従来の方法では、半導体ウェハ１２１のおもて面内に、ＰＣＭ１２３を形成しているため、半導体ウェハ１２１のおもて面から形成される半導体領域の製造プロセス（以下、おもて面プロセスとする）の解析が可能である。しかしながら、半導体ウェハ１２１の裏面から形成される半導体領域の製造プロセス（以下、裏面プロセスとする）は解析ができない場合があった。例えば、ＲＣ－ＩＧＢＴでは、ＩＧＢＴとＦＷＤの両方が設けられているため、裏面には、ＩＧＢＴのコレクタ領域やＦＷＤのカソード領域などの種々の不純物層が狭い面積で選択的に形成される。このように狭い領域が存在する場合、裏面プロセスでは、半導体ウェハ１２１への異物やダスト等の付着工程が特定できず、不具合の主原因を特定できないことがあった。
この発明は、上述した従来技術による問題点を解消するため、半導体ウェハの裏面側から形成される半導体領域の製造プロセスで、不具合の原因を特定できる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体ウェハ上に多数の半導体チップを形成する半導体装置の製造方法において、まず、前記半導体ウェハの一方の主面に前記半導体チップの中に活性領域を形成する第１工程を行う。次に、前記半導体ウェハの他方の主面に、第１のＰＣＭ（ＰｒｏｃｅｓｓＣｏｎｔｒｏｌＭｏｎｉｔｏｒ）を形成する第２工程を行う。前記第２工程より前に、前記半導体ウェハの一方の主面側に、第２のＰＣＭを形成する第３工程を含み、前記第１のＰＣＭと前記第２のＰＣＭは、それぞれ前記半導体ウェハの同一位置の他方の主面と一方の主面に形成される。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１のＰＣＭにイオン注入した評価部を含み、前記第２工程では、同時に、前記半導体チップの前記他方の主面にイオン注入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１のＰＣＭに前記他方の主面に行うイオン注入のうち１つのみが注入されている前記評価部を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１のＰＣＭに前記半導体装置の裏面構造と同じイオン注入の組合せの評価部を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１のＰＣＭが位置識別用のマーカを有することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体ウェハの中央部に形成された前記第１のＰＣＭと、前記半導体ウェハの端部に形成された前記第１のＰＣＭとでは、前記マーカが異なることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体チップには、前記一方の主面に成膜された第１の負荷電極と、前記他方の主面に成膜された第２の負荷電極が形成され、前記第１の負荷電極と前記第２の負荷電極の間に電流を通じることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体チップには、前記一方の主面に、さらに前記第１の負荷電極と前記第２の負荷電極の間に流れる電流を制御する制御電極が形成されることを特徴とする。
上述した発明によれば、半導体ウェハの裏面に裏面ＰＣＭが形成される。これにより、裏面ＰＣＭを解析することにより、半導体ウェハの裏面側から形成される半導体領域の製造プロセスの解析が可能になる。また、おもて面にもＰＣＭを形成し、裏面ＰＣＭとおもて面のＰＣＭをそれぞれ半導体ウェハの同一位置の一方の主面側と他方の主面側に設けられることが好ましい。このようにすることで、製品となる半導体チップが形成されない領域を少なくすることができる。
本発明にかかる半導体装置の製造方法によれば、半導体ウェハの裏面から形成される半導体領域の製造プロセスで、不具合の原因を特定できるという効果を奏する。
実施の形態１にかかる半導体装置の製造方法における半導体ウェハのおもて面を示す平面図である。 実施の形態１にかかる半導体装置の製造方法における半導体ウェハの裏面を示す平面図である。 実施の形態１にかかる半導体装置の製造方法における裏面ＰＣＭの平面図である。 実施の形態１にかかる半導体装置の断面図である。 実施の形態１にかかる半導体装置の製造方法について示す断面図である（その１）。 実施の形態１にかかる半導体装置の製造方法について示す断面図である（その２）。 実施の形態１にかかる半導体装置の製造方法について示す断面図である（その３）。 実施の形態１にかかる半導体装置の製造方法について示す断面図である（その４）。 実施の形態１にかかる半導体装置の製造方法について示す断面図である（その５）。 実施の形態１にかかる半導体装置の製造方法について裏面構造の形成方法を示すフローチャートである。 実施の形態２にかかる半導体装置の断面図である。 実施の形態３にかかる半導体装置の断面図である。 従来の半導体装置の製造方法における半導体ウェハのおもて面を示す平面図である。 従来の半導体装置の製造方法における半導体ウェハの裏面を示す平面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態にかかる半導体装置の製造方法における半導体ウェハのおもて面を示す平面図である。図２Ａは、実施の形態１にかかる半導体装置の製造方法における半導体ウェハの裏面を示す平面図である。図２Ｂは、実施の形態１にかかる半導体装置の製造方法における裏面ＰＣＭの平面図である。
図１に示すように、半導体ウェハ２１はおもて面（一方の主面）上を多数領域に区画し、その区画された領域の大多数を、半導体チップ２２を形成する半導体チップ形成領域とすると共に、ＰＣＭ２３を形成するＰＣＭ形成領域を設けている。半導体チップ２２の中には活性領域が形成されている。また、図２Ａに示すように、半導体ウェハ２１の裏面（他方の主面）にも裏面ＰＣＭ２４を形成する裏面ＰＣＭ形成領域を設けている。このように、実施の形態では、裏面にも裏面ＰＣＭ２４が形成され、この裏面ＰＣＭ２４を解析することにより裏面側に半導体チップ形成領域と同時に形成された構造の製造プロセスの解析が可能になる。
図２Ａに記載の半導体ウェハ２１は、図１に記載の半導体ウェハ２１を図１のｙ－ｙ’軸を中心として１８０度回転させたものである。このため、図１のＰＣＭ２３Ａの裏側は、図２Ａの裏面ＰＣＭ２４Ａになり、図１のＰＣＭ２３Ｂの裏側は、図２Ａの裏面ＰＣＭ２４Ｂになる。このように、ＰＣＭ２３と裏面ＰＣＭ２４は、それぞれ半導体ウェハ２１の同一位置のおもて面側と裏面側に設けられることが好ましい。このようにすることで、製品となる半導体チップ２２が形成されない領域を少なくすることができる。
ここで、ＰＣＭ２３および裏面ＰＣＭ２４は、半導体チップ２２に影響を与えないようにするため、半導体チップ２２より狭いことが好ましい。または、ＰＣＭ２３と裏面ＰＣＭ２４と半導体チップ２２とを同じ大きさにして、ＰＣＭ形成領域、裏面ＰＣＭ形成領域より狭い範囲内にＰＣＭ２３、裏面ＰＣＭ２４を形成するようにしてもよい。また、ＰＣＭ２３あるいは裏面ＰＣＭ２４が半導体チップ１個分の領域に収まらない場合は、半導体チップ２個以上の複数の領域に形成してもよい。
また、半導体ウェハ２１の半導体チップ形成領域に形成される半導体チップ２２は、本例ではｎ+型カソード領域１７に浮遊ｐ型領域１８（図３参照）を備えるＲＣ－ＩＧＢＴである。図３は半導体チップ活性部の断面模式図である。裏面側にはｐ+型コレクタ領域１６、ｎ+型カソード領域１７、ｎ型ＦＳ領域１、浮遊ｐ型領域１８が設けられている。浮遊ｐ型領域１８があることにより、ＦＷＤ導通時に電子の注入が抑制され、逆回復特性が向上する。浮遊ｐ型領域１８はｎ+型カソード領域１７を選択的に覆うように形成されている。
これら、ｐ+型コレクタ領域１６、ｎ+型カソード領域１７、ｎ型ＦＳ領域１、浮遊ｐ型領域１８は裏面側からイオン注入を選択的に行うことで形成される。また、ｎ-型ドリフト層２を挟んでおもて面側にはＩＧＢＴのＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート構造とＦＷＤのアノード領域が選択的に設けられる。また、本半導体チップ２２にはｎ-型ドリフト層２の内部のおもて面側に近い箇所にライフタイム調整領域が設けられてもよい。ライフタイム調整領域は裏面側からプロトンやヘリウム核などの粒子線を照射することで半導体結晶に欠陥を生成することで設けられる。選択的にライフタイム調整領域を形成する場合、フォトレジストマスクに代えて、アルミニウム（Ａｌ）などの金属でできたハードマスクを用いてもよい。ライフタイム調整領域はＦＷＤ領域１３と一部のＩＧＢＴ領域１２に設けられてもよい。
図２Ｂに示すように裏面ＰＣＭ２４には、ＩＧＢＴのｐ+型コレクタ領域形成のイオン注入を行うコレクタ領域評価部２５と、ダイオードのｎ+型カソード領域形成のイオン注入を行うカソード領域評価部２６、浮遊ｐ型領域形成のイオン注入を行う浮遊ｐ型領域評価部２７、ｎ型ＦＳ領域形成のイオン注入を行うＦＳ領域評価部２８、とが設けられていることが好ましい。ここで、例えば、コレクタ領域評価部２５は、ｐ+型コレクタ領域を形成するためのイオン注入が半導体チップ形成領域へのイオン注入と同時に行われる。また、マスク等を用いることで、他のイオン注入は行われない。カソード領域評価部２６、浮遊ｐ型領域評価部２７、ＦＳ領域評価部２８も同様に形成される。これにより、半導体装置の裏面側の各層の製造プロセスの解析が可能になる。
また、裏面ＰＣＭ２４には、半導体チップ２２の裏面構造と同じ層構成となる評価部が設けられる。例えば、図３のＡ領域に対応するコレクタ領域形成とＦＳ領域形成のイオン注入を行うＩＧＢＴ裏面構造評価部２９、図３のＢ領域に対応するカソード領域形成とＦＳ領域形成のイオン注入を行うダイオード裏面構造第１評価部３０、図３のＣ領域に対応するカソード領域形成と浮遊ｐ型領域形成とＦＳ領域形成のイオン注入を行うダイオード裏面構造第２評価部３１が設けられている。ＩＧＢＴ裏面構造評価部２９は、マスク等を用いることで、コレクタ領域形成とＦＳ領域形成以外のイオン注入が行われない。ダイオード裏面構造第１評価部３０、ダイオード裏面構造第２評価部３１も同様に形成される。これらの裏面構造に対応するイオン注入の組合せの評価用領域であるＩＧＢＴ裏面構造評価部２９、ダイオード裏面構造第１評価部３０、ダイオード裏面構造第２評価部３１を解析することで、半導体チップ２２の裏面側各部の出来を解析することが容易になる。また、バックグランド評価部３２として、イオン注入を行わない領域を形成してもよい。バックグランド評価部３２も解析することで、基板の影響を差し引いて評価することが可能となる。バックグランド評価部３２として適度な面積を設けることで、より正確に基板の影響を評価できる。バックグランド評価部３２は、周囲と区別できない場合がある。裏面ＰＣＭ２４の２５～３２の各評価部が形成されていない領域は、イオン注入を行わない領域である。または、例えばｐ+型コレクタ領域形成のイオン注入が一様に行われた領域であってもよい。
コレクタ領域評価部２５、カソード領域評価部２６、浮遊ｐ型領域評価部２７、ＦＳ領域評価部２８、ＩＧＢＴ裏面構造評価部２９、ダイオード裏面構造第１評価部３０、ダイオード裏面構造第２評価部３１の面積は、それぞれ同程度で、製造プロセスの解析が可能な程度に広いことが好ましい。
ここで、例えばｐ+型コレクタ領域１６が十分面積が大きい場合、コレクタ領域の評価用領域を設けなくても良い。この場合、裏面ＰＣＭ２４にコレクタ領域評価部２５はなくし、半導体チップ形成領域に形成された半導体チップ２２のｐ+型コレクタ領域１６で製造プロセスを解析することができる。
また、半導体ウェハ２１の半導体チップ２２の有効エリア外のダミーチップにＰＣＭ２３、裏面ＰＣＭ２４を形成してもよい。この場合、ＰＣＭ２３、裏面ＰＣＭ２４の個数を多くすることができる。また、面内のばらつきを測定するため、ＰＣＭ２３、裏面ＰＣＭ２４は、半導体ウェハ２１の中央部、中間部、端部に均等に設けることが好ましい。また、ＰＣＭ２３、裏面ＰＣＭ２４は、位置を示すマーカが設けられることが好ましい。例えば、中央部を示すマーカ、中間部を示すマーカ、端部等を示すマーカが設けられる。これにより、半導体チップを個別化した場合に、ＰＣＭ２３、裏面ＰＣＭ２４の半導体ウェハ２１上での位置を認識できるようになる。これらのマーカは例えばイオン注入時のマスクで形成することができる。
半導体ウェハ２１への半導体チップ２２、ＰＣＭ２３および裏面ＰＣＭ２４の形成は以下のように行われる。以下の実施の形態にかかる半導体装置の製造方法について、前記ＲＣ－ＩＧＢＴを例に説明する。図４～図８は、実施の形態１にかかる半導体装置の製造方法について示す断面図である。図９は、実施の形態１にかかる半導体装置の製造方法について裏面構造の形成方法を示すフローチャートである。
ＲＣ－ＩＧＢＴは、例えばトレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したＦＷＤとを同一の半導体基板（半導体チップ）上に一体化してなる。具体的には、同一の半導体基板上の活性領域に、ＩＧＢＴの動作領域となるＩＧＢＴ領域１２と、ＦＷＤの動作領域となるＦＷＤ領域１３とが並列に設けられている（図３参照）。活性領域は、オン状態のときに電流が流れる領域である。活性領域の周囲を囲むエッジ終端領域（不図示）にガードリングやフィールドプレート等の耐圧構造が設けられていてもよい。
まず、半導体装置のおもて面に素子構造を形成する（ステップＳ１：第１工程、第３工程）。図２Ａに示すように、ｎ-型ドリフト層２となるｎ-型の半導体ウェハ２１を用意する。半導体ウェハ２１の材料は、シリコン（Ｓｉ）であってもよいし、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体であってもよい。以下、半導体ウェハ２１がシリコンウエハである場合を例に説明する。
ここから、おもて面素子構造を形成する。まず、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウェハ２１のおもて面側に、ＩＧＢＴのｐ型ベース領域３、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５を形成する。ｐ型ベース領域３は、ＩＧＢＴ領域１２からＦＷＤ領域１３にわたって活性領域全面に形成される。ｐ型ベース領域３は、ＦＷＤ領域１３においてｐ型アノード領域を兼ねる。ｎ+型エミッタ領域４およびｐ+型コンタクト領域５は、ＩＧＢＴ領域１２においてｐ型ベース領域３の内部に選択的に形成される。
半導体ウェハ２１の、ｐ型ベース領域３および後述するｎ型フィールドストップ（ＦＳ）領域１、ｐ+型コレクタ領域１６およびｎ+型カソード領域１７以外の部分がｎ-型ドリフト層２である。ＩＧＢＴ領域１２において、ｎ-型ドリフト層２とｐ型ベース領域３との間に、ｎ型蓄積層（不図示）を形成してもよい。ｎ型蓄積層は、ＩＧＢＴのターンオン時にｎ-型ドリフト層２の少数キャリア（ホール）の障壁となり、ｎ-型ドリフト層２に少数キャリアを蓄積する機能を有する。
次に、半導体ウェハ２１のおもて面を熱酸化して、エッジ終端領域において半導体ウェハ２１のおもて面を覆うフィールド酸化膜を形成する。次に、フォトリソグラフィおよびエッチングにより、ＩＧＢＴ領域１２においてｎ+型エミッタ領域４およびｐ+型コンタクト領域５を貫通してｎ-型ドリフト層２に達するトレンチ１１を形成する。トレンチ１１は、半導体ウェハ２１のおもて面側から見て、例えば、ＩＧＢＴ領域１２とＦＷＤ領域１３とが並ぶ方向（図３の横方向）と直交する方向（図３の奥行き方向）に延びるストライプ状のレイアウトに配置されている。
また、トレンチ１１は、ＩＧＢＴ領域１２と同様のレイアウトで、ＦＷＤ領域１３にも形成される。ＦＷＤ領域１３において、トレンチ１１は、ｐ型ベース領域３（ｐ型アノード領域）を貫通してｎ-型ドリフト層２に達する。次に、例えば熱酸化により、トレンチ１１の内壁に沿ってゲート絶縁膜６を形成する。次に、半導体ウェハ２１のおもて面上に、トレンチ１１の内部を埋め込むようにポリシリコン（ｐｏｌｙ－Ｓｉ）層を形成する。次に、このポリシリコン層を例えばエッチバックして、ゲート電極８となる部分をトレンチ１１の内部に残す。
これらのｐ型ベース領域３、ｎ+型エミッタ領域４、ｐ+型コンタクト領域５、トレンチ１１、ゲート絶縁膜６およびゲート電極８でトレンチゲート構造のＭＯＳゲートが構成される。ゲート電極８の形成後に、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５を形成してもよい。ｎ+型エミッタ領域４は、隣り合うトレンチ１１間（メサ領域）の少なくとも１つのメサ領域に配置されていればよく、ｎ+型エミッタ領域４を配置しないメサ領域が存在してもよい。また、ｎ+型エミッタ領域４は、トレンチ１１がストライプ状に延びる方向に所定の間隔で選択的に配置されていてもよい。
次に、半導体ウェハ２１のおもて面上に、ゲート電極８を覆うように層間絶縁膜９を形成する。次に、層間絶縁膜９をパターニングして、層間絶縁膜９を深さ方向に貫通する複数のコンタクトホールを形成する。深さ方向とは、半導体ウェハ２１のおもて面から裏面に向かう方向である。ＩＧＢＴ領域１２のコンタクトホールには、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５が露出される。ＦＷＤ領域１３のコンタクトホールには、ｐ型ベース領域３が露出される。
次に、層間絶縁膜９上に、コンタクトホールを埋め込むようにおもて面電極１０を形成する。なお、コンタクトホールの内壁に沿うようにバリアメタル膜（不図示）を形成し、タングステン膜を埋め込んでタングステンプラグ（不図示）を形成してもよい。おもて面電極１０は、ＩＧＢＴ領域１２においてｐ型ベース領域３、ｎ+型エミッタ領域４およびｐ+型コンタクト領域５に電気的に接続され、エミッタ電極として機能する。また、おもて面電極１０は、ＦＷＤ領域１３においてｐ型ベース領域３に電気的に接続され、アノード電極として機能する。おもて面電極１０は、ｎ+型エミッタ領域４を配置しないメサ領域においてｐ型ベース領域３に電気的に接続されていてもよい。次に、ポリイミドなどのパッシベーション膜（図示していない）をエッジ終端領域に形成して、おもて面素子構造が完成する。また、特許文献１の技術と同様の方法で、ＰＣＭ形成領域にＰＣＭ２３が形成される。ここまでの状態が図４に示されている。
次に、おもて面に保護膜を形成する工程を行う（ステップＳ２）。おもて面電極１０上に、例えば、レジスト、テープ、ガラス等で半導体装置のおもて面を保護する保護膜（不図示）を形成する。保護膜形成と保護膜除去はフロー中で順番変更する場合がある。次に、半導体ウェハ２１を裏面側から研削していき（バックグラインド）、半導体装置として用いる厚さまで研削する薄化工程を行う（ステップＳ３）。
次に、フォトリソグラフィおよびｐ型のイオン、例えば、ホウ素（Ｂ）の注入により、半導体ウェハ２１の裏面側に、ｐ+型コレクタ領域１６を形成するイオン注入工程を行う（ステップＳ４：第２工程）。ここまでの状態が図５に示されている。ここで、裏面ＰＣＭ２４のコレクタ領域評価部２５や、ｐ+型コレクタ領域１６とｎ型ＦＳ領域１の重なる領域を模したＩＧＢＴ裏面構造評価部２９にも同時にイオン注入される。
次に、フォトリソグラフィおよびｎ型のイオン、例えばリン（Ｐ）を注入することにより、半導体ウェハ２１の裏面側に、ｎ+型カソード領域１７を形成する（ステップＳ５：第２工程）。ここまでの状態が図６に示されている。ここで、裏面ＰＣＭ２４のカソード領域評価部２６と、ｎ+型カソード領域１７とｎ型ＦＳ領域１の重なる領域を模したダイオード裏面構造第１評価部３０と、ｎ+型カソード領域１７と浮遊ｐ型領域１８とｎ型ＦＳ領域１の重なる領域を模したダイオード裏面構造第２評価部３１にも同時にイオン注入が行われる。
次に、フォトリソグラフィおよびｐ型のイオン、例えば、ホウ素（Ｂ）の注入により、半導体ウェハ２１の裏面側に、浮遊ｐ型領域１８を形成するイオン注入工程を行う（ステップＳ６：第２工程）。ここまでの状態が図７に示されている。ここで、裏面ＰＣＭ２４の浮遊ｐ型領域評価部２７や、ｎ+カソード領域１７と浮遊ｐ型領域１８とｎ型ＦＳ領域１の重なる領域を模したダイオード裏面構造第２評価部３１にも同時にイオン注入が行われる。
以上では、マスクを用いて、ｐ+型コレクタ領域１６にｐ型のイオンを注入し、次に、マスクを用いて、ｎ+型カソード領域１７にｎ型のイオンを注入したが、ウェハ全面にｐ型イオンを注入した後にｎ+型カソード領域１７にマスクを用いてｎ型イオンを注入することによりｐ+型コレクタ領域１６とｎ+型カソード領域１７を形成することもできる。この場合、裏面ＰＣＭ２４の対応領域も同じ工程で形成する。
次に、ｐ+型コレクタ領域１６とｎ+型カソード領域１７と浮遊ｐ型領域１８に注入されたイオンを活性化させるアニール工程を行う（ステップＳ７）。例えばレーザー照射により最裏面の近傍を昇温することによる。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウェハ２１の裏面側に、ｎ型ＦＳ領域１を形成するためのイオン注入工程を行う（ステップＳ８）。例えば水素イオンを注入する。ここで、裏面ＰＣＭ２４のＦＳ領域評価部２８、ＩＧＢＴ裏面構造評価部２９、ダイオード裏面構造第１評価部３０、ダイオード裏面構造第２評価部３１にも同時にイオン注入する。
次に、おもて面の保護膜を除去する（ステップＳ９）。保護膜を除去する工程は、温度等の処理条件によって、前後する場合がある。次に、ｎ型ＦＳ領域１に注入したイオンを活性化させるアニール工程を行う（ステップＳ１０）。例えば炉でウェハ全体を４００℃程度で保持する。ここまでの状態が図８に示されている。
ウェハの裏面から粒子線を選択的に照射し適宜アニールすることによりｎ-型ドリフト層２内部にライフタイム調整層を形成してもよい。例えばヘリウム核を照射し、４００℃程度で保持する。裏面ＰＣＭ内にもライフタイム調整層評価部を形成してもよい。
次に、半導体ウェハ２１の裏面の全面に、裏面電極７を形成する（ステップＳ１１）。裏面電極７は、ｐ+型コレクタ領域１６およびｎ+型カソード領域１７に接する。裏面電極７は、コレクタ電極として機能するとともに、カソード電極として機能する。
以上のようにして、所定の集積回路を有する半導体チップ（ＲＣ－ＩＧＢＴチップ）と、半導体チップの上記各層の評価部を含むＰＣＭ２３、裏面ＰＣＭ２４を備えた半導体ウェハ２１が形成される。そして、ＰＣＭ２３、裏面ＰＣＭ２４によって、上記各層の評価・解析が可能となる。例えば、イオン注入の拡散層の構造を解析するためにＰＣＭ２３、裏面ＰＣＭ２４のシート抵抗を測定することができる。また、イオン注入後の熱処理の活性化率の評価のため、ＰＣＭ２３、裏面ＰＣＭ２４の広がり抵抗（ＳＲ：Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ）を測定することができる。また、深さ方向のキャリア濃度分析のため、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を行うことができる。
その後、半導体ウェハ２１をチップ状に切断（ダイシング）して個片化することで、ＲＣ－ＩＧＢＴチップ（半導体チップ）が完成する。
このように、各層を解析することで、以降の半導体装置の製造方法における異常がなくなり、半導体装置の信頼性が向上すると共に、半導体装置の不良が減少し、製造歩留が向上する。また、各層の解析は、各層を形成する工程の直後に行ってもよいし、半導体チップが完成した後でもよい。各層を形成する工程の直後とは、イオン注入を行い、アニールを行った後である。具体的には、ｐ+型コレクタ領域１６、ｎ+型カソード領域１７の解析はステップＳ７の後に行ってもよい。ｎ型ＦＳ領域１の解析はステップＳ１０の後に行ってもよい。各層を形成する工程の直後に行うと、不良がすぐに判明するという効果がある。
以上、説明したように、実施の形態１によれば、半導体ウェハ２１の裏面に裏面ＰＣＭ２４が形成される。これにより、裏面ＰＣＭ２４を解析することにより、半導体ウェハの裏面側から形成される半導体領域の製造プロセスの解析が可能になる。また、おもて面にもＰＣＭを形成し、裏面ＰＣＭ２４とおもて面ＰＣＭ２３をそれぞれ半導体ウェハの同一位置の一方の主面側と他方の主面側に設けられることが好ましい。このようにすることで、製品となる半導体チップが形成されない領域を少なくすることができる。
また、半導体ウェハ２１に形成される半導体チップ２２がＲＣ－ＩＧＢＴである場合、裏面ＰＣＭ２４には、ＩＧＢＴのｐ+型コレクタ領域１６用のコレクタ領域評価部２５と、ＦＷＤのｎ+型カソード領域１７用のカソード領域評価部２６、浮遊ｐ型領域１８用の浮遊ｐ型領域評価部２７、ｎ型ＦＳ領域１用のＦＳ領域評価部２８が、また、裏面側の各箇所と同様の不純物層構造となる評価用領域、たとえば、ｐ+型コレクタ領域１６とｎ型ＦＳ領域１が形成されるＩＧＢＴ裏面構造評価部２９、ｎ+型カソード領域１６とｎ型ＦＳ領域１が形成されるダイオード裏面構造第１評価部３０、ｎ+型カソード領域１７と浮遊ｐ型領域１８とｎ型ＦＳ領域１とが形成されるダイオード裏面構造第２評価部３１などが設けられている。これにより、半導体チップ２２の裏面各領域の製造プロセスを評価することができ、また、半導体チップ２２の各部の出来を解析することが容易になる。
（実施の形態２）
本実施の形態２における半導体チップ２２は裏面側にｎ+型カソード領域１７、ｐ型ダミー領域２０を備えるダイオードである。図１０は、実施の形態２にかかる半導体装置の断面図である。
図１０は半導体チップ活性部の断面模式図である。おもて面側にはアノード領域１９、裏面側にはｎ+型カソード領域１７、ｎ型ＦＳ領域１、ｐ型ダミー領域２０が設けられている。ｐ型ダミー領域２０とｎ+型カソード領域１７はダイオードの裏面側に選択的に形成されている。ｐ型ダミー領域２０があることにより、導通時に電子の注入が抑制され、逆回復特性が向上する。ｎ+型カソード領域１７、ｐ型ダミー領域２０は裏面側からイオン注入を選択的に行うことで形成される。
図１０のダイオードは以下のようにして製造される。まず、ダイオードのおもて面側の構造を形成し、ウェハの薄化工程の後、裏面側にｎ+型カソード領域１７、ダミー領域２０、ｎ型ＦＳ領域１、のイオン注入、アニールを行う。次いで、電子線や、ヘリウム核など軽元素イオン、重金属イオンの注入とアニールにより結晶欠陥を基板内に導入することでライフタイム調整を行ってもよい。次いで、裏面電極７を形成し、個片化することで半導体チップ２２が完成する。
ｎ+型カソード領域１７、ｐ型ダミー領域２０、ｎ型ＦＳ領域１の、各領域を形成するイオン注入時に同時に裏面ＰＣＭ領域の各領域の評価部にもイオン注入し、半導体チップ２２の裏面構造の各層および各層構成の評価部が形成される。裏面ＰＣＭ２４の各評価部を解析することで、裏面構造の各部の出来栄えや各製造プロセスの状態を調査することが容易になる。
（実施の形態３）
図１１は、実施の形態３にかかる半導体装置の断面図である。実施の形態３の半導体チップは、裏面側に逆耐圧構造領域を備えるＲＢ－ＭＯＳＦＥＴ（Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ－Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。通常のＭＯＳＦＥＴは裏面の裏面電極７からおもて面のおもて面電極１０にｎ-型ドリフト層２とｐ型ベース領域３の順バイアス接合、また、ｎ型反転チャネルを通じて電流が流れるが、ＲＢ－ＭＯＳＦＥＴはｎ-型ドリフト層２と裏面電極７のショットキー接合により、この裏面電極７からおもて面電極１０への電流の流れを阻止する機能を有する。更に裏面外周の逆耐圧構造領域６１によりチップ端部に電界がかからないようにすることで端部に発生する電荷による漏れ電流の増大を防ぐことにより、逆耐圧を保持するものである。
図１１は本実施の形態のＲＢ－ＭＯＳＦＥＴの外周近傍の断面模式図である。裏面外周の逆耐圧構造領域６１は、結晶欠陥からなる高抵抗領域であっても良い。高抵抗領域は裏面から、アルゴン（Ａｒ）等の不活性イオンの注入により形成される。または、ｐ型半導体領域であっても良い。この場合、ｐ型不純物イオンの注入と活性化により形成される。ＳｉＣでは例えばＡｌイオンで形成される。また、逆耐圧構造領域６１は図１１ではリサーフ構造領域であるが、ガードリング構造とリサーフ構造を用いてもよい。
図１１のＲＢ－ＭＯＳＦＥＴは以下のようにして製造される。まず、ＲＢ－ＭＯＳＦＥＴのおもて面側の構造（通常のＭＯＳ構造）を形成し、薄化工程の後、逆耐圧構造領域６１を構成するためのイオン注入、また、適宜アニールを行う。その後裏面にショットキー接合となるドレイン電極を形成し、個片化することで半導体チップが完成する。
おもて面構造の活性領域部７０は、ｎ-型ドリフト層２のおもて面側にｐ型ベース領域３、ｐ+型コンタクト領域５、ｎ+型ソース領域５４が設けられている。また、ｎ-型ドリフト層２のおもて面にゲート絶縁膜６を挟んで、ゲート電極８が設けられている。また、ゲート電極８を覆うように層間絶縁膜９が設けられ、層間絶縁膜９には選択的にコンタクトホールが設けられおもて面電極１０（ソース電極）が設けられている。また、終端領域７１にはリサーフ領域５９、ガードリング領域６０が設けられており、層間絶縁膜９で覆われている。
裏面構造の活性領域部７０は裏面電極７が設けられている。また、終端領域７１には逆耐圧構造領域６１が設けられている。
裏面外周部の逆耐圧構造領域６１を形成するイオン注入時に同時に裏面ＰＣＭ領域の各領域の評価部にもイオン注入し、半導体チップ２２の裏面構造の各層および各層構成の評価部が形成される。アニールも半導体チップ同様に行われてよい。裏面ＰＣＭ２４を解析することで、裏面側の逆耐圧構造領域６１を形成する製造プロセスの調査が容易になる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。
例えば、実施の形態１において説明したような裏面側の各イオン・粒子線照射およびアニールのフローは異なる順になってもよい。裏面側のイオン・粒子線照射時およびアニール時に不都合の生じないよう、おもて面側は適宜保護膜の形成と剥離がなされてよい。
実施の形態３においてはＲＢ－ＭＯＳＦＥＴで説明したが裏面にコレクタ層を備えるＲＢ－ＩＧＢＴであっても良い。実施の形態１および実施の形態３においては表側にＭＯＳゲートを備えるトランジスタで説明したが、実施の形態２におけるように、制御電極やソースを持たないダイオードに対して適用されるのであってもよい。また、サイリスタなどに適用されてもよい。
実施の形態１においてはＲＣ－ＩＧＢＴで説明したがＦＷＤ機能の無いトランジスタの裏面の不純物層に適用されてもよい。また、裏面の領域で一様な構造とならない場合にも適用されてよい。例えば、コレクタ層の濃度に分布を持たせて正孔の注入に分布を持たせるようなＩＧＢＴの、濃度の異なる各領域を形成するイオン注入のモニター領域を設けることにも適用されてよい。
実施の形態３では逆耐圧構造への適用で説明したが、逆耐圧を有しない装置の裏面外周近傍に適用されてもよい。例えば、おもて面耐圧構造部と略対抗する領域でＦＳ領域や、最裏面やその極近傍の不純物層、またライフタイム調整層を、活性領域、チップ中央部の構成を変化させることで種々の特性改善を図る場合にも適用されてよい。
また、本発明の半導体装置の製造方法として、ＲＣ－ＩＧＢＴ、ダイオード、ＲＢ－ＭＯＳＦＥＴを例に説明してきたが、本発明は、縦型半導体装置に適用可能であり、特に裏面側に素子構造が形成される縦型半導体装置に適しており、さらに裏面側に複数の素子構造が形成される縦型半導体装置に最も適している。また、特性向上および特性改善を図るため、裏面側からｎ-型ドリフト層２の内部にライフタイムキラーとなる不純物欠陥を導入する縦型半導体装置にも適用可能である。さらに、本発明の製造方法は、ウェハ材料として説明したＳｉやＳｉＣに限定されなく、ほかにＧａＮ等の場合も適用可能である。また、本発明の製造方法では裏面ＰＣＭとして、イオン注入を行う評価部を例に説明してきたが、ほかに裏面電極や絶縁膜の評価部としてもよい。
以上のように、本発明にかかる半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ型ＦＳ領域
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型エミッタ領域
５ ｐ+型コンタクト領域
６ ゲート絶縁膜
７ 裏面電極
８ ゲート電極
９ 層間絶縁膜
１０ おもて面電極
１１ トレンチ
１２ ＩＧＢＴ領域
１３ ＦＷＤ領域
１６ ｐ+型コレクタ領域
１７ ｎ+型カソード領域
１８ 浮遊ｐ型領域
１９ アノード領域
２０ ｐ型ダミー領域
２１，１２１ 半導体ウェハ
２２，１２２ 半導体チップ
２３，１２３ ＰＣＭ
２４ 裏面ＰＣＭ（第１のＰＣＭ）
２５ コレクタ領域評価部
２６ カソード領域評価部
２７ 浮遊ｐ型領域評価部
２８ ＦＳ領域評価部
２９ ＩＧＢＴ裏面構造評価部
３０ ダイオード裏面構造第１評価部
３１ ダイオード裏面構造第２評価部
３２ バックグランド評価部
５４ ｎ+型ソース領域
５９ リサーフ領域
６０ ガードリング領域
６１ 逆耐圧構造領域
７０ 活性領域部
７１ 終端領域

Claims (8)

  1. 半導体ウェハ上に多数の半導体チップを形成する半導体装置の製造方法において、
    前記半導体ウェハの一方の主面に、前記半導体チップの中に活性領域を形成する第１工程と、
    前記半導体ウェハの他方の主面に、第１のＰＣＭ（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｍｏｎｉｔｏｒ）を形成する第２工程と、
    を含み、
    前記第２工程より前に、
    前記半導体ウェハの一方の主面側に、第２のＰＣＭを形成する第３工程を含み、
    前記第１のＰＣＭと前記第２のＰＣＭは、それぞれ前記半導体ウェハの同一位置の他方の主面と一方の主面に形成されることを特徴とする半導体装置の製造方法。
  2. 前記第１のＰＣＭはイオンが注入された評価部を含み、
    前記第２工程では、同時に、前記半導体チップの前記他方の主面にイオン注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１のＰＣＭは、前記他方の主面に行うイオン注入のうち１つのみが注入されている前記評価部を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第１のＰＣＭは、前記半導体装置の裏面構造と同じイオン注入の組合せの評価部を含むことを特徴とする請求項２または３に記載の半導体装置の製造方法。
  5. 前記第１のＰＣＭは、位置識別用のマーカを有することを特徴とする請求項１～４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記半導体ウェハの中央部に形成された前記第１のＰＣＭと、前記半導体ウェハの端部に形成された前記第１のＰＣＭとでは、前記マーカが異なることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記半導体チップには、前記一方の主面に成膜された第１の負荷電極と、前記他方の主面に成膜された第２の負荷電極が形成され、前記第１の負荷電極と前記第２の負荷電極の間に電流を通じることを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記半導体チップには、前記一方の主面に、更に前記第１の負荷電極と前記第２の負荷電極の間に流れる電流を制御する制御電極が形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
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