JP2022000882A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】ダイオード領域とＩＧＢＴ領域とを備え、ダイオード領域をＩＧＢＴ領域よりも高耐圧にできる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、トランジスタ部７０とダイオード部８０を有する。トランジスタ部７０は、第１導電型の半導体基板１８と、第２導電型の第１半導体領域１４と、第１導電型の第２半導体領域１２と、ゲート絶縁膜５０と、ゲート電極５１と、第１導電型の第１半導体層２０と、第２導電型の第３半導体領域２２と、第１電極１３０と、第２電極２４と、を有する。ダイオード部８０は、半導体基板１８と、第１半導体領域１４と、第１半導体層２０と、第１導電型の第４半導体領域８２と、第１電極１３０と、第２電極２４と、を有する。トランジスタ部７０の第１半導体層２０の半導体基板１８の裏面からの深さは、ダイオード部８０の第１半導体層２０の半導体基板１８の裏面からの深さより大きい。【選択図】図２

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

近年、産業機械、鉄道車両、電気自動車、発電分野など様々な分野において、直流と交流の変換、直流同士、または交流同士の電圧電流変換を行う電力変換回路が使われている。その制御のため、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）の機能が使われる。

このＩＧＢＴと、このＩＧＢＴに逆並列に接続したＦＷＤとを同一半導体基板上に一体化した逆導通型ＩＧＢＴ（ＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ）−ＩＧＢＴ）が公知である。ＲＣ−ＩＧＢＴなどのパワー半導体装置では、ｎ^-型ドリフト層の内部に、ｎ^-型ドリフト層よりも不純物濃度が高いｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）層を形成することが一般的である。

従来のｎ型ＦＳ層を有するＲＣ−ＩＧＢＴの製造方法について説明する。図２６〜図２８は、従来のｎ型ＦＳ層を有するＲＣ−ＩＧＢＴの製造途中の状態を示す断面図である。まず、通常採用される厚い状態のｎ^-型半導体基板１１８のおもて面側に、一般的な方法により、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）、層間絶縁膜およびおもて面電極（電極パッド）などのおもて面素子構造（不図示）を形成する。次に、ｎ^-型半導体基板１１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。

次に、ｎ^-型半導体基板１１８の研削後の裏面からリン（Ｐ）やセレン（Ｓｅ）をイオン注入２００し、ｎ^-型半導体基板１１８の裏面側の内部に、ＩＧＢＴ領域からダイオード領域にわたってｎ⁺型ＦＳ層１２０を形成する。ここまでの状態が図２６に記載される。

次に、ｎ^-型半導体基板１１８の裏面からホウ素（Ｂ）をイオン注入２００し、ｎ^-型半導体基板１１８の裏面の表面層の、ｎ⁺型ＦＳ層１２０よりも浅い位置に、ＩＧＢＴ領域からダイオード領域にわたってｐ⁺型コレクタ領域１２２を形成する。ここまでの状態が図２７に記載される。

次に、フォトリソグラフィにより、ｎ^-型半導体基板１１８の裏面に、ダイオード領域に対応する部分を開口したレジストマスク２０１を形成する。次に、このレジストマスク２０１をマスクとしてｎ^-型半導体基板１１８の裏面からリンをイオン注入し、ｎ^-型半導体基板１１８の裏面の表面層の、ダイオード領域におけるｐ⁺型コレクタ領域１２２をｎ型に反転させてｎ⁺型カソード領域１８２を形成する。ここまでの状態が図２８に記載される。

次に、灰化（アッシング）処理によりレジストマスク２０１を除去する。次に、ｎ^-型半導体基板１１８にイオン注入した不純物を熱処理により拡散させる。次に、ｎ^-型半導体基板１１８のおもて面に、ポリイミド表面保護膜を形成する。次に、半導体ウエハの裏面に、ｐ⁺型コレクタ領域１２２およびｎ⁺型カソード領域１８２に接する裏面電極を形成する。その後、ｎ^-型半導体基板１１８を切断（ダイシング）して個々のチップ状に個片化することで、従来のＲＣ−ＩＧＢＴが完成する。

また、第１領域に設けられた第１導電型の第１半導体層と、第２領域に設けられた第２導電型の第２半導体層と、第１半導体層上及び第２半導体層上に設けられた第２導電型の第４半導体層と、第４半導体層上に設けられた第１導電型の第５半導体層と、第５半導体層上の第１領域の一部に設けられた第２導電型の第６半導体層と、第１領域に設けられた第２電極と、第２領域に設けられた第３電極と、を備え、第３半導体層と第３電極との間の距離、及び第２領域における第３半導体層と第５半導体層との距離のうち、少なくとも一方は、第３半導体層と第２電極との距離よりも短い半導体装置が公知である（例えば、下記特許文献１参照。）。

また、基板裏面側から異なる飛程で複数回のプロトン照射を行い、深さの異なる第１〜４ｎ型層を形成した後、プロトンを活性化させ、基板裏面からプロトン照射の飛程よりも深い位置にヘリウムを照射し、格子欠陥を導入し、格子欠陥量を調整する熱処理時に、第５ｎ型層を形成することで、ｎ型ＦＳ層を構成する半導体装置が公知である（例えば、下記特許文献２参照。）。

特開２０１６−１３９７１９号公報 国際公開第２０１７／０４７２８５号

しかしながら、ｎ⁺型ＦＳ層１２０、ｐ⁺型コレクタ領域１２２の順で形成していくと、ｎ⁺型ＦＳ層１２０は、ｎ^-型半導体基板１１８の裏面からの距離が均一の層として形成されてしまう。この場合、ＩＧＢＴ領域とダイオード領域とで同一の耐圧を有する半導体装置が製造されてしまう。

スイッチング速度の高速化によって逆回復サージ電圧が大きくなると、ダイオード領域にはＩＧＢＴ領域と比較して高い電圧が印加される。このため、ＩＧＢＴ領域とダイオード領域とで同一の耐圧であると、ダイオード領域の方が先に破壊されやすいという課題がある。

この発明は、上述した従来技術による問題点を解消するため、ダイオード領域とＩＧＢＴ領域とを備え、ダイオード領域をＩＧＢＴ領域よりも高耐圧にできる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置はトランジスタ部とダイオード部とを備える。トランジスタ部は、第１導電型の半導体基板と、前記半導体基板のおもて面側に設けられた、第２導電型の第１半導体領域と、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面に設けられたゲート電極と、前記半導体基板の内部に設けられた、第１導電型の第１半導体層と、前記半導体基板の裏面側に設けられた、第２導電型の第３半導体領域と、前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、前記第３半導体領域の表面に設けられた第２電極と、を有する。ダイオード部は、前記半導体基板と、前記第１半導体領域と、前記第１半導体層と、前記半導体基板の裏面側に設けられた、第１導電型の第４半導体領域と、前記第１半導体領域の表面に設けられた前記第１電極と、前記第４半導体領域の表面に設けられた前記第２電極と、を有する。前記トランジスタ部の前記第１半導体層の前記半導体基板の裏面からの深さは、前記ダイオード部の前記第１半導体層の前記半導体基板の裏面からの深さより大きい。

また、この発明にかかる半導体装置は、上述した発明において、前記トランジスタ部の前記第１半導体層の厚さは、前記ダイオード部の前記第１半導体層の厚さと同じであり、前記トランジスタ部では、前記第１半導体層と前記第３半導体領域との間に前記半導体基板が存在することを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トランジスタ部と前記ダイオード部とを備え、電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有し、前記終端構造部は、前記半導体基板と、前記第１半導体層と、前記第４半導体領域と、前記第２電極と、を有し、前記ダイオード部の前記第１半導体層の前記半導体基板の裏面からの深さは、前記終端構造部の前記第１半導体層の前記半導体基板の裏面からの深さと同じであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トランジスタ部と前記ダイオード部とは、上面視において、前記活性領域内に並列に設けられていることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。トランジスタ部とダイオード部を有する半導体装置の製造方法である。半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程を行う。次に、前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程を行う。次に、前記半導体基板の、前記ダイオード部に対応する裏面層の結晶欠陥の量を、前記半導体基板の、前記トランジスタ部に対応する裏面層の結晶欠陥の量より多くする第５工程を行う。次に、前記第５工程より後、アニール処理を行う前に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第６工程を行う。次に、前記半導体基板の、前記トランジスタ部に対応する裏面上に第２導電型の第３半導体領域を形成する第７工程を行う。次に、前記半導体基板の、前記ダイオード部に対応する裏面上に第１導電型の第４半導体領域を形成する第８工程を行う。次に、前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第９工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体層を形成するために、リン（Ｐ）を用いることを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ダイオード部に対応する裏面層の結晶欠陥の量を前記トランジスタ部に対応する裏面層の結晶欠陥の量より多くするために、アルゴン（Ａｒ）、キセノン（Ｘｅ）またはシリコン（Ｓｉ）のイオン注入により行うことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。トランジスタ部とダイオード部を有する半導体装置の製造方法である。半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程を行う。次に、前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程を行う。次に、前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程を行う。次に、前記ダイオード部に対応する前記第３半導体領域に、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第６工程を行う。次に、前記第６工程より後、アニール処理を行う前に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程を行う。次に、前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第８工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、記第５工程で注入する不純物はホウ素（Ｂ）で、前記第６工程で注入する不純物はリン（Ｐ）あるいはヒ素（Ａｓ）であることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。トランジスタ部とダイオード部を有する半導体装置の製造方法である。まず、半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程を行う。次に、前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程を行う。次に、前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程を行う。次に、前記第３半導体領域の活性化のためのレーザーアニールを、前記ダイオード部に対応する前記第３半導体領域に対するレーザーアニールの強度を前記トランジスタ部に対応する前記第３半導体領域に対するレーザーアニールの強度より弱く、行う第６工程を行う。次に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程を行う。次に、前記ダイオード部に対応する前記第３半導体領域に、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第８工程を行う。次に、前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第９工程を行う。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。トランジスタ部とダイオード部を有する半導体装置の製造方法である。まず、半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程を行う。次に、前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程を行う。次に、前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程を行う。次に、前記ダイオード部に対応する前記第３半導体領域に、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第６工程を行う。次に、前記第３半導体領域および前記第４半導体領域の活性化のためのレーザーアニールを、前記第４半導体領域に対するレーザーアニールの強度を前記第３半導体領域に対するレーザーアニールの強度より弱く、行う第７工程を行う。次に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第８工程を行う。次に、前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第９工程を行う。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板と、前記半導体基板のおもて面側に設けられた、第２導電型の第１半導体領域と、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面に設けられたゲート電極と、を備える。さらに、前記半導体基板の内部に設けられた、第１導電型の第１半導体層と、前記半導体基板の裏面側に設けられた、第２導電型の第３半導体領域と、前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、前記第３半導体領域の表面に設けられた第２電極と、を備える。前記第１半導体層の所定の領域の前記半導体基板の裏面からの深さは、前記第１半導体層の前記所定の領域以外の領域の前記半導体基板の裏面からの深さより大きい。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体領域の表面に第１電極を形成する第４工程を行う。次に、前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程を行う。次に、前記第３半導体領域の活性化のためのレーザーアニールを、前記第３半導体領域の所定の領域に対するレーザーアニールの強度を前記第３半導体領域の前記所定の領域以外の領域に対するレーザーアニールの強度より弱く、行う第６工程を行う。次に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程を行う。次に、前記第３半導体領域の表面に第２電極を形成する第８工程を行う。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体領域の表面に第１電極を形成する第４工程を行う。次に、前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程を行う。次に、前記第３半導体領域の活性化のためのレーザーアニールを行う第６工程を行う。次に、前記第３半導体領域の所定の領域にＡｒ（アルゴン）またはシリコン（Ｓｉ）のイオン注入を行う第７工程を行う。次に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第８工程を行う。次に、前記第３半導体領域の表面に第２電極を形成する第９工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程は、前記第７工程より後、前記第８工程より先に行うことを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板と、前記半導体基板のおもて面側に設けられた、第２導電型の第１半導体領域と、前記半導体基板の内部に設けられた、第１導電型の第１半導体層と、を備える。さらに、前記半導体基板の裏面側に設けられた、第１導電型の第４半導体領域と、前記第１半導体領域の表面に設けられた第１電極と、前記第４半導体領域の表面に設けられた第２電極と、を備える。前記第１半導体層の所定の領域の前記半導体基板の裏面からの深さは、前記第１半導体層の前記所定の領域以外の領域の前記半導体基板の裏面からの深さより大きい。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記第１半導体領域の表面に第１電極を形成する第３工程を行う。次に、前記半導体基板の裏面側から、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第４工程を行う。次に、前記第４半導体領域の活性化のためのレーザーアニールを、前記第４半導体領域の所定の領域に対するレーザーアニールの強度を前記第４半導体領域の前記所定の領域以外の領域に対するレーザーアニールの強度より弱く、行う第５工程を行う。次に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第６工程を行う。次に、前記第４半導体領域の表面に第２電極を形成する第８工程を行う。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程を行う。次に、前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記第１半導体領域の表面に第１電極を形成する第３工程を行う。次に、前記半導体基板の裏面側から、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第４工程を行う。次に、前記第４半導体領域の活性化のためのレーザーアニールを行う第５工程を行う。次に、前記第４半導体領域の所定の領域にＡｒ（アルゴン）またはシリコン（Ｓｉ）のイオン注入を行う第６工程を行う。次に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程を行う。次に、前記第４半導体領域の表面に第２電極を形成する第８工程を行う。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程は、前記第６工程より後、前記第７工程より先に行うことを特徴とする。

上述した発明によれば、ＩＧＢＴ領域（トランジスタ部）では、ダイオード領域（ダイオード部）より深い位置にｎ⁺型ＦＳ層（第１導電型の第１半導体層）が設けられる。ここで、深いとはｎ^-型半導体基板（第１導電型の半導体基板）の裏面を基準としている。ｎ^-型半導体基板の裏面とは、ｎ^-型半導体基板の裏面側の表面層に設けられたｐ⁺型コレクタ領域（第２導電型の第３半導体領域）およびｎ⁺型カソード領域（第１導電型の第４半導体領域）の裏面電極（第２電極）側の表面である。これにより、ダイオード領域では、ｎ^-型半導体基板（第１導電型の半導体基板）よりなるドリフト層の厚さが厚く、空乏層がｎ⁺型ＦＳ層のおもて面に届きにくくなり、ダイオード領域の耐圧を増加させることができる。このため、十分な耐圧の確保が可能となり、大きな逆回復サージ電圧がかかった場合でも、素子が破壊されにくくなり、信頼性の高い半導体装置となる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、ダイオード領域とＩＧＢＴ領域とを備え、ダイオード領域をＩＧＢＴ領域よりも高耐圧にできるという効果を奏する。

実施の形態１にかかる半導体装置の構造を示す平面図である。 実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置のカソード領域のキャリア濃度分布を示す特性図である。 実施の形態１にかかる半導体装置のＦＳ層のキャリア濃度分布を示す特性図である。 実施の形態１にかかる半導体装置の製造方法を示すフローチャートである。 実施の形態１にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その１）。 実施の形態１にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その２）。 実施の形態１にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その３）。 実施の形態２にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その１）。 実施の形態２にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その２）。 実施の形態２にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その３）。 実施の形態２にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その４）。 実施の形態３にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その１）。 実施の形態３にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その２）。 実施の形態４にかかる半導体装置の製造途中の活性領域の状態を示す断面図である。 実施の形態５にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その１）。 実施の形態５にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その２）。 実施の形態５にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その３）。 実施の形態６にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その１）。 実施の形態６にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その２）。 実施の形態６にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その３）。 実施の形態６にかかる半導体装置の製造途中の活性領域の状態を示す断面図である（その４）。 レーザーアニールの強度の強い領域、弱い領域を作り分ける方法を示す図である（その１）。 レーザーアニールの強度の強い領域、弱い領域を作り分ける方法を示す図である（その２）。 レーザーアニールの強度の強い領域、弱い領域を作り分ける方法を示す図である（その３）。 従来のｎ型ＦＳ層を有するＲＣ−ＩＧＢＴの製造途中の状態を示す断面図である（その１）。 従来のｎ型ＦＳ層を有するＲＣ−ＩＧＢＴの製造途中の状態を示す断面図である（その２）。 従来のｎ型ＦＳ層を有するＲＣ−ＩＧＢＴの製造途中の状態を示す断面図である（その３）。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態１を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態１の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、ＲＣ−ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す平面図である。図２は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１および図２に示す実施の形態１にかかる半導体装置は、トレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したダイオードとを同一の半導体基板（半導体チップ）上に一体化したＲＣ−ＩＧＢＴ１５０である。

図１に示すように、ＲＣ−ＩＧＢＴ１５０は、活性領域９０と、活性領域９０の周囲を囲むエッジ終端領域９１とを備える。活性領域９０は、オン状態のときに電流が流れる領域である。エッジ終端領域９１は、ドリフト領域の半導体基体おもて面側の電界を緩和し耐圧を保持する耐圧保持領域を含む。なお、活性領域９０とエッジ終端領域９１との境界は、片側のみに後述するｎ⁺型エミッタ領域１２が設けられた、または両側にｎ⁺型エミッタ領域１２が設けられないダミートレンチ３０の中心である。活性領域９０の同一の半導体基板上に、ＩＧＢＴの動作領域となるＩＧＢＴ領域（トランジスタ部）７０と、ダイオードの動作領域となるダイオード領域（ダイオード部）８０とが並列に設けられている。

活性領域９０のｎ^-型ドリフト層となるｎ^-型半導体基板（第１導電型の半導体基板）１８のおもて面の表面層には、ｎ型蓄積層１６が設けられていてもよい。ｎ型蓄積層１６は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型蓄積層１６上（ｎ^-型半導体基板１８のおもて面側）にＩＧＢＴ領域７０からダイオード領域８０にわたってｐ型ベース領域（第２導電型の第１半導体領域）１４が設けられている。ｐ型ベース領域１４は、ダイオード領域８０においてｐ型アノード領域として機能する。ｐ型ベース領域１４を貫通してｎ^-型半導体基板１８に達するゲートトレンチ４０およびダミートレンチ３０が設けられている。ゲートトレンチ４０は、両側にｎ⁺型エミッタ領域１２が設けられ、ＩＧＢＴ領域７０に所定の間隔で例えばストライプ状の平面レイアウトに配置され、ｐ型ベース領域１４を複数の領域（メサ部）に分離する。ゲートトレンチ４０の内部には、ゲートトレンチ４０の内壁に沿ってゲート絶縁膜５０が設けられ、ゲート絶縁膜５０の内側にゲート電極５１が設けられている。ダミートレンチ３０は、ＩＧＢＴ領域７０のダイオード領域８０およびエッジ終端領域との境界と、ダイオード領域８０とに設けられ、ゲートトレンチ４０と同一の構造を有してよい。

ＩＧＢＴ領域７０において、ｐ型ベース領域１４の内部には、各メサ部にそれぞれｎ⁺型エミッタ領域（第１導電型の第２半導体領域）１２が選択的に設けられている。ｎ⁺型エミッタ領域１２は、ゲートトレンチ４０の内壁に設けられたゲート絶縁膜５０を挟んでゲート電極５１に対向する。ダイオード領域８０において、ｐ型ベース領域１４の内部には、ｎ⁺型エミッタ領域１２は設けられていない。おもて面電極（第１電極）１３０は、コンタクトホールを介してｎ⁺型エミッタ領域１２に接するとともに、層間絶縁膜３８によってゲート電極５１と電気的に絶縁されている。ｎ⁺型エミッタ領域１２には、選択的に開口が設けられ、その開口において、おもて面電極１３０とｐ型ベース領域１４が電気的に接続していてもよい。おもて面電極１３０は、ＩＧＢＴ領域７０においてエミッタ電極５２として機能し、ダイオード領域８０においてアノード電極として機能する。

ｎ^-型半導体基板１８の内部には、基板裏面側に、ｎ⁺型フィールドストップ（ＦＳ）層（第１導電型の第１半導体層）２０が設けられている。ｎ⁺型ＦＳ層２０は、オフ時にｐ型ベース領域１４とｎ^-型半導体基板１８との間のｐｎ接合から後述するｐ⁺型コレクタ領域２２側に伸びる空乏層の伸びを抑制する機能を有する。ｎ⁺型ＦＳ層２０は、ＩＧＢＴ領域７０とダイオード領域８０とでは、異なった深さに設けられ、ｎ⁺型ＦＳ層２０は波打った形状となっている。一般的に、イオン注入によって異なる深さに不純物層を形成する場合、深い不純物層の方が浅い不純物層に比べ不純物層の厚さが厚くなる傾向があるが、実施の形態１にかかる半導体装置のｎ⁺型ＦＳ層２０は、ＩＧＢＴ領域７０でもダイオード領域８０でも厚さｗは製造におけるばらつきの範囲内であった。

図２に示すように、ＩＧＢＴ領域７０では、ダイオード領域８０より深い位置にｎ⁺型ＦＳ層２０が設けられる。ｎ⁺型ＦＳ層２０は、図２に示すようにＹ軸方向へ延伸して設けられているＩＧＢＴ領域７０の全体で略同じ深さであってよい。また、ｎ⁺型ＦＳ層２０は、図２に示すようにＹ軸方向へ延伸して設けられているダイオード領域８０の全体で略同じ深さであってよい。ここで、深い、浅いとはｎ^-型半導体基板１８の裏面を基準としており、深い位置とは、ｎ^-型半導体基板１８の裏面からの距離が長いことを意味し、浅い位置とは、ｎ^-型半導体基板１８の裏面からの距離が短いことを意味する。ｎ^-型半導体基板１８の裏面とは、ｎ^-型半導体基板１８の裏面側の表面層に設けられたｐ⁺型コレクタ領域２２およびｎ⁺型カソード領域８２の裏面電極２４側の表面である。つまり、ＩＧＢＴ領域７０でのｎ⁺型ＦＳ層２０の深さｄ１は、ダイオード領域８０でのｎ⁺型ＦＳ層２０の深さｄ２より大きくなっている（ｄ１＞ｄ２）。深さとは、ｎ^-型半導体基板１８の裏面からｎ⁺型ＦＳ層２０のおもて面側（ｐ型ベース領域１４側）の表面までの長さである。深さの差（ｄ１−ｄ２）は、０．５μｍ以上３μｍ以下であることが好ましい。ＩＧＢＴ領域７０では、ｎ⁺型ＦＳ層２０とｐ⁺型コレクタ領域２２との間に、深さの差（ｄ１−ｄ２）に対応する厚さのｎ^-型半導体基板１８が存在している。ｎ⁺型ＦＳ層２０とｐ⁺型コレクタ領域２２との間にｎ^-型半導体基板１８が存在していることにより、ｎ⁺型ＦＳ層２０およびｐ⁺型コレクタ領域２２の不純物濃度の高い領域が離れることで、この部分での耐圧が向上する。一方、ダイオード領域８０では、ｎ⁺型カソード領域８２のおもて面側の表面（裏面電極２４側と反対側の表面）にｎ⁺型ＦＳ層２０が設けられてもよい。

これにより、ダイオード領域８０では、ドリフト層であるｎ^-型半導体基板１８の厚さが厚く、空乏層がｎ^-型半導体基板１８の裏面に届きにくくなり、ダイオード領域８０の耐圧を増加させることができる。例えば、スイッチング速度を高速化すると逆回復サージ電圧が大きくなり、素子破壊の危険性が高くなるが、ダイオード領域８０のｎ⁺型ＦＳ層２０を裏面から浅い（ｎ^-型半導体基板１８の裏面からの距離が短い）位置に設けることで、十分な耐圧の確保が可能となり、大きな逆回復サージ電圧がかかった場合でも、素子が破壊されにくくなり、信頼性の高い半導体装置となる。

また、ｎ^-型半導体基板１８の内部には、ダイオード領域８０において、ｎ⁺型ＦＳ層２０よりもｎ^-型半導体基板１８のおもて面から浅い位置に、ヘリウム（Ｈｅ）照射によりライフタイムキラーとなる空孔（Ｖ）などの格子欠陥（×印で示す）を導入してなるライフタイム制御領域７２が設けられている。ライフタイム制御領域７２は、ＩＧＢＴ領域７０の、ダイオード領域８０との境界付近にまで延在していてもよい。また、ライフタイム制御領域７２は、エッジ終端領域９１のチップ端（エッジ終端領域９１の活性領域９０側とは反対側の端）まで延在していてもよい。ｎ^-型半導体基板１８のキャリア濃度は、ライフタイム制御領域７２を設けた部分で他の部分より低くなっている。このため、ダイオード領域８０においてｎ^-型半導体基板１８のキャリアライフタイムが短くなり、ダイオードの逆回復時のキャリアの消滅を早めて逆回復損失を低減させることができる。

ｎ^-型半導体基板１８の裏面側の表面層の、ｎ⁺型ＦＳ層２０よりもｎ^-型半導体基板１８の裏面から浅い位置には、ＩＧＢＴ領域７０にｐ⁺型コレクタ領域（第２導電型の第３半導体領域）２２が設けられ、ダイオード領域８０にｎ⁺型カソード領域（第１導電型の第４半導体領域）８２が設けられている。ｎ⁺型カソード領域８２は、ｐ⁺型コレクタ領域２２に隣接する。裏面電極（第２電極）２４は、ｐ⁺型コレクタ領域２２およびｎ⁺型カソード領域８２の表面（ｎ^-型半導体基板の裏面全体）に設けられている。裏面電極２４は、ＩＧＢＴ領域７０においてコレクタ電極として機能し、ダイオード領域８０においてカソード電極として機能する。

エッジ終端領域９１の活性領域９０側にｐ⁺型ウェル領域１１が設けられる。エッジ終端領域９１には、ｐ⁺型のガードリング９２およびチップ端部に接したｎ⁺型チャネルストッパ１７４が設けられる。また、チャネルストッパは、ｐ型であってもよい。ガードリング９２は、Ｘ軸方向負側から正側に向かって、複数設けられてよい。図２には、ガードリング９２が複数設けられた状態の例を示している。

ガードリング９２は、エッジ終端領域９１に活性領域９０を囲うように設けられてよい。ガードリング９２が複数設けられている場合、ガードリング９２の不純物濃度は同じであってもよい。また、フィールドプレート電極９４が、ｎ⁺型チャネルストッパ１７４およびガードリング９２の表面と接するように層間絶縁膜３８の上面に設けられている。

エッジ終端領域９１の裏面構造は、ダイオード領域８０と同様にｎ⁺型カソード領域８２を設け、エッジ終端領域９１のすべてに、ｎ⁺型ＦＳ層２０が浅い位置に設けられていることが好ましい。つまり、エッジ終端領域９１でのｎ⁺型ＦＳ層２０の深さｄ３は、ダイオード領域８０でのｎ⁺型ＦＳ層２０の深さｄ２とほぼ同じになっている（ｄ３≒ｄ２）。少なくとも、図２に示すように、チップ端部からｐ⁺型ウェル領域１１までは、ｎ⁺型ＦＳ層２０が浅い位置に設けられていることが好ましい。これにより、エッジ終端領域９１では、領域Ａで示すように電界の幅が広くなり、活性領域９０側のｐ⁺型ウェル領域１１では、領域Ｂで示すように電界の幅が狭くなる。このため、アヴァランシェ降伏は活性領域９０側のｐ⁺型ウェル領域１１で発生しやすくなり、エッジ終端領域９１が破壊されるのを防止することができる。

また、エッジ終端領域９１のチップ端部からｐ⁺型ウェル領域１１までのすべてに、ｎ⁺型ＦＳ層２０を浅い位置に設けられなくてもよい。アヴァランシェ降伏が発生しやすい箇所だけ、ｎ⁺型ＦＳ層２０を浅い位置に設けることで、この箇所にアヴァランシェ降伏を発生しにくくすることができる。

図３は、実施の形態１にかかる半導体装置のカソード領域のキャリア濃度分布を示す特性図である。図３において、縦軸はキャリア濃度を示し、単位はｃｍ^-3であり、横軸は、ｎ^-型半導体基板１８の裏面からの深さを示し、単位はμｍである。図３は、加速電圧１１０ｋｅＶ、ドーズ量３×１０¹⁵ｃｍ^-2でｎ⁺型カソード領域８２を形成した場合のキャリア濃度をＳＲ法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｐｒｏｆｉｌｅｒ）で測定した結果である。図３では、約０．３５μｍのｎ⁺型カソード領域８２が形成されていることがわかる。

図４は、実施の形態１にかかる半導体装置のＦＳ層のキャリア濃度分布を示す特性図である。図４において、縦軸はキャリア濃度を示し、単位はｃｍ^-3であり、横軸は、ｎ^-型半導体基板１８の裏面からの深さを示し、単位はμｍである。図４は、加速電圧６２０ｋｅＶ、ドーズ量１．７×１０¹²ｃｍ^-2でｎ⁺型ＦＳ層２０を形成した場合のキャリア濃度をＳＲ法で測定した結果である。図４では、約１．４μｍのｎ⁺型ＦＳ層２０が形成されていることがわかる。

（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図５は、実施の形態１にかかる半導体装置の製造方法を示すフローチャートである。図６〜図８は、実施の形態１にかかる半導体装置の製造途中の活性領域９０の状態を示す断面図である。ここで、図６〜図８は、おもて面素子構造の図示を省略している。

まず、活性領域９０のｎ型ドリフト層となるｎ^-型半導体基板１８のおもて面側に、一般的な方法により、ゲートトレンチ４０、ゲート絶縁膜５０およびゲート電極５１を順に形成してＭＯＳゲートを形成する。また、ダミートレンチ３０も、活性領域９０およびエッジ終端領域９１の活性領域９０側のｎ型ドリフト層となるｎ^-型半導体基板１８のおもて面側に、ゲートトレンチ４０と同様に、形成する。ｎ^-型半導体基板１８のおもて面側に、ゲートトレンチ４０の底よりもｎ^-型半導体基板１８のおもて面から浅い深さで、例えばエピタキシャル成長によりｎ型蓄積層１６を形成してもよい。

次に、エッジ終端領域９１において、ホウ素（Ｂ）などのｐ型不純物のイオン注入により、基板おもて面の表面層に、ｐ⁺型ウェル領域１１およびガードリング９２を選択的に形成する。次に、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物のイオン注入により、基板おもて面の表面層に、ｎ⁺型チャネルストッパ１７４を選択的に形成する。

次に、活性領域９０およびエッジ終端領域９１のｐ⁺型ウェル領域１１より活性領域９０側に、ホウ素（Ｂ）などのｐ型不純物のイオン注入により、ゲートトレンチ４０の底よりもｎ^-型半導体基板１８のおもて面から浅い深さでｐ型ベース領域１４を形成する。あるいは、ｎ型蓄積層１６のある場合はｎ型蓄積層１６よりもｎ^-型半導体基板１８のおもて面から浅い深さでｐ型ベース領域１４を形成する。上記製造方法では、ガードリング９２およびｎ⁺型チャネルストッパ１７４を形成した後にｐ型ベース領域１４を形成したが、ｐ型ベース領域１４を形成後にガードリング９２およびｎ⁺型チャネルストッパ１７４を形成してもよい。

次に、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物のイオン注入により、ＩＧＢＴ領域７０のｐ型ベース領域１４の内部にｎ⁺型エミッタ領域１２を選択的に形成する。次に、ゲート電極５１を覆うように、例えばＢＰＳＧ膜などの層間絶縁膜３８を堆積（形成）する。

次に、層間絶縁膜３８をパターニングしてコンタクトホールを形成し、ＩＧＢＴ領域７０においてｎ⁺型エミッタ領域１２を露出させ、ダイオード領域８０においてｐ型ベース領域１４を露出させ、エッジ終端領域９１においてｎ⁺型チャネルストッパ１７４、ｐ⁺型ウェル領域１１およびガードリング９２を露出させる。次に、コンタクトホールの内部に、バリアメタル（不図示）を介してプラグ電極（不図示）を形成する。次に、例えばスパッタリング法により、コンタクトホールの内部のプラグ電極に接するように、層間絶縁膜３８の表面全体を覆うおもて面電極１３０を形成する。エッジ終端領域９１でも、例えばスパッタリング法により、コンタクトホールの内部のプラグ電極に接するように、層間絶縁膜３８の表面の一部を覆うフィールドプレート電極９４を形成する。このようにして、実施の形態１にかかる半導体装置のおもて面素子構造を形成する（ステップＳ１：第１工程〜第４工程）。

次に、ｎ^-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ^-型半導体基板１８裏面全体に例えばホウ素（Ｂ）などのｐ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面全体の表面層にｐ⁺型コレクタ領域２２を形成する（ステップＳ２：第５工程）。パーティクルなどでｐ型不純物が注入されない箇所があると、耐圧不良となってしまうため、ｎ^-型半導体基板１８の裏面が露出している状態でプロセスが進まないように、注入面が清浄である状態からすぐにｐ型不純物をイオン注入している。ここまでの状態が図６に記載される。

次に、フォトリソグラフィにより、ｎ^-型半導体基板１８裏面上に、ダイオード領域８０およびエッジ終端領域９１に対応する部分を開口したレジストマスク１０１を形成する（ステップＳ３）。次に、このレジストマスク１０１をマスクとして例えばリン（Ｐ）などのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面の表面層の、ダイオード領域８０およびエッジ終端領域９１におけるｐ⁺型コレクタ領域２２をｎ型に反転させてｎ⁺型カソード領域８２を形成する（ステップＳ４：第６工程）。このようにして、ｎ⁺型領域とｐ⁺型領域が並んだＲＦＣ（Ｒｅｌａｘｅｄ Ｆｉｅｌｄ ｏｆ Ｃａｔｈｏｄｅ）構造が形成される。ここまでの状態が図７に記載される。

次に、灰化（アッシング）処理によりレジストマスク１０１を除去する。次に、ｎ^-型半導体基板１８裏面全体に例えばリンなどのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８の内部にｎ⁺型ＦＳ層２０を形成する（ステップＳ５：第６工程）。ここまでの状態が図８に記載される。

ここで、ｎ⁺型カソード領域８２とｐ⁺型コレクタ領域２２とに注入された不純物を活性化する前に、ｎ⁺型カソード領域８２およびｐ⁺型コレクタ領域２２越しにイオン注入を行っている。ｎ⁺型カソード領域８２とｐ⁺型コレクタ領域２２とで、結晶欠陥の量に差があり、ｎ⁺型カソード領域８２で結晶欠陥が多いため、ｎ型不純物はｎ⁺型カソード領域８２を通過しにくくなっている。このため、ＩＧＢＴ領域７０では、ダイオード領域８０よりｎ^-型半導体基板１８の裏面から深い位置にｎ⁺型ＦＳ層２０が形成され、ｎ⁺型ＦＳ層２０は波打った形状に形成される。このため、実施の形態１では、従来よりもプロセス工数を増やすことなく、１回のイオン注入で、ＩＧＢＴ領域７０では、深い位置にｎ⁺型ＦＳ層２０を形成して、ダイオード領域８０では、浅い位置にｎ⁺型ＦＳ層２０を形成することができる。

このように、結晶欠陥の量に差がある領域を形成して、アニールを行わず、不純物を活性化する前にｎ⁺型ＦＳ層２０を形成するためのイオン注入を行う。これにより、ｎ⁺型ＦＳ層２０が波打った形状に形成される。上述の方法では、結晶欠陥の量に差がある領域の形成方法として、ｎ⁺型カソード領域８２とｐ⁺型コレクタ領域２２とを形成しているが、この方法に限らない。例えば、アルゴン（Ａｒ）あるいはキセノン（Ｘｅ）などの希ガス元素、あるいはシリコン（Ｓｉ）などの基板の電気特性に影響を及ぼさない元素などをｎ^-型半導体基板１８裏面に選択的に注入することにより、結晶欠陥の量に差がある領域を形成してもよい。この場合、ダイオード領域８０に例えばアルゴンを注入し、アニールを行う前に、ｎ^-型半導体基板１８裏面全体に例えばリンなどのｎ型不純物をイオン注入することで、ＩＧＢＴ領域７０では、ダイオード領域８０よりｎ^-型半導体基板１８の裏面から深い位置にｎ⁺型ＦＳ層２０が形成され、ｎ⁺型ＦＳ層２０は波打った形状に形成される。また、チャネリングを考慮して、イオン注入の際にチャネリングの起こりやすい結晶方位からイオン注入することによって、結晶欠陥量の差により波打った形状が形成される効果が顕著となり、波打った形状のｎ⁺型ＦＳ層２０を形成可能となる。

また、ｎ⁺型ＦＳ層２０を形成するためのイオン種は、リン、水素、ヒ素（Ａｓ）等が挙げられる。その中でもリンであることが好ましい。その理由は、リンを用いてｎ⁺型ＦＳ層２０を形成するイオン注入をすることで、結晶欠陥量の差により波打った形状が形成される効果が顕著になり、波打ったｎ⁺型ＦＳ層２０がより容易に形成されるためである。水素はリンより軽い元素であるため、より深くにまで注入が可能であり、リンを用いる場合より、深い位置に波打ったｎ⁺型ＦＳ層２０を形成しやすい。ヒ素はリンよりも重い元素であるため、リンを用いる場合より、浅い位置に波打ったｎ⁺型ＦＳ層２０を形成するのに大きなエネルギーで注入する必要がある。その他に用いられることのあるイオン種として、セレン、硫黄等があるが、拡散しやすいため、ｎ⁺型ＦＳ層２０は波打った形状に形成されにくい。

また、ｎ^-型半導体基板１８裏面に選択的にｎ型不純物、例えばリン（Ｐ）あるいはヒ素（Ａｓ）などをイオン注入し、ｎ^-型半導体基板１８のダイオード領域８０における裏面の表面層に選択的にｎ⁺型カソード領域８２を形成し、その後に、ｎ^-型半導体基板１８裏面に選択的にｐ型不純物、例えばホウ素（Ｂ）をイオン注入し、ＩＧＢＴ領域７０における裏面の表面層に選択的にｐ⁺型コレクタ領域２２を形成した後、ｎ⁺型ＦＳ層２０を形成するｎ型不純物をイオン注入することでも、ＲＦＣ構造が形成されるとともに、ｎ⁺型ＦＳ層２０を形成することができる。ｎ型不純物であるリンあるいはヒ素は、ｐ型不純物であるホウ素よりも質量数が大きく結晶欠陥ができやすいため、結晶欠陥の量に差がある領域を形成できる。ｎ⁺型カソード領域８２およびｐ⁺型コレクタ領域２２を形成する順番は適宜変更可能である。

なお、ｎ^-型半導体基板１８裏面全体にｎ型不純物をイオン注入し、ｎ^-型半導体基板１８裏面全体の表面層にｎ⁺型カソード領域８２を形成し、その後に、ｎ^-型半導体基板１８裏面に選択的にｐ型不純物をイオン注入し、ＩＧＢＴ領域７０におけるｎ⁺型カソード領域８２をｐ型に反転させてｐ⁺型コレクタ領域２２を形成した後、ｎ⁺型ＦＳ層２０を形成するｎ型不純物をイオン注入することで、ＲＦＣ構造が形成されるとともに、実施の形態１と逆に波打ったｎ⁺型ＦＳ層２０を形成することができる。つまり、この場合ＩＧＢＴ領域７０では、ダイオード領域８０よりｎ^-型半導体基板１８の裏面から浅い位置にｎ⁺型ＦＳ層２０が形成される。

なお、フォトリソグラフィにより、ｎ^-型半導体基板１８裏面上に、ＩＧＢＴ領域７０に対応する部分を開口したレジストマスク１０１を形成し、このレジストマスク１０１をマスクとして例えばｐ型不純物をイオン注入し、ｎ^-型半導体基板１８裏面の表面層に選択的に、ｐ⁺型コレクタ領域２２を形成した後、ｎ^-型半導体基板１８裏面全体の表面層にｎ型不純物をイオン注入し、ｐ⁺型コレクタ領域２２をｎ型に反転させないようｎ⁺型カソード領域８２を形成し、その後ｎ⁺型ＦＳ層２０を形成するｎ型不純物をイオン注入する。この製造方法によっても、ＲＦＣ構造が形成されるとともに、実施の形態１と逆に波打ったｎ⁺型ＦＳ層２０を形成することができる。つまり、ＩＧＢＴ領域７０では、ダイオード領域８０よりｎ^-型半導体基板１８の裏面から浅い位置にｎ⁺型ＦＳ層２０が形成される。

次に、熱処理（アニール）により、ｎ⁺型カソード領域８２、ｐ⁺型コレクタ領域２２およびｎ⁺型ＦＳ層２０を活性化させる。ｎ⁺型ＦＳ層２０の活性化に適した温度と、他の不純物により形成された層の活性化に適した温度が異なるため、ｎ⁺型ＦＳ層２０の活性化は、ｎ⁺型カソード領域８２とｐ⁺型コレクタ領域２２との活性化と別に行う。例えば、ｎ⁺型カソード領域８２とｐ⁺型コレクタ領域２２の活性化はレーザーによる加熱で行ってもよい。ｎ⁺型ＦＳ層２０の活性化は、ｎ⁺型カソード領域８２とｐ⁺型コレクタ領域２２の活性化とは、処理条件を変えたレーザーによる加熱で行ってもよいし、４００℃程度以下の比較的低温での炉によるアニールで行ってもよい。次に、基板おもて面全体を例えばポリイミド膜などの表面保護膜（不図示）で覆った後、表面保護膜をパターニングしておもて面電極１３０や各電極パッドを露出させる。

次に、基板裏面からヘリウム照射を行い、ダイオード領域８０からＩＧＢＴ領域７０の、ダイオード領域８０との境界付近にわたってｎ^-型半導体基板１８にライフタイムキラーとなる格子欠陥を導入し、ライフタイム制御領域７２を形成する。

次に、熱処理（アニール）により、ヘリウム照射による格子欠陥を回復させて半導体基板中の格子欠陥量を調整することにより、キャリアライフタイムを調整する。

次に、半導体基板の裏面全体に、ｎ⁺型カソード領域８２およびｐ⁺型コレクタ領域２２に接する裏面電極２４を形成する。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、図２に示すＲＣ−ＩＧＢＴ１５０が完成する。

以上、説明したように、実施の形態１によれば、ＩＧＢＴ領域では、ダイオード領域よりｎ^-型半導体基板の裏面から深い位置にｎ⁺型ＦＳ層が設けられる。これにより、ダイオード領域では、ドリフト層であるｎ^-型半導体基板の厚さが厚く、空乏層がｎ^-型半導体基板の裏面に届きにくくなり、ダイオード領域の耐圧を増加させることができる。このため、十分な耐圧の確保が可能となり、大きな逆回復サージ電圧がかかった場合でも、素子が破壊されにくくなり、信頼性の高い半導体装置となる。

（実施の形態２）
実施の形態２にかかる半導体装置の構造は、実施の形態１にかかる半導体装置の構造と同じであるため、記載を省略する。

（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図９〜図１２は、実施の形態２にかかる半導体装置の製造途中の活性領域９０の状態を示す断面図である。ここで、図９〜図１２は、おもて面素子構造の図示を省略している。これ以降の図１３〜図２２も同様である。

まず、実施の形態１と同様に、ｎ型ドリフト層となるｎ^-型半導体基板１８のおもて面側に、おもて面素子構造を形成する（第１工程〜第４工程）。

次に、ｎ^-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ^-型半導体基板１８裏面全体に例えばホウ素（Ｂ）などのｐ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面全体の表面層にｐ⁺型コレクタ領域２２を形成する（第５工程）。パーティクルなどでｐ型不純物が注入されない箇所があると、耐圧不良となってしまうため、ｎ^-型半導体基板１８の裏面が露出している状態でプロセスが進まないように、注入面が清浄である状態からすぐにｐ型不純物をイオン注入している。ここまでの状態が図９に記載される。

次に、ｎ^-型半導体基板１８裏面からレーザーアニール１０２を行う（第６工程）。バンド端よりも高エネルギーのレーザーを照射し、加熱することでイオン注入したｐ型不純物を活性化させる。この際、レーザーの走査速度を変化させる等により、レーザーアニール１０２の強度の強い領域、弱い領域を作り分ける。レーザーアニールの強度については図２４〜図２５を用いて後述する。図１０において、細い矢印がレーザーアニール１０２の強度の弱い部分で、太い矢印がレーザーアニール１０２の強度の強い部分であることを示す。ｐ型不純物をイオン注入１００により、ｐ⁺型コレクタ領域２２に結晶欠陥が形成されるが、レーザーアニール１０２が強いと、熱により多くの結晶欠陥が回復して、結晶欠陥の密度が低い領域ができる。一方、レーザーアニール１０２が弱いと、熱により多くの結晶欠陥が十分に回復せず、結晶欠陥の密度が高い領域ができる。このように、レーザーアニール１０２の強度の強弱により、ｎ^-型半導体基板１８の裏面に結晶欠陥の量の差を作る。

例えば、レーザーアニール１０２時にレーザー光を平行に走査して、縦軸５０％以上のオーバーラップ率（重なりあう部分の面積の割合）で、パルス幅を半値幅で１００ｎｓ以上３００ｎｓ以下、エネルギー密度ｊを１．６Ｊ／ｃｍ²以上２．０Ｊ／ｃｍ²以下、周波数を１ｋＨｚ〜３ｋＨｚとすることで、結晶欠陥をなくすことができる。このため、上記の条件より、レーザーのエネルギー密度ｊを小さくすることで、結晶欠陥が残る部分を形成することができる。

ここで、実施の形態２では、ｎ⁺型カソード領域８２が形成される領域に対するレーザーアニールの強度を、ｐ⁺型コレクタ領域２２が形成される領域に対するレーザーアニールの強度より弱くしている。これにより、ｐ⁺型コレクタ領域２２が形成される領域に結晶欠陥の密度が低い領域を形成し、ｎ⁺型カソード領域８２が形成される領域に結晶欠陥の密度が高い領域を形成する。ここまでの状態が図１０に記載される。

次に、ｎ^-型半導体基板１８裏面全体に例えばリンなどのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８の内部にｎ⁺型ＦＳ層２０を形成する（第７工程）。ｎ^-型半導体基板１８裏面に、結晶欠陥の量に差があり、結晶欠陥の密度が高い領域では、ｎ型不純物はｎ⁺型カソード領域８２を通過しにくくなっている。このため、ＩＧＢＴ領域７０では、ダイオード領域８０よりｎ^-型半導体基板１８の裏面から深い位置にｎ⁺型ＦＳ層２０が形成され、ｎ⁺型ＦＳ層２０は波打った形状に形成される。このため、実施の形態２では、１回のイオン注入で、ＩＧＢＴ領域７０では、深い位置にｎ⁺型ＦＳ層２０を形成して、ダイオード領域８０では、浅い位置にｎ⁺型ＦＳ層２０を形成することができる。ここまでの状態が図１１に記載される。

次に、フォトリソグラフィにより、ｎ^-型半導体基板１８裏面上に、ダイオード領域８０およびエッジ終端領域９１に対応する部分を開口したレジストマスク１０１を形成する。次に、このレジストマスク１０１をマスクとして例えばリン（Ｐ）などのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面の表面層の、ダイオード領域８０およびエッジ終端領域９１におけるｐ⁺型コレクタ領域２２をｎ型に反転させてｎ⁺型カソード領域８２を形成する（第８工程）。このようにして、ｎ⁺型領域とｐ⁺型領域が並んだＲＦＣ（Ｒｅｌａｘｅｄ Ｆｉｅｌｄ ｏｆ Ｃａｔｈｏｄｅ）構造が形成される。ここまでの状態が図１２に記載される。

次に、灰化（アッシング）処理によりレジストマスク１０１を除去する。また、ｎ⁺型ＦＳ層２０を形成するためのイオン種は、リン、水素、ヒ素（Ａｓ）等が挙げられる。その中でもリンであることが好ましい。その理由は、リンを用いてｎ⁺型ＦＳ層２０を形成するイオン注入をすることで、結晶欠陥量の差により波打った形状が形成される効果が顕著になり、波打ったｎ⁺型ＦＳ層２０がより容易に形成されるためである。水素はリンより軽い元素であるため、より深くにまで注入が可能であり、リンを用いる場合より、深い位置に波打ったｎ⁺型ＦＳ層２０を形成しやすい。ヒ素はリンよりも重い元素であるため、リンを用いる場合より、浅い位置に波打ったｎ⁺型ＦＳ層２０を形成するのに大きなエネルギーで注入する必要がある。その他に用いられることのあるイオン種として、セレン、硫黄等があるが、拡散しやすいため、ｎ⁺型ＦＳ層２０は波打った形状に形成されにくい。

次に、熱処理（アニール）により、ｎ⁺型カソード領域８２およびｎ⁺型ＦＳ層２０を活性化させる。ｎ⁺型ＦＳ層２０の活性化に適した温度と、他の不純物により形成された層の活性化に適した温度が異なるため、ｎ⁺型ＦＳ層２０の活性化は、ｎ⁺型カソード領域８２の活性化と別に行う。例えば、ｎ⁺型カソード領域８２の活性化はレーザーによる加熱で行ってもよい。ｎ⁺型ＦＳ層２０の活性化は、ｎ⁺型カソード領域８２の活性化とは、処理条件を変えたレーザーによる加熱で行ってもよいし、４００℃程度以下の比較的低温での炉によるアニールで行ってもよい。次に、基板おもて面全体を例えばポリイミド膜などの表面保護膜（不図示）で覆った後、表面保護膜をパターニングしておもて面電極１３０や各電極パッドを露出させる。

次に、基板裏面からヘリウム照射を行い、ダイオード領域８０からＩＧＢＴ領域７０の、ダイオード領域８０との境界付近にわたってｎ^-型半導体基板１８にライフタイムキラーとなる格子欠陥を導入し、ライフタイム制御領域７２を形成する。

次に、熱処理（アニール）により、ヘリウム照射による格子欠陥を回復させて半導体基板中の格子欠陥量を調整することにより、キャリアライフタイムを調整する。

次に、半導体基板の裏面全体に、ｎ⁺型カソード領域８２およびｐ⁺型コレクタ領域２２に接する裏面電極２４を形成する（第９工程）。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、図１および図２に示すＲＣ−ＩＧＢＴ１５０が完成する。

以上、説明したように、実施の形態２によれば、実施の形態１と同様にＩＧＢＴ領域では、ダイオード領域よりｎ^-型半導体基板の裏面から深い位置にｎ⁺型ＦＳ層が設けられる。これにより、実施の形態１と同様の効果を有する。

（実施の形態３）
実施の形態３にかかる半導体装置の構造は、実施の形態１にかかる半導体装置の構造と同じであるため、記載を省略する。

（実施の形態３にかかる半導体装置の製造方法）
次に、実施の形態３にかかる半導体装置の製造方法について説明する。図１３および図１４は、実施の形態３にかかる半導体装置の製造途中の活性領域９０の状態を示す断面図である。

まず、実施の形態１と同様に、ｎ型ドリフト層となるｎ^-型半導体基板１８のおもて面側に、おもて面素子構造を形成する（第１工程〜第４工程）。

次に、ｎ^-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ^-型半導体基板１８裏面全体に例えばホウ素（Ｂ）などのｐ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面全体の表面層にｐ⁺型コレクタ領域２２を形成する（第５工程）。パーティクルなどでｐ型不純物が注入されない箇所があると、耐圧不良となってしまうため、ｎ^-型半導体基板１８の裏面が露出している状態でプロセスが進まないように、注入面が清浄である状態からすぐにｐ型不純物をイオン注入している。ここまでの状態は実施の形態２の図９と同じになる。

次に、フォトリソグラフィにより、ｎ^-型半導体基板１８裏面上に、ダイオード領域８０およびエッジ終端領域９１に対応する部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして例えばリン（Ｐ）などのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面の表面層の、ダイオード領域８０およびエッジ終端領域９１におけるｐ⁺型コレクタ領域２２をｎ型に反転させてｎ⁺型カソード領域８２を形成する（第６工程）。このようにして、ｎ⁺型領域とｐ⁺型領域が並んだＲＦＣ構造が形成される。

次に、灰化（アッシング）処理によりレジストマスクを除去する。次に、ｎ^-型半導体基板１８裏面からレーザーアニール１０２を行うことにより、ｎ⁺型カソード領域８２およびｐ⁺型コレクタ領域２２を活性化させる（第７工程）。バンド端よりも高エネルギーのレーザーを照射し、加熱することでイオン注入したｐ型不純物およびｎ型不純物を活性化させる。この際、レーザーの走査速度を変化させる等により、レーザーアニール１０２の強度の強い領域、弱い領域を作り分ける。図１３において、細い矢印がレーザーアニール１０２の弱い部分で、太い矢印がレーザーアニール１０２の強い部分であることを示す。レーザーアニール１０２が強いと、熱により多くの結晶欠陥が回復して、結晶欠陥の密度が低い領域ができる。一方、レーザーアニール１０２が弱いと、熱により多くの結晶欠陥が十分に回復せず、結晶欠陥の密度が高い領域ができる。このように、レーザーアニール１０２の強弱により、ｎ^-型半導体基板１８の裏面に結晶欠陥の差を作る。

ここで、実施の形態３では、ｎ⁺型カソード領域８２が形成される領域に対するレーザーアニールの強度を、ｐ⁺型コレクタ領域２２が形成される領域に対するレーザーアニールの強度より弱くしている。これにより、ｐ⁺型コレクタ領域２２が形成される領域に結晶欠陥の密度が低い領域を形成し、ｎ⁺型カソード領域８２が形成される領域に結晶欠陥の密度が高い領域を形成する。ここまでの状態が図１３に記載される。

次に、ｎ^-型半導体基板１８裏面全体に例えばリンなどのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８の内部にｎ⁺型ＦＳ層２０を形成する（第８工程）。ｎ^-型半導体基板１８裏面に、結晶欠陥の量に差があり、結晶欠陥の密度が高い領域では、ｎ型不純物はｎ⁺型カソード領域８２を通過しにくくなっている。このため、ＩＧＢＴ領域７０では、ダイオード領域８０よりｎ^-型半導体基板１８の裏面から深い位置にｎ⁺型ＦＳ層２０が形成され、ｎ⁺型ＦＳ層２０は波打った形状に形成される。このため、実施の形態３では、１回のイオン注入で、ＩＧＢＴ領域７０では、深い位置にｎ⁺型ＦＳ層２０を形成して、ダイオード領域８０では、浅い位置にｎ⁺型ＦＳ層２０を形成することができる。ここまでの状態が図１４に記載される。

実施の形態３では、レーザーアニール１０２の前に、ｎ⁺型カソード領域８２およびｐ⁺型コレクタ領域２２の形成のためイオン注入を行っている。このため、ｐ⁺型コレクタ領域２２の形成のためイオン注入のみである実施の形態２より、結晶欠陥の差が多くなっており、ＩＧＢＴ領域７０とダイオード領域８０とでｎ⁺型ＦＳ層２０の深さの差をより大きくすることができる。また、ｎ⁺型カソード領域８２の部分のレーザーアニール１０２の強弱を変化させることで、ダイオード領域８０でのｎ⁺型ＦＳ層２０の深さを調節することが可能になる。

次に、熱処理（アニール）により、ｎ⁺型ＦＳ層２０を活性化させる。ｎ⁺型ＦＳ層２０の活性化は、ｎ⁺型カソード領域８２の活性化とは、処理条件を変えたレーザーによる加熱で行ってもよいし、４００℃程度以下の比較的低温での炉によるアニールで行ってもよい。次に、基板おもて面全体を例えばポリイミド膜などの表面保護膜（不図示）で覆った後、表面保護膜をパターニングしておもて面電極１３０や各電極パッドを露出させる。

次に、基板裏面からヘリウム照射を行い、ダイオード領域８０からＩＧＢＴ領域７０の、ダイオード領域８０との境界付近にわたってｎ^-型半導体基板１８にライフタイムキラーとなる格子欠陥を導入し、ライフタイム制御領域７２を形成する。

次に、熱処理（アニール）により、ヘリウム照射による格子欠陥を回復させて半導体基板中の格子欠陥量を調整することにより、キャリアライフタイムを調整する。

次に、半導体基板の裏面全体に、ｎ⁺型カソード領域８２およびｐ⁺型コレクタ領域２２に接する裏面電極２４を形成する（第９工程）。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、図２に示すＲＣ−ＩＧＢＴ１５０が完成する。

以上、説明したように、実施の形態３によれば、実施の形態１と同様にＩＧＢＴ領域では、ダイオード領域よりｎ^-型半導体基板の裏面から深い位置にｎ⁺型ＦＳ層が設けられる。これにより、実施の形態１と同様の効果を有する。実施の形態３では、レーザーアニールの前に、ｎ⁺型カソード領域およびｐ⁺型コレクタ領域の形成のためイオン注入を行っている。このため、ｐ⁺型コレクタ領域の形成のためイオン注入のみである実施の形態２より、結晶欠陥が多くなっており、ＩＧＢＴ領域とダイオード領域でのｎ⁺型ＦＳ層の深さをより大きくすることができる。

（実施の形態４）
実施の形態１〜３では、トレンチゲート構造のＩＧＢＴと、このＩＧＢＴに逆並列に接続したダイオードとを同一の半導体基板（半導体チップ）上に一体化したＲＣ−ＩＧＢＴ１５０であった。しかしながら、本発明は、ＲＣ−ＩＧＢＴ１５０だけでなく、ＩＧＢＴ単体、ダイオード単体にも適用可能である。

実施の形態４にかかる半導体装置のＩＧＢＴの構造は、図２において、ＩＧＢＴ領域７０とエッジ終端領域９１とから構成される。つまり、図２から、ダイオード領域８０を除外した構成である。一方、実施の形態４にかかる半導体装置のダイオードの構造は、図２において、ダイオード領域８０とエッジ終端領域９１とから構成される。つまり、図２から、ＩＧＢＴ領域７０を除外した構成である。

（実施の形態４にかかる半導体装置の製造方法）
次に、実施の形態４にかかる半導体装置の製造方法について説明する。図１５は、実施の形態４にかかる半導体装置の製造途中の活性領域９０の状態を示す断面図である。図１５は、ＩＧＢＴを形成した場合の製造途中の活性領域９０の状態であり、ダイオードを形成した場合の製造途中の活性領域９０の状態は、ｐ⁺型コレクタ領域２２の部分がｎ⁺型カソード領域８２となる。

まず、実施の形態１と同様に、ｎ型ドリフト層となるｎ^-型半導体基板１８のおもて面側に、おもて面素子構造を形成する（第１工程〜第４工程、第１工程〜第３工程、ＩＧＢＴの場合、ダイオードの場合の順で示す。以下も同様である。）。

次に、ｎ^-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ^-型半導体基板１８裏面全体に例えばホウ素（Ｂ）またはリン（Ｐ）などのｐ型不純物またはｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面全体の表面層にｐ⁺型コレクタ領域２２またはｎ⁺型カソード領域８２を形成する（第５工程、第４工程）。パーティクルなどでｐ型不純物またはｎ型不純物が注入されない箇所があると、耐圧不良となってしまうため、ｎ^-型半導体基板１８の裏面が露出している状態でプロセスが進まないように、注入面が清浄である状態からすぐにｐ型不純物またはｎ型不純物をイオン注入している。ＩＧＢＴを形成した場合のこれまでの状態は、実施の形態２の図９と同じになる。ダイオードを形成した場合のこれまでの状態は、実施の形態２の図９でｐ⁺型コレクタ領域２２の部分がｎ⁺型カソード領域８２となる。

次に、ｎ^-型半導体基板１８裏面からレーザーアニール１０２を行う（第６工程、第５工程）。バンド端よりも高エネルギーのレーザーを照射し、加熱することでイオン注入したｐ型不純物またはｎ型不純物を活性化させる。この際、レーザーの走査速度を変化させる等により、ｐ⁺型コレクタ領域２２またはｎ⁺型カソード領域８２の所定の領域に対するレーザーアニールの強度を、ｐ⁺型コレクタ領域２２またはｎ⁺型カソード領域８２の所定の領域以外の領域に対するレーザーアニールの強度より弱くして、レーザーアニール１０２の強度の強い領域、弱い領域を作り分ける。ここで、実施の形態４では、所定の領域をｎ⁺型ＦＳ層２０を深く形成する領域として、結晶欠陥の密度が低い領域を形成し、所定の領域以外の領域をｎ⁺型ＦＳ層２０を浅く形成する領域として、結晶欠陥の密度が高い領域を形成する。

次に、ｎ^-型半導体基板１８裏面全体に例えばリンなどのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８の内部にｎ⁺型ＦＳ層２０を形成する第６工程、第５工程）。ｎ^-型半導体基板１８裏面に、結晶欠陥の量に差があり、結晶欠陥の密度が高い領域では、ｎ型不純物はｎ⁺型カソード領域８２を通過しにくくなっている。このため、ｎ⁺型ＦＳ層２０は波打った形状に形成される。このため、実施の形態４では、１回のイオン注入で、ＩＧＢＴおよびダイオードに、波打った形状のｎ⁺型ＦＳ層２０を形成することができる。ここまでの状態が図１５に記載される。

この後、実施の形態１の熱処理（アニール）以降の工程を行うことにより、ＩＧＢＴまたはダイオードが完成する。

以上、説明したように、実施の形態４によれば、ＩＧＢＴ単体およびダイオード単体に対して、波打った形状のｎ⁺型ＦＳ層を形成することができる。例えば、ＩＧＢＴまたはダイオードにおいて、活性領域とエッジ終端領域でｎ⁺型ＦＳ層の深さを変えて、活性領域とエッジ終端領域とで耐圧を異なるようにすることができる。

（実施の形態５）
実施の形態５にかかる半導体装置の構造は、実施の形態４にかかる半導体装置の構造と同じである。つまり、ＩＧＢＴ単体、ダイオード単体の構造である。

（実施の形態５にかかる半導体装置の製造方法）
次に、実施の形態５にかかる半導体装置の製造方法について説明する。図１６〜図１８は、実施の形態５にかかる半導体装置の製造途中の活性領域９０の状態を示す断面図である。図１６〜図１８は、ＩＧＢＴを形成した場合の製造途中の活性領域９０の状態であり、ダイオードを形成した場合の製造途中の活性領域９０の状態は、ｐ⁺型コレクタ領域２２の部分がｎ⁺型カソード領域８２となる。

まず、実施の形態１と同様に、ｎ型ドリフト層となるｎ^-型半導体基板１８のおもて面側に、おもて面素子構造を形成する（第１工程〜第４工程、第１工程〜第３工程）。

次に、ｎ^-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ^-型半導体基板１８裏面全体に例えばホウ素（Ｂ）またはリン（Ｐ）などのｐ型不純物またはｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面全体の表面層にｐ⁺型コレクタ領域２２またはｎ⁺型カソード領域８２を形成する（第５工程、第４工程）。パーティクルなどでｐ型不純物またはｎ型不純物が注入されない箇所があると、耐圧不良となってしまうため、ｎ^-型半導体基板１８の裏面が露出している状態でプロセスが進まないように、注入面が清浄である状態からすぐにｐ型不純物またはｎ型不純物をイオン注入している。ＩＧＢＴを形成した場合のこれまでの状態は、実施の形態２の図９と同じになる。ダイオードを形成した場合のこれまでの状態は、実施の形態２の図９でｐ⁺型コレクタ領域２２の部分がｎ⁺型カソード領域８２となる。

次に、ｎ^-型半導体基板１８裏面からレーザーアニール１０２を行う。バンド端よりも高エネルギーのレーザーを照射し、加熱することでイオン注入したｐ型不純物またはｎ型不純物を活性化させる（第６工程、第５工程）。この際、レーザーアニール１０２の強度は均一に行う。ここまでの状態が図１６に記載される。

次に、フォトリソグラフィにより、ｎ^-型半導体基板１８裏面上に、ｎ⁺型ＦＳ層２０を浅く形成する領域に対応する部分を開口したレジストマスク１０１を形成する。次に、このレジストマスク１０１をマスクとしてアルゴン（Ａｒ）またはＳｉをイオン注入１００する。アルゴン（Ａｒ）またはＳｉが注入された領域は、結晶欠陥が崩れ、結晶欠陥の密度が低い領域となる（第７工程、第６工程）。ここまでの状態が図１７に記載される。

次に、灰化（アッシング）処理によりレジストマスク１０１を除去する。次に、ｎ^-型半導体基板１８裏面全体に例えばリンなどのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８の内部にｎ⁺型ＦＳ層２０を形成する（第８工程、第７工程）。ｎ^-型半導体基板１８裏面に、結晶欠陥の量に差があり、結晶欠陥の密度が高い領域では、ｎ型不純物はｎ⁺型カソード領域８２を通過しにくくなっている。このため、ｎ⁺型ＦＳ層２０は波打った形状に形成される。このため、実施の形態５では、１回のイオン注入で、ＩＧＢＴおよびダイオードに、波打った形状のｎ⁺型ＦＳ層２０を形成することができる。ここまでの状態が図１８に記載される。

この後、実施の形態１の熱処理（アニール）以降の工程を行うことにより、ＩＧＢＴまたはダイオードが完成する。

以上、説明したように、実施の形態５によれば、実施の形態４と同様にＩＧＢＴ単体およびダイオード単体に、波打った形状のｎ⁺型ＦＳ層を形成することができる。これにより、実施の形態４と同様の効果を有する。

（実施の形態６）
実施の形態６にかかる半導体装置の構造は、実施の形態４にかかる半導体装置の構造と同じである。つまり、ＩＧＢＴ単体、ダイオード単体の構造である。

（実施の形態６にかかる半導体装置の製造方法）
次に、実施の形態６にかかる半導体装置の製造方法について説明する。図１９〜図２２は、実施の形態６にかかる半導体装置の製造途中の活性領域９０の状態を示す断面図である。図１９〜図２２は、ＩＧＢＴを形成した場合の製造途中の活性領域９０の状態であり、ダイオードを形成した場合の製造途中の活性領域９０の状態は、ｐ⁺型コレクタ領域２２の部分がｎ⁺型カソード領域８２となる。

まず、実施の形態１と同様に、ｎ型ドリフト層となるｎ^-型半導体基板１８のおもて面側に、おもて面素子構造を形成する（第１工程〜第４工程、第１工程〜第３工程）。

次に、ｎ^-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ^-型半導体基板１８裏面全体に例えばホウ素（Ｂ）またはリン（Ｐ）などのｐ型不純物またはｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８裏面全体の表面層にｐ⁺型コレクタ領域２２またはｎ⁺型カソード領域８２を形成する（第５工程、第４工程）。パーティクルなどでｐ型不純物またはｎ型不純物が注入されない箇所があると、耐圧不良となってしまうため、ｎ^-型半導体基板１８の裏面が露出している状態でプロセスが進まないように、注入面が清浄である状態からすぐにｐ型不純物またはｎ型不純物をイオン注入している。ここまでの状態が図１９に記載される。

次に、フォトリソグラフィにより、ｎ^-型半導体基板１８裏面上に、ｎ⁺型ＦＳ層２０を浅く形成する領域に対応する部分を開口したレジストマスク１０１を形成する。次に、このレジストマスク１０１をマスクとしてＡｒまたはＳｉをイオン注入１００する。ＡｒまたはＳｉが注入された領域は、結晶欠陥が崩れ、結晶欠陥の密度が低い領域となる（第７工程、第６工程）。ここまでの状態が図２０に記載される。

次に、灰化（アッシング）処理によりレジストマスク１０１を除去する。次に、ｎ^-型半導体基板１８裏面からレーザーアニール１０２を行う。バンド端よりも高エネルギーのレーザーを照射し、加熱することでイオン注入したｐ型不純物またはｎ型不純物を活性化させる（第６工程、第５工程）。この際、レーザーアニール１０２の強度は均一に行う。ここまでの状態が図２１に記載される。

次に、ｎ^-型半導体基板１８裏面全体に例えばリンなどのｎ型不純物をイオン注入１００し、ｎ^-型半導体基板１８の内部にｎ⁺型ＦＳ層２０を形成する（第８工程、第７工程）。ｎ^-型半導体基板１８裏面には、イオン注入１００の影響で、レーザーアニール１０２の後でも結晶欠陥の量に差がある。結晶欠陥の密度が高い領域では、ｎ型不純物はｎ⁺型カソード領域８２を通過しにくくなっている。このため、ｎ⁺型ＦＳ層２０は波打った形状に形成される。このため、実施の形態５では、１回のイオン注入で、ＩＧＢＴおよびダイオードに、波打った形状のｎ⁺型ＦＳ層２０を形成することができる。ここまでの状態が図２２に記載される。実施の形態６では、ｐ型不純物またはｎ型不純物をイオン注入した後にレーザーアニール１０２を行っているため、実施の形態５より、結晶欠陥の量を少なくでき、ｎ⁺型ＦＳ層２０の深さの差を、実施の形態５より小さくすることができる。

この後、実施の形態１の熱処理（アニール）以降の工程を行うことにより、ＩＧＢＴまたはダイオードが完成する。

以上、説明したように、実施の形態６によれば、実施の形態４と同様にＩＧＢＴ単体およびダイオード単体に、波打った形状のｎ⁺型ＦＳ層を形成することができる。これにより、実施の形態４と同様の効果を有する。

次に、レーザーアニールの強度の強い領域、弱い領域を作り分ける方法を説明する。図２３〜図２５は、レーザーアニールの強度の強い領域、弱い領域を作り分ける方法を示す図である。図２３では、レーザーアニールの際、レーザーの走査速度を変化させている。例えば、図２３のＡのようにレーザーの走査速度を遅くすることで、単位面積あたりに照射されるレーザーの時間を増やして、レーザーアニールの強度の強い領域を形成することができる。また、図２３のＢのようにレーザーの走査速度を速くすることで、単位面積あたりに照射されるレーザーの時間を減らして、レーザーアニールの強度の弱い領域を形成することができる。また、レーザーの走査速度を同じにして、電気的なフィルター等でレーザーパルスを間引くことで、単位面積あたりに照射されるレーザーの量を減らして、レーザーアニールの強度の弱い領域を形成することもできる。

図２４では、レーザーアニールの際、レーザーパルスのオーバーラップの重なりを変化させている。例えば、図２４のＡのように走査ラインを移すとき、移す長さを短くして、隣の走査ラインとの重なりを多くすることで、単位面積あたりに照射されるレーザー照射の回数を増やして、レーザーアニールの強度の強い領域を形成する。また、図２４のＢのように走査ラインを移すとき、移す長さを長くして、隣の走査ラインとの重なりを少なくすることで、単位面積あたりに照射されるレーザー照射の回数を減らして、レーザーアニールの強度の弱い領域を形成する。例えば、同じ箇所に４回レーザーが照射されるようにして、レーザーアニールの強度の強い領域を形成し、同じ箇所に２回レーザーが照射されるようにして、レーザーアニールの強度の弱い領域を形成する。この方法は、パルスレーザーではなく連続波レーザーにも適用可能である。

図２５では、レーザーアニールの際、レーザーパルスのエネルギーを変化させている。例えば、図２５のＡのようにレーザーパルスのエネルギーを高くすることで、単位面積あたりに照射されるレーザーのエネルギーを増やして、レーザーアニールの強度の強い領域を形成する。また、図２５のＢのようにレーザーパルスのエネルギーを低くすることで、単位面積あたりに照射されるレーザーのエネルギーを減らして、レーザーアニールの強度の弱い領域を形成する。例えば、マスク(シャッター/フィルター)を介してレーザー照射することで、任意のパターンでレーザー強度分布を生じさせることができ、これにより基板の任意の位置のレーザー強度を高くすることができる。この方法は、パルスレーザーではなく連続波レーザーにも適用可能である。

これ以外にも、レーザーの波長を変えることで、レーザーアニールの強度の強い領域、弱い領域を作り分けることも可能である。これらの中で、パルスレーザーのスポットは矩形の形状であるため、オーバーラップの重なりを変化させることや、フィルターでレーザーパルスを間引くことが好ましい。

以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明の実施の形態１では、トレンチ型ＲＣ−ＩＧＢＴを例に説明したが、これに限らず、プレーナ型半導体装置など様々な構成の半導体装置に適用可能である。また、本発明では、各実施の形態１では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１１ ｐ⁺型ウェル領域
１２ ｎ⁺型エミッタ領域
１４ ｐ型ベース領域
１６ ｎ型蓄積層
１８、１１８ ｎ^-型半導体基板
２０、１２０ ｎ⁺型ＦＳ層
２２、１２２ ｐ⁺型コレクタ領域
２４ 裏面電極
３０ ダミートレンチ
３８ 層間絶縁膜
４０ ゲートトレンチ
５０ ゲート絶縁膜
５１ ゲート電極
５２ エミッタ電極
７０ ＩＧＢＴ領域
７２ ライフタイム制御領域
８０ ダイオード領域
８２、１８２ ｎ⁺型カソード領域
９０ 活性領域
９１ エッジ終端領域
９２ ガードリング
９４ フィールドプレート電極
１００、２００ イオン注入
１０１、２０１ レジストマスク
１０２ レーザーアニール
１３０ おもて面電極
１５０ ＲＣ−ＩＧＢＴ
１７４ ｎ⁺型チャネルストッパ

Claims (19)

1. 第１導電型の半導体基板と、
   前記半導体基板のおもて面側に設けられた、第２導電型の第１半導体領域と、
   前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２半導体領域と、
   前記第１半導体領域に接触するゲート絶縁膜と、
   前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面に設けられたゲート電極と、
   前記半導体基板の内部に設けられた、第１導電型の第１半導体層と、
   前記半導体基板の裏面側に設けられた、第２導電型の第３半導体領域と、
   前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、
   前記第３半導体領域の表面に設けられた第２電極と、
   を有するトランジスタ部と、
   前記半導体基板と、
   前記第１半導体領域と、
   前記第１半導体層と、
   前記半導体基板の裏面側に設けられた、第１導電型の第４半導体領域と、
   前記第１半導体領域の表面に設けられた前記第１電極と、
   前記第４半導体領域の表面に設けられた前記第２電極と、
   を有するダイオード部と、
   を備え、
   前記トランジスタ部の前記第１半導体層の前記半導体基板の裏面からの深さは、前記ダイオード部の前記第１半導体層の前記半導体基板の裏面からの深さより大きいことを特徴とする半導体装置。
2. 前記トランジスタ部の前記第１半導体層の厚さは、前記ダイオード部の前記第１半導体層の厚さと同じであり、
   前記トランジスタ部では、前記第１半導体層と前記第３半導体領域との間に前記半導体基板が存在することを特徴とする請求項１に記載の半導体装置。
3. 前記トランジスタ部と前記ダイオード部とを備え、電流が流れる活性領域と、
   前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有し、
   前記終端構造部は、
   前記半導体基板と、
   前記第１半導体層と、
   前記第４半導体領域と、
   前記第２電極と、
   を有し、
   前記ダイオード部の前記第１半導体層の前記半導体基板の裏面からの深さは、前記終端構造部の前記第１半導体層の前記半導体基板の裏面からの深さと同じであることを特徴とする請求項１または２に記載の半導体装置。
4. 前記トランジスタ部と前記ダイオード部とは、上面視において、前記活性領域内に並列に設けられていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. トランジスタ部とダイオード部を有する半導体装置の製造方法であって、
   半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
   前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
   前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程と、
   前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程と、
   前記半導体基板の、前記ダイオード部に対応する裏面層の結晶欠陥の量を、前記半導体基板の、前記トランジスタ部に対応する裏面層の結晶欠陥の量より多くする第５工程と、
   前記第５工程より後、アニール処理を行う前に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第６工程と、
   前記半導体基板の、前記トランジスタ部に対応する裏面上に第２導電型の第３半導体領域を形成する第７工程と、
   前記半導体基板の、前記ダイオード部に対応する裏面上に第１導電型の第４半導体領域を形成する第８工程と、
   前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第９工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記第１半導体層を形成するために、リン（Ｐ）を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記ダイオード部に対応する裏面層の結晶欠陥の量を前記トランジスタ部に対応する裏面層の結晶欠陥の量より多くするために、アルゴン（Ａｒ）、キセノン（Ｘｅ）またはシリコン（Ｓｉ）のイオン注入により行うことを特徴とする請求項５または６に記載の半導体装置の製造方法。
8. トランジスタ部とダイオード部を有する半導体装置の製造方法であって、
   半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
   前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
   前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程と、
   前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程と、
   前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程と、
   前記ダイオード部に対応する前記第３半導体領域に、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第６工程と、
   前記第６工程より後、アニール処理を行う前に、前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程と、
   前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第８工程と、
   を含むことを特徴とする半導体装置の製造方法。
9. 前記第５工程で注入する不純物はホウ素（Ｂ）で、前記第６工程で注入する不純物はリン（Ｐ）あるいはヒ素（Ａｓ）であることを特徴とする請求項８に記載の半導体装置の製造方法。
10. トランジスタ部とダイオード部を有する半導体装置の製造方法であって、
    半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
    前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
    前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程と、
    前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程と、
    前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程と、
    前記第３半導体領域の活性化のためのレーザーアニールを、前記ダイオード部に対応する前記第３半導体領域に対するレーザーアニールの強度を前記トランジスタ部に対応する前記第３半導体領域に対するレーザーアニールの強度より弱く、行う第６工程と、
    前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程と、
    前記ダイオード部に対応する前記第３半導体領域に、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第８工程と、
    前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第９工程と、
    を含むことを特徴とする半導体装置の製造方法。
11. トランジスタ部とダイオード部を有する半導体装置の製造方法であって、
    半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
    前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
    前記トランジスタ部に、前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程と、
    前記トランジスタ部の、前記第１半導体領域および前記第２半導体領域の表面と、前記ダイオード部の前記第１半導体領域の表面とに第１電極を形成する第４工程と、
    前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程と、
    前記ダイオード部に対応する前記第３半導体領域に、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第６工程と、
    前記第３半導体領域および前記第４半導体領域の活性化のためのレーザーアニールを、前記第４半導体領域に対するレーザーアニールの強度を前記第３半導体領域に対するレーザーアニールの強度より弱く、行う第７工程と、
    前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第８工程と、
    前記第３半導体領域と前記第４半導体領域の表面に第２電極を形成する第９工程と、
    を含むことを特徴とする半導体装置の製造方法。
12. 第１導電型の半導体基板と、
    前記半導体基板のおもて面側に設けられた、第２導電型の第１半導体領域と、
    前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面に設けられたゲート電極と、
    前記半導体基板の内部に設けられた、第１導電型の第１半導体層と、
    前記半導体基板の裏面側に設けられた、第２導電型の第３半導体領域と、
    前記第１半導体領域および前記第２半導体領域の表面に設けられた第１電極と、
    前記第３半導体領域の表面に設けられた第２電極と、
    を備え、
    前記第１半導体層の所定の領域の前記半導体基板の裏面からの深さは、前記第１半導体層の前記所定の領域以外の領域の前記半導体基板の裏面からの深さより大きいことを特徴とする半導体装置。
13. 半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
    前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
    前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程と、
    前記第１半導体領域および前記第２半導体領域の表面に第１電極を形成する第４工程と、
    前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程と、
    前記第３半導体領域の活性化のためのレーザーアニールを、前記第３半導体領域の所定の領域に対するレーザーアニールの強度を前記第３半導体領域の前記所定の領域以外の領域に対するレーザーアニールの強度より弱く、行う第６工程と、
    前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程と、
    前記第３半導体領域の表面に第２電極を形成する第８工程と、
    を含むことを特徴とする半導体装置の製造方法。
14. 半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
    前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
    前記第１半導体領域に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第１半導体領域と接触する面と反対側の表面にゲート電極とを形成する第３工程と、
    前記第１半導体領域および前記第２半導体領域の表面に第１電極を形成する第４工程と、
    前記半導体基板の裏面側から、第２導電型となる不純物を注入して、第２導電型の第３半導体領域を形成する第５工程と、
    前記第３半導体領域の活性化のためのレーザーアニールを行う第６工程と、
    前記第３半導体領域の所定の領域にＡｒ（アルゴン）またはシリコン（Ｓｉ）のイオン注入を行う第７工程と、
    前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第８工程と、
    前記第３半導体領域の表面に第２電極を形成する第９工程と、
    を含むことを特徴とする半導体装置の製造方法。
15. 前記第６工程は、前記第７工程より後、前記第８工程より先に行うことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 第１導電型の半導体基板と、
    前記半導体基板のおもて面側に設けられた、第２導電型の第１半導体領域と、
    前記半導体基板の内部に設けられた、第１導電型の第１半導体層と、
    前記半導体基板の裏面側に設けられた、第１導電型の第４半導体領域と、
    前記第１半導体領域の表面に設けられた第１電極と、
    前記第４半導体領域の表面に設けられた第２電極と、
    を備え、
    前記第１半導体層の所定の領域の前記半導体基板の裏面からの深さは、前記第１半導体層の前記所定の領域以外の領域の前記半導体基板の裏面からの深さより大きいことを特徴とする半導体装置。
17. 半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
    前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
    前記第１半導体領域の表面に第１電極を形成する第３工程と、
    前記半導体基板の裏面側から、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第４工程と、
    前記第４半導体領域の活性化のためのレーザーアニールを、前記第４半導体領域の所定の領域に対するレーザーアニールの強度を前記第４半導体領域の前記所定の領域以外の領域に対するレーザーアニールの強度より弱く、行う第５工程と、
    前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第６工程と、
    前記第４半導体領域の表面に第２電極を形成する第８工程と、
    を含むことを特徴とする半導体装置の製造方法。
18. 半導体基板のおもて面側に、第２導電型の第１半導体領域を形成する第１工程と、
    前記第１半導体領域の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第２半導体領域を形成する第２工程と、
    前記第１半導体領域の表面に第１電極を形成する第３工程と、
    前記半導体基板の裏面側から、第１導電型となる不純物を注入して、第１導電型の第４半導体領域を形成する第４工程と、
    前記第４半導体領域の活性化のためのレーザーアニールを行う第５工程と、
    前記第４半導体領域の所定の領域にＡｒ（アルゴン）またはシリコン（Ｓｉ）のイオン注入を行う第６工程と、
    前記半導体基板の裏面側から第１導電型となる不純物を注入して、第１導電型の第１半導体層を形成する第７工程と、
    前記第４半導体領域の表面に第２電極を形成する第８工程と、
    を含むことを特徴とする半導体装置の製造方法。
19. 前記第５工程は、前記第６工程より後、前記第７工程より先に行うことを特徴とする請求項１８に記載の半導体装置の製造方法。

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