CN211350662U - 功率器件 - Google Patents

Abstract

本实用新型公开了一种功率器件，功率器件包括：外延层，外延层包括位于第二表面至第一表面之间预定厚度的漂移区，漂移区被配置为第一导电类型，外延层与厚度方向相垂直的横向上具有多个原胞结构；各原胞结构包括：冗余发射极沟槽，两个冗余发射极沟槽相互间隔设置，冗余发射极沟槽由第一表面延伸至漂移区，冗余发射极设置于冗余发射极沟槽；栅极沟槽，设置于两个冗余发射极沟槽之间，栅极沟槽由第一表面延伸至漂移区，栅极设置于栅极沟槽；体区，位于两个冗余发射极沟槽之间，体区被配置为第二导电类型；浮空区，位于各冗余发射极沟槽背向栅极沟槽一侧，浮空区被配置为第二导电类型，浮空区的深度大于冗余发射极沟槽的深度。

Description

功率器件

技术领域

本实用新型涉及半导体器件领域，具体涉及一种功率器件。

背景技术

半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域。以功率金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)为标志的半导体功率器件是当今电力电子领域器件的主流。

如何进一步提升半导体功率器件的性能成为目前亟待解决的问题。

实用新型内容

本实用新型提供一种功率器件，提高功率器件性能。

一方面，本实用新型实施例提供一种功率器件，其包括：外延层，沿自身厚度方向上具有相对的第一表面和第二表面，外延层包括位于第二表面至第一表面之间预定厚度的漂移区，漂移区被配置为第一导电类型，外延层与厚度方向相垂直的横向上具有多个原胞结构；各原胞结构包括：冗余发射极沟槽，两个冗余发射极沟槽相互间隔设置，冗余发射极沟槽由第一表面延伸至漂移区，冗余发射极设置于冗余发射极沟槽；栅极沟槽，至少一个栅极沟槽设置于两个冗余发射极沟槽之间，栅极沟槽由第一表面延伸至漂移区，栅极设置于栅极沟槽；体区，位于两个冗余发射极沟槽之间，体区被配置为第二导电类型；浮空区，位于各冗余发射极沟槽背向栅极沟槽一侧，浮空区被配置为第二导电类型，其中，浮空区的深度大于冗余发射极沟槽的深度。

根据本实用新型一方面的前述任一实施方式，冗余发射极沟槽与栅极沟槽的深度一致。

根据本实用新型一方面的前述任一实施方式，原胞结构还包括载流子存储区，载流子存储区位于体区与漂移区之间，载流子存储区被配置为第一导电类型。

根据本实用新型一方面的前述任一实施方式，载流子存储区的厚度为1.5微米至4微米。

根据本实用新型一方面的前述任一实施方式，原胞结构包括一个栅极沟槽和两个冗余发射极沟槽，相邻的栅极沟槽与冗余发射极沟槽在横向的间隔尺寸为1微米至3微米；栅极沟槽与冗余发射极沟槽的槽宽为1微米至3微米；栅极沟槽与冗余发射极沟槽的深度为3微米至6微米。

根据本实用新型一方面的前述任一实施方式，栅极沟槽、冗余发射极沟槽、栅极沟槽与冗余发射极沟槽之间的区域在横向上宽度之和占原胞结构宽度的1/2。

根据本实用新型一方面的前述任一实施方式，冗余发射极沟槽在栅极沟槽的两侧对称分布。

根据本实用新型一方面的前述任一实施方式，原胞结构还包括：发射区，位于体区背离第二表面的一侧，且在横向上与栅极沟槽邻接，发射区被配置为第一导电类型的重掺区。

根据本实用新型一方面的前述任一实施方式，原胞结构还包括：接触区，位于体区背离第二表面的一侧，且位于相邻的栅极沟槽与冗余发射极沟槽之间靠近冗余发射极的一侧设置，接触区被配置为第二导电类型的重掺杂区。

根据本实用新型一方面的前述任一实施方式，介质层，覆盖外延层的第一表面，介质层上设置有将发射区的至少部分暴露的接触开口，接触开口在相邻的所述栅极沟槽与所述冗余发射极沟槽之间靠近所述冗余发射极的一侧设置；以及发射极互连，位于介质层的背离第二表面的一侧，并通过接触开口与接触区以及发射区耦合。

根据本实用新型一方面的前述任一实施方式，外延层还包括：场终止区，位于漂移区背离第一表面的一侧，场终止区被配置为第一导电类型；集电区，位于场终止区背离第一表面的一侧，集电区被配置为第二导电类型。

根据本实用新型一方面的前述任一实施方式，还包括：集电极互连，与集电区背离第一表面的一侧耦合。

另一方面，本方面提供一种功率器件制备方法，包括：提供半导体衬底，半导体衬底具有沿自身厚度方向相对的第一表面和第二表面，半导体衬底包括位于第一表面至第二表面之间预定厚度的漂移区，漂移区被配置为第一导电类型，外延层与厚度方向垂直的横向上分布有多个原胞结构区域；对半导体衬底进行第一次第二导电类型掺杂，以在原胞结构区域形成相对间隔设置的浮空区；对半导体衬底进行第二次第二导电类型掺杂，以在浮空区之间形成体区；图案化半导体衬底，形成相互间隔设置的冗余发射极沟槽和至少一个位于两个冗余发射极沟槽之间的栅极沟槽，其中，冗余发射极沟槽和栅极沟槽均自第一表面向漂移区延伸；在栅极沟槽形成栅极，在冗余发射极沟槽形成冗余发射极。

根据本实用新型一方面的前述任一实施方式，图案化半导体衬底，形成相互间隔设置的冗余发射极沟槽和至少一个位于两个冗余发射极沟槽之间的栅极沟槽的步骤之后还包括：在漂移区的朝向第一表面侧进行高能粒子注入，形成位于体区与漂移层之间的载流子存储区，载流子存储区配置为第一导电类型。

根据本实用新型一方面的前述任一实施方式，在漂移区的朝向第一表面侧进行高能粒子注入的步骤中，高能粒子注入的注入剂量为1e13原子每平方厘米至6e13原子每平方厘米、注入能量为1.5兆电子伏特至6兆电子伏特。

根据本实用新型一方面的前述任一实施方式，在漂移区的朝向第一表面侧进行高能粒子注入还包括：在800摄氏度至1000摄氏度下进行20分钟至30分钟的推结。

本实施例的功率器件，通过在各冗余发射极沟槽背向栅极沟槽的一侧设置浮空区，浮空区是设置能够增大载流子的分布，还有利于空间电荷区的展宽，使得功率器件具有较好的正向导通特性和阻断特性。浮空区的深度大于冗余发射极沟槽的深度，可以优化栅极沟槽底部电场分布，防止功率器件在栅极沟槽底部电场太强而过早击穿。并且在栅极沟槽两侧设置冗余发射极沟槽，改善了栅极沟槽的一致性，降低功率器件的栅电容Cies、输出电容Coes和反向传输电容Cres。由于冗余发射极沟槽中冗余发射极的屏蔽作用，能够有效改善栅极开启的负栅电容效应，优化器件的抗电磁干扰能力。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1是本实用新型实施例提供的功率器件俯视图；

图2是图1的A-A截面图；

图3是本实用新型实施例提供的的功率器件制备方法流程图；

图4至图12是本实用新型实施例提供的功率器件制备方法中不同阶段的原胞结构的截面结构示意图；

图13是一种图1中B部对应的浮空区位置示意图；

图14是另一种图1中B部对应的浮空区位置示意图；

图15是一种图1中B部对应的载流子存储注入窗口位置示意图；

图16是另一种图1中B部对应的载流子存储注入窗口位置示意图；

图17是是一种图1中B部对应的N型重掺杂注入窗口位置示意图；

图18是另一种图1中B部对应的N型重掺杂注入窗口位置示意图。

具体实施方式

下面将详细描述本实用新型的各个方面的特征和示例性实施例，为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本实用新型进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本实用新型，并不被配置为限定本实用新型。对于本领域技术人员来说，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本实用新型实施例提供一种功率器件。在本申请中，术语“功率器件”指在制造功率器件的各个步骤中形成的整个功率器件的统称，包括已经形成的所有层或区域。

本实用新型实施例的功率器件可以是功率金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)等，在下文中将以IGBT的结构为例说明该功率器件。可以理解，本实用新型实施例的功率器件还可以是其它与IGBT类似结构的各种类型的半导体功率器件。

图1是本实用新型实施例提供的功率器件俯视图，图2是图1的A-A截面图，该功率器件100可以包括有源区域AA和围绕至少部分有源区域AA外周的终端区域NA，在有源区AA分布有阵列排布的多个原胞结构，如图1中，原胞结构沿列方向Y排列为多行，行方向X上间隔设置有多个原胞结构。图2中示出该功率器件100有源区域的一个原胞(pitch)结构的示意图。本文中，原胞结构指功率器件有源区AA的导电结构的最小重复单元。本申请中的结构示意图均为在结构原理上的示意，功率器件包含的各部件的实际尺寸、细节位置等可依据实际情况调整。

功率器件100包括外延层110，外延层110沿自身厚度方向上具有相对的第一表面S1和第二表面S2，外延层110包括位于第二表面S1和第一表面S2之间预定厚度的漂移区111，漂移区111被配置为第一导电类型，例如是N型。在一些实施例中，漂移区111为N型轻掺杂。

在外延层110的与其厚度方向Z垂直的横向上具有多个原胞结构，原胞结构包括两个相互间隔设置的冗余发射极沟槽T2以及位于两个冗余发射极沟槽T2之间的至少一个栅极沟槽T1。冗余发射极沟槽T1和栅极沟槽T2均由外延层110的第一表面S1延伸至漂移区111。在栅极沟槽T1中设置有栅极P1，冗余发射极沟槽T2中设置有冗余发射极P2。

原胞结构还包括体区113和浮空区112，其中，体区113位于冗余发射极沟槽T1之间，体区113被配置为第二导电类型。例如为P型。浮空区112位于各冗余发射极沟槽T2背向栅极沟槽T1的一侧，浮空区112被配置为第二导电类型，例如为P型。浮空区112的深度大于冗余发射极沟槽P2的深度。

需要说明的是，第一导电类型、第二导电类型中的一者为N型，另一者为P型。本文中，以第一导电类型是N型、第二导电类型是P型为例进行说明，本领域技术人员应当理解，这里的教导可同等地应用于导电类型与上述示例相反的器件中。

本实施例的功率器件100，通过在各冗余发射极沟槽T2背向栅极沟槽T1的一侧设置浮空区112，浮空区112是设置能够增大载流子的分布，还有利于空间电荷区的展宽，使得功率器件100具有较好的正向导通特性和阻断特性。浮空区112的深度大于冗余发射极沟槽T2的深度，可以优化栅极沟槽T1底部电场分布，防止功率器件100在栅极沟槽T1底部电场太强而过早击穿。并且在栅极沟槽T1两侧设置冗余发射极沟槽T2，改善了栅极沟槽T1的一致性，降低功率器件100的栅电容Cies、输出电容Coes和反向传输电容Cres。由于冗余发射极沟槽T2中冗余发射极P2的屏蔽作用，能够有效改善栅极P1开启的负栅电容效应，优化功率器件100的抗电磁干扰能力。

在一些实施例中，在终端区域NA可以设置有浮空区112，浮空区112在终端区域NA可以形成耐压环以对有源区AA的各原胞结构进行耐压保护。浮空区112在各原胞结构之间可以连续分布也可以是间断的。

在一些实施例中，冗余发射极沟槽T2与栅极沟槽T1的深度一致，以使冗余发射极沟槽T2和栅极沟槽T1可以在制备工程中同时形成，简化制备工艺，提高制备效率。

在一些实施例中，每个原胞结构可以包括两个冗余发射极沟槽T2和一个栅极沟槽T1。能够降低原胞结构中的沟槽密度，简化制备工艺，且一个栅极的设计能够大幅度降低栅电容Cies和反向传输电容Cres，提高功率器件100的开关速度、降低损耗。

相邻的栅极沟槽T1与冗余发射极沟槽T2在横向上间隔尺寸为1微米至3微米，也即栅极沟槽T1与冗余发射极沟槽T2之间的凸柱的宽度为1微米至3微米。栅极沟槽T1与冗余发射极沟槽T2的槽宽均为1微米至3微米，深度均为3微米至6微米。冗余发射极沟槽T2、栅极沟槽T1以及冗余发射极沟槽T2和栅极沟槽T1之间的区域的横向宽度之和占原胞结构宽度的1/2。在一些实施例中，冗余发射极沟槽T2在各栅极沟槽T1的两侧对称分布。

功率器件100还包括发射区115、接触区116、介质层120以及发射极互连130。

发射区115被配置为第一导电类型的重掺杂区，例如是N型重掺杂区。发射区115位于体区113背离外延层110的第二表面的一侧，且在横向上与栅极沟槽T1邻接。

接触区116被配置为第二导电类型的重掺杂，例如是P型重掺杂区。接触区116位于体区113内，在横向上位于相邻的栅极沟槽T1与冗余发射极沟槽T2之间、且靠近冗余发射极沟槽T2一侧设置。本实施例中，接触区116采用偏心设计也即没有位于栅极沟槽T1与冗余发射极沟槽T2中间，而是偏向冗余发射极沟槽T2一侧设置，使得接触区116与栅极沟槽T1之间具有相对较大的距离，大大改善了对工艺的要求，在特性工艺能力下，可以进一步缩小原胞的尺寸，且缩小相邻的沟道之间的尺寸。

介质层120覆盖外延层110的第一表面，介质层120上设置有将发射区115的至少部分暴露的接触开口。

发射极互连130位于介质层120背离第二表面的一侧，通过接触开口于接触区116以及发射区115耦合。在一些实施例中，接触孔还可以贯穿发射区115。接触区116在体区113的位置与接触孔的位置对应。通过设置导电类型重掺杂的接触区116能够形成良好的欧姆接触，改善IGBT的抗闩锁能力。

在一些实施例中，原胞结构还可以包括载流子存储区114，载流子存储区114位于体区113与漂移区111之间，载流子存储区114被配置为第一导电类型，例如N型。载流子存储区114的厚度为1.5微米至4微米。原胞的沟槽与沟槽之间的距离越小，载流子存储区114区的浓度可以越高，IGBT在反向加电压过程，由于冗余发射极P2的保护左右，可以将载流子存储区114尽，不会降低功率器件100耐压。载流子存储区114在IGBT正向导通状态下，可以阻挡空穴从发射极抽取，因此在栅极沟槽T1底部区域空穴浓度会显著提高，这样会促使正面电子注入效率的增强，从而IGBT正向压降Vcesat会得到极大改善。

在一些实施例中，外延层110还包括场终止区117和集电区118，场终止区117位于漂移区111背离第一表面的一侧，场终止区117被配置为第一导电类型，例如为N型。场终止层可以通过离子注入形成。场终止区117的厚度可以为1.5微米到30微米。

集电区118位于场终止区117背离第一表面的一侧，集电区118被配置为第二导电类型，例如N型。

功率器件100还包括集电极互连140，集电极互连140与集电区118背离第一表面的一侧耦合。

在上述实施例中，以功率器件100是IGBT为例进行了说明，然而根据本实用新型实施例的教导，其原理可同等地应用于结构与上述示例类似的器件中。例如，在一些实施例中，功率器件100为功率双扩散金属氧化物半导体场效应管(Double-diffused Metal-Oxide-Semiconductor Field-Effect Transistor，DMOS)，其大致结构与上述实施例的IGBT结构相同，其中，该DMOS中的源级互连即上述IGBT的发射极互连130，该DMOS中的漏级互连即上述IGBT的集电极互连140。

本实用新型实施例还提供一种功率器件制备方法，该功率器件制备方法如是应用于形成上述本实用新型实施例的功率器件的过程中，以下将以上述功率器件的形成过程为例对该功率器件制备方法进行说明。

图3至图12，图3是本实用新型实施例的功率器件制备方法流程图，图4至图12是本实用新型实施例提供的功率器件制备方法中不同阶段的原胞结构的截面结构示意图。功率器件100可以包括有源区AA和围绕至少部分有源区AA外周的终端区域NA，本文附图中主要示出了该功率器件100的有源区AA的部分结构，例如一个原胞结构。

步骤101，提供半导体衬底。

该步骤对应的原胞结构的截面图请参阅图4所示。该半导体衬底具有沿自身厚度方向相对的第一表面S1和第二表面S2，该半导体衬底可以为第一导电类型，例如N型。该半导体衬底包括第一表面至第二表面之间预定厚度的漂移区。该半导体衬底可以是在晶圆上生长的外延层110。

半导体衬底可以采用低缺陷低氧浓度的FZ晶圆衬底，也有采用MCZ晶圆衬底，MCZ晶圆衬底有电阻率一致性好，机械强度高和热应力小的优势，在大晶圆尺寸中有一定优势，但该衬底氧含量高、缺陷比FZ晶圆多，样品可靠性和良率控制难度提高。本实用新型的结构应用可以根据实际情况选用FZ晶圆或MCZ晶圆。在实际应用中也可以选用CZ衬底的EPI晶圆。

功率器件可以包括有源区和围绕至少部分有源区外周的终端区域，在有源区的外延层与厚度方向垂直的横向上分布有多个原胞结构区域。

以下将主要描述针对功率器件的有源区AA的加工过程，终端区域NA的加工方式可以是本领域常见的方式。

步骤102，对半导体衬底进行第一次第二导电类型掺杂，以在原胞结构区域形成相对间隔设置的浮空区。

该步骤对应的原胞结构的截面图请参阅图5所示。该步骤中，第二导电类型掺杂例如可以是P型掺杂。具体包括半导体衬底(例如硅片)的刻蚀及对准标记。然后，硅片正面表面通过热氧生长一层

的掩蔽(screen)氧化层，生长温度800℃-1050℃。上光刻胶并曝光显影，形成注入窗口。该深P型注入窗口在有源区AA和终端区域NA都有，在终端区域NA形成耐压环(Ring)，在原胞结构区域形成较深的浮空区112(Deep floating body)，即为图2中的浮空区112，具体为浮空P型区。在半导体衬底上注入掺杂元素硼Boron，注入能量50Kev～120Kev，注入剂量1e13个/cm²～5e14个/cm²。如图13和图14，示出了浮空P型区的位置，浮空P型区在终端区域形成耐压环或结终端扩展区域(JTE)(控制高压器件表面的电场)，在有源区原胞结构区域形成浮空P型区。浮空P型区在条型沟槽原胞区域(Strippitch)可以是连续的，如图13所示，也可以是间断的，如图14所示。浮空P型区在芯片边缘与Ring有间距或没有间距设置，有间距设计在推结后与边缘Ring不会连接到一起，间距也不会因为太大而影响器件耐压。浮空P型区域的宽度和间距需要根据浮空P型区的结深来确定，浮空P型区推结后，需要间隔的浮空P型区没有连到一起，间距也不能太大，不能保护沟槽底部，由于电场太强而导致芯片耐压降低。通常浮空P型区版图宽度1μm～5μm，间隔浮空P型区版图的间距5μm～15μm；浮空P型区域版图长度2μm～10μm。

还包括去光刻胶步骤，浮空P型区进行推结，结深根据沟槽刻蚀深度确定，及浮空P型区的深度比沟槽深度略深。这样可以优化Trench底部电场分布，防止IGBT在Trench底部电场太强而过早击穿。推结温度1100℃～1200℃，推结温度50min～500min，视沟槽深度而定，沟槽深度一般为3μm～6μm。

步骤103，对半导体衬底进行第二次第二导电类型掺杂，以在浮空区之间形成体区。

该步骤对应的原胞结构的截面图请参阅图6所示。该步骤中，第二导电类型掺杂例如为P型掺杂，则体区为P阱(P well)。具体可以先进行场氧生长，厚度

生长温度900℃～1100℃，湿氧或干湿结合形成二氧化硅氧化层。该步工艺可以通过场氧工艺把整个硅片表面都生长成需要厚度的氧化层，再通过干法或湿法、或两者结合的工艺把有源区打开；也可以通过硅局部氧化隔离(Local Oxidation of Silicon，LOCOS)工艺。硅片先长一层薄氧化层，厚度为

再淀积一层Si₃N₄，厚度

把需要长氧化层的区域的Si₃N₄打开，生长需要厚度的氧化层，这样在LOCOS边缘会形成鸟嘴的LOCOS形貌。之后，在有源区AA打开场氧或LOCOS工艺刻蚀掉Si₃N₄后，确认表面氧化层厚度在

也可以硅表面氧化成刻蚀干净后重新生长该Screen氧化层。也可以通过干法或湿法刻蚀掉厚的氧化层，保留该厚度的氧化层，作为注入掩蔽层。进行P well注入，注入掺杂元素硼Boron，注入能量50Kev～120Kev，注入剂量5e12～5e13个/cm²。然后进行注入推结，根据P well需要的结深确定热过程，一般结深1.5μm～3.5μm，推结温度1100℃～1150℃，推结温度50min～300min。

步骤104，图案化半导体衬底，形成相互间隔设置的冗余发射极沟槽和至少一个位于两个冗余发射极沟槽之间的栅极沟槽，其中，冗余发射极沟槽和栅极沟槽均自第一表面向漂移区延伸。

该步骤对应的原胞结构的截面图请参阅图7所示。该步骤中具体先沉积硬掩模(Hard mask)二氧化硅，厚度根据IGBT Trench刻蚀掩蔽需要确定，一般厚度为

然后淀积光刻胶，并进行栅极沟槽T1和冗余发射极沟槽T2的曝光显影及刻蚀。在一些实施例中，栅极沟槽T1和冗余发射极沟槽T2形状、大小一致。本文中所提及的沟槽(Trench)包括栅极沟槽T1和冗余发射极沟槽T2。Trench刻蚀工艺采用各向异性干法刻蚀，刻蚀完成后需要圆角(Corner Round)工艺对Trench底部进行圆角处理。Trench设置3根及3根以上，trench与trench间距一致(pitch尺寸)，一般为1μm～3μm，trench完成后的宽度(栅极沟槽、冗余发射极沟槽以及各沟槽之间区域之和)大致为pitch尺寸的0.5倍左右，Trench和trench的spacer为pitch尺寸的0.5倍左右。在三根trench设计中，一根是栅极沟槽(Gate Trench)，另外两根布置在Gate Trench左右两侧，为冗余发射极沟槽(DummyEmitter Trench)。Gate Trench可以设计为一根，也可以设计为多跟。Gate Trench排布一根还是多根，不受限制，根据功率器件设计需要设置。Gate Poly两侧排布的Dummy EmitterTrench，排布根数可以为一根，也可以为多根，为了降低Trench密度，本实用新型实施可以设置为一根，但不限于一根的设计。在Gate Trench电极两侧各排布了一根Dummy EmitterTrench。

在一些实施例中，还可以对个沟槽进行Corner Round，并进行牺牲氧化。牺牲氧化需要把Trench刻蚀过程形成的缺陷去除，同时对顶部比较锐利(sharp)的Silicon表面进行圆滑处理。牺牲氧化厚度

牺牲氧化温度1050℃～1150℃，牺牲氧化一般采用干氧氧化，或采用干加湿氧化工艺。功率器件设计中，若在比较sharp的Silicon表面有栅极(Gate Poly)，在该处容易产生较强电场，器件栅极耐压会受到影响而降低，一般采用较高温度的牺牲氧化来修复陡直的硅表面形貌。在实际工艺中要修复陡直的硅表面形貌，常用的方法还有，把器件放在氢气氛围中退火来实现。

步骤105，在栅极沟槽形成栅极，在冗余发射极沟槽形成冗余发射极。

该步骤对应的原胞结构的截面图请参阅图8所示。该步骤中，可以进行栅化层生长，在栅极沟槽T1和冗余发射极沟槽T2中生长栅氧化层，栅电极氧化厚度一般

氧化温度800℃～1150℃，氧化层一般采用干氧氧化，或采用先干氧后加湿氧化工艺，以保证氧化层质量及低的界面电荷。再进行金属和回刻步骤，Gate Poly淀积，通过CVD淀积高掺杂磷的多晶硅膜层填充Trench，多晶掺杂浓度1e20 cm³～2e20/cm³，多晶填充厚度

多晶填充温度550℃～600℃。多晶填充后可进行退火处理，退火温度900℃～1150℃，时间30min～100min。Gate Poly回刻，多晶回刻采用先各向异性，后各项异性和各项同性刻蚀向结合的方法，以保证在终端区域有LOCOS或FOX小台阶的区域没有多晶残留。在有源区AA，多晶回刻后，多晶表面距离硅表面(recess)的深度

N型重掺杂(N plus)采用砷(As)注入，recess深度

N plus采用磷(P)注入，recess深度

该工艺形成的Trench内电极，中间一根为Gate Poly，为栅电极，靠近浮空P型区的两个Trench中的电极会连接到发射极Emitter，为冗余发射极。

在一些实施例中，功率器件的制备方法还包括在漂移区111的朝向第一表面S1侧进行高能粒子注入，形成位于体区113与漂移区111之间的载流子存储区114，载流子存储区114配置为第一导电类型。第一导电类型例如可以为N型。

该步骤对应的原胞结构的截面图请参阅图9所示。该实施例中，具体的可以包括光刻和注入的过程。先上光刻胶，光刻胶厚度根据注入能量确定，光刻胶厚度一般3μm～8μm。载流子存储区114磷注入深度要求1.5μm～4.0μm，注入能量1.5M～6Mev，注入剂量1e13个/cm²～6e13个/cm²。有源区Pitch Mesa越小(Trench to Trench距离越小)，载流子存储区114的浓度可以越高，功率器件100在反向加电压过程，由于冗余发射极T2的掩蔽(shield)作用，可以将载流子存储区114耗尽，不会降低器件耐压。载流子存储区114在IGBT正向导通状态下，可以阻挡空穴从发射极抽取，因此在Trench底部区域，有载流子存储区114的设计，该处空穴浓度会显著提高，这样会促使正面电子注入效率的增强，从而IGBT正向压降Vcesat会得到极大改善。当然过高的载流子存储浓度会导致器件耐压降低，在关断过程，高的载流子存储浓度同样会阻挡少子空穴的抽取，从而导致IGBT的开关速度降低，在器件设计中，需要做合适的折中(trade off)设计。本实用新型实施例载流子存储区114的注入调整到Trench之后注入，采用小的热过程推结。在一些实施例中，可以在800摄氏度至1000摄氏度下进行20分钟至30分钟的推结，可以大大优化载流子存储区114的厚度及浓度分布，和传统的载流子存储区114注入在Trench之后采用大的热过程推结相比，主要差异别在于传统载流子存储区114注入推结形成的整个硅表面到Trench底部载流子存储浓度都很高，这样后续要形成较深的P well沟道非常困难，而本实用新型实施例载流子存储区114注入过程设计会大大优化P well结深控制，可以大大降低P well注入剂量及Trench后工艺的热过程，从而更好的配合优化硅片的热应力。

在一些实施例中，还包括体区113二次注入及推结，在形成载流子存储区114后进行体区113二次注入及推结，体区113例如为P型，载流子存储区114磷注入后对体区二次注入，当然也可以体区113注入后进行载流子存储区114注入。如果实际工艺中，载流子存储区114注入的能量不高(设备能力限制注入能量在1.5Mev～3.0Mev)，而载流子存储区114注入的剂量较高，原来形成的体区13沟道区域会因为杂质补偿而缩短，为了保证体区113沟道长度，此处引入第二次体区注入，注入能量600Kev～1Mev，注入剂量1e13个/cm²～3e13个/cm²，二次区注入在实现区沟道长度控制和阈值调整的目的。体区二次注入后，去光刻胶。体区推结，推结温度1050℃～1100℃，时间50min～120min。该处推结热过程尽量控制在较小范围，但又满足载流子存储区杂质分布均匀需要，否则功率器件100会因为高浓度载流子存储区114不能耗尽而降低耐压，热过程太大后导致器件体区113沟道长度缩减，也会导致载流子存储区114厚度增加，载流子存储效应变差。同时高的热过程也会导致硅片热应力的进一步增大，从而导致硅片翘曲更严重，影响后面工艺的光刻和及对准精度。

载流子存储注入窗口210可以是连续的，如图15所示；也可以是非连续的，如图16所示；具体可以根据IGBT短路电流实际需要设计。非连续的载流子存储窗口宽度和间距大小，根据工艺需要调整，通常还受浮空区112宽度及间距影响。通常载流子存储窗口210注入在冗余发射极沟槽T2之间，覆盖栅极沟槽T1整个区域，载流子存储区114长度2μm～10μm，载流子存储注入窗口210的间距5μm～30μm。在一些实施例中，载流子存储区114的设计采用间断设计，更有利于器件关断时空穴的抽取，提高功率器件100关断速度。在一些实施例中，载流子存储注入窗口210连续，有利于阻挡空穴抽取通路，极大的改善了IGBT正向导通的Vcesat。因此以上设计可以在两者之间取得更好的平衡(trade off)。

在一些实施例中，还可以包括形成发射区的步骤，发射区115被配置为第一导电类型的重掺杂，例如是N型重掺杂区(N plus)。该步骤对应的原胞结构的截面图请参阅图10所示。该步骤具体可以包括N plus光刻，形成发射区的步骤。N plus注入为形成IGBT发射极的引出接触。N Plus在栅极沟槽(Gate Poly Trench)T1两侧形成，在冗余发射极沟槽T2两侧，可以不进行N plus注入，也可以保留N plus注入。为进一步调整IGBT短路电流大小，N plus在二维方形可以间隔排布。N plus采用砷(As)注入的工艺，注入能量50Kev～120Kev，注入剂量1e15个/cm²～1e16个/cm²。N plus也可采用磷(P)注入或磷加砷注入，有磷注入的工艺条件，由于磷注入的深度比砷深，这样会导致Gate Poly于N plus交叠面积变大，IGBT的输入电容变大，同时由于磷注入的深度较深，这样有利于Gate Poly的刻蚀，对Gate Poly的recess深度精度要求会降低；N plus注砷能够在器件表面形成高浓度的N+接触，砷注入工艺N plus深度0.2μm～0.3μm，对Gate Poly和硅表面的recess深度精度要求更高，而磷注入工艺N plus深度0.3μm～0.5μm，要形成表面高浓度的N plus，同时有比较深的N plus结深，通常采用砷加磷注入。针对不同生产线的工艺控制能力，N plus可以采用注砷工艺，也可以采用注磷加注砷的工艺。Nplus注入后的退火温度一般为900℃～950℃，退火时间30min～60min。

N型重掺杂注入窗口220在Gate Trench横向排列上设置可以是连续的，如图17所示；也可以使间隔的，如图18所示。若N型重掺杂注入窗口220间隔设计，与浮空P型区注入窗口关系继续参阅图18所示。在一些实施例中，在Trench与Trench之间区域当然也可以没有浮空P型区注入窗口。

在一些实施例中，还包括形成介质层120的步骤，在半导体衬底的第一表面S1通过CVD淀积介质层，介质层120膜质为USG(非掺杂二氧化硅)或PSG(磷硅玻璃)或BPSG(硼、磷硅玻璃)。PSG和BPSG淀积的目的是该材质在较低的温度下能回流形成非陡直的接触孔230，但PSG中的磷和BPSG中的硼磷容易扩散到硅表面对器件特性产生影响，所以通常的组合是USG加PSG或USG加BPSG，也有部分工艺采用薄的SiO₂加Si₃N4代替USG。通常下层USG采用

上层PSG或BPSG采用

这样能形成好的隔离层，又能在接触孔(contact)230刻蚀或回流工艺处理的时候，形成比较圆滑的接触孔230，便于金属填充，避免金属填充在孔内形成空洞。在本实用新型实施例工艺中，由于pitch较小(0.8μm～3μm)，接触孔230尺寸也较小(0.2μm～1.5μm)，接触孔可以采用钨填孔工艺，能够容易的填满陡直的和小尺寸的孔，因此介质层120全部采用USG，或ILD采用CMP工艺形成平坦的界面。

在一些实施例中，还包括形成接触孔和接触区的步骤，该步骤对应的原胞结构的截面图请参阅图11所示。具体包括光刻形成接触孔230，带胶进行接触孔230刻蚀，采用各向异性干法刻蚀(刻蚀气氛Ar/CHF₃/CF₄)，或者带一定成分的各向同性刻蚀，使接触孔开口稍作圆滑处理(USG+PSG/BPSG，通过回流工艺可以形成圆滑的接触孔开口)。然后进行硅刻蚀，硅刻蚀的深度一般为

根据N plus的深度及Gate Poly recess的深度确定。然后进行contact注入，contact注入可以一次，也可以两次或三次注入，contact注入的目的是形成良好的欧姆接触和改善IGBT的抗闩锁能力(latch up)，contact一次注入，形成表面高浓度接触，注入氟化硼(BF₂)能量20Kev～60Kev，注入剂量5e14个/cm²～5e15个/cm²；contact二次注入，改善Latch up能力，注入硼，能量50Kev～1Mev，注入剂量5e12个/cm²～2e15个/cm²，需要根据contact到Trench的距离来设置合理的条件。第一次和第二次及第三次的注入顺序可以交换。然后对接触孔进行回流工艺，回流温度900℃～950℃，时间30min～60min。采用USG的CMP(化学机械抛光)工艺，可以不进行回流处理，但需要对Contact注入进行激活处理，激活可以采用炉管或快速热退火(RTA)。

本实施例中，在小pitch设计中，没有采用自对准的接触孔设计，接触孔距离Trench距离一般0.2μm～0.5μm，这样对接触孔的对准提出了较高的要求，本专利提出在接触孔设计中，采用1根Gate trench的设计中，可以采用偏离中心的接触孔设计；使contact距离Gate Trench距离更大，距离Dummy Emitter Trench距离更小。这样大大改善了对工艺的要求，在特定的工艺能力下，可以进一步缩小pitch尺寸(减小Trench to Trench距离)。

在一些实施例中，还可以包括形成发射极互连的步骤，该步骤对应的原胞结构的截面图请参阅图12所示。由于小pitch，接触孔尺寸小，直接淀积金属铝不能填充小尺寸接触孔。金属铝(包括铝铜或铝硅铜)填充一般能填充大于2μm的接触孔(填充能力和介质层厚度和接触孔形貌相关)，热铝能够填充尺寸1.0μm以上的接触孔(填充能力和介质层厚度和接触孔形貌相关)。小于1μm的接触孔，一般采用先淀积Ti/TiN或者TiW介质膜等，

然后热处理形成钛的硅化物，热处理可以采用炉管或快速热退火，温度600℃～700℃，改善欧姆接触电阻。然后淀积金属钨(Tungsten)，厚度根据孔的深度和大小调整，一般

然后对钨进行回刻，刻蚀掉contact区域外的钨，当然也可以不进行回刻处理。然后淀积金属铝(包括铝铜或铝硅铜)，一般采用铝硅铜，防止铝在高温下的电迁移。在实际工艺中由于也常采用铝铜工艺，铝铜工艺需要必须铝铜下面淀积铝的阻挡层，如TiN，以防止铝在硅中的电迁移。铝层的厚度3μm～10μm，最常采用4μm。金属铝淀积后进行退火处理，气氛为氮气/氢气，退火温度350℃～450℃，退火时间30min～90min。

在一些实施例中，还包括钝化层沉积及刻蚀步骤。为了优化IGBT器件的可靠性，IGBT一般都需要钝化层。钝化层采用氮化硅(Si3N4)或二氧化碳，或掺氮二氧化碳，厚度0.8μm～1.5μm。在实际工艺中还会使用聚酰亚胺有机膜(Polyimide)做为钝化层，厚度2μm～20μm。然后对钝化层进行光刻，刻蚀形成IGBT的发射极焊盘(Emitter PAD)和栅极焊盘(GatePAD)，用于引出金属线打线。

在一些实施例中，还可以包括半导体基底的背面减薄过程，半导体基底采用晶圆。窄原胞尺寸低沟槽IGBT采用场终止技术，IGBT为薄片，1200V IGBT silicon厚度100μm～130μm；600V IGBT silicon厚度50μm～70μm；因此减薄采用TAKIO工艺或Bonding-Debonding工艺。TAKIO工艺为晶圆的边缘一圈，宽度3mm～7mm左右不进行减薄，只是晶圆内部减薄，边缘较厚的部分起支撑左右。Bonding-Debonding工艺为硅片正面粘一片玻璃片，起支撑作用，硅片整体减薄后完成背面注入和退火工艺过程起支撑作用，以免碎片，然后再去掉正面玻璃片，PVD背面金属AL/Ti/Ni/Ag。在背面研磨减薄后，一般会纯湿法刻蚀5μm～10μm硅，以研磨对硅材料造成的缺陷。硅片研磨的粗糙度对后续金属铝淀积及器件特性会产生影响，因此硅片研磨的粗糙度需要严格控制。

在一些实施例中，还可以包括形成场终止区的步骤，具体包括背面场终止注入及退火，场终止区被配置为第一导电类型，例如为N型。硅片减薄湿法刻蚀后，需要形成背面场终止区。除外延工艺在正面工艺形成前，已经形成场终止层外。采用FZ或MCZ的硅片，都需要减薄后形成场终止区。因为正面工艺已经完成，不能在此过程引入大的热过程。通常场终止区形成通过高能粒子注入形成一定浓度和厚度的N型掺杂层，场终止区厚度1.5μm～30μm，场终止层浓度1e14个/cm³～1e17个/cm³，越厚的场终止区浓度可以相对低一些，越薄的场终止区需要更高浓度，防止IGBT反向加到最高电压时，器件穿通(Punch through)。场终止区通过粒子注入形成，可以采用注氢(H)、注入磷(P)、注入硒(Se)等能形成N型掺杂的杂质。例如注氢，由于原子质量氢，较少的能量就可以注入很深的深度，2Mev能量，可以注入深度50μm左右。磷注入2Mev能量注入深度3μm左右。注入剂量根据N型场终止区掺杂浓度确定，剂量1e12个/cm²～5e13个/cm²，可以一次注入，也可以多次注入形成一定梯度的掺杂分布。也可以先高能量和高剂量注入，也可以先低能量高注入剂量的注入，就是注入能量和剂量可以根据器件性能需要任意组合来形成N型场终止区。通过高能注入形成场终止区，一个是掺杂形成一定的掺杂分布，另一个作用是可以形成一定区域的缺陷层，缺陷在N型场终止区退火过程中没有完全修复，局域的缺陷层有较低的少子寿命，可以调整IGBT背面发射极的注入效率，和优化IGBT开关过程，使IGBT关断过程的电流拖尾大大缩短。

IGBT正面工艺已完成，不允许引入大的热过程，允许最大的热过程不能高于450℃。因此背面场终止区注入后，若采用炉管退火，退火温度要求低于450℃。如采用300℃60min退火，该退火温度不能使N型掺杂激活率低于10％，同时注入形成的缺陷不能完全修复。还可以采用激光退火，激光光斑照射到IGBT背面硅表面，光斑之间有一定的交叠，如交叠50％，一个一个独立光斑覆盖整个硅片背面区域后完成一片wafer的背面激活。激光光斑的大小及功率可以调整，硅片背面最表面温度能够达到刚好熔融硅的温度，温度梯度从背面到硅片表面逐渐降低，热传到硅片正面表面的温度不超过300℃。这样场终止区N型注入杂质激活率超过80％，要保留部份区域注入缺陷不进行激活，可以完成高功率激光退火后，再来一次或多次场终止区缺陷注入。激光退火其它参数还包含，激光波长，如527nm；脉冲宽度，如246nS；能量密度1.8J/cm2或2.3J/cm²，脉冲之间的延迟1μS；脉冲重叠率50％等参数。

在一些实施例中，还可以包括在场截止区背离第一表面的一侧形成集电区，集电区被配置为第二导电类型，例如是P型。具体包括IGBT背面P型区域注入及退火形成IGBT的集电区，背面P型区域要求薄的结深，以便使漂移区和场终止区的电子能够直接穿透背面P型区域到达集电极(collector)，这样会减少需要直接电子空穴复合的载流子浓度，改善IGBT的开关损耗，减小IGBT的拖尾电流。因此IGBT背面P型区域又叫透明发射区，背面P型区域厚度0.1μm～0.5μm，浓度1e16个/cm³～1e18个/cm³。背面P型区域注入硼(B)或氟化硼(BF2)，注入能量10Kev～60Kev，注入剂量1e12个/cm²～1e14个/cm²，注入退火和场终止区退火过程和条件一致。背面P型区域退火可以单独完成，也可以同N型场终止区一起退火。注入的顺序也可以和N型场终止区交换。为了更优化IGBT的设计，背面P型区域若采用激光退火，可以比N型场终止区采用更低能量的激光退火条件，这样就能形成更浅结深的P型集电极区，以改善IGBT的性能。

在一些实施例中，还包括形成集电极互连的步骤。具体的，采用物理气相沉积(PVD)/溅射背面金属，背面金属AL/Ti/Ni/Ag，AL/Ti/Ni厚度

Ag厚度

IGBT工艺中，背面金属铝溅射或蒸发是关键工艺，要求铝与背面P型区域形成合金，改善背面金属与低浓度P型区域的欧姆接触，因此无论采用物理气相沉积(PVD)还是溅射背面金属铝，都需要控制溅射和蒸发的温度，以便形成良好的合金。Ti/Ni/Ag金属为形成IGBT焊接工艺的金属层，Ti也为形成更低电阻率合金的金属，Ni为阻挡层，Ag为直接锡焊浸润金属。

依照本实用新型如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (12)

1.一种功率器件，其特征在于，包括：

外延层，沿自身厚度方向上具有相对的第一表面和第二表面，所述外延层包括位于所述第二表面至所述第一表面之间预定厚度的漂移区，所述漂移区被配置为第一导电类型，所述外延层与所述厚度方向相垂直的横向上具有多个原胞结构；

各所述原胞结构包括：

冗余发射极沟槽，两个所述冗余发射极沟槽相互间隔设置，所述冗余发射极沟槽由所述第一表面延伸至所述漂移区，冗余发射极设置于所述冗余发射极沟槽；

栅极沟槽，至少一个栅极沟槽设置于两个所述冗余发射极沟槽之间，所述栅极沟槽由所述第一表面延伸至所述漂移区，栅极设置于所述栅极沟槽；

体区，位于两个所述冗余发射极沟槽之间，所述体区被配置为第二导电类型；

浮空区，位于各所述冗余发射极沟槽背向所述栅极沟槽一侧，所述浮空区被配置为所述第二导电类型，其中，所述浮空区的深度大于所述冗余发射极沟槽的深度。

2.根据权利要求1所述的功率器件，其特征在于，所述冗余发射极沟槽与所述栅极沟槽的深度一致。

3.根据权利要求1所述的功率器件，其特征在于，所述原胞结构还包括载流子存储区，所述载流子存储区位于所述体区与所述漂移区之间，所述载流子存储区被配置为所述第一导电类型。

4.根据权利要求3所述的功率器件，其特征在于，所述载流子存储区的厚度为1.5微米至4微米。

5.根据权利要求1所述的功率器件，其特征在于，所述原胞结构包括一个所述栅极沟槽和两个所述冗余发射极沟槽，相邻的所述栅极沟槽与所述冗余发射极沟槽在所述横向的间隔尺寸为1微米至3微米；

所述栅极沟槽与所述冗余发射极沟槽的槽宽为1微米至3微米；

所述栅极沟槽与所述冗余发射极沟槽的深度为3微米至6微米。

6.根据权利要求5所述的功率器件，其特征在于，所述栅极沟槽、所述冗余发射极沟槽、所述栅极沟槽与所述冗余发射极沟槽之间的区域在横向上宽度之和占所述原胞结构宽度的1/2。

7.根据权利要求1所述的功率器件，其特征在于，所述冗余发射极沟槽在所述栅极沟槽的两侧对称分布。

8.根据权利要求1所述的功率器件，其特征在于，所述原胞结构还包括：

发射区，位于所述体区背离所述第二表面的一侧，且在所述横向上与所述栅极沟槽邻接，所述发射区被配置为所述第一导电类型的重掺区。

9.根据权利要求8所述的功率器件，其特征在于，所述原胞结构还包括：

接触区，位于所述体区背离所述第二表面的一侧，且位于相邻的所述栅极沟槽与所述冗余发射极沟槽之间靠近所述冗余发射极的一侧设置，所述接触区被配置为第二导电类型的重掺杂区。

10.根据权利要求9所述的功率器件，其特征在于，还包括：

介质层，覆盖所述外延层的第一表面，所述介质层上设置有将所述发射区的至少部分暴露的接触开口，所述接触开口在相邻的所述栅极沟槽与所述冗余发射极沟槽之间靠近所述冗余发射极的一侧设置；以及

发射极互连，位于所述介质层的背离所述第二表面的一侧，并通过所述接触开口与所述接触区以及所述发射区耦合。

11.根据权利要求1所述的功率器件，其特征在于，所述外延层还包括：

场终止区，位于所述漂移区背离所述第一表面的一侧，所述场终止区被配置为第一导电类型；

集电区，位于所述场终止区背离所述第一表面的一侧，所述集电区被配置为第二导电类型。

12.根据权利要求11所述的功率器件，其特征在于，还包括：

集电极互连，与所述集电区背离所述第一表面的一侧耦合。

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