KR102197376B1 - 반도체 장치 - Google Patents

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다카시 요시무라
히로시 다키시타
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후지 덴키 가부시키가이샤
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Abstract

n- 반도체 기판의 이면의 표면층에는, 활성 영역(10)으로부터 에지 종단 구조부(11)에 걸쳐, n+ 캐소드층(4)이 형성되어 있다. n+ 캐소드층(4)의 표면 전체에, 캐소드 전극(7)이 형성되어 있다. n- 드리프트 영역(1)의 내부의 n+ 캐소드층(4)측에는, 활성 영역(10)으로부터 에지 종단 구조부(11)에 걸쳐 n 버퍼층(5)이 형성되어 있다. n- 드리프트 영역(1)의 내부의 n+ 캐소드층(4)측에는, 기판 이면으로부터 n+ 캐소드층(4)보다 깊은 위치에 플로팅의 매립 p층(6)이 형성되어 있다. 매립 p층(6)은, n+ 캐소드층(4)에 접하는 소정 범위에 균일하게 형성되어 있다. 매립 p층(6)의 단부(6a)는, n- 반도체 기판의 측면(1a)보다 내측에 위치되어 있다. 이에 따라, 소프트 리커버리화를 도모할 수 있음과 동시에, 역회복 내량이 큰 반도체 장치를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
전력 변환 장치의 저소비전력화가 진행되는 가운데, 전력 변환 장치의 중심적인 역할을 수행하는 파워 디바이스의 저소비전력화에 대한 기대가 크다. 예컨대, 각종 파워 디바이스 중에서도 전도도 변조 효과에 의해 낮은 온 전압화를 달성할 수 있으며, 또한, 전압 구동의 게이트 제어에 의해 동작 제어가 용이한 절연 게이트형 바이폴라 트랜지스터(IGBT : Insulated Gate Bipolar Transistor)의 사용이 정착되고 있다. IGBT를 이용함으로써, 고내압을 확보하여 대전류가 흐르는 회로 영역에 배치되는 파워 디바이스에 있어서도 스위칭 스피드가 비약적으로 향상된다.
그러나, 스위칭 스피드의 고속화에 따라, EMI(Electro Magnetic Interference) 노이즈에 의한 문제가 현재화되고 있다. 특히, IGBT의 턴온시에 EMI 노이즈를 허용 가능한 레벨로까지 억제할 것이 요구되기 때문에, 스위칭 스피드의 고속화가 제한되고, 스위칭 손실을 충분히 작게 할 수 없다. EMI 노이즈를 저감시키기 위해서는, IGBT와 조합하여 사용되는 환류 다이오드(FWD : Free Wheeling diode)의 소프트 리커버리화가 중요하다.
FWD의 소프트 리커버리화에는, 애노드측의 캐리어 밀도를 낮게 하여 역회복시의 역회복 전류를 작게 함과 동시에, 캐리어의 고갈에 의한 전압·전류 파형의 진동을 억제하기 위해 캐소드측의 캐리어 밀도를 높게 하는 것이 필요하다. 애노드측의 캐리어 밀도를 낮게 하며, 또한 캐소드측의 캐리어 밀도를 높게 한 구조로서, 저주입 효율의 애노드 구조나, 국소적으로 쇼트키 다이오드를 배치하는 구조, 국소적인 라이프타임 제어에 의해 캐리어 분포를 최적화한 구조가 공지되어 있다.
또한, 최근에는, 애노드측의 캐리어 밀도를 낮게 하며, 또한 캐소드측의 캐리어 밀도를 높게 한 다른 구조로서, 캐소드측에 플로팅의 매립 p층을 형성함으로써, 고전압 인가시에 캐소드측의 pn 다이오드를 애벌런치시켜 강제적으로 캐소드측의 캐리어 밀도를 높게 함으로써 소프트 리커버리화를 실현한 구조가 제안되어 있다(예컨대, 하기 특허문헌 1, 2 참조). 하기 특허문헌 1, 2에 개시한 종래의 FWD에 관해, 도 29를 참조하여 설명한다. 도 29는, 종래의 FWD의 구조를 도시한 단면도이다.
도 29에 도시한 바와 같이, 종래의 FWD는, n- 드리프트 영역(101)이 되는 n- 반도체 기판에, 활성 영역(100)과, 활성 영역(100)을 둘러싸는 에지 종단 구조부(에지부)(110)를 구비한다. n- 반도체 기판의 표면의 표면층에는, 활성 영역(100)에 p+ 애노드층(102)이 형성되고, 에지 종단 구조부(110)에 플로팅의 p형 영역인 필드 리미팅 링(FLR : Field Limiting Ring)(108)이 형성되어 있다. 층간 절연막(109)은, 에지 종단 구조부(110)에 있어서 n- 반도체 기판의 표면을 덮는다. 애노드 전극(103)은 p+ 애노드층(102)의 표면 상에 형성되고, 그 단부는 층간 절연막(109) 상으로 연장되어 있다.
n- 반도체 기판의 이면의 표면층에는, 활성 영역(100)으로부터 에지 종단 구조부(110)에 걸쳐, n+ 캐소드층(104)이 형성되어 있다. n- 드리프트 영역(101)과 n+ 캐소드층(104) 사이에는, 활성 영역(100)으로부터 에지 종단 구조부(110)에 걸쳐, n 버퍼층(105)이 형성되어 있다. n 버퍼층(105)의 내부에는, n+ 캐소드층(104)측의 표면층에, 활성 영역(100)으로부터 에지 종단 구조부(110)에 걸쳐 소정의 간격으로 복수의 매립 p층(106)이 형성되어 있다. 매립 p층(106)은, n+ 캐소드층(104)에 접한다. 캐소드 전극(107)은, n- 반도체 기판의 이면 전체에 형성되어 있다.
또한, 별도의 FWD로서, 제1 전극과, 제1 전극 상에 형성되며, 또한 제1 도전형을 갖는 제1 층과, 제1 층 상에 형성되며, 또한 제1 도전형과 상이한 제2 도전형을 갖는 제2 층과, 제2 층 상에 형성된 제3 층과, 제3 층 상에 형성된 제2 전극과, 제2 층 및 제3 층 사이에 형성되며, 또한 제2 도전형을 갖는 제4 층을 구비하고, 제3 층은, 제2 도전형을 가지며, 또한 제2 층의 불순물 농도의 피크값에 비하여 높은 불순물 농도의 피크값을 갖는 제1 부분과, 제1 도전형을 갖는 제2 부분을 포함하고, 제1 및 제2 부분의 총면적에 대하여 제2 부분의 면적이 차지하는 비율은 20% 이상 95% 이하인 장치가 제안되어 있다(예컨대, 하기 특허문헌 3 참조).
특허문헌 1 : 미국 특허 제7635909호 명세서 특허문헌 2 : 미국 특허 제7842590호 명세서 특허문헌 3 : 일본 특허 공개 제2010-283132호 공보
그러나, 스위칭 스피드의 고속화에 따르는 문제로서, 전술한 EMI 노이즈에 의한 문제가 현재화된다는 문제 외에, FWD의 역회복시에 인가되는 최대 전압이나 전류 변위율(di/dt)이 안전 동작 영역(SOA : Safe Operating Area)의 범위를 넘어 버려 소자 파괴에 이른다는 문제가 있다. 이 소자 파괴에 이르는 원인의 하나로서, 온 상태시에 비활성 영역(에지 종단 구조부 등)으로 확산된 캐리어가 역회복시에 활성 영역의 컨택트(p+ 애노드층과 애노드 전극의 접합부)를 통과하여 애노드 전극으로 빠짐으로써, 활성 영역의 외주부에 전류 집중이 생기는 것을 들 수 있다. 또한, 소자 파괴에 이르는 다른 원인으로서, p+ 애노드층의 단부의 곡률에서 기인하여 p+ 애노드층의 전계 강도가 높아지는 것을 들 수 있다. 이 문제는, 전술한 FWD의 소프트 리커버리화로는 해소할 수 없다.
또한, 도 29에 도시한 특허문헌 1, 2의 기술에서는, 포토리소그래피에 의해 기판 이면에 형성한 이온 주입용 마스크를 마스크로 하여, 기판 이면으로부터 이온 주입함으로써 복수의 매립 p층(106)을 형성한다. 이 때, 이온 주입용 마스크의 패터닝시에, 기판 표면의 다이싱 라인을 기준으로 하여 기판 이면에서의 위치 맞춤(얼라이먼트)을 행하게 된다. 예컨대 6 인치의 직경을 갖는 웨이퍼에 형성되는 칩에서는, 칩 사이즈가 1 cm×1 cm 정도이고, 에지 종단 구조부(110)의 폭은 0.1 mm∼1 mm 정도이기 때문에, 활성 영역(100)의 폭은 9 mm∼9.9 mm 정도가 된다. 이 때문에, 활성 영역(100) 및 에지 종단 구조부(110)에 미세한 패턴으로, 디자인 룰을 만족하고 양호한 치수 정밀도로 복수의 매립 p층(106)을 형성하기 위해서는, 기판 이면에서의 얼라이먼트 정밀도가 요구된다.
기판 이면에서의 얼라이먼트 정밀도를 향상시키는 방법으로서, 투명한 스테이지에 표면을 아래로 하여 n- 반도체 기판을 적재하고, 스테이지측으로부터 n- 반도체 기판에 적외선을 투과시켜 기판 표면의 다이싱 라인을 검출하는 방법이 공지되어 있다. 그러나, 이 방법에서는, n- 반도체 기판의 표면의 다이싱 라인을 n- 반도체 기판의 이면으로부터 검출하기 위한 특별한 설비를 필요로 하기 때문에, 비용이 증대된다는 문제가 있다.
본 발명은, 전술한 종래 기술에 의한 문제점을 해소하기 위해, 소프트 리커버리화를 실현함과 동시에, 역회복 내량이 큰 반도체 장치를 제공하는 것을 목적으로 한다.
전술한 과제를 해결하여, 본 발명의 목적을 달성하기 위해, 본 발명에 관한 반도체 장치는 다음의 특징을 갖는다. 제1 도전형의 제1 반도체 영역의 한쪽 면의 표면층에, 제2 도전형의 제2 반도체 영역이 선택적으로 형성되어 있다. 상기 제2 반도체 영역에 접하는 제1 전극이 형성되어 있다. 상기 제1 반도체 영역의 다른쪽 면의 표면층에, 상기 제1 반도체 영역보다 불순물 농도가 높은 제1 도전형의 제3 반도체 영역이 형성되어 있다. 상기 제1 반도체 영역의 내부의, 상기 제1 반도체 영역의 다른쪽 면으로부터 상기 제3 반도체 영역보다 깊은 위치에, 제2 도전형의 제4 반도체 영역이 형성되어 있다. 상기 제3 반도체 영역에 접하는 제2 전극이 형성되어 있다. 그리고, 상기 제4 반도체 영역의 단부는, 상기 제1 반도체 영역의 측면보다 내측에 위치한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 상기 제4 반도체 영역의 단부는, 상기 제2 반도체 영역과 상기 제1 전극의 접합부의 단부보다 내측에 위치하는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 상기 제1 반도체 영역의 내부의, 상기 제1 반도체 영역의 다른쪽 면으로부터 상기 제3 반도체 영역보다 깊은 위치까지 형성된, 상기 제1 반도체 영역보다 불순물 농도가 높으며, 또한 상기 제3 반도체 영역보다 불순물 농도가 낮은 제1 도전형의 제5 반도체 영역을 더 구비한다. 그리고, 상기 제3 반도체 영역의 단부는, 상기 접합부의 단부보다 내측에 위치한다. 상기 제3 반도체 영역의 외측에서, 상기 제5 반도체 영역과 상기 제2 전극의 쇼트키 접합이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 상기 제3 반도체 영역의 외측의 상기 제5 반도체 영역의 내부에, 상기 제3 반도체 영역 및 상기 제4 반도체 영역과 떨어져 형성된 제2 도전형의 제6 반도체 영역을 더 구비하는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 상기 제5 반도체 영역은, 복수회의 프로톤 조사에 의해 형성되어 이루어지는 영역이고, 상기 제1 반도체 영역의 다른쪽 면으로부터 상이한 깊이로 복수 배치되어 있는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 주전류가 흐르는 활성 영역의 표면적에 대한, 상기 제4 반도체 영역의 표면적의 점유 면적 비율은, 90% 이상 98% 이하인 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 주전류가 흐르는 활성 영역의 표면적에 대한, 상기 제4 반도체 영역의 표면적의 점유 면적 비율 중, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를, 상기 한쪽 면측으로부터 상기 다른쪽 면으로 투사한 접촉 단부 위치에 대하여, 상기 접촉 단부 위치보다 내주측에서의 상기 점유 면적비는, 상기 접촉 단부 위치보다 외주측의 상기 점유 면적비보다 높은 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를 상기 한쪽 면측으로부터 상기 다른쪽 면으로 투사한 접촉 단부 위치보다 내주측에 위치하는 상기 제4 반도체 영역의, 상기 다른쪽 면에 수평인 방향의 길이는 250 ㎛ 이상인 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를 상기 한쪽 면측으로부터 상기 다른쪽 면으로 투사한 접촉 단부 위치보다 내주측에 위치하는 상기 제4 반도체 영역의, 상기 다른쪽 면에 수평인 방향의 길이(L1)는, 상기 반도체 장치의 주전류의 전류 밀도(J), 전하소량(q), 정공 이동도(μ), 상기 제4 반도체 영역의 깊이 방향의 두께(d), 상기 제4 반도체 영역의 불순물 농도(Np), 상기 제4 반도체 영역과 상기 제3 반도체 영역 사이의 pn 접합의 내부 전위(built-in potential)(Vbi)로서,
Figure 112015075934211-pct00001
을 만족하는 것을 특징으로 한다.
또한, 본 발명에 관한 반도체 장치는, 전술한 발명에 있어서, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를 상기 한쪽 면측으로부터 상기 다른쪽 면으로 투사한 접촉 단부 위치보다 내주측에 상기 제4 반도체 영역이 위치되어 있고, 상기 접촉 단부 위치와 상기 제4 반도체 영역의 단부가 이격되는 이격부의 간격은 2000 ㎛ 이하인 것을 특징으로 한다.
전술한 발명에 의하면, 매립 p층(제4 반도체 영역)을 균일하게 형성하며, 또한 그 단부를 n- 드리프트 영역(제1 반도체 영역)의 측면(칩 단부)보다 내측에 위치시킴으로써, 역회복시에 매립 p층과 n+ 캐소드층으로 구성되는 pn 접합이 애벌런치를 일으켜 n+ 캐소드층측으로부터 n- 드리프트 영역으로 홀이 주입되기 때문에, 소프트한 리커버리 특성이 얻어진다. 또한, 칩 단부에서 매립 p층이 캐소드 전극과 쇼트되지 않기 때문에, 전류-전압 파형(I-V 파형)의 비약을 방지할 수 있다.
또한, 전술한 발명에 의하면, 매립 p층의 단부를 애노드 컨택트(제2 반도체 영역과 제1 전극의 접합부)의 단부보다 내측에 위치시킴으로써, 활성 영역의 동적인 내압이 비활성 영역(에지 종단 구조부 등)의 동적인 내압보다 낮아지기 때문에, 역회복시에 애노드 컨택트의 단부에 전계가 집중하는 것을 억제할 수 있다.
또한, 전술한 발명에 의하면, 매립 p층의 외측으로 연장되는 n+ 캐소드층을 칩 단부로부터 이격시키거나, 혹은, 매립 p층보다 외주측에, 매립 p층과 이격됨과 동시에 캐소드 전극에 컨택트한 p-층을 형성함으로써, 비활성 영역에 전자가 주입되지 않기 때문에, 비활성 영역에 대한 캐리어의 확산이 억제된다. 이에 따라, p+ 애노드층(제2 반도체 영역) 단부에 대한 전류 집중이 완화되고, 역회복 내량이 향상된다.
본 발명에 관한 반도체 장치에 의하면, 소프트 리커버리화를 실현함과 동시에, 역회복 내량을 크게 할 수 있다는 효과를 나타낸다.
도 1은, 실시형태 1에 관한 반도체 장치의 구조를 도시한 단면도이다.
도 2는, 도 1의 절단선 A-A'에서의 불순물 농도 분포를 도시한 특성도이다.
도 3은, 실시형태 1에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 4는, 비교예의 반도체 장치의 순방향 전압 인가시의 동작을 도시한 설명도이다.
도 5는, 실시형태 1에 관한 반도체 장치의 순방향 전압 인가시의 동작을 도시한 설명도이다.
도 6은, 실시형태 2에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 7은, 실시형태 3에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 8은, 실시형태 4에 관한 반도체 장치의 구조를 도시한 단면도이다.
도 9는, 도 8의 B-B' 절단선에서의 불순물 농도 분포를 도시한 특성도이다.
도 10은, 실시형태 4에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 11은, 실시형태 5에 관한 반도체 장치의 구조를 도시한 단면도이다.
도 12는, 실시형태 6에 관한 반도체 장치의 구조를 도시한 단면도이다.
도 13은, 도 12의 절단선 C-C'에서의 불순물 농도 분포를 도시한 특성도이다.
도 14는, 실시형태 7에 관한 반도체 장치의 구조를 도시한 단면도이다.
도 15는, 실시형태 7에 관한 반도체 장치의 매립 p층의 평면 패턴의 일례를 도시한 평면도이다.
도 16은, 실시형태 7에 관한 반도체 장치의 매립 p층의 평면 패턴의 일례를 도시한 평면도이다.
도 17은, 실시형태 7에 관한 반도체 장치의 매립 p층의 평면 패턴의 일례를 도시한 평면도이다.
도 18은, FWD의 전압 파형을 도시한 특성도이다.
도 19는, 실시형태 8에 관한 반도체 장치의 구조를 도시한 단면도이다.
도 20은, 실시형태 9에 관한 반도체 장치의 구조를 도시한 단면도이다.
도 21은, 도 20의 매립 p층의 평면 패턴의 일례를 도시한 평면도이다.
도 22는, 실시형태 10에 관한 반도체 장치의 구조를 도시한 평면도이다.
도 23은, 실시예 1에 관한 반도체 장치의 과도적인 순방향 전압 및 역회복시의 서지 전압과 매립 p층의 면적 비율의 관계를 도시한 특성도이다.
도 24는, 실시형태 11에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 25는, 실시형태 12에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 26은, 실시형태 13에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 27은, 실시형태 14에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다.
도 28은, 실시예 2에 관한 반도체 장치의 기판 이면측의 불순물 농도 분포를 도시한 특성도이다.
도 29는, 종래의 FWD의 구조를 도시한 단면도이다.
도 30은, 다이오드의 순방향 도통시에서의 전류-전압 파형을 도시한 특성도이다.
이하에 첨부 도면을 참조하여, 본 발명에 관한 반도체 장치의 적합한 실시형태를 상세히 설명한다. 본 명세서 및 첨부 도면에 있어서는, n 또는 p를 앞에 기재한 층이나 영역에서는, 각각 전자 또는 정공이 다수 캐리어인 것을 의미한다. 또한, n이나 p에 붙이는 + 및 -는, 이것들이 붙어 있지 않은 층이나 영역보다 고불순물 농도 및 저불순물 농도인 것을 각각 의미한다. 또, 이하의 실시형태의 설명 및 첨부 도면에 있어서, 동일한 구성에는 동일한 부호를 붙이고, 중복되는 설명을 생략한다.
(실시형태 1)
실시형태 1에 관한 반도체 장치의 구조에 관해 설명한다. 도 1은, 실시형태 1에 관한 반도체 장치의 구조를 도시한 단면도이다. 도 2는, 도 1의 절단선 A-A'에서의 불순물 농도 분포를 도시한 특성도이다. 도 2에 있어서, 횡축은 기판 이면(n+ 캐소드층(4)과 캐소드 전극(7)의 계면)으로부터 기판 깊이 방향의 거리이고, 종축에는 기판 이면측의 영역을 깊이 방향으로 가로지르는 절단선 A-A'에서의 불순물 농도를 나타낸다(도 9, 13에서도 동일함). 도 1에 도시한 바와 같이, 실시형태 1에 관한 반도체 장치는, n- 드리프트 영역(제1 반도체 영역)(1)이 되는 n- 반도체 기판에, 활성 영역(10)과, 활성 영역(10)을 둘러싸는 에지 종단 구조부(에지부)(11)를 구비한다. 활성 영역(10)은, 온 상태일 때에 전류가 흐르는 영역이다. 에지 종단 구조부(11)는, 기판 표면측의 전계를 완화하고 내압을 유지하는 기능을 갖는다.
n- 반도체 기판의 표면의 표면층에는, 활성 영역(10)에 p+ 애노드층(제2 반도체 영역)(2)이 형성되고, 에지 종단 구조부(11)에 예컨대 플로팅의 p형 영역인 필드 리미팅 링(FLR)(8)이 형성되어 있다. n- 드리프트 영역(1)의 소수 캐리어(홀)의 라이프타임(τp)은, 예컨대 10㎲ 이하(논킬러), 바람직하게는 0.1㎲ 이상 3㎲ 이하로 제어되어 있다. 층간 절연막(9)은, 에지 종단 구조부(11)에 있어서 n- 반도체 기판의 표면을 덮는다. 층간 절연막(9)의 내주 단부는, p+ 애노드층(2)의 표면 상으로까지 연장되어 있다. 애노드 전극(제1 전극)(3)은, p+ 애노드층(2)의 표면 상에 형성되어 있다. 애노드 전극(3)의 단부는 층간 절연막(9) 상으로 연장되어 있다.
n- 반도체 기판의 이면의 표면층에는, 활성 영역(10)으로부터 에지 종단 구조부(11)에 걸쳐, n+ 캐소드층(제3 반도체 영역)(4)이 형성되어 있다. n- 반도체 기판의 이면 전체, 즉 n+ 캐소드층(4)의 표면 전체에, 캐소드 전극(제2 전극)(7)이 형성되어 있다. n- 드리프트 영역(1)의 내부의 n+ 캐소드층(4)측에는, 활성 영역(10)으로부터 에지 종단 구조부(11)에 걸쳐 n 버퍼층(제5 반도체 영역)(5)이 형성되어 있다. n 버퍼층(5)의 외주 단부를 n- 반도체 기판의 측면(1a)으로까지 연장시킴으로써, 누설 전류를 저감시킬 수 있어 내압을 유지할 수 있다. n 버퍼층(5)은, 오프시에 p+ 애노드층(2)과 n- 드리프트 영역(1) 사이의 pn 접합으로부터 신장되는 공핍층이 n+ 캐소드층(4)에 도달하지 않도록 억제하는 기능을 갖고 있고, 이 기능을 갖고 있으면 n+ 캐소드층(4)에 접하고 있어도 좋고, n+ 캐소드층(4)으로부터 떨어져 있어도 좋다.
또한, n- 드리프트 영역(1)의 내부의 n+ 캐소드층(4)측에는, 기판 이면으로부터 n+ 캐소드층(4)보다 깊은 위치에 플로팅의 매립 p층(제4 반도체 영역)(6)이 형성되어 있다. 매립 p층(6)은, 활성 영역(10)의, n+ 캐소드층(4)에 접하는 소정 범위에 균일하게 형성되어 있다. n 버퍼층(5)이 n+ 캐소드층(4)에 접하고 있는 경우, 매립 p층(6)은 n 버퍼층(5)의 내부의 n+ 캐소드층(4)측의 표면층에 형성된다. 매립 p층(6)을 형성함으로써, 역회복시에 캐소드측으로부터 n- 드리프트 영역(1) 내에 소수 캐리어가 주입되고, 캐소드측의 pn 다이오드를 애벌런치시켜 강제적으로 캐소드측의 캐리어 밀도를 높게 할 수 있기 때문에, 소프트 리커버리로 할 수 있다. 매립 p층(6)의 불순물 농도는, n 버퍼층(5)의 불순물 농도보다 높게, 또한 n+ 캐소드층(4)의 불순물 농도보다 낮게 한다. 구체적으로는, 매립 p층(6)의 불순물 농도는, 예컨대, 1×1016/cm3 이상 1×1019/cm3 이하 정도이고, 보다 바람직하게는 1×1017/cm3 이상 1×1018/cm3 이하 정도인 것이 좋다. 매립 p층(6)의 불순물 농도를 상기 범위 내로 함으로써, 누설 전류가 증대되는 것을 방지할 수 있다.
매립 p층(6)의 단부(6a)는, n- 반도체 기판의 측면(1a)보다 내측(활성 영역(10)측)에 위치한다. 즉, 매립 p층(6)의 단부(6a)는, n- 반도체 기판의 측면(1a)(칩 측면)에 도달해 있지 않다. 이와 같이 매립 p층(6)의 단부(6a)를 n- 반도체 기판의 측면(1a)보다 내측에 위치시킴으로써, 스냅백이 생기지 않기 때문에(스냅백 전압≒0 V), 전류-전압 파형(I-V 파형)의 비약을 방지할 수 있다. I-V 파형의 비약에 관해서는 후술한다. 또한, 매립 p층(6)의 단부(6a)는, n+ 캐소드층(4)의 단부보다 내측에 위치한다. 이에 따라, 매립 p층(6)이 캐소드 전극(7)과 접촉하여 단락되는 것을 방지할 수 있다.
이와 같이 매립 p층(6)을 활성 영역(10) 및 에지 종단 구조부(11)의 전역에 걸쳐 형성하고 있지 않기 때문에, 매립 p층(6)을 활성 영역(10) 및 에지 종단 구조부(11)의 전역에 걸쳐 형성하는 경우보다, 에지 종단 구조부(11)의 애벌런치 내압(애벌런치 항복이 발생하는 전압)을, 활성 영역(10)의 애벌런치 내압보다 높게 할 수 있다. 그 이유는 이하와 같다. 활성 영역(10)에서는, 역방향 전압 인가시에는, 매립 p층(6)과 n+ 캐소드층(4) 사이의 pn 접합에 의한 애벌런치 항복에 의해 정공이 발생하고, n- 드리프트 영역(1)을 통과하여 p+ 애노드층(2)으로 정공 전류가 흐른다. 이 정공 전류가, p+ 애노드층(2)―n- 드리프트 영역(1)―매립 p층(6)으로 이루어지는 기생 pnp 트랜지스터에서의 베이스 전류가 되고, 기생 pnp 트랜지스터가 동작하여, 활성 영역(10)의 애벌런치 내압이 저하된다.
여기서, 에지 종단 구조부(11)의 애벌런치 내압은, 이하와 같이 구할 수 있다. 예컨대 주지된 디바이스 시뮬레이션으로, p+ 애노드층, n- 드리프트 영역, n+ 캐소드층으로 이루어지는 단순한 p-i-n(p-intrinsic-n) 구조의 활성 영역에, 에지 종단 구조부를 접속한 구성으로 내압을 계산한다. 그 산출치를, 에지 종단 구조부(11)의 애벌런치 내압으로 하면 된다. 이상에 의해, 활성 영역(10)의 애벌런치 내압을 에지 종단 구조부(11)의 애벌런치 내압보다 낮게 할 수 있기 때문에, 애벌런치 전류를 활성 영역(10)의 전체에 흘릴 수 있다. 이 때문에, 에지 종단 구조부(11)에 전류가 집중하는 것을 억제할 수 있다.
또한, 매립 p층(6)을 활성 영역(10) 및 에지 종단 구조부(11)의 전역에 걸쳐 형성하고 있지 않기 때문에, 역회복시에는, 비활성 영역(에지 종단 구조부(11) 등)에 주입되는 전자의 주입량을 저감시킬 수 있다. 이에 따라, 에지 종단 구조부(11)로 확산된 캐리어가 역회복시에 애노드 컨택트를 통과하여 애노드 전극(3)으로 빠짐으로써 생기는 활성 영역(10)의 외주부, 즉 애노드 컨택트의 단부(3a)에서의 전류 집중을 억제할 수 있다.
또한, 매립 p층(6)의 단부(6a)는, 활성 영역(10)의 애노드 컨택트(p+ 애노드층(2)과 애노드 전극(3)의 접합부)의 단부(3a)보다 제1 길이(t1)만큼 내측(FWD 셀의 중앙부측)에 위치하는 것이 바람직하다. FWD 셀이란, p+ 애노드층(2), n+ 캐소드층(4), n 버퍼층(5) 및 매립 p층(6)으로 구성되는 단위 영역이다. 매립 p층(6)의 단부(6a)가 애노드 컨택트의 단부(3a)보다 내측에 위치하는 제1 길이(t1)는, 소수 캐리어의 확산 길이(Lh) 이하인 것이 좋다(t1≤Lh). 그 이유는, 온 상태일 때에, 매립 p층(6)을 형성한 것에 의해 캐소드측으로부터 n- 드리프트 영역(1) 내에 주입되는 소수 캐리어를 애노드 컨택트의 단부(3a)에까지 도달시킬 수 있기 때문에, 매립 p층(6)을 형성한 것에 의해 얻어지는 효과가 저감되는 것을 방지하기 위함이다.
소수 캐리어의 확산 길이(Lh)는, 하기 식(1)로 표시된다. 하기 식(1)에 있어서, 소수 캐리어의 라이프타임을 τh로 하고, 소수 캐리어의 확산 계수를 Dh로 한다. 소수 캐리어의 확산 계수(Dh)는, 하기 식(2)로 표시된다. 하기 식(2)에 있어서, 전하소량을 q로 하고, 볼츠만 상수를 K로 하고, 절대 온도를 T로 하고, 소수 캐리어의 이동도를 μh로 한다. KT/q는, 절대 온도(T)=300 K일 때의 열전압이다.
Figure 112015075934211-pct00002
Figure 112015075934211-pct00003
구체적으로는, 소수 캐리어의 확산 계수(Dh)=1.56×10-3 cm2/s이고, 소수 캐리어의 이동도(μh)=0.06 cm2/Vs이고, KT/q=2.60×102 eV이다. 이 때문에, 상기 식(1) 및 식(2)로부터, n- 드리프트 영역(1)의 소수 캐리어의 라이프타임(τh)=10㎲인 경우(즉 논킬러인 경우), 소수 캐리어의 확산 길이(Lh)=124.90 ㎛이다. n- 드리프트 영역(1)의 소수 캐리어의 라이프타임(τh)= 3㎲인 경우, 소수 캐리어의 확산 길이(Lh)=68.41 ㎛이다. n- 드리프트 영역(1)의 소수 캐리어의 라이프타임(τh)=0.1㎲인 경우, 소수 캐리어의 확산 길이(Lh)=12.49 ㎛이다.
다음으로, 실시형태 1에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 3은, 실시형태 1에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 우선, n- 드리프트 영역(1)이 되는 n- 반도체 기판의 표면측에, p+ 애노드층(2)이나 FLR(8) 등의 표면 소자 구조를 형성한다(스텝 S1). 구체적으로는, n- 반도체 기판의 표면에, p+ 애노드층(2) 및 FLR(8)의 형성 영역이 개구된 레지스트 마스크를 형성한다. 다음으로, 이 레지스트 마스크를 마스크로 하여, n- 반도체 기판의 표면에 예컨대 붕소(B) 등의 p형 불순물을 이온 주입한다.
다음으로, 레지스트 마스크를 제거한 후, 주입한 p형 불순물을 열확산시킴으로써 p+ 애노드층(2) 및 FLR(8)을 형성한다. 다음으로, n- 반도체 기판의 표면 상에 층간 절연막(9)을 형성한다. 다음으로, 층간 절연막(9)의 활성 영역(10)에 대응하는 부분을 제거함으로써, p+ 애노드층(2)을 노출하는 애노드 컨택트 홀을 형성한다. 이에 따라, n- 반도체 기판의 표면측에 표면 소자 구조가 형성된다. 다음으로, n- 반도체 기판의 이면을 연삭하여 n- 반도체 기판의 두께를 얇게 한다(스텝 S2).
다음으로, n- 반도체 기판의 연삭된 이면 전체에 예컨대 셀렌(Se) 등의 n형 불순물을 이온 주입하고, n 버퍼층(5)을 형성한다(스텝 S3). 다음으로, n- 반도체 기판의 이면에, 매립 p층(6)의 형성 영역이 개구된 레지스트 마스크를 형성한다. 이 레지스트 마스크에 의해, 예컨대, 에지 종단 구조부(11)와, 활성 영역(10)의, 애노드 컨택트 홀의 단부보다 제1 길이(t1)만큼 내측까지의 부분이 덮인다. 다음으로, 레지스트 마스크를 마스크로 하여, n- 반도체 기판의 이면에 예컨대 붕소 등의 p형 불순물을 이온 주입하고, 활성 영역(10)의 내측에 매립 p층(6)을 형성한다(스텝 S4).
스텝 S4의 이온 주입은, n- 반도체 기판의 이면의 표면층이 n형 영역이 되도록 기판 이면의 표면 붕소 농도를 낮게 하는 것이 바람직하다. 구체적으로는, 후술하는 스텝 S5의 이온 주입에 의한 n- 반도체 기판의 이면의 p형 불순물 농도는 예컨대 1×1015/cm3 이하인 것이 좋다. 그 이유는, 스텝 S5의 공정에서 형성되는 n+ 캐소드층(4)이 균일한 두께로 형성되지 않은 경우에, n+ 캐소드층(4)의 두께가 얇은 부분에서 매립 p층(6)과 캐소드 전극(7)이 단락되는 것을 방지할 수 있기 때문이다. 즉, 스텝 S5의 이온 주입 후의 n- 반도체 기판의 이면의 표면층은 n형 영역에 가까운 불순물 농도 분포를 갖는 것이 바람직하다.
다음으로, 레지스트 마스크를 제거한 후, n- 반도체 기판의 이면 전체에 예컨대 인(P) 등의 n형 불순물을 이온 주입하고, 매립 p층(6)보다 얕은 위치에 n+ 캐소드층(4)을 형성한다(스텝 S5). 다음으로, 스텝 S3∼S5의 이온 주입으로 주입한 불순물을, 노 어닐링 등에 의한 열처리에 의해 일괄적으로 열확산시킨다(스텝 S6). 스텝 S3∼S5의 이온 주입으로 주입한 불순물을 일괄적으로 열확산시킴으로써, 공정수를 적게 할 수 있고, 비용을 저감시킬 수 있다. 스텝 S3∼S5의 이온 주입을 행할 때마다, 주입된 불순물을 열확산시켜도 좋다. 또한, 스텝 S3∼S5의 이온 주입의 순서는 여러가지로 교체 가능하다.
다음으로, n- 반도체 기판의 표면에, 애노드 컨택트 홀에 매립하도록, 애노드 전극(표면 전극)(3)을 형성하고, 소정의 패턴으로 패터닝한다(스텝 S7). 다음으로, n- 반도체 기판의 표면에 패시베이션 보호막(도시되지 않음)을 형성하고, 소정의 패턴으로 패터닝한다(스텝 S8). 다음으로, n- 반도체 기판에 예컨대 전자선 등을 조사하여, n- 드리프트 영역(1)의 캐리어의 라이프타임을 제어한다(스텝 S9). 그 후, n- 반도체 기판의 이면에 캐소드 전극(7)을 형성함으로써(스텝 S10), 도 1에 도시한 FWD가 완성된다.
다음으로, 본 발명에 관한 반도체 장치의 동작에 관해 설명한다. 도 4는, 비교예의 반도체 장치의 순방향 전압 인가시의 동작을 도시한 설명도이다. 도 5는, 실시형태 1에 관한 반도체 장치의 순방향 전압 인가시의 동작을 도시한 설명도이다. 도 4에는, 매립 p층(126)의 단부(126a)가 n- 반도체 기판의 측면(121a)에까지 도달해 있는 구성의 FWD(이하, 비교예로 함)를 도시한다. 도 5에는, 도 1에 도시한 실시형태 1에 관한 FWD를 도시한다. 도 5에서는, 캐리어의 동작을 명확히 나타내기 위해 에지 종단 구조부(11)를 단축하여 도시하고, n 버퍼층(5)을 도시 생략한다.
도 4에 도시한 비교예에서는, n- 반도체 기판의 측면(121a)은 다이싱시에 생긴 요철에 의해 거친 면으로 되어 있기 때문에, n- 반도체 기판의 측면(121a)으로부터 누설 전류가 흐르기 쉽게 되어 있다. 이 때문에, 순방향 전압 인가시에 p+ 애노드층(122)으로부터 n- 드리프트 영역(121)에 주입된 홀은, 매립 p층(126-1)을 통과하여 n- 반도체 기판의 측면(121a)의 캐소드 전극(127)으로 빠져(점선 화살표로 나타내는 경로), n+ 캐소드층(124)에 도달하지 않는다. 즉, n- 반도체 기판의 측면(121a)에서, 매립 p층(126-1)과 캐소드 전극(127)이 실질적으로 단락된 것과 동일한 상태가 된다. 이 때문에, n+ 캐소드층(124)으로부터는 n- 드리프트 영역(121)에 전자가 주입되지 않고, FWD는 온되지 않는다.
또한, 도 4에 도시한 비교예에서는, 다음의 문제도 발생할 수 있다. 도 4의 (a)에는, 제1 비교예로서, 칩 이면을 예컨대 DCB(Direct Copper Bond) 기판에 납땜한 경우를 도시한다. 도 4의 (a)에 도시한 바와 같이, 제1 비교예에서는, 칩 이면의 땜납층(128)이 칩 측면(n- 반도체 기판의 측면(121a))으로 비어져 나오고, 이 땜납층(128)에 의해 매립 p층(126-1)의 단부(126a)가 캐소드 전극(127)과 단락되어 있다(부호 120으로 나타내는 부분). 이와 같이 땜납층(128)이 n- 반도체 기판의 측면(121a)에 도달해 있는 상태(즉 캐소드 전극(127)과 매립 p층(126-1)이 단락된 상태)는, 예컨대 n- 반도체 기판을 파워 모듈에 도입하여 DCB 기판에 납땜했을 때에, n- 반도체 기판의 이면에서 용융된 땜납층(128)이 상기 이면으로부터 n- 반도체 기판의 측면(121a)으로 비어져 나와 접촉한 상태 등을 나타내고 있다. n- 반도체 기판의 이면의 n+ 캐소드층(124) 및 매립 p층(126-1)의 접합 계면의 깊이는, n- 반도체 기판의 이면으로부터 1 ㎛∼3 ㎛ 정도이다. 그 때문에, 300 ㎛ 이상의 두께를 갖는 땜납층(128)이 n- 반도체 기판의 측면(121a)으로 비어져 나온 경우, 상기와 같은 n- 반도체 기판의 측면(121a)에서의 매립 p층(126-1)과 캐소드 전극(127)의 단락이 용이하게 발생할 수 있다.
따라서, 캐소드측으로부터도 n- 드리프트 영역(121)에 전자가 주입되지 않고, 단락 경로(쇼트 패스)에서의 전압 강하가 빌트인 전압(0.7 V)이 되지 않기 때문에, 제1 비교예의 FWD는 온되지 않는다. 그 후, 전류가 어느 정도 흐름으로써, 매립 p층(126-1) 내의 단락 경로에서의 저항(R11)에 의해, 매립 p층(126-1)과 n+ 캐소드층(124)이 순바이어스된다. 이에 따라, 캐소드측으로부터 n- 드리프트 영역(121)에 전자가 주입되기 때문에, 단락 경로에서의 전압 강하가 빌트인 전압 이상이 되고, 활성 영역에 가까운 부분에서 래치업이 발생하고 온 상태가 된다.
이와 같이, 제1 비교예는, 순방향 전압 인가 후, 동작하지 않는 기간(I-V 파형의 비약)이 있고, 상기 기간 경과 후에 동작하기 시작한다는 바람직하지 않은 특성을 갖는다. 도 30에, 다이오드의 순방향 도통시에서의 I-V 파형을 도시한다. 도 30은, 다이오드의 순방향 도통시에서의 전류-전압 파형을 도시한 특성도이다. 통상의 파형(이하, 정상의 파형으로 함)(21)은, 굵은 실선으로 나타낸 바와 같이, 순방향 전압 강하에 따라 전류가 증가한다. 그러나, 상기한 래치업이 발생하기 어려워지면, 점선으로 나타낸 바와 같이, 높은 순방향 전압 강하가 될 때까지, 전류가 거의 흐르지 않는다(부호 22로 나타내는 파형). 그리고, 정공의 통과에 의해 매립 p층과 n 캐소드층의 전압 강하가 빌트인 전압 이상으로 된 시점에서, 전류가 단숨에 유입되고, 다이오드의 순방향 전압 강하가 낮아진다. 이 부성 저항이 되는 영역이, 스냅백, 즉 I-V 파형의 비약(22a)이다.
도 4의 (b)에 도시한 제2 비교예와 같이, 매립 p++층(126-2)의 불순물 농도가 높을수록, 매립 p++층(126-2) 내의 단락 경로에서의 저항(R12)이 작고, 스냅백을 일으키는 전압(스냅백 전압)이 높아지기 때문에, I-V 파형의 비약이 커진다. 도 30에는, 매립 p층의 불순물 농도의 높이를 화살표 20의 방향으로 나타내고 있고, p층의 불순물 농도가 높을(보다 성긴 점선으로 나타내는 I-V 파형(22))수록 비약(22a)이 커지는 것이 도시되어 있다. 즉, 비약(22a)이 생긴 3개의 I-V 파형(22) 중, 가장 미세한 점선으로 나타내는 가장 비약(22a)이 작은 I-V 파형(22)이 도 4의 (a)의 제1 비교예에 상당하고, 그 이외의 I-V 파형(22)이 도 4의 (b)의 제2 비교예에 상당한다. 도 4의 (a), 4의 (b)에 있어서, 부호 122는 p+ 애노드층이고, 부호 123은 애노드 전극이다.
그에 대하여, 도 5에 도시한 바와 같이, 본 발명에 있어서는, 매립 p층(6)의 단부(6a)는 n- 반도체 기판의 측면(1a)에까지 도달해 있지 않고, 매립 p층(6)은 플로팅 상태로 되어 있다. 또한, 매립 p층(6)의 단부(6a)와 n- 반도체 기판의 측면(1a) 사이의 저항(R10)은, 고저항인 n- 드리프트 영역(1)의 불순물 농도로 결정되고, 매립 p층(126-1, 126-2)의 불순물 농도로 결정되는 제1, 2 비교예의 저항(R11, 12)보다 크다. 이 때문에, 순방향 전압 인가시에 p+ 애노드층(2)으로부터 n- 드리프트 영역(1)을 통해 매립 p층(6)에 주입된 홀은, 매립 p층(6)의 단부(6a)로부터 n- 반도체 기판의 측면(1a)의 캐소드 전극(7)으로 빠지기 어렵고(부호 12로 나타내는 부분), n+ 캐소드층(4)으로 빠진다. 이에 따라 n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)에 전자가 주입되기 때문에, 본 발명에 관한 반도체 장치에 있어서는, I-V 파형의 비약은 생기지 않는다. 따라서, 본 발명에 관한 반도체 장치는, 도 30에 도시한 정상의 파형(21)이 되고, 매립 p층(6)이 형성되어 있지 않은 통상의 FWD와 거의 동일하게 동작한다. 부호 28은, 칩 이면을 예컨대 DCB 기판에 납땜한 경우의 땜납층이다.
이상, 설명한 바와 같이, 실시형태 1에 의하면, 매립 p층을 균일하게 형성함으로써, 역회복시에 기판 이면에서의 전압 강하(애벌런치 항복)를 균일하게 발생시킬 수 있으며, 또한 I-V 파형의 비약을 방지할 수 있다. 이에 따라, 소프트 리커버리화할 수 있고, EMI 노이즈에 의한 문제를 회피할 수 있다. 또한, 실시형태 1에 의하면, 매립 p층을 균일하게 형성함으로써, 복수의 매립 p층을 소정의 간격으로 형성하는 종래 구조보다 기판 이면에서의 얼라이먼트 정밀도를 필요로 하지 않는다. 이 때문에, 적은 공정에 의해 양호한 치수 정밀도로 매립 p층을 형성할 수 있다. 또한, 얼라이먼트 정밀도를 향상시키기 위한 특별한 설비를 필요로 하지 않기 때문에, 저비용으로 반도체 장치를 제공할 수 있다.
또한, 실시형태 1에 의하면, 매립 p층의 단부를 애노드 컨택트의 단부보다 내측에 위치시킴으로써, 활성 영역의 내압이 비활성 영역의 내압보다 저하되기 때문에, 역회복시에서의 활성 영역 단부에서의 전계 집중을 억제할 수 있다. 그 이유는 이하와 같다. 역회복 중에 FWD에 고전압이 인가됨으로써, 기판 이면의 매립 p층과 n 캐소드층 사이의 pn 접합(이하, pn 접합 J1로 함)도 역바이어스가 된다. 이들 2층의 불순물 농도는 반도체 기판의 불순물 농도보다 2자릿수 이상 높기 때문에, pn 접합 J1에 분담되는 전압이 100 V 이하라도, 용이하게 애벌런치 항복이 발생한다. pn 접합 J1이 애벌런치 항복을 일으킨 경우, 매립 p층이 형성되어 있는 pn 접합 J1로부터 홀이 주입된다. 이 홀은, 공핍층을 p+ 애노드층을 향해 드리프트한다. 이에 따라, 이 홀은 p+ 애노드층과 n 드리프트층 사이의 pn 접합(이하, pn 접합 J2로 함) 근방에서도 전계 강도의 기울기를 증가시킨다. 즉, 홀에 의한 지나친 정전하의 증가에 의해, pn 접합 J2의 근방에서, 푸아송의 식에 따라 전계 강도의 기울기를 증가시킨다. 즉, 반도체 기판의 실효적인 불순물 농도가 증가한다. 이 전계 강도의 기울기의 증가에 의해, pn 접합 J2의 최대 전계 강도는 한층 더 증강되어 임계 전계 강도에 도달하고, 애벌런치 항복이 발생한다. 바꿔 말하면, 활성 영역에서는 다이내믹한 내압이 저하된다. 이 pn 접합 J2의 최대 전계 강도의 증강 작용은, 매립 p층을 형성한 활성 영역에서만 생기기 때문에, 비활성 영역에서는 다이내믹한 내압 저하가 생기지 않는다. 이것이, 활성 영역과 비활성 영역의 다이내믹한 내압 저하의 이유이다. 다이내믹한 내압 저하는, 매립 p층을 형성한 영역에서만 생기기 때문에, 매립 p층을 p+ 애노드층보다 칩 내측에 형성하면, 역회복 전류는 p+ 애노드층의 단부에는 유입되지 않게 된다. 이에 따라, p+ 애노드층의 단부에 대한 전류 집중이 억제되고, 역회복시에 인가되는 최대 전압이나 전류 변화율(di/dt)에 의한 소자 파괴를 방지할 수 있다.
(실시형태 2)
다음으로, 실시형태 2에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 6은, 실시형태 2에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 실시형태 2에 관한 반도체 장치의 제조방법이 실시형태 1에 관한 반도체 장치의 제조방법과 상이한 점은, 전자선 조사에 의한 라이프타임 제어 후에 n+ 캐소드층(4)을 형성하고, 레이저 어닐링에 의해 n+ 캐소드층(4)을 활성화시키는 점이다.
구체적으로는, 우선, 실시형태 1과 동일하게, 표면 소자 구조의 형성으로부터 매립 p층(6)의 형성까지의 공정을 행한다(스텝 S11∼S14). 다음으로, 매립 p층(6)의 형성에 이용한 레지스트 마스크를 제거한 후, n 버퍼층(5)을 형성하기 위한 이온 주입, 및, 매립 p층(6)을 형성하기 위한 이온 주입으로 주입한 불순물을, 노 어닐링 등에 의한 열처리에 의해 열확산시킨다(스텝 S15). 다음으로, 실시형태 1과 동일하게, 애노드 전극(3)의 형성으로부터 라이프타임 제어까지의 공정을 행한다(스텝 S16∼S18). 다음으로, n- 반도체 기판의 이면 전체에 n+ 캐소드층(4)을 형성한다(스텝 S19). n+ 캐소드층(4)의 형성 방법은 실시형태 1과 동일하다. 다음으로, n- 반도체 기판의 이면측을 레이저 어닐링하여 n+ 캐소드층(4)을 활성화시킨다(스텝 S20). 그 후, n- 반도체 기판의 이면에 캐소드 전극(7)을 형성함으로써(스텝 S21), 도 1에 도시한 FWD가 완성된다.
이상, 설명한 바와 같이, 실시형태 2에 의하면, 실시형태 1과 동일한 효과를 얻을 수 있다.
(실시형태 3)
다음으로, 실시형태 3에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 7은, 실시형태 3에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 실시형태 3에 관한 반도체 장치의 제조방법이 실시형태 2에 관한 반도체 장치의 제조방법과 상이한 점은, n- 반도체 기판의 이면을 연삭하여 n- 반도체 기판의 두께를 얇게 하기 전에, n- 반도체 기판의 표면에 애노드 전극(3)을 형성하는 점이다.
구체적으로는, 우선, n- 드리프트 영역(1)이 되는 n- 반도체 기판의 표면측에 표면 소자 구조를 형성한 후(스텝 S31), 애노드 전극(3)을 형성한다(스텝 S32). 표면 소자 구조의 형성 방법 및 애노드 전극(3)의 형성 방법은 실시형태 1과 동일하다. 다음으로, 실시형태 2와 동일하게, n- 반도체 기판의 이면을 연삭하는 공정으로부터 열처리까지의 공정을 행한다(스텝 S33∼S36). 다음으로, 실시형태 2와 동일하게, 패시베이션 보호막의 형성으로부터 캐소드 전극(7)의 형성까지의 공정을 행함으로써(스텝 S37∼S41), 도 1에 도시한 FWD가 완성된다.
이상, 설명한 바와 같이, 실시형태 3에 의하면, 실시형태 1, 2와 동일한 효과를 얻을 수 있다.
(실시형태 4)
다음으로, 실시형태 4에 관한 반도체 장치의 구조에 관해 설명한다. 도 8은, 실시형태 4에 관한 반도체 장치의 구조를 도시한 단면도이다. 도 9는, 도 8의 B-B' 절단선에서의 불순물 농도 분포를 도시한 특성도이다. 실시형태 4에 관한 반도체 장치가 실시형태 1에 관한 반도체 장치와 상이한 점은, 기판 이면으로부터 프로톤의 다단 조사에 의해 형성되어 이루어지는, 기판 이면으로부터의 깊이가 상이한 복수의 n 버퍼층(15)을 형성하고 있는 점이다. 예컨대, 프로톤의 3단 조사에 의해 n 버퍼층(15)이 형성되어 있는 경우, n- 드리프트 영역(1)이 되는 n- 반도체 기판의 이면으로부터 가장 깊은 위치에 n 버퍼층(15a)이 배치된다.
또한, n- 반도체 기판의 이면으로부터 n 버퍼층(15a)보다 얕은 위치에, n 버퍼층(15a)과 떨어져 n 버퍼층(15b)이 배치된다. 그리고, n- 반도체 기판의 이면으로부터 n 버퍼층(15b)보다 얕은 위치에, n 버퍼층(15b)과 떨어져 n 버퍼층(15c)이 배치된다. 즉, n 버퍼층(15a∼15c) 사이에는, n- 드리프트 영역(1)이 배치된다. n 버퍼층(15c)은 n+ 캐소드층(4)보다 깊은 위치에 배치되고, n 버퍼층(15c)과 n+ 캐소드층(4) 사이에는, 활성 영역(10)에 있어서 매립 p층(6)이 배치되어 있다. n 버퍼층(15c)은, 매립 p층(6)에 접하고 있어도 좋고, 매립 p층(6)으로부터 떨어져 있어도 좋다.
다음으로, 실시형태 4에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 10은, 실시형태 4에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 우선, n- 드리프트 영역(1)이 되는 n- 반도체 기판의 표면측에, 표면 소자 구조를 형성한 후(스텝 S51), 애노드 전극(3)을 형성한다(스텝 S52). 표면 소자 구조의 형성 방법 및 애노드 전극(3)의 형성 방법은 실시형태 1과 동일하다. 다음으로, n- 반도체 기판의 이면을 연삭하여 n- 반도체 기판의 두께를 얇게 한다(스텝 S53).
다음으로, n- 반도체 기판의 이면으로부터 상이한 비정으로 예컨대 3회의 프로톤 조사를 행함으로써, 기판 이면으로부터의 깊이가 상이한 n 버퍼층(15a∼15c)을 형성한다(스텝 S54). 다음으로, n- 반도체 기판의 이면 전체에 예컨대 인 등의 n형 불순물을 이온 주입하고, n+ 캐소드층(4)을 형성한다(스텝 S55). 다음으로, 기판 이면으로부터 n+ 캐소드층(4)보다 깊으며, 또한 n 버퍼층(15c)보다 얕은 위치에 매립 p층(6)을 형성한다(스텝 S56). n+ 캐소드층(4)의 형성 방법, 및 매립 p층(6)의 형성 방법은 실시형태 1과 동일하다.
다음으로, 상기 스텝 S54∼S56에서 주입된 프로톤 및 불순물을 열처리에 의해 일괄적으로 활성화 및 열확산시킨다(스텝 S57). 다음으로, n- 반도체 기판의 표면에 패시베이션 보호막을 형성하고(스텝 S58), n- 드리프트 영역(1)의 캐리어의 라이프타임을 제어한다(스텝 S59). 패시베이션 보호막의 형성 방법, 및 라이프타임 제어 방법은 실시형태 1과 동일하다. 다음으로, n- 반도체 기판의 이면측을 레이저 어닐링하여 n+ 캐소드층(4)을 활성화시킨다(스텝 S60). 그 후, n- 반도체 기판의 이면에 캐소드 전극(7)을 형성함으로써(스텝 S61), 도 8에 도시한 FWD가 완성된다.
이상, 설명한 바와 같이, 실시형태 4에 의하면, 실시형태 1∼3과 동일한 효과를 얻을 수 있다.
(실시형태 5)
다음으로, 실시형태 5에 관한 반도체 장치의 구조에 관해 설명한다. 도 11은, 실시형태 5에 관한 반도체 장치의 구조를 도시한 단면도이다. 도 11의 절단선 A-A'에서의 불순물 농도 분포는, 도 2에 도시한 불순물 농도 분포와 동일하다. 실시형태 5에 관한 반도체 장치가 실시형태 1에 관한 반도체 장치와 상이한 점은, n+ 캐소드층(14)의 단부(14a)를 n- 반도체 기판의 측면(1a)보다 내측(FWD 셀의 중앙부측)에 위치시키는 점이다. 즉, 실시형태 5에 있어서는, 에지 종단 구조부(11)에서의 기판 이면에는, n+ 캐소드층(14)은 형성되어 있지 않고, 캐소드 전극(7)과 n 버퍼층(5)의 쇼트키 접합이 형성되어 있다.
매립 p층(6)의 단부(6a)는, n+ 캐소드층(14)의 단부(14a)보다 제2 길이(t2)만큼 내측에 위치하는 것이 좋다. 이에 따라, 얼라이먼트 정밀도 오차에 의해, 기판 이면의 캐소드 전극(7)에 매립 p층(6)이 접촉하는 것을 방지할 수 있다. 이 제2 길이(t2)는, 얼라이먼트 정밀도의 여유(예컨대 얼라이먼트 정밀도의 2배 정도의 여유)를 취한 길이인 것이 바람직하고, 예컨대 1 ㎛ 이상 10 ㎛ 이하 정도인 것이 좋다. 구체적으로는, n+ 캐소드층(14)의 단부(14a)가 매립 p층(6)의 단부(6a)보다 외측에 위치하는 제2 길이(t2)는, 예컨대 1 ㎛ 이상 10 ㎛ 이하 정도여도 좋다.
실시형태 5에 관한 반도체 장치의 제조방법은, 실시형태 1에 관한 반도체 장치의 제조방법의 스텝 S5에 있어서, n- 반도체 기판의 이면에 n+ 캐소드층(14)의 형성 영역이 개구된 레지스트 마스크를 형성하고, 이 레지스트 마스크를 마스크로 하여 활성 영역(10)에 n+ 캐소드층(14)을 형성하면 된다. 실시형태 5에 관한 반도체 장치의 제조방법의 n+ 캐소드층(14)의 형성 방법 이외의 공정은, 실시형태 1에 관한 반도체 장치의 제조방법과 동일하다.
이상, 설명한 바와 같이, 실시형태 5에 의하면, 실시형태 1∼4와 동일한 효과를 얻을 수 있다. 또한, 실시형태 5에 의하면, 에지 종단 구조부에 n+ 캐소드층을 형성하지 않고, n+ 캐소드층과 캐소드 전극의 쇼트키 접합을 형성함으로써, 순방향 전압 인가시에 에지 종단 구조부에서 캐소드측으로부터의 캐리어(전자)의 주입이 더욱 억제된다. 이에 따라, 에지 종단 구조부에 캐리어가 축적되는 것을 방지할 수 있기 때문에, 역회복시에 애노드 컨택트의 단부에 전류가 집중하는 것을 방지할 수 있다. 따라서, 역회복시 내량을 향상시킬 수 있다.
(실시형태 6)
다음으로, 실시형태 6에 관한 반도체 장치의 구조에 관해 설명한다. 도 12는, 실시형태 6에 관한 반도체 장치의 구조를 도시한 단면도이다. 도 13은, 도 12의 절단선 C-C'에서의 불순물 농도 분포를 도시한 특성도이다. 도 12의 절단선 A-A'에서의 불순물 농도 분포는, 도 2에 도시한 불순물 농도 분포와 동일하다. 실시형태 6에 관한 반도체 장치가 실시형태 5에 관한 반도체 장치와 상이한 점은, 에지 종단 구조부(11)에서의 n 버퍼층(5)의 내부에 캐소드 전극(7)에 접하는 p- 영역(제6 반도체 영역)(16)을 형성함으로써, p- 영역(16)과 캐소드 전극(7)의 쇼트키 접합을 형성한 점이다. p- 영역(16)의 외주 단부(16a)는, n- 반도체 기판의 측면(1a)으로까지 연장되어 있다. p- 영역(16)의 불순물 농도는, 매립 p층(6)의 불순물 농도와 동일해도 좋다.
매립 p층(6)의 단부(6a)와, p- 영역(16)의 내주 단부(16b)는 제3 길이(t3)만큼 떨어져 있다. 이에 따라, 매립 p층(6)과 p- 영역(16) 사이에 전위차가 생기기 때문에, 실시형태 1과 동일하게 I-V 파형의 비약을 방지할 수 있다. 구체적으로는, 매립 p층(6)의 단부(6a)와, p- 영역(16)의 내주 단부(16b) 사이의 제3 길이(t3)는, n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합의 빌트인 공핍층의 폭(Xn) 이상, 소수 캐리어의 확산 길이(Lh) 이하로 떨어져 있는 것이 바람직하다. 이 제3 길이(t3)를 소수 캐리어의 확산 길이(Lh) 이하로 하는 이유는, p- 영역(16)을 형성한 것에 의해 얻어지는 효과가 저감되는 것을 방지하기 위함이다.
또한, 제3 길이(t3)를 n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합의 빌트인 공핍층의 폭(Xn) 이상으로 하는 이유는, 다음과 같다. 순방향 전압이 인가되고 있지 않은 열평형 상태에서, n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합에 공핍층(빌트인 공핍층)이 n 버퍼층(5) 내에 형성되어 있다. 이 빌트인 공핍층이 열평형 상태에서 p- 영역(16)에 접하고 있는 경우, 순방향 전압이 인가되고 애노드측으로부터 주입된 홀에 의해, n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합으로부터 신장되는 공핍층이 p- 영역(16)에 도달하여, I-V 파형의 비약이 생겨 버리기 때문이다.
n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합의 빌트인 공핍층의 폭(Xn)은, 하기 식(3)으로 표시된다. n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합의 빌트인 전압(Φb)은, 하기 식(4)로 표시된다. 하기 식(3), 식(4)에 있어서, n 버퍼층(5)의 도너 농도를 ND로 하고, 매립 p층(6)의 억셉터 농도를 NA로 하고, 전하소량을 q로 하고, 볼츠만 상수를 K로 하고, 절대 온도를 T로 하고, 절대 온도(T)가 300 K일 때의 진성 캐리어 농도를 ni로 하고, 진공 유전율을 ε0로 하고, 실리콘의 비유전율을 εs로 한다. KT/q는, 절대 온도(T)=300 K일 때의 열전압이다.
Figure 112015075934211-pct00004
Figure 112015075934211-pct00005
구체적으로는, n 버퍼층(5)의 도너 농도(ND)=1.00×1021/cm3이고, 매립 p층(6)의 억셉터 농도(NA)=1.00×1023/cm3이고, 진성 캐리어 농도(ni)=1.50×1016/cm3이고, KT/q=2.60×102 eV이고, 진공 유전율(ε0)=8.85×10-12 F/cm이고, 실리콘의 비유전율(εs)=1.17×10 F/cm이고, 전하소량(q)이 1.60×1019 C이다. 이 때문에, 상기 식(4)로부터, n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합의 빌트인 전압(Φb)은, 6.87×10-1 V이다. 또한, 상기 식(3)으로부터, n 버퍼층(5)과 매립 p층(6) 사이의 pn 접합의 빌트인 공핍층의 폭(Xn)은, 0.945 ㎛이다.
다음으로, 실시형태 6에 관한 반도체 장치의 제조방법의 일례를 설명한다. 실시형태 6에 관한 반도체 장치의 제조방법은, 실시형태 1에 관한 반도체 장치의 제조방법에 있어서, 매립 p층(6)의 형성 후(스텝 S4), 스텝 S5에 있어서, n- 반도체 기판의 이면에 n+ 캐소드층(14)의 형성 영역이 개구된 레지스트 마스크를 형성하고, 이 레지스트 마스크를 마스크로 하여 활성 영역(10)에 n+ 캐소드층(14)을 형성한다. 또한, n+ 캐소드층(14)을 형성하기 위한 레지스트 마스크를 제거한 후, 스텝 S6의 열처리 전에, p- 영역(16)의 형성 영역이 개구된 레지스트 마스크를 형성하고, 이 레지스트 마스크를 마스크로 하여 에지 종단 구조부(11)에 p- 영역(16)을 형성한다. 그 후, 스텝 S6의 열처리에 있어서, 이온 주입에 의해 주입된 불순물을 일괄적으로 활성화시키면 된다. 실시형태 6에 관한 반도체 장치의 제조방법의 n+ 캐소드층(14) 및 p- 영역(16)의 형성 방법 이외의 공정은, 실시형태 1에 관한 반도체 장치의 제조방법과 동일하다.
이상, 설명한 바와 같이, 실시형태 6에 의하면, 실시형태 1∼5와 동일한 효과를 얻을 수 있다. 또한, 실시형태 6에 의하면, 에지 종단 구조부에 n+ 캐소드층을 형성하지 않고, p- 영역과 캐소드 전극의 접합을 형성함으로써, 실시형태 5와 동일한 효과를 얻을 수 있다.
(실시형태 7)
다음으로, 실시형태 7에 관한 반도체 장치의 구조에 관해 설명한다. 도 14는, 실시형태 7에 관한 반도체 장치의 구조를 도시한 단면도이다. 도 15∼17은, 실시형태 7에 관한 반도체 장치의 매립 p층의 평면 패턴의 일례를 도시한 평면도이다. 도 15∼17에는, 기판 이면의 n+ 캐소드층(4)에 기판 표면측으로부터 투사한 애노드 컨택트의 단부(3a)의 위치를 점선으로 나타낸다(도 21, 22에서도 동일함). 실시형태 7에 관한 반도체 장치가 실시형태 1에 관한 반도체 장치와 상이한 점은, 매립 p층(26)을 선택적으로 형성함으로써, 애노드 컨택트의 단부(3a)보다 내측 부분의 표면적(A10)에 대한, 매립 p층(26)의 표면적의 점유 면적(A11)의 면적 비율(=A11/A10)을 소정 범위로 설정하고 있는 점이다.
애노드 컨택트의 단부(3a)보다 내측 부분의 표면적(A10)에 대한, 매립 p층(26)의 표면적의 점유 면적(A11)의 면적 비율은, 90% 이상 98% 이하인 것이 좋고, 바람직하게는 92% 이상 96% 이하인 것이 좋다. 이에 따라, 저과도 VF(온 전압)와 소프트 리커버리 특성을 양립시킬 수 있다. 애노드 컨택트의 단부(3a)보다 내측 부분의 표면적(A10)이란, 활성 영역(10)의 표면적이다. 매립 p층(26)의 표면적의 점유 면적(A11)이란, 매립 p층(26)의 총표면적이다. 매립 p층(26)의 패턴의 가장 에지 종단 구조부(11)측의 단부(26a)는, 실시형태 1과 동일하게, 애노드 컨택트의 단부(3a)보다 제1 길이(t1)만큼 내측(FWD 셀의 중앙부측)에 위치하는 것이 바람직하다. 이 제1 길이(t1)는, 예컨대, 소수 캐리어의 확산 길이(Lh)에 상당하는 50 ㎛ 정도로 하는 것이 바람직하다.
매립 p층(26)의 평면 패턴은, 예컨대, 스트라이프형, 대략 직사각형이나 대략 도트를 소정 간격으로 규칙적으로 배열한 매트릭스형(즉 매립 p층(26)을 격자형으로 개구한 형상 : 도 15), 매립 p층(26)을 소정 간격으로 규칙적으로 대략 직사각형이나 대략 도트의 매트릭스형으로 개구한 형상(도 16), 및 임의의 형상을 임의로 배열한 모자이크형 등, 설계 조건에 맞춰 여러가지로 변경 가능하다. 또한, 매립 p층(26)의 평면 패턴은, 예컨대, 실시형태 1과 동일한 평면 형상, 즉 활성 영역(10)의 중앙 전면에 대략 직사각형의 하나의 매립 p층(26)을 균일하게 형성하고, 활성 영역(10)에 있어서 매립 p층(26)의 주위에 매립 p층(26)이 없는 영역을 대략 직사각형 프레임형으로 형성한 형상이어도 좋다. 이 경우, 매립 p층(26) 주위의, 매립 p층(26)이 없는 영역의 폭을, 상기 면적 비율을 실현할 수 있는 제1 길이(t1)로 하면 된다.
매립 p층(26)이 균일하게 형성되어 있는 경우, 순방향 바이어스시에, n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)으로의 전자의 주입이 저해되고, 전도도 변조가 생기기 어려워지기 때문에, 과도적인 순방향 전압이 증가할 우려가 있다. 과도적인 순방향 전압이란, 다음과 같다. 도 18은, FWD의 전압 파형을 도시한 특성도이다. 도 18에 도시한 바와 같이, 전류 저지시의 역바이어스(예컨대 전원 전압 600 V 이상)로부터 순방향 바이어스로 바뀌어 도통 상태로 옮길 때에, n- 드리프트 영역(1)에 캐리어가 축적되는 과정에서 일시적으로 순방향 전압(VF)(애노드·캐소드 사이 전압(VAK))의 전압 강하가 커진다(예컨대 수십 V 정도). 그 후, 캐리어의 축적이 완료되어 정상 상태가 되고, 순방향 전압(VF)이 정상치(예컨대 1 V∼3 V 정도)에 수속된다. 이 역바이어스로부터 순방향 바이어스로 바뀌어 도통 상태로 옮기는 과정에서 과도적으로 증가하는 순방향 전압(VF)을, 과도적인 순방향 전압(이하, 과도 VF로 함)으로 한다.
이 과도 VF가 큰 경우, 인버터 등의 실기 동작시에 전기적 손실 및 그것에 의한 소자 온도의 증가로 이어지기 때문에, 과도 VF는 작은 것이 바람직하다. 그래서, 매립 p층(26)을 형성할 때에, 매립 p층(26)의 일부를 제거하여 개구부(빼냄)를 형성한다. 이에 따라, 순방향 바이어스시에, 전자가 n+ 캐소드층(4)으로부터, 매립 p층(26)에 저해되지 않고 개구부를 통과하여 n- 드리프트 영역(1)에 주입된다. 즉, 매립 p층(26)의 개구부는, n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)에 주입되는 전자의 경로가 된다. 매립 p층(26)의 개구부의 평면 형상은, 도 15에 도시한 바와 같이, 예컨대 제4 길이(폭)(L1)의 대략 직사각형을 매트릭스형으로 남김으로써 형성되는 폭(t4)의 격자형이어도 좋고, 도 16에 도시한 바와 같이, 예컨대 제4 길이(L1)의 간격으로 규칙적으로 직경(t5)의 도트를 배열한 매트릭스형이어도 좋다.
또한, 도 17과 같이, 활성 영역(10)의 중앙 전면에 제4 길이(폭)(L1)의 하나의 대략 직사각형의 매립 p층(26)을 균일하게 형성한 경우에는, 매립 p층(26)의 개구부는, 매립 p층(26)의 주위를 둘러싸는 대략 직사각형 프레임형으로 하면 된다. 즉, n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)에 주입되는 전자가 통과하는 경로가 되는 개구부를, 매립 p층(26)의 내부가 아니라, 매립 p층(26)의 주위에 형성하는 것과 등가이다. 이 경우, 매립 p층(26)의 개구부의 폭(즉 제1 길이(t1))은, 소수 캐리어의 확산 길이(Lh) 또는 50 ㎛보다 더욱 넓게 해도 좋다. 이와 같이 매립 p층(26)에 개구부를 형성함으로써, 애노드 컨택트의 단부(3a)보다 내측 부분의 표면적(A10)에 대한, n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)으로의 전자의 주입을 저해하지 않는 영역의 표면적의 점유 면적(=A10-A11)을 소정 범위에서 확보한다.
순방향 바이어스시, p+ 애노드층(2)으로부터 n- 드리프트 영역(1)에 주입된 정공은, 매립 p층(26) 내에서 전압 강하를 발생시키고, 매립 p층(26)의 내부를 이동하여 매립 p층(26)의 개구부에 도달하고, n+ 캐소드층(4)으로 빠져나간다. 이 전압 강하가 매립 p층(26)과 n+ 캐소드층(4) 사이의 pn 접합의 내부 전위를 초과했을 때에, n+ 캐소드층(4)으로부터 매립 p층(26)에 전자가 주입된다. 이 때, 매립 p층(26)의 기판 이면에 수평인 방향의 길이(제4 길이(L1))가 충분히 길지 않은 경우, p+ 애노드층(2)으로부터 n- 드리프트 영역(1)에 주입된 정공의 기판 이면에 수평인 방향의 이동 거리가 적은 것에 의해 전압 강하가 작아지고, n+ 캐소드층(4)으로부터 매립 p층(26)에 전자가 주입되기 어려워진다. 이것이, 과도 VF의 증가나, I-V 파형의 비약의 원인이 될 수 있다.
도 17과 같이 n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)에 주입되는 전자가 통과하는 경로가 되는 개구부를 매립 p층(26)의 주위에 형성하는 경우, 매립 p층(26)의 기판 이면에 수평인 방향의 길이가 충분히 유지된다. 이 때문에, 도 17과 같이 n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)에 주입되는 전자가 통과하는 경로가 되는 개구부를 매립 p층(26)의 주위에 형성함으로써, 상기 개구부를 매립 p층(26)의 내부에 선택적으로 형성한 경우에 비하여, 과도 VF의 증가나, I-V 파형의 비약을 억제하기 쉬워진다. 또한, 도 17과 같이 n+ 캐소드층(4)으로부터 n- 드리프트 영역(1)에 주입되는 전자가 통과하는 경로가 되는 개구부를 매립 p층(26)의 주위에 형성하는 경우, 애노드 컨택트의 단부(3a)보다 내측 부분의 표면적(A10)에 대하여, 매립 p층(26)의 총표면적비가 50% 이상이면, 역회복시의 소프트 리커버리 효과가 충분히 얻어진다. 이 경우, 애노드 컨택트의 단부(3a)를 기판 이면에 투사했을 때의 위치와 매립 p층(26)의 단부(26a)의 간격(즉 제1 길이(t1))은, 매립 p층(26)의 표면적의 점유 면적(A11)의 면적 비율을 50% 이상으로 할 수 있는 길이이면 되고, 예컨대 2000 ㎛ 이하이면 된다.
도 15∼17에 있어서, 매립 p층(26)의 기판 이면에 수평인 방향의 길이(제4 길이)(L1)는, 매립 p층(26)의 불순물 농도에도 의존하지만, 예컨대, 다음과 같이 산출 가능하다. 전류 밀도(J), 전하소량(q), 정공 이동도(μ), 매립 p층(26)의 두께(d), 매립 p층(26)의 불순물 농도(Np), 매립 p층(26)과 n+ 캐소드층(4) 사이의 pn 접합의 내부 전위(Vbi)로 한 경우, 매립 p층(26)의 기판 이면에 수평인 방향의 길이(L1)는, 하기 식(5)를 만족한다.
Figure 112015075934211-pct00006
예컨대, 실온(300 K)에서의 정공 이동도를 495(cm2/Vs), 캐소드 p층 두께를 1 ㎛, 캐소드 p층의 p형 불순물 농도를 1×1017/cm3, 전도도 변조가 충분히 발생할 전류 밀도(J)를 1 A/cm2로 가정한 경우, 상기 식(5)로부터, 매립 p층(26)의 기판 이면에 수평인 방향의 길이(L1)는 약 250 ㎛가 된다. 이 때문에, 매립 p층(26)의 기판 이면에 수평인 방향의 길이(L1)가 250 ㎛ 이상이면, 과도 VF를 작게 할 수 있다. 따라서, 매립 p층(26)의 기판 이면에 수평인 방향의 길이(L1)는, 하기 식(6)을 만족하면 된다.
Figure 112015075934211-pct00007
다음으로, 실시형태 7에 관한 반도체 장치의 제조방법에 관해 설명한다. 실시형태 7에 관한 반도체 장치의 제조방법이 실시형태 1에 관한 반도체 장치의 제조방법과 상이한 점은, 매립 p층(26)을 형성할 때에, 이온 주입용 마스크로서, 매립 p층(26)의 평면 패턴이 형성된 마스크를 이용하는 점이다. 구체적으로는, 우선, 실시형태 1의 스텝 S1∼S3과 동일하게, 표면 소자 구조의 형성으로부터 n 버퍼층(5)까지의 공정을 행한다. 다음으로, n- 반도체 기판의 이면에 n+ 캐소드층(4)을 형성한다. n+ 캐소드층(4)의 형성 방법은 실시형태 1과 동일하다.
다음으로, 포토리소그래피에 의해, n- 반도체 기판의 이면에, 매립 p층(26)의 형성 영역이 개구된 레지스트 마스크를 형성한다. 이 레지스트 마스크에 의해, 예컨대, 에지 종단 구조부(11)와, 활성 영역(10)의, 애노드 컨택트 홀의 단부보다 제1 길이(t1)만큼 내측까지의 부분이 덮인다. 또한, 이 레지스트 마스크에는, 애노드 컨택트 홀의 단부보다 내측 부분에, 매립 p층(26)의 패턴이 형성된다. 다음으로, 레지스트 마스크를 마스크로 하여, n- 반도체 기판의 이면에 예컨대 붕소 등의 p형 불순물을 이온 주입하여 매립 p층(26)을 형성한다.
n+ 캐소드층(4), n 버퍼층(5) 및 매립 p층(26)을 형성하는 순서는 여러가지로 교체 가능하고, 실시형태 1과 동일하게, n 버퍼층(5), 매립 p층(26) 및 n+ 캐소드층(4)의 순으로 형성해도 좋다. 다음으로, 실시형태 1의 스텝 S6과 동일하게, 이온 주입으로 주입한 불순물을 일괄적으로 열확산시킨다. 일괄 열처리 대신에, 이온 주입에 의해 불순물을 주입할 때마다, 주입된 불순물을 열확산시켜도 좋다. 그 후, 실시형태 1의 스텝 S7∼S10과 동일하게, 애노드 전극(3)의 형성으로부터 캐소드 전극(7)의 형성까지의 공정을 행함으로써, 도 14에 도시한 FWD가 완성된다.
이상, 설명한 바와 같이, 실시형태 7에 의하면, 실시형태 1∼6과 동일한 효과를 얻을 수 있다. 또한, 실시형태 7에 의하면, 애노드 컨택트의 단부(3a)보다 내측에 소정의 면적 비율로 매립 p층(26)을 형성함으로써, 매립 p층의 면적 비율을 최적화함으로써, 소프트 리커버리로, 또한 과도 VF가 낮은 반도체 장치를 제공할 수 있다. 또한, 상기 특허문헌 1의 구조에서는, pnpn 구조 부분의 전도도 변조가 느리기 때문에, FWD의 턴온시에 큰 과도 온 전압을 발생한다. 이에 따라, FWD의 스위칭 손실이 증가하는 것은 물론, 대향 아암의 IGBT의 턴오프시의 서지 전압이 커진다는 문제가 있지만, 본 발명에 의하면, 소프트 리커버리화와 낮은 과도 VF를 양립시킬 수 있기 때문에, 상기 특허문헌 1의 구조에서 생기는 문제는 생기지 않는다.
(실시형태 8)
다음으로, 실시형태 8에 관한 반도체 장치의 구조에 관해 설명한다. 도 19는, 실시형태 8에 관한 반도체 장치의 구조를 도시한 단면도이다. 실시형태 8에 관한 반도체 장치가 실시형태 7에 관한 반도체 장치와 상이한 점은, 기판 이면으로부터 프로톤의 다단 조사에 의해 형성되어 이루어지는, 기판 이면으로부터의 깊이가 상이한 복수의 n 버퍼층(15)을 형성하고 있는 점이다. n 버퍼층(15)의 구성은 실시형태 4와 동일하다. 즉, 예컨대 프로톤의 3단 조사에 의해 n 버퍼층(15)을 형성하는 경우, n 버퍼층(15)은, n- 반도체 기판의 이면으로부터 깊은 측부터 얕은 측으로 순서대로 n 버퍼층(15a∼15c)이 배치되어 이루어진다.
실시형태 8에 관한 반도체 장치의 제조방법은, 실시형태 4에 관한 반도체 장치의 제조방법에 있어서 매립 p층(26)을 형성할 때에, 실시형태 7과 동일하게, 애노드 컨택트 홀의 단부보다 내측 부분에 매립 p층(26)의 평면 패턴이 형성된 이온 주입용 마스크를 이용하면 된다. 실시형태 8에 관한 반도체 장치의 제조방법의 매립 p층(26)의 형성 공정 이외의 공정은, 실시형태 4에 관한 반도체 장치의 제조방법과 동일하다.
이상, 설명한 바와 같이, 실시형태 8에 의하면, 실시형태 1∼7과 동일한 효과를 얻을 수 있다.
(실시형태 9)
다음으로, 실시형태 9에 관한 반도체 장치의 구조에 관해 설명한다. 도 20은, 실시형태 9에 관한 반도체 장치의 구조를 도시한 단면도이다. 도 21은, 도 20의 매립 p층의 평면 패턴의 일례를 도시한 평면도이다. 도 21에는, 매립 p층(이하, 제1, 2 매립 p층으로 함)(26, 36)을 소정 간격으로 규칙적으로 배열한 매트릭스형으로 배치한 일례를 도시한다. 실시형태 9에 관한 반도체 장치가 실시형태 7에 관한 반도체 장치와 상이한 점은, 에지 종단 구조부(11)에도 제2 매립 p층(36)을 선택적으로 형성하고, 애노드 컨택트의 단부(3a)보다 외측 부분의 표면적(A20)에 대한, 에지 종단 구조부(11)의 제2 매립 p층(36)의 표면적의 점유 면적(A21)의 면적 비율(=A21/A20)을 소정 범위로 설정하고 있는 점이다.
구체적으로는, 애노드 컨택트의 단부(3a)보다 외측 부분의 표면적(A20)에 대한, 에지 종단 구조부(11)의 제2 매립 p층(36)의 표면적의 점유 면적(A21)의 면적 비율은, 애노드 컨택트의 단부(3a)보다 내측 부분의 표면적(A10)에 대한, 제1 매립 p층(26)의 표면적의 점유 면적(A11)의 면적 비율보다 크다. 이에 따라, 다이내믹한 애벌런치가 생긴 경우의 에지 종단 구조부(11)의 내압이 활성 영역(10)의 내압보다 높아진다. 이 결과, 역회복시의 애벌런치도 활성 영역(10)의 내압이 주체가 되기 때문에, 역회복시에, 애노드 컨택트의 단부(3a)에서의 전류 집중을 회피할 수 있고, 파괴 내량을 향상시킬 수 있다.
구체적으로는, 직사각형의 애노드 컨택트의 단부(3a)(활성 영역(10))와 에지 종단 구조부(11)의 경계 부근으로부터 에지 종단 구조부(11)에 걸쳐, 애노드 컨택트의 단부(3a)를 걸치도록, 제2 매립 p층(36)이 배치되어 있다. 제2 매립 p층(36)은, 애노드 컨택트의 단부(3a)의 내측의 제1 매립 p층(26)보다, 개구부의 폭(t6)이 넓으며, 또한 기판 이면에 수평인 방향의 길이(L2)가 짧다(t6>t4, 또한 L2<L1). 제1 매립 p층(26)의 구성은, 예컨대 실시형태 7과 동일하다. 이와 같이 에지 종단 구조부(11)에 제2 매립 p층(36)을 형성함으로써, 또한, 저과도 VF화 및 소프트 리커버리화를 도모할 수 있다.
이상, 설명한 바와 같이, 실시형태 9에 의하면, 실시형태 1∼8과 동일한 효과를 얻을 수 있다.
(실시형태 10)
다음으로, 실시형태 10에 관한 반도체 장치의 구조에 관해 설명한다. 도 22는, 실시형태 10에 관한 반도체 장치의 구조를 도시한 평면도이다. 도 22에는, 매립 p층의 평면 패턴의 일례를 도시한다. 실시형태 10에 관한 반도체 장치가 실시형태 1에 관한 반도체 장치와 상이한 점은, 직사각형의 애노드 컨택트의 단부(3a)의 4개의 코너부에, 각각, 애노드 컨택트의 단부(3a)와 에지 종단 구조부(11)의 경계 부근을 걸치도록 제2 매립 p층(46)을 배치한 점이다. 제2 매립 p층(46)은, 애노드 컨택트의 단부(3a)의 내측의 매립 p층(이하, 제1 매립 p층으로 함)(6)에 접한다.
실시형태 10에 있어서는, 다이내믹한 애벌런치가 생긴 경우의 에지 종단 구조부(11)의 내압이 애노드 컨택트의 단부(3a)의 코너부에서 낮아지기는 하지만, 순방향 바이어스시의 전도도 변조는, 애노드 컨택트의 단부(3a)의 코너부에서 생기기 어려워진다. 다이내믹 애벌런치시에 p+ 애노드층(2)으로부터 n- 드리프트 영역(1)에 주입되는 정공은, 정전 포텐셜에 따라 애노드 컨택트의 단부(3a)로 둘러싸인 애노드 전극(3)의 접촉면에 흐른다. 한편, 에지 종단 구조부(11)에 축적된 캐리어는, 애노드 컨택트의 단부(3a)의 코너부에서의 축적량이 적어져 있다. 이 때문에, 순방향 도통시에서의 애노드 컨택트의 단부(3a)의 코너부에 대한 전류 집중은 완화되고, 그 결과, 역회복시에서의 애노드 컨택트의 단부(3a)의 코너부에 대한 전류 집중도 완화할 수 있다.
이상, 설명한 바와 같이, 실시형태 10에 의하면, 실시형태 1∼9와 동일한 효과를 얻을 수 있다.
(실시예 1)
다음으로, 과도 VF(온 전압) 및 역회복시의 서지 전압과 매립 p층의 면적 비율의 관계에 관해 검증했다. 도 23은, 실시예 1에 관한 반도체 장치의 과도적인 순방향 전압 및 역회복시의 서지 전압과 매립 p층의 면적 비율의 관계를 도시한 특성도이다. 전술한 실시형태 7에 관한 반도체 장치의 제조방법에 따라, 매립 p층의 면적 비율을 여러가지로 변경한 FWD(이하, 실시예 1로 함)를 제작하고, 과도 VF(온 전압) 및 역회복시의 서지 전압을 측정한 결과를 도 23에 도시한다. 실시예 1은, 내압을 1200 V로 하고, 정격 전류를 100 A로 하고, 전원 전압(Vcc)을 900 V로 하고, 정션(pn 접합부) 온도(Tj)를 실온(예컨대 25℃)으로 했다.
매립 p층(26)의 표면적의 점유 면적(A11)이 높은 경우, 소프트 리커버리화는 용이하지만, 과도 온 전압(과도적인 순방향 전압)이 커진다. 한편, 매립 p층(26)의 표면적의 점유 면적(A11)이 낮은 경우, 과도 온 전압은 낮지만, 소프트 리커버리화가 어렵다. 도 23에 도시한 결과로부터, 애노드 컨택트의 단부(3a)보다 내측 부분의 표면적(A10)에 대한 매립 p층(26)의 표면적의 점유 면적(A11)의 면적 비율이 90% 이상 98% 이하, 바람직하게는 92% 이상 96% 이하로 했을 때에, 과도 VF를 낮게 할 수 있으며, 또한 소프트 리커버리로 할 수 있는 것이 확인되었다.
과도 VF가 100 V 이하이며, 또한 서지 전압이 1170 V 이하인 경우를, 저과도 VF와 소프트 리커버리를 양립 가능하게 하고 있다. 과도 VF를 100 V 이하로 한 이유는, 100 V를 초과하면, 인버터 동작시의 전기적 손실이 증가하기 때문이다. 서지 전압을 1170 V 이하로 한 이유는, 서지 전압이 다이오드에 부여하는 전기적 부하에 의한 손상을 경감시키기 위함이다.
(실시형태 11)
다음으로, 실시형태 11에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 24는, 실시형태 11에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 실시형태 11에 관한 반도체 장치의 제조방법이 실시형태 4에 관한 반도체 장치의 제조방법과 상이한 점은, 표면 보호막의 형성 후에, 기판 이면측에 행하는 각 프로세스(이하, 이면 형성 프로세스로 함)를 행하는 점이다.
구체적으로는, 우선, n- 드리프트 영역(1)이 되는 n- 반도체 기판의 표면측에 표면 소자 구조 및 애노드 전극(3)을 형성한 후(스텝 S71, S72), n- 반도체 기판의 표면측에 패시베이션 보호막을 형성한다(스텝 S73). 표면 소자 구조의 형성 방법, 애노드 전극(3)의 형성 방법 및 패시베이션 보호막의 형성 방법은 실시형태 1과 동일하다. 다음으로, n- 반도체 기판의 이면을 연삭하여 n- 반도체 기판의 두께를 얇게 한다(스텝 S74). 다음으로, 실시형태 4와 동일하게, n- 반도체 기판의 이면으로부터 상이한 비정으로 예컨대 3회의 프로톤 조사를 행함으로써, 기판 이면으로부터의 깊이가 상이한 n 버퍼층(15a∼15c)을 형성한다(스텝 S75). 다음으로, 예컨대 노 어닐링에 의해, n- 반도체 기판에 주입된 프로톤을 활성화시킨다(스텝 S76). 다음으로, n- 반도체 기판의 이면 전체에 예컨대 인 등의 n형 불순물을 이온 주입하고, n+ 캐소드층(4)을 형성한다(스텝 S77).
다음으로, n- 반도체 기판의 이면에, 매립 p층(6)의 형성 영역이 개구된 레지스트 마스크를 형성한다. 다음으로, 레지스트 마스크를 마스크로 하여, 기판 이면으로부터 n+ 캐소드층(4)보다 깊으며, 또한 n 버퍼층(15c)보다 얕은 위치에 매립 p층(6)을 형성한다(스텝 S78). 다음으로, 레지스트 마스크를 제거한 후, n- 반도체 기판의 이면측을 레이저 어닐링하여 n+ 캐소드층(4)을 활성화시킨다(스텝 S79). 다음으로, n- 드리프트 영역(1)의 캐리어의 라이프타임을 제어하는 조사 공정 및 어닐링 공정을 행한다(스텝 S80, S81). 스텝 S80, S81의 라이프타임 제어 방법은 실시형태 1과 동일하다. 그 후, n- 반도체 기판의 이면에 캐소드 전극(7)을 형성함으로써(스텝 S82), 도 8에 도시한 FWD가 완성된다.
이상, 설명한 바와 같이, 실시형태 11에 의하면, 실시형태 1∼4와 동일한 효과를 얻을 수 있다.
(실시형태 12)
다음으로, 실시형태 12에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 25는, 실시형태 12에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 실시형태 12에 관한 반도체 장치의 제조방법이 실시형태 11에 관한 반도체 장치의 제조방법과 상이한 점은, n+ 캐소드층(4) 및 매립 p층(6)을 활성화시키기 위한 레이저 어닐링 후에, 노 어닐링에 의해 n 버퍼층(15a∼15c)을 활성화시키는 점이다.
구체적으로는, 우선, 실시형태 11과 동일하게, 표면 소자 구조의 형성으로부터 n 버퍼층(15a∼15c)의 형성까지의 공정을 행한다(스텝 S91∼S95). 다음으로, 실시형태 11과 동일하게, n+ 캐소드층(4)의 형성으로부터, n+ 캐소드층(4) 및 매립 p층(6)을 활성화시키기 위한 레이저 어닐링까지의 공정을 행한다(스텝 S96∼S98). 다음으로, 노 어닐링에 의해 n 버퍼층(15a∼15c)을 활성화시킨다(스텝 S99). 그 후, 실시형태 11과 동일하게, 라이프타임 제어로부터 캐소드 전극(7)의 형성까지의 공정을 행함으로써(스텝 S100∼S102), 도 8에 도시한 FWD가 완성된다.
이상, 설명한 바와 같이, 실시형태 12에 의하면, 실시형태 1∼4, 11과 동일한 효과를 얻을 수 있다.
(실시형태 13)
다음으로, 실시형태 13에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 26은, 실시형태 13에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 실시형태 13에 관한 반도체 장치의 제조방법이 실시형태 11에 관한 반도체 장치의 제조방법과 상이한 점은, n+ 캐소드층(4) 및 매립 p층(6)을 활성화시키기 위한 레이저 어닐링 후에, 프로톤 조사에 의해 n 버퍼층(15a∼15c)을 형성하고, 그 후 노 어닐링에 의해 n 버퍼층(15a∼15c)을 활성화시키는 점이다.
구체적으로는, 우선, 실시형태 11과 동일하게, 표면 소자 구조의 형성으로부터 n- 반도체 기판의 이면을 연삭하기까지의 공정을 행한다(스텝 S111∼S114). 다음으로, 실시형태 11과 동일하게, n+ 캐소드층(4)의 형성으로부터, n+ 캐소드층(4) 및 매립 p층(6)을 활성화시키기 위한 레이저 어닐링까지의 공정을 행한다(스텝 S115∼S117). 다음으로, 기판 이면으로부터 프로톤의 다단 조사에 의해, 기판 이면으로부터의 깊이가 상이한 n 버퍼층(15a∼15c)을 형성한다(스텝 S118). n 버퍼층(15a∼15c)의 형성 방법은 실시형태 4와 동일하다. 다음으로, 노 어닐링에 의해 n 버퍼층(15a∼15c)을 활성화시킨다(스텝 S119). 그 후, 실시형태 11과 동일하게, 라이프타임 제어로부터 캐소드 전극(7)의 형성까지의 공정을 행함으로써(스텝 S120∼S122), 도 8에 도시한 FWD가 완성된다.
다음으로, 실시형태 13에 관한 반도체 장치의 제조방법에 의해 제작된 반도체 장치의 n- 드리프트 영역(1) 및 n 버퍼층(15)의 불순물 농도에 관해 검증했다. 도 28은, 실시예 2에 관한 반도체 장치의 기판 이면측의 불순물 농도 분포를 도시한 특성도이다. 전술한 실시형태 13에 관한 반도체 장치의 제조방법에 따라 FWD(이하, 실시예 2로 함)를 제작하고, n- 드리프트 영역(1) 및 n 버퍼층(15)의 불순물 농도를 측정한 결과를 도 28에 도시한다. 도 28에는, 기판 이면으로부터 가장 깊은 위치에 배치된 1단의 n 버퍼층(15a)의, 기판 이면측으로부터의 깊이 방향의 불순물 농도(도너 농도) 분포를 도시한다. 도 28의 횡축의 시작점은, n- 드리프트 영역(1)의, n 버퍼층(15a, 15b) 사이에 끼워진 부분과, n 버퍼층(15a)과의 계면이다.
즉, 도 28에는, 프로톤의 다단 조사에 의해 형성된 1단의 n 버퍼층(15a)의 기판 이면측으로부터 기판 표면측을 향하는 방향의 도너 농도 분포를 도시하고 있다. n 버퍼층(15a)의 불순물 농도 피크에 해당하는 위치보다 깊은 부분에 있어서 균일한 불순물 농도 분포를 나타내는 부분은, n- 드리프트 영역(1)의, n 버퍼층(15a)보다 기판 표면측의 부분이다. 또한, 도 28에는, 비교로서, 스텝 S117의 기판 이면측의 레이저 어닐링을 행하지 않고 제작한 FWD(이하, 비교예로 함)의, 실시예 2와 동일한 깊이에서의 불순물 농도 분포를 도시한다. 비교예의 제조방법은, 스텝 S117의 레이저 어닐링을 행하지 않는 것 이외에는 실시예 2의 제조방법과 동일하다.
도 28에 도시한 결과로부터, 비교예(레이저 어닐링 없음)에서는, n- 드리프트 영역(1)의, n 버퍼층(15a, 15b) 사이에 끼워진 부분의 불순물 농도가, n 버퍼층(15a)의 불순물 농도 피크에 해당하는 위치보다 깊은 부분에 있어서 균일한 불순물 농도 분포를 나타내는 부분(n- 드리프트 영역(1))의 불순물 농도보다 높은 것이 확인되었다. 그에 대하여, 실시예 2(레이저 어닐링 있음)에 있어서는, n- 드리프트 영역(1)과 n 버퍼층(15a)의 계면에서의 불순물 농도와, n 버퍼층(15a)의 불순물 농도 피크에 해당하는 위치보다 깊은 부분에 있어서 균일한 불순물 농도 분포를 나타내는 부분(n- 드리프트 영역(1))에서의 불순물 농도가 거의 동일하다. 즉, n- 드리프트 영역(1)의 불순물 농도를 변동시키지 않고, n 버퍼층(15)을 형성할 수 있는 것이 확인되었다.
이러한 결과로부터, 스텝 S117의 기판 이면측의 레이저 어닐링을 행한 후에, 스텝 S118, S119의 프로톤 조사 및 활성화 어닐링을 행함으로써, 도 28에 도시한 바와 같이, 도너 농도의 변동을 없앨 수 있는 것이 확인되었다.
이상, 설명한 바와 같이, 실시형태 13에 의하면, 실시형태 1∼4, 11, 12와 동일한 효과를 얻을 수 있다.
(실시형태 14)
다음으로, 실시형태 14에 관한 반도체 장치의 제조방법에 관해 설명한다. 도 27은, 실시형태 14에 관한 반도체 장치의 제조방법의 개요를 도시한 플로우차트이다. 실시형태 14에 관한 반도체 장치의 제조방법이 실시형태 13에 관한 반도체 장치의 제조방법과 상이한 점은, 매립 p층(6)을 형성한 후에, n+ 캐소드층(4)을 형성하는 점이다.
구체적으로는, 우선, 실시형태 13과 동일하게, 표면 소자 구조의 형성으로부터 n- 반도체 기판의 이면을 연삭하기까지의 공정을 행한다(스텝 S131∼S134). 다음으로, 매립 p층(6)을 형성한 후에(스텝 S135), n+ 캐소드층(4)을 형성한다(스텝 S136). 매립 p층(6)의 형성 방법, 및 n+ 캐소드층(4)의 형성 방법은 실시형태 13과 동일하다. 다음으로, 실시형태 13과 동일하게, n+ 캐소드층(4) 및 매립 p층(6)을 활성화시키기 위한 레이저 어닐링으로부터, 캐소드 전극(7)의 형성까지의 공정을 행함으로써(스텝 S137∼S142), 도 8에 도시한 FWD가 완성된다.
이상, 설명한 바와 같이, 실시형태 14에 의하면, 실시형태 1∼4, 11∼13과 동일한 효과를 얻을 수 있다.
이상에서 본 발명은 여러가지로 변경 가능하고, 전술한 각 실시형태에 있어서, 예컨대 각 부의 치수나 불순물 농도 등은 요구되는 사양 등에 따라 여러가지로 설정된다. 전술한 각 실시형태에서는, 전자선 조사에 의해 캐리어의 라이프타임을 제어하고 있지만, 이것에 한정되지 않고, 예컨대 백금(Pt) 등의 금속을 확산시키거나, 프로톤이나 헬륨(He) 등 전자선 이외의 입자선을 반도체 기판에 조사함으로써 캐리어의 라이프타임을 제어해도 좋다. 또한, 각 실시형태에서는 제1 도전형을 n형으로 하고, 제2 도전형을 p형으로 했지만, 본 발명은 제1 도전형을 p형으로 하고, 제2 도전형을 n형으로 해도 동일하게 성립한다.
산업상 이용 가능성
이상과 같이, 본 발명에 관한 반도체 장치는, 전력 변환 장치 등에 사용되는 파워 반도체 장치에 유용하다.
1 : n- 드리프트 영역, 1a : n- 반도체 기판의 측면, 2 : p+ 애노드층, 3 : 애노드 전극, 3a : 애노드 컨택트의 단부, 4, 14 : n+ 캐소드층, 5, 15, 15a∼15c : n 버퍼층, 6 : 매립 p층, 6a : 매립 p층의 단부, 7 : 캐소드 전극, 9 : 층간 절연막, 10 : 활성 영역, 11 : 에지 종단 구조부, 14a : n+ 캐소드층의 단부, 16 : p- 영역, 16a : p- 영역의 외주 단부, 16b : p- 영역의 내주 단부

Claims (23)

  1. 제1 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역의 한쪽 면의 표면층에 선택적으로 형성된 제2 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역에 접하는 제1 전극과,
    상기 제1 반도체 영역의 다른쪽 면의 표면층에 형성된, 상기 제1 반도체 영역보다 불순물 농도가 높은 제1 도전형의 제3 반도체 영역과,
    상기 제1 반도체 영역의 내부의, 상기 제1 반도체 영역의 다른쪽 면으로부터 상기 제3 반도체 영역보다 깊은 위치에 형성된 제2 도전형의 제4 반도체 영역과,
    상기 제3 반도체 영역에 접하는 제2 전극과,
    주전류가 흐르는 활성 영역과,
    상기 활성 영역의 주위를 둘러싸고, 내압을 유지하는 종단 구조부
    를 구비하고,
    상기 제4 반도체 영역은, 상기 활성 영역에 형성되어 있고,
    상기 제4 반도체 영역의 단부는, 상기 제2 반도체 영역과 상기 제1 전극의 접합부의 단부보다 적어도 소수 캐리어의 확산 길이만큼 내측에 위치하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 반도체 영역의 내부의, 상기 제1 반도체 영역의 다른쪽 면으로부터 상기 제3 반도체 영역보다 깊은 위치까지 형성된, 상기 제1 반도체 영역보다 불순물 농도가 높으며, 또한 상기 제3 반도체 영역보다 불순물 농도가 낮은 제1 도전형의 제5 반도체 영역을 더 구비하고,
    상기 제3 반도체 영역의 단부는, 상기 제1 반도체 영역의 측면보다 내측에 위치하고,
    상기 제3 반도체 영역의 외측에서, 상기 제5 반도체 영역과 상기 제2 전극이 접하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제3 반도체 영역의 외측의 상기 제5 반도체 영역의 내부에, 상기 제3 반도체 영역 및 상기 제4 반도체 영역과 떨어져 형성된 제2 도전형의 제6 반도체 영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제3항 또는 제4항에 있어서, 상기 제5 반도체 영역은, 복수회의 프로톤 조사에 의해 형성되어 이루어지는 영역이고, 상기 제1 반도체 영역의 다른쪽 면으로부터 상이한 깊이로 복수 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 주전류가 흐르는 활성 영역의 표면적에 대한, 상기 제4 반도체 영역의 표면적의 점유 면적 비율은, 90% 이상 98% 이하인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 주전류가 흐르는 활성 영역의 표면적에 대한, 상기 제4 반도체 영역의 표면적의 점유 면적 비율 중, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를, 상기 제1 반도체 영역의 한쪽 면으로부터 상기 제1 반도체 영역의 다른쪽 면으로 투사한 접촉 단부 위치에 대하여, 상기 접촉 단부 위치보다 내주측에서의 상기 점유 면적 비율은, 상기 접촉 단부 위치보다 외주측의 상기 점유 면적 비율보다 높은 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를 상기 제1 반도체 영역의 한쪽 면으로부터 상기 제1 반도체 영역의 다른쪽 면으로 투사한 접촉 단부 위치보다 내주측에 위치하는 상기 제4 반도체 영역의, 상기 다른쪽 면에 수평인 방향의 길이는 250 ㎛ 이상인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를 상기 제1 반도체 영역의 한쪽 면으로부터 상기 제1 반도체 영역의 다른쪽 면으로 투사한 접촉 단부 위치보다 내주측에 위치하는 상기 제4 반도체 영역의, 상기 다른쪽 면에 수평인 방향의 길이(L1)는, 상기 반도체 장치의 주전류의 전류 밀도(J), 전하소량(q), 정공 이동도(μ), 상기 제4 반도체 영역의 깊이 방향의 두께(d), 상기 제4 반도체 영역의 불순물 농도(Np), 상기 제4 반도체 영역과 상기 제3 반도체 영역 사이의 pn 접합의 내장 전위(Vbi)로서,
    Figure 112020055253534-pct00038

    을 만족하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 전극과 상기 제2 반도체 영역이 접촉하는 영역의 접촉 단부를 상기 제1 반도체 영역의 한쪽 면으로부터 상기 제1 반도체 영역의 다른쪽 면으로 투사한 접촉 단부 위치보다 내주측에 상기 제4 반도체 영역이 위치되어 있고,
    상기 접촉 단부 위치와 상기 제4 반도체 영역의 단부가 이격되는 이격부의 간격은 2000 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 제1 반도체 영역의 내부의, 상기 제1 반도체 영역의 다른쪽 면으로부터 상기 제4 반도체 영역보다 깊은 위치에, 상기 제4 반도체 영역과 떨어져 형성된, 상기 제1 반도체 영역보다 불순물 농도가 높으며, 또한 상기 제3 반도체 영역보다 불순물 농도가 낮은 제1 도전형의 제5 반도체 영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 제4 반도체 영역은, 직사각형의 평면 형상을 갖는 상기 제1 반도체 영역의, 정점을 공유하는 2변에 각각 평행한 2변을 적어도 가지며, 또한 상기 2변의 연결부를 상기 2변의 교점보다 내측에 위치시킨 평면 형상을 갖는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 활성 영역의 애벌런치 내압은, 상기 종단 구조부의 애벌런치 내압보다 낮은 것을 특징으로 하는 반도체 장치.
  14. 제3항에 있어서, 상기 제4 반도체 영역의 단부는, 상기 제3 반도체 영역의 단부보다 내측에 위치하는 것을 특징으로 하는 반도체 장치.
  15. 제3항에 있어서, 상기 제5 반도체 영역과 상기 제2 전극의 접촉은 쇼트키 접합인 것을 특징으로 하는 반도체 장치.
  16. 제1 도전형의 제1 반도체 영역이 되는 반도체 기판의 한쪽 주면의 표면층에, 제2 도전형의 제2 반도체 영역을 선택적으로 형성하는 제1 공정과,
    상기 제2 반도체 영역에 접하는 제1 전극을 형성하는 제2 공정과,
    상기 반도체 기판의 다른쪽 주면의 표면층에, 상기 제1 반도체 영역보다 불순물 농도가 높은 제1 도전형의 제3 반도체 영역을 형성하는 제3 공정과,
    상기 반도체 기판의 다른쪽 주면으로부터 상기 제3 반도체 영역보다 깊은 위치에, 제2 도전형의 제4 반도체 영역을 형성하는 제4 공정과,
    레이저 어닐링에 의해, 상기 제3 반도체 영역 및 상기 제4 반도체 영역을 활성화시키는 제5 공정과,
    복수회의 프로톤 조사에 의해, 상기 반도체 기판의 다른쪽 주면으로부터 상기 제4 반도체 영역보다 깊은 위치에 상이한 깊이로, 상기 제1 반도체 영역보다 불순물 농도가 높으며, 또한 상기 제3 반도체 영역보다 불순물 농도가 낮은 제1 도전형의 복수의 제5 반도체 영역을 형성하는 제6 공정과,
    노 어닐링(furnace annealing)에 의해 상기 제5 반도체 영역을 활성화시키는 제7 공정과,
    상기 제3 반도체 영역에 접하는 제2 전극을 형성하는 제8 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제16항에 있어서, 상기 제4 공정에서는, 상기 제4 반도체 영역의 단부가 상기 제2 반도체 영역과 상기 제1 전극의 접합부의 단부보다 적어도 소수 캐리어의 확산 길이만큼 내측에 위치하도록, 상기 제4 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제16항에 있어서, 상기 제7 공정의 후에, 캐리어의 라이프타임을 제어하는 조사 공정과, 상기 조사 공정의 후에 라이프타임 어닐링 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제16항에 있어서, 상기 제2 공정의 후에, 상기 반도체 기판의 다른쪽 주면을 연삭하여 상기 반도체 기판의 두께를 얇게 하는 연삭 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제1 도전형의 제1 반도체 영역이 되는 반도체 기판의 한쪽 주면의 표면층에, 제2 도전형의 제2 반도체 영역을 선택적으로 형성하는 제1 공정과,
    상기 제2 반도체 영역에 접하는 제1 전극을 형성하는 제2 공정과,
    상기 반도체 기판의 다른쪽 주면의 표면층에, 제2 도전형의 제4 반도체 영역을 형성하는 제3 공정과,
    상기 반도체 기판의 다른쪽 주면으로부터 상기 제4 반도체 영역보다 얕은 위치에, 상기 제1 반도체 영역보다 불순물 농도가 높은 제1 도전형의 제3 반도체 영역을 형성하는 제4 공정과,
    레이저 어닐링에 의해, 상기 제3 반도체 영역 및 상기 제4 반도체 영역을 활성화시키는 제5 공정과,
    복수회의 프로톤 조사에 의해, 상기 반도체 기판의 다른쪽 주면으로부터 상기 제4 반도체 영역보다 깊은 위치에 상이한 깊이로, 상기 제1 반도체 영역보다 불순물 농도가 높으며, 또한 상기 제3 반도체 영역보다 불순물 농도가 낮은 제1 도전형의 복수의 제5 반도체 영역을 형성하는 제6 공정과,
    노 어닐링에 의해 상기 제5 반도체 영역을 활성화시키는 제7 공정과,
    상기 제3 반도체 영역에 접하는 제2 전극을 형성하는 제8 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제20항에 있어서, 상기 제3 공정에서는, 상기 제4 반도체 영역의 단부가 상기 제2 반도체 영역과 상기 제1 전극의 접합부의 단부보다 적어도 소수 캐리어의 확산 길이만큼 내측에 위치하도록, 상기 제4 반도체 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제20항에 있어서, 상기 제7 공정의 후에, 캐리어의 라이프타임을 제어하는 조사 공정과, 상기 조사 공정의 후에 라이프타임 어닐링 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제20항에 있어서, 상기 제2 공정의 후에, 상기 반도체 기판의 다른쪽 주면을 연삭하여 상기 반도체 기판의 두께를 얇게 하는 연삭 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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