CN104969360B - 半导体装置 - Google Patents

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Abstract

在n‑半导体基板的背面的表面层，从活性区域(10)到边缘终端结构部(11)设置有n+阴极层(4)。在n+阴极层(4)的整个表面设置有阴极电极(7)。在n‑漂移区域(1)内部的n+阴极层(4)侧，从活性区域(10)到边缘终端结构部(11)设置有n缓冲层(5)。在n‑漂移区域(1)内部的n+阴极层(4)侧，在距离基板背面比n+阴极层(4)要深的位置设置有浮空的p埋层(6)。p埋层(6)在与n+阴极层(4)相接的规定范围内均匀地进行设置。p埋层(6)的端部(6a)位于n‑半导体基板的侧面(1a)的内侧。由此，能够提供可实现软恢复化，且反向恢复容限较大的半导体装置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在功率转换装置的低功耗化的进程中，对于起到功率转换装置的核心作用的功率器件的低功耗化抱有很大的期望。例如，在各种功率器件中，能够利用电导调制效果来实现低导通电压、并且基于电压驱动的栅极控制的动作控制较为容易的绝缘栅型双极晶体管(IGBT：Insulated Gate Bipolar Transistor)的使用正得以普及。通过使用IGBT，可确保高耐压，并且即使在配置于流过大电流的电路区域的功率器件中也能大幅提高开关速度。
然后，随着开关速度的高速化，因EMI(Electro Magnetic Interference：电磁干扰)噪声而产生的问题变得显著。尤其在IGBT导通时要求将EMI噪声抑制到可容许的电平，因此，开关速度的高速化受到限制，从而无法充分地减小开关损耗。对于减少EMI噪声，与IGBT组合来进行使用的续流二极管(FWD：Free Wheeling Diode)的软恢复化是非常重要的。
对于FWD的软恢复化，需要在降低阳极侧的载流子密度、减小反向恢复时的反向恢复电流的同时，提高阴极侧的载流子密度以抑制因载流子的枯竭而引起的电压·电流波形的振动。作为降低阳极侧的载流子密度、且提高阴极侧的载流子密度的结构，已知有低注入效率的阳极结构、局部配置肖特基二极管的结构、以及利用局部的寿命控制来最优化载流子分布的结构。
此外，近年来，作为降低阳极侧的载流子密度、且提高阴极侧的载流子密度的其他结构，提出有下述结构：通过在阴极侧形成p浮空埋层，来使施加高电压时阴极侧的pn二极管雪崩，从而强制性地提高阴极侧的载流子密度，由此来实现软恢复(例如，参照下述专利文献1、2)。关于下述专利文献1、2所示的现有的FWD，参照图29来进行说明。图29是表示现有FWD的结构的剖视图。
如图29所示，现有的FWD中，在成为n-漂移区域101的n-半导体基板上包括活性区域100、包围活性区域100的边缘终端结构部(边缘部)110。在n-半导体基板的正面的表面层中，在活性区域100设有p+阳极层102，在边缘终端结构部110设有作为浮空的p型区域的场限环(FLR：field limiting ring)108。层间绝缘膜109覆盖处于边缘终端结构部110的n-半导体基板的正面。阳极电极103设置在p+阳极层102的表面上，其端部在层间绝缘膜109上延伸。
在n-半导体基板的背面的表面层，从活性区域100到边缘终端结构部110设置有n+阴极层104。在n-漂移区域101与n+阴极层104之间，从活性区域100到边缘终端结构部110设置有n缓冲层105。在n缓冲层105的内部，在n+阴极层104侧的表面层，从活性区域100到边缘终端结构部110按规定的间隔设置有多个p埋层106。p埋层106与n+阴极层104相接。阴极电极107设置于n-半导体基板的整个背面。
此外，作为其他的FWD，提出了下述装置，该装置包括：第1电极；设置在第1电极上，且具有第1导电型的第1层；设置在第1层上，且具有不同于第1导电型的第2导电型的第2层；设置在第2层上的第3层；设置在第3层上的第2电极；以及设置于第2层及第3层之间，且具有第2导电型的第4层，第3层包含有第1部分和第2部分，该第1部分具有第2导电型，且所具有的杂质浓度的峰值比第2层的杂质浓度的峰值要高，该第2部分具有第1导电型，第2部分的面积相对于第1及第2部分的总面积所占的比例为20％以上95％以下(例如，参照下述专利文献3)。
现有技术文献
专利文献
专利文献1：美国专利第7635909号说明书
专利文献2：美国专利第7842590号说明书
专利文献3：日本专利特开2010-283132号公报
发明内容
发明所要解决的技术问题
然而，作为开关速度的高速化所带来的问题，除了上述的因EMI噪声而引起的问题变得显著这一点以外，还存在以下问题：在FWD反向恢复时所施加的最大电压或电流变化率di/dt超过安全动作区域(SOA：Safe Operating Area)，从而导致元件损坏。作为导致该元件损坏的一个原因，可列举出在导通状态时扩散在非活性区域(边缘终端结构部等)的载流子在反向恢复时通过活性区域的接触部(p+阳极层与阳极电极的接合部)并逃逸至阳极电极，从而在活性区域的外周部发生电流集中。此外，作为导致元件损坏的另一个原因，可列举出由于p+阳极层的端部的曲率而引起的p+阳极层的电场强度变高的情况。该问题无法通过上述FWD的软恢复化来解决。
图29所示的专利文献1、2的技术中，将通过光刻形成于基板背面的离子注入用掩模作为掩模，通过从基板背面注入离子来形成多个p埋层106。此时，在离子注入用掩模的图案形成时，将基板正面的切割线作为基准来进行基板背面的定位(对准)。例如，在形成于具有6英寸直径的晶圆的芯片中，芯片尺寸为1cm×1cm左右，边缘终端结构部110的宽度为0.1mm～1mm左右，因此，活性区域100的宽度为9mm～9.9mm左右。由此，为了在活性区域100及边缘终端结构部110以精细的图案、满足设计规则的较高的尺寸精度形成多个p埋层，对基板背面的对准精度就有所要求。
作为提高基板背面的对准精度的方法，已知有在透明的平台上以正面朝下的方式放置n-半导体基板，从平台侧使红外线透过n-半导体基板来对基板正面的切割线进行检测的方法。然后，在该方法中，需要设置用于从n-半导体基板的背面检测出n-半导体基板的正面的切割线的特别的设备，从而存在成本增大的问题。
本发明的目的在于，为了解决上述现有技术中的问题点，提供一种在实现软恢复化的同时，反向恢复容限较大的半导体装置。
解决技术问题所采用的技术手段
为了解决上述问题，达成本发明的目的，本发明所涉及的半导体装置具有下述特征。在第1导电型的第1半导体区域的一个面的表面层选择性地设置有第2导电型的第2半导体区域。设置有与所述第2半导体区域相接的第1电极。在所述第1半导体区域的另一个面的表面层，设置有杂质浓度比所述第1半导体区域要高的第1导电型的第3半导体区域。在所述第1半导体区域内部的从所述第1半导体区域的另一个面起算时比所述第3半导体区域要深的位置，设置有第2导电型的第4半导体区域。设置有与所述第3半导体区域相接的第2电极。并且，所述第4半导体区域的端部位于比所述第1半导体区域的侧面更靠内侧的位置。
本发明所涉及的半导体装置的特征在于，在上述发明中，所述第4半导体区域的端部位于比所述第2半导体区域与所述第1电极的接合部的端部更靠内侧的位置。
本发明所涉及的半导体装置的特征在于，在上述发明中，还包括第1导电型的第5半导体区域，该第1导电型的第5半导体区域设置在所述第1半导体区域的内部的从所述第1半导体区域的另一个面起算时到比所述第3半导体区域要深的位置为止，该第1导电型的第5半导体区域的杂质浓度比所述第1半导体区域要高，且比所述第3半导体区域的杂质浓度要低。所述第3半导体区域的端部位于比所述接合部的端部更靠内侧的位置。在所述第3半导体区域的外侧，形成有所述第5半导体区域与所述第2电极的肖特基结。
本发明所涉及的半导体装置的特征在于，在上述发明中，还包括第2导电型的第6半导体区域，该第2导电型的第6半导体区域设置于所述第3半导体区域的外侧的所述第5半导体区域的内部，与所述第3半导体区域及所述第4半导体区域相分离。
本发明所涉及的半导体装置的特征在于，在上述发明中，所述第5半导体区域是通过多次质子照射而形成的区域，从所述第1半导体区域的另一个面起算时多个所述第5半导体区域设置在不同的深度。
本发明所涉及的半导体装置的特征在于，在上述发明中，所述第4半导体区域的表面积相对于主电流流动的活性区域的表面积的占有面积比率为90％以上98％以下。
本发明所涉及的半导体装置的特征在于，在上述发明中，在所述第4半导体区域的表面积相对于主电流流动的活性区域的表面积的占有面积比率中，相对于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置，所述接触端部位置的内周侧的所述占有面积比要高于所述接触端部位置外周侧的所述占有面积比。
本发明所涉及的半导体装置的特征在于，在上述发明中，位于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置的内周侧的所述第4半导体区域的与所述另一个面水平的方向上的长度为250μm以上。
本发明所涉及的半导体装置的特征在于，在上述发明中，位于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置的内周侧的所述第4半导体区域的与所述另一个面水平的方向上的长度L1满足：L1≧{(q·μ·d·Np·Vbi)/J}1/2，其中，J为所述半导体装置的主电流的电流密度、q为基本电荷、μ为空穴移动度、d为所述第4半导体区域的深度方向的厚度、Np为所述第4半导体区域的杂质浓度、Vbi为所述第4半导体区域与所述第3半导体区域之间的pn结的内置电位。
本发明所涉及的半导体装置的特征在于，在上述发明中，所述第4半导体区域位于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置的内周侧，所述接触端部位置与所述第4半导体区域的端部相分离的分离部的间隔为2000μm以下。
根据上述发明，由于均匀地设置p埋层(第4半导体区域)，且使其端部位于n-漂移区域(第1半导体区域)的侧面(芯片端部)的内侧，从而使得反向恢复时由p埋层和n+阴极层构成的pn结发生雪崩，空穴从n+阴极层侧注入到n-漂移区域，因此获得软恢复特性。此外，由于在芯片端部p埋层不会与阴极电极发生短路，从而能够防止电流-电压波形(I-V波形)的跳变。
根据上述发明，通过使p埋层的端部位于阳极接触部(第2半导体区域与第1电极的接合部)的端部的内侧，使得活性区域的动态耐压低于非活性区域(边缘终端结构部等)的动态耐压，从而能够抑制反向恢复时电场集中到阳极接触部的端部。
根据上述发明，通过设置使得在p埋层的外侧延伸的n+阴极层与芯片端部相分离的p-层，或者在p埋层的外周侧设置与p埋层向分离且与阴极电极相接触的p-层，从而电子不会注入到非活性区域，向非活性区域的载流子的扩散得以抑制。由此，向p+阳极层(第2半导体区域)端部的电流集中得以缓和，反向恢复容限得以提高。
发明效果
根据本发明所涉及的半导体装置，起到能够在实现软恢复化的同时，增大反向恢复容限的效果。
附图说明
图1是表示实施方式1所涉及的半导体装置的结构的剖视图。
图2是表示图1的切断线A-A’处的杂质浓度分布的特性图。
图3是表示实施方式1所涉及的半导体装置的制造方法的概要的流程图。
图4是表示比较例的半导体装置在施加正向电压时的动作的说明图。
图5是表示实施方式1所涉及的半导体装置在施加正向电压时的动作的说明图。
图6是表示实施方式2所涉及的半导体装置的制造方法的概要的流程图。
图7是表示实施方式3所涉及的半导体装置的制造方法的概要的流程图。
图8是表示实施方式4所涉及的半导体装置的结构的剖视图。
图9是表示图8的切断线B-B’处的杂质浓度分布的特性图。
图10是表示实施方式4所涉及的半导体装置的制造方法的概要的流程图。
图11是表示实施方式5所涉及的半导体装置的结构的剖视图。
图12是表示实施方式6所涉及的半导体装置的结构的剖视图。
图13是表示图12的切断线C-C’处的杂质浓度分布的特性图。
图14是表示实施方式7所涉及的半导体装置的结构的剖视图。
图15是表示实施方式7所涉及的半导体装置的p埋层的平面图案的一个示例的俯视图。
图16是表示实施方式7所涉及的半导体装置的p埋层的平面图案的一个示例的俯视图。
图17是表示实施方式7所涉及的半导体装置的p埋层的平面图案的一个示例的俯视图。
图18是表示FWD的电压波形的特性图。
图19是表示实施方式8所涉及的半导体装置的结构的剖视图。
图20是表示实施方式9所涉及的半导体装置的结构的剖视图。
图21是表示图20的p埋层的平面图案的一个示例的俯视图。
图22是表示实施方式10所涉及的半导体装置的结构的俯视图。
图23是表示实施例1所涉及的半导体装置的瞬态正向电压及反向恢复时的浪涌电压与p埋层的面积比率之间的关系的特性图。
图24是表示实施方式11所涉及的半导体装置的制造方法的概要的流程图。
图25是表示实施方式12所涉及的半导体装置的制造方法的概要的流程图。
图26是表示实施方式13所涉及的半导体装置的制造方法的概要的流程图。
图27是表示实施方式14所涉及的半导体装置的制造方法的概要的流程图。
图28是表示实施例2所涉及的半导体装置的基板背面侧的杂质浓度分布的特性图。
图29是表示现有FWD的结构的剖视图。
图30是表示二极管正向导通时的电流-电压波形的特性图。
具体实施方式
下面参照附图，对本发明所涉及的半导体装置的优选实施方式进行详细说明。在本说明书以及附图中，标记有n或p的层、区域分别表示电子或空穴是多数载流子。另外，n或p上标注的+和-分别表示比未标注+和-的层、区域的杂质浓度高和低的杂质浓度。此外，在以下实施方式的说明以及附图中，对于同样的结构标注相同的标号，并省略重复说明。
(实施方式1)
对实施方式1所涉及的半导体装置的结构进行说明。图1是表示实施方式1所涉及的半导体装置的结构的剖视图。图2是表示图1的切断线A-A’处的杂质浓度分布的特性图。图2中，横轴是距离基板背面(n+阴极层4与阴极电极7之间的界面)的基板深度方向上的距离，纵轴表示沿深度方向横切基板背面侧的区域而得到的切断线A-A’处的杂质浓度(图9、13也相同)。如图1所示，实施方式1所涉及的半导体装置在成为n-漂移区域(第1半导体区域)的n-半导体基板上具备活性区域10、包围活性区域10的边缘终端结构部(边缘部)11。活性区域10是在导通状态时电流流过的区域。边缘终端结构部11具有缓和基板正面侧的电场并保持耐压的功能。
在n-半导体基板的正面的表面层中，在活性区域10设有p+阳极层(第2半导体区域)2，在边缘终端结构部11设有例如作为浮空的p型区域的场限环(FLR)8。n-漂移区域1的少数载流子(hole)的寿命τp例如被控制为10μs以下(non-killer)，优选为0.1μs以上3μs以下。层间绝缘膜9覆盖处于边缘终端结构部11的n-半导体基板的正面。层间绝缘膜9的内周端部延伸至p+阳极层2的表面上。阳极电极(第1电极)3设置在p+阳极层2的表面上。阳极电极3的端部在层间绝缘膜9上延伸。
在n-半导体基板的背面的表面层，从活性区域10到边缘终端结构部11设置有n+阴极层(第3半导体区域)4。在n-半导体基板的整个背面，即n+阴极层4的整个表面，设置有阴极电极(第2电极)7。在n-漂移区域1的内部的n+阴极层4侧，从活性区域10到边缘终端结构部11设置有n缓冲层(第5半导体区域)5。通过使n缓冲层5的外周端部延伸至n-半导体基板的侧面1a，能够减少漏电流从而维持耐压。n缓冲层5具有进行抑制以使得在截止时从p+阳极层2与n-漂移区域1之间的pn结起延伸的耗尽层不到达n+阴极层4的功能，如果具有该功能，则该n缓冲层5可以与n+阴极层4相接，也可以与n+阴极层4相分离。
在n-漂移区域1的内部的n+阴极层4侧，在距离基板背面比n+阴极层4要深的位置设置有浮空的p埋层(第4半导体区域)6。p埋层6在活性区域10的与n+阴极层4相接的规定范围内均匀地进行设置。在n缓冲层5与n+阴极层4相接的情况下，p埋层6设置于n缓冲层5内部的n+阴极层4侧的表面层。通过设置p埋层6，在反向恢复时少数载流子从阴极层被注入到n-漂移区域1内，使得阴极侧的pn二极管雪崩，从而能够强制性地提高阴极侧的载流子密度，由此能够实现软恢复。p埋层6的杂质浓度比n缓冲层5的杂质浓度要高，且比n+阴极层4的杂质浓度要低。具体而言，p埋层6的杂质浓度例如约为1×1016/cm3以上1×1019/cm3以下，更优选为大约1×1017/cm3以上1×1018/cm3以下。通过将p埋层6的杂质浓度设置在上述范围内，能够防止漏电流增大。
p埋层6的端部6a位于n-半导体基板的侧面1a的内侧(活性区域10一侧)。即，p埋层6的端部6a不到达n-半导体基板的侧面1a(芯片侧面)。由此，通过使p埋层6的端部6a位于n-半导体基板的侧面1a的内侧，由于不会产生钳回(Snap-back)(钳回电压≈0V)，从而能够防止电流-电压波形(I-V波形)的跳变。关于I-V波形的跳变将在后文中阐述。p埋层6的端部6a位于n+阴极层4的端部的内侧。由此，能够防止p埋层6与阴极电极7相接触从而发生短路。
由此，通过不在活性区域10和边缘终端结构部11的整个区域设置p埋层6，与在活性区域10和边缘终端结构部11的整个区域设置p埋层6的情况相比，能够使边缘终端结构部11的雪崩耐压(发生雪崩击穿的电压)高于活性区域10的雪崩耐压。其理由如下所述。活性区域10中，在施加反向电压时，在p埋层6与n+阴极层4之间的pn结因雪崩击穿而产生空穴，该空穴通过n-漂移区域1从而在p+阳极层2流过空穴电流。该空穴电流成为由p+阳极层2、n-漂移区域1、以及p埋层6构成的寄生pnp晶体管的基极电流，寄生pnp晶体管进行动作，从而活性区域10的雪崩耐压下降。
这里，边缘终端结构部11的雪崩耐压可按下述方式求得。例如，在众所周知的器件仿真中，利用由p+阳极层、n-漂移区域、以及n+阴极层构成的单纯的p-i-n(p-intrinsic-n)结构的活性区域与边缘终端结构部相连接的结构来计算耐压。该计算值可以作为边缘终端结构部11的雪崩耐压。由此，由于能够使活性区域10的雪崩耐压低于边缘终端结构部11的雪崩耐压，因此，雪崩电流能够流过整个活性区域10。由此，能够抑制电流集中到边缘终端结构部11。
此外，由于没有在活性区域10和边缘终端结构部11的整个区域设置p埋层6，因此，能够在反向恢复时减少被注入到非活性区域(边缘终端结构部11等)的电子的注入量。由此，能够抑制由于在边缘终端结构部11扩散的载流子在反向恢复时通过阳极接触部并逃逸至阳极电极3而产生的在活性区域10的外周部、即阳极接触部的端部3a处的电流集中。
p埋层6优选位于比活性区域10的阳极接触部(p+阳极层2与阳极电极3的接合部)的端部3a靠内侧(FWD巢室的中央部侧)第1长度t1的位置。FWD巢室是由p+阳极层2、n+阴极层4、n缓冲层5及p埋层6构成的单位区域。p埋层6的端部6a位于比阳极接触部的端部3a更靠内侧的第1长度t1可以为少数载流子的扩散长度Lh以下(t1≤Lh)。其理由是因为在导通状态时，由于设置有p埋层6，从而能够使从阴极侧被注入到n-漂移区域1的少数载流子到达阳极接触部的端部3a，因此，能够防止因设置p埋层6而获得的效果降低。
少数载流子的扩散长度Lh由下述(1)式来表示。在下述(1)式中，将少数载流子的寿命设为τh，少数载流子的扩散系数设为Dh。少数载流子的扩散系数Dh由下述(2)式来表示。在下述(2)式中，将基本电荷设为q，玻尔兹曼常数设为K，绝对温度设为T，少数载流子的移动度设为μh。KT/q是绝对温度T＝300K时的热电压。
[数学式1]
[数学式2]
具体而言，少数载流子的扩散系数Dh＝1.56×10-3cm2/s，少数载流子的移动度μh＝0.06cm2/Vs，KT/q＝2.60×102eV。由此，根据上述式(1)和式(2)，在n-漂移区域1的少数载流子的寿命τh＝10μs的情况下(即为non-killer的情况)，少数载流子的扩散长度Lh＝124.90μm。在n-漂移区域1的少数载流子的寿命τh＝3μs的情况下，少数载流子的扩散长度Lh＝68.41μm。在n-漂移区域1的少数载流子的寿命τh＝0.1μs的情况下，少数载流子的扩散长度Lh＝12.49μm。
接着，对实施方式1所涉及的半导体装置的制造方法进行说明。图3是表示实施方式1所涉及的半导体装置的制造方法的概要的流程图。首先，在成为n-漂移区域1的n-半导体基板的正面侧形成p+阳极层2、FLR8等正面元件结构(步骤S1)。具体而言，在n-半导体基板的正面，形成p+阳极层2和FLR8的形成区域开口的抗蚀剂掩模。接着，将该抗蚀剂掩模作为掩模，在n-半导体基板的正面离子注入例如硼(B)等p型杂质。
接着，在去除了抗蚀剂掩模之后，通过使注入的p型杂质热扩散来形成p+阳极层2和FLR8。接着，在n-半导体基板的正面上形成层间绝缘膜9。接着，通过去除对应于层间绝缘膜9的活性区域10的部分，形成使p+阳极层2露出的阳极接触孔。由此，在n-半导体基板的正面侧形成正面元件结构。接着，对n-半导体基板的背面进行磨削，从而减薄n-半导体基板的厚度(步骤S2)。
接着，向n-半导体基板的经过磨削后的整个背面离子注入例如硒(Se)等n型杂质，从而形成n缓冲层5(步骤S3)。接着，在n-半导体基板的背面形成使p埋层6的形成区域开口的抗蚀剂掩模。利用该抗蚀剂掩模，例如边缘终端结构部11、以及活性区域10的到比阳极接触孔的端部靠近内侧第1长度t1的位置为止的部分被覆盖。接着，将抗蚀剂掩模作为掩模，向n-半导体基板的背面离子注入例如硼等p型杂质，从而在活性区域10的内侧形成p埋层6(步骤S4)。
步骤S4的离子注入优选为降低基板背面的表面硼浓度，以使得n-半导体基板的背面的表面层成为n型区域。具体而言，可以设为通过后述的步骤S5的离子注入而得到的n-半导体基板的背面的p型杂质浓度例如为1×1015/cm3以下。其理由是因为在步骤S5的工序中所形成的n+阴极层4没有以均匀的厚度形成的情况下，能够防止在n+阴极层4的厚度较薄的部分p埋层6与阴极电极7发生短路。即，优选为在步骤S5的离子注入后，n-半导体基板的背面的表面层具有接近于n型区域的杂质浓度分布。
接着，在去除抗蚀剂掩模之后，向n-半导体基板的整个背面离子注入例如磷(P)等n型杂质，在比p埋层6要浅的位置形成n+阴极层4(步骤S5)。接着，通过基于炉退火的热处理来一并使利用步骤S3～S5中的离子注入来注入的杂质进行热扩散(步骤S6)。通过一并使利用步骤S3～S5的离子注入来注入的杂质进行热扩散，能够减少工序数，从而能够降低成本。也可以在每次进行步骤S3～S5的离子注入时，使所注入的杂质进行热扩散。此外，步骤S3～S5的离子注入的顺序可以进行各种置换。
接着，在n-半导体基板的正面形成阳极电极(正面电极)3，使其埋入阳极接触孔，并图案形成为规定的图案(步骤S7)。接着，在n-半导体基板的正面形成钝化保护膜(未图示)，并图案形成为规定的图案(步骤S8)。接着，向n-半导体基板照射例如电子束等，控制n-漂移区域1的载流子的寿命(步骤S9)。然后，在n-半导体基板的背面形成阴极电极7(步骤S10)，由此完成图1所示的FWD。
接着，对本发明所涉及的半导体装置的动作进行说明。图4是表示比较例的半导体装置在施加正向电压时的动作的说明图。图5是表示实施方式1所涉及的半导体装置在施加正向电压时的动作的说明图。图4示出具有下述结构的FWD(以下，作为比较例)，即：p埋层126的端部126a到达n-半导体基板的侧面121a。图5示出图1所示的实施方式1所涉及的FWD。图5中，为了明确载流子的动作，缩短了边缘终端结构部11来进行图示，并省略n缓冲层5的图示。
在图4所示的比较例中，n-半导体基板的侧面121a因切割时产生的凹凸而成为粗糙面，因此，漏电流容易从n-半导体基板的侧面121a流过。因此，在施加正向电压时从p+阳极层122被注入到n-漂移区域121的空穴通过p埋层126-1向n-半导体基板的侧面121a的阴极电极127逃逸(虚线箭头所示的路径)，而不会到达n+阴极层124。即，在n-半导体基板的侧面121a处，p埋层126-1与阴极电极127实质上成为等同于短路的状态。由此，没有电子从n+阴极层124注入到n-漂移区域121，从而FWD不会导通。
并且，在图4的比较例中，也会发生下述问题。图4(a)示出芯片背面焊接于例如DCB(Direct Copper Bond：直接键合铜)基板的情况作为第1比较例。如图4(a)所示，在第1比较例中，芯片背面的焊料层128伸出至芯片侧面(n-半导体基板的侧面121a)，由于该焊料层128而导致p埋层126-1的端部126a与阴极电极127短路(标号120所示的部分)。这种焊料层128到达n-半导体基板的侧面121a的状态(即阴极电极127与p埋层126-1短路的状态)表示以下状态，例如在将n-半导体基板组装入功率模块并焊接于DCB基板时，在n-半导体基板的背面熔融的焊料层128从该背面伸出并与n-半导体基板的侧面121a相接触的状态等。n-半导体基板的背面的n+阴极层124和p埋层126-1的接合界面的深度为距离n-半导体基板的背面1μm到3μm左右。因此，在具有300μm以上的厚度的焊料层128伸出至n-半导体基板的侧面121a的情况下，容易导致在上述那样的n-半导体基板的侧面121a，p埋层126-1与阴极电极127发生短路。
因此，从阴极侧也没有电子注入到n-漂移区域121，短路路径(short pass)的电压降不会达到内建电压(0.7V)，从而第1比较例的FWD不会导通。然后，由于流过一定程度的电流，利用p埋层126-1内的短路路径的电阻R11，使得p埋层126-1和n+阴极层124正向偏置。由此，电子从阴极侧被注入到n-漂移区域121，短路路径中的电压降达到内建电压以上，从而在接近于活性区域的部分发生闩锁效应(latch-up)，从而成为导通状态。
由此，第1比较例具有在施加正向电压后，存在不动作的期间(I-V波形的跳变)，在经过该期间后才开始动作这样的不优选的特性。图30示出二极管正向导通时的I-V波形。图30是表示二极管在正向导通时的电流-电压波形的特性图。通常的波形(以下，作为正常的波形)21如粗实线所示，电流随着正向电压降而增加。然而，若不易发生上述闩锁效应，则如虚线所示，几乎不流过电流直到达到较高的正向电压降(标号22所示的波形)。于是，在因空穴的通过而使得p埋层与n阴极层的电压降达到内建电压以上的时刻，一下子流入电流，二极管的正向电压降变低。成为该负电阻的区域为钳回区域，即I-V波形的跳变22a。
如图4(b)所示的第2比较例那样，p++埋层126-2的杂质浓度越高，p++埋层126-2内的短路路径的电阻R12越小，引起钳回的电压(钳回电压)变高，因此I-V波形的跳变变大。图30中用箭头20的方向示出p埋层的杂质浓度的高度，示出p层的杂质浓度越高(用更粗的虚线来表示的I-V波形22)，跳变22a越大。即，在产生跳变22a的3根I-V波形22中，用最细的虚线来表示的跳变22a最小的I-V波形22相当于图4(a)的第1比较例，其他的I-V波形22相当于图4(b)的第2比较例。在图4(a)、图4(b)中，标号122是p+阳极层，标号123是阳极电极。
与此相对，如图5所示，在本发明中，p埋层6的端部6a不到达n-半导体基板的侧面1a，p埋层6成为浮空状态。并且，p埋层6的端部6a与n-半导体基板的侧面1a之间的电阻R10有高电阻的n-漂移区域1的杂质浓度来决定，且比由p埋层126-1、126-2的杂质浓度来决定的第1、2比较例的电阻R11、R12要大。因此，在施加正向电压时从p+阳极层2经由n-漂移区域1被注入到p埋层6的空穴难以从p埋层6的端部6a向n-半导体基板的侧面1a的阴极电极7逃逸(标号12所示的部分)，而向n+阴极层4逃逸。与此相应地，电子从n+阴极层4被注入到n-漂移区域1，因此，在本发明所涉及的半导体装置中，不会发生I-V波形的跳变。因此，本发明所涉及的半导体装置成为图30所示的正常波形21，进行与没有设置p埋层6的通常的FWD大致相同的动作。标号28表示将芯片背面焊接于例如DCB基板时的焊料层。
如上所述，根据实施方式1，通过均匀地设置p埋层，能够使反向恢复时基板背面的电压降(雪崩击穿)均匀地产生，且能够防止I-V波形的跳变。由此，能够实现软恢复化，能够避免EMI噪声带来的问题。根据实施方式1，通过均匀地设置p埋层，与按规定的间隔设置多个p埋层的现有结构相比，无需提高基板背面的对准精度。因此，能够以较少的工序、更高的尺寸精度形成p埋层。此外，无需设置用于提高对准精度的特别的设备，从而能够以低成本提供半导体装置。
根据实施方式1，通过使p埋层的端部位于阳极接触部的端部的内侧，使得活性区域的耐压低于非活性区域的耐压，由此能够抑制反向恢复时活性区域端部处的电场集中。其理由如下所述。在反向恢复过程中，由于FWD施加有高电压，因此基板背面的p埋层与n阴极层之间的pn接合(以下，设为pn结J1)也成为反向偏置。由于这两层的杂质浓度比半导体基板的杂质浓度高两个数量级以上，因此，即使pn结J1所分担的电压在100V以下，也容易发生雪崩击穿。在pn结J1发生雪崩击穿的情况下，从形成有p埋层的pn结J1注入空穴。该空穴在耗尽层中向p+阳极层漂移。由此，该空穴也使得p+阳极层与n漂移层之间的pn结(以下，设为pn结J2)附近的电场强度的倾斜度。即，由于因空穴而导致过剩的正电荷的增加，在pn结J2的附近，根据泊松方程，使得电场强度的倾斜度增加。即，半导体基板的有效杂质浓度增加。由于该电场强度的倾斜度增加，pn结J2的最大电场强度进一步增强并达到临界电场强度，从而发生雪崩击穿。换言之，在活性区域动态耐压下降。该pn结J2的最大电场强度的增强作用仅在形成有p埋层的活性区域产生，因此，在非活性区域动态耐压不会下降。这就是活性区域和非活性区域的动态耐压下降的原因。由于动态耐压的下降仅在形成有p埋层的区域产生，因此，只要将p埋层形成于p+阳极层的芯片内侧，反向恢复电流就不会流入p+阳极层的端部。由此，向p+阳极层的端部的电流集中得到抑制，从而能够防止因反向恢复时所施加的最大电压、电流变化率di/dt而导致的元件损坏。
(实施方式2)
接着，对实施方式2所涉及的半导体装置的制造方法进行说明。图6是表示实施方式2所涉及的半导体装置的制造方法的概要的流程图。实施方式2所涉及的半导体装置的制造方法与实施方式1所涉及的半导体装置的制造方法的不同点在于，在通过电子束照射来进行寿命控制后形成n+阴极层4，并利用激光退火来使n+阴极层4活性化。
具体而言，首先，与实施方式1相同，进行从形成正面元件结构到形成p埋层6的工序(步骤S11～S14)。接着，在去除用于形成p埋层6的抗蚀剂掩模之后，利用基于炉退火等的热处理来使通过用于形成n缓冲层5的离子注入、以及用于形成p埋层6的离子注入所注入的杂质进行热扩散(步骤S15)。接着，与实施方式1相同，进行从形成阳极电极3到寿命控制为止的工序(步骤S16～S18)。接着，在n-半导体基板的整个背面形成n+阴极层4(步骤S19)。n+阴极层4的形成方法与实施方式1相同。接着，对n-半导体基板的背面侧进行激光退火，使n+阴极层4活性化(步骤S20)。然后，在n-半导体基板的背面形成阴极电极7(步骤S21)，由此完成图1所示的FWD。
如上所说明的那样，根据实施方式2，能获得与实施方式1相同的效果。
(实施方式3)
接着，对实施方式3所涉及的半导体装置的制造方法进行说明。图7是表示实施方式3所涉及的半导体装置的制造方法的概要的流程图。实施方式3所涉及的半导体装置的制造方法与实施方式2所涉及的半导体装置的制造方法的不同点在于，在对n-半导体基板的背面进行磨削由此来减薄n-半导体基板的厚度之前，在n-半导体基板的正面形成阳极电极3。
具体而言，首先，在成为n-漂移区域1的n-半导体基板的正面侧形成正面元件结构(步骤S31)，然后再形成阳极电极3(步骤S32)。正面元件结构的形成方法及阳极电极3的形成方法与实施方式1相同。接着，与实施方式2相同，进行从对n-半导体基板的背面进行磨削的工序到热处理为止的工序(步骤S33～S36)。接着，与实施方式2相同，进行从形成钝化保护膜到形成阴极电极7为止的工序(步骤S37～S41)，由此完成图1所示的FWD。
如上所述，根据实施方式3，能获得与实施方式1、2相同的效果。
(实施方式4)
接着，对实施方式4所涉及的半导体装置的结构进行说明。图8是表示实施方式4所涉及的半导体装置的结构的剖视图。图9是表示图8的B-B’切断线处的杂质浓度分布的特性图。实施方式4所涉及的半导体装置与实施方式1所涉及的半导体装置的不同点在于，设置有多个n缓冲层15，该多个n缓冲层15通过从基板背面进行质子的多级照射而形成，且距离基板背面的深度互不相同。例如，在通过质子的3级照射形成n缓冲层15的情况下，在距离成为n-漂移区域1的n-半导体基板的背面最深的位置配置n缓冲层15a。
在从n-半导体基板的背面起比n缓冲层15a要浅的位置，与n缓冲层15a相分离地配置n缓冲层15b。并且，在从n-半导体基板的背面起比n缓冲层15b要浅的位置，与n缓冲层15b相分离地配置n缓冲层15c。即，在n缓冲层15a～15c之间配置n-漂移区域1。n缓冲层15c配置在比n+阴极层4要深的位置，在n缓冲层15c与n+阴极层4之间的活性区域10配置有p埋层6。n缓冲层15c可以与p埋层6相接，也可以与p埋层6分离开来。
接着，对实施方式4所涉及的半导体装置的制造方法进行说明。图10是表示实施方式4所涉及的半导体装置的制造方法的概要的流程图。具体而言，首先，在成为n-漂移区域1的n-半导体基板的正面侧，在形成正面元件结构之后(步骤S51)，形成阳极电极3(步骤S52)。正面元件结构的形成方法及阳极电极3的形成方法与实施方式1相同。接着，对n-半导体基板的背面进行磨削，从而减薄n-半导体基板的厚度(步骤S53)。
接着，以距离n-半导体基板的背面不同的射程进行例如3次质子照射，从而形成距离基板背面的深度不同的n缓冲层15a～15c(步骤S54)。接着，向n-半导体基板的整个背面离子注入例如磷等n型杂质，从而形成n+阴极层4(步骤S55)。接着，在从基板背面起比n+阴极层4要深，且比n缓冲层15c要浅的位置形成p埋层6(步骤S56)。n+阴极层4的形成方法、以及p埋层6的形成方法与实施方式1相同。
接着，利用热处理一并使通过上述步骤S54～S56来进行注入的质子及杂质活性化并进行热扩散(步骤S57)。接着，在n-半导体基板的正面形成钝化保护膜(步骤S58)，控制n-漂移区域1的载流子的寿命(步骤S59)。钝化保护膜的形成方法、以及寿命控制方法与实施方式1相同。接着，对n-半导体基板的背面侧进行激光退火，使n+阴极层4活性化(步骤S60)。然后，在n-半导体基板的背面形成阴极电极7(步骤S61)，由此完成图8所示的FWD。
如上所述，根据实施方式4，能获得与实施方式1～3相同的效果。
(实施方式5)
接着，对实施方式5所涉及的半导体装置的结构进行说明。图11是表示实施方式5所涉及的半导体装置的结构的剖视图。图11的切断线A-A’处的杂质浓度分布与图2所示的杂质浓度分布相同。实施方式5所涉及的半导体装置与实施方式1所涉及的半导体装置的不同点在于，使n+阴极层14的端部14a位于n-半导体基板的侧面1a的内侧(FWD巢室的中央部侧)。即，在实施方式5中，在边缘终端结构部11的基板背面，没有设置n+阴极层14，而形成有阴极电极7与n缓冲层5的肖特基结。
p埋层6的端部6a可以位于比n+阴极层14的端部14a靠内侧第2长度t2的位置。由此，能够防止因对准精度误差而导致的p埋层6与基板背面的阴极电极7相接触。优选该第2长度t2为可得到对准精度的裕量(例如对准精度的2倍左右的裕量)的长度，例如约为1μm以上10μm以下。具体而言，n+阴极层14的端部14a位于比p埋层6的端部6a更靠外侧的第2长度t2例如可以约为1μm以上10μm以下。
实施方式5所涉及的半导体装置的制造方法中，可以在实施方式1所涉及的半导体装置的制造方法的步骤S5中，在n-半导体基板的背面形成n+阴极层14的形成区域开口的抗蚀剂掩模，并将该抗蚀剂掩模作为掩模，在活性区域10形成n+阴极层14。实施方式5所涉及的半导体装置的制造方法中，除n+阴极层14的形成方法以外的工序均与实施方式1所涉及的半导体装置的制造方法相同。
如上所述，根据实施方式5，能获得与实施方式1～4相同的效果。此外，根据实施方式5，在边缘终端结构部不形成n+阴极层，而形成n+阴极层与阴极电极的肖特基结，由此能够进一步抑制施加正向电压时在边缘终端结构部的来自阴极侧的载流子(电子)的注入。由此，能够防止载流子蓄积在边缘终端结构部，从而能够防止反向恢复时电流集中于阳极接触部的端部。因此，能够提高反向恢复时的容限。
(实施方式6)
接着，对实施方式6所涉及的半导体装置的结构进行说明。图12是表示实施方式6所涉及的半导体装置的结构的剖视图。图13是表示图12的切断线C-C’处的杂质浓度分布的特性图。图12的切断线A-A’处的杂质浓度分布与图2所示的杂质浓度分布相同。实施方式6所涉及的半导体装置与实施方式5所涉及的半导体装置的不同点在于，在边缘终端结构部11的n缓冲层5的内部设置与阴极电极7相接的p-区域(第6半导体区域)16，由此形成p-区域16与阴极电极7的肖特基结。p-区域16的外周端部16a延伸至n-半导体基板的侧面1a。p-区域16的杂质浓度可以等于p埋层6的杂质浓度。
p埋层6的端部6a与p-区域16的内周端部16b隔开第3长度t3。由此，p埋层6与p-区域16之间产生电位差，因此与实施方式1相同，能够防止I-V波形的跳变。具体而言，p埋层6的端部6a与p-区域16的内周端部16b之间的第3长度t3优选为在n缓冲层5与p埋层6之间的pn结的内建耗尽层的宽度Xn以上、少且在少数载流子的扩散长度Lh以下，以此长度将p埋层6与p-区域16隔开。将该第3长度t3设为少数载流子的扩散长度Lh以下的原因是为了防止因设置p-区域16而获得的效果被减弱。
另外，将第3长度t3设为n缓冲层5与p埋层6之间的pn结的内建耗尽层的宽度Xn以上的原因如下。在没有施加正向电压的热平衡状态下，在n缓冲层5与p埋层6之间的pn结形成有耗尽层(内建耗尽层)，该耗尽层形成于n缓冲层5内。这是由于在该内建耗尽层在热平衡状态下与p-区域16相接的情况下，由于施加正向电压而从阳极侧注入的空穴而导致从n缓冲层5与p埋层6之间的pn结起延伸的耗尽层到达p-区域16，从而产生I-V波形的跳变。
n缓冲层5与p埋层6之间的pn结的内建耗尽层的宽度Xn由下述式(3)来表示。n缓冲层5与p埋层6之间的pn结的内建电压Φb由下述式(4)来表示。下述式(3)、式(4)中，将n缓冲层5的施主浓度设为ND，p埋层6的受主浓度设为NA，基本电荷设为q，玻尔兹曼常数设为K，绝对温度设为T，绝对温度T为300K时的本征载流子浓度设为ni，真空介电常数设为ε0，硅的相对介电常数设为εs。KT/q是绝对温度T＝300K时的热电压。
[数学式3]
[数学式4]
具体而言，n缓冲层5的施主浓度ND＝1.00×1021/cm3，p埋层6的受主浓度NA＝1.00×1023/cm3，本征载流子浓度ni＝1.50×1016/cm3，KT/q＝2.60×102eV，真空介电常数ε0＝8.85×10-12F/cm，硅的相对介电常数εs＝1.17×10F/cm，基本电荷q为1.60×1019C。由此，通过上述式(4)，n缓冲层5与p埋层6之间的pn结的内建电压Φb为6.87×10-1V。并且，通过上述式(3)，n缓冲层5与p埋层6之间的pn结的内建耗尽层的宽度Xn为0.945μm。
接着，对实施方式6所涉及的半导体装置的制造方法的一个示例进行说明。实施方式6所涉及的半导体装置的制造方法为：在实施方式1所涉及的半导体装置的制造方法中，在形成p埋层6之后(步骤S4)，在步骤S5中，在n-半导体基板的背面形成n+阴极层14的形成区域开口的抗蚀剂掩模，并将该抗蚀剂掩模作为掩模，在活性区域10形成n+阴极层14。接着，在去除用于形成n+阴极层14的抗蚀剂掩模之后，在进行步骤S6的热处理之前，形成使p-区域16的形成区域开口的抗蚀剂掩模，并将该抗蚀剂掩模作为掩模，在边缘终端结构部11形成p-区域16。然后，可以在步骤S6的热处理中，一并使通过离子注入所注入的杂质活性化。实施方式6所涉及的半导体装置的制造方法中，除n+阴极层14及p-区域16的形成方法以外的工序均与实施方式1所涉及的半导体装置的制造方法相同。
如上所述，根据实施方式6，能获得与实施方式1～5相同的效果。并且，根据实施方式6，由于在边缘终端结构部不设置n+阴极层，而形成p-区域与阴极电极的接合，因此能够获得与实施方式5相同的效果。
(实施方式7)
接着，对实施方式7所涉及的半导体装置的结构进行说明。图14是表示实施方式7所涉及的半导体装置的结构的剖视图。图15～17是表示实施方式7所涉及的半导体装置的p埋层的平面图案的一个示例的俯视图。图15～17用虚线示出从基板正面侧投射到基板背面的n+阴极层4而得到的阳极接触部的端部3a的位置(图21、22也相同)。实施方式7所涉及的半导体装置与实施方式1所涉及的半导体装置的不同点在于，通过选择性地设置p埋层26，将p埋层26的表面积的占有面积A11相对于比阳极接触部的端部3a更靠内侧的部分的表面积A10的面积比率(＝A11/A10)设定在规定范围。
p埋层26的表面积的占有面积A11相对于比阳极接触部的端部3a更靠内侧的部分的表面积A10的面积比率可以设为90％以上98％以下，优选设为92％以上96％以下。由此，能够同时实现低瞬态VF(导通电压)和软恢复特性。比阳极接触部的端部3a更靠内侧的部分的表面积A10是指活性区域10的表面积。p埋层26的表面积的占有面积A11是指p埋层26的总表面积。p埋层26的图案的最靠边缘终端结构部11一侧的端部26a与实施方式1相同，优选位于比阳极接触部的端部3a更靠内侧(FWD巢室的中央部侧)第1长度t1的位置。该第1长度t1例如优选设为与少数载流子的扩散长度Lh相当的50μm左右。
p埋层26的平面图案可根据设计条件进行各种改变，例如可设为条状、按规定间隔规则地排列近似矩形或近似点而得到的矩阵状(即将p埋层26开口成格子状的形状：图15)、按规定间隔规则地将p埋层26开口成近似矩形或近似点的矩阵状的形状(图16)、以及任意地排列任意形状而得到的马赛克状等。此外，p埋层26的平面图案例如也可以是与实施方式1相同的平面形状，即：在活性区域10的中央的整个面均匀地形成大致呈矩形的一个p埋层26，在活性区域10的p埋层26的周围，将没有p埋层26的区域设置成大致矩形的框状。该情况下，只要将p埋层26的周围的没有p埋层26的区域的宽度设为可实现上述面积比率的第1长度t1即可。
在均匀地形成p埋层26的情况下，在正向偏置时，由于从n+阴极层4向n-漂移区域1的电子的注入受到阻碍，难以产生电导调制，因此，有可能导致瞬态正向电压增加。瞬态正向电压如下所述。图18是表示FWD的电压波形的特性图。如图18所示，在从电流阻止时的反向偏置(例如电源电压为600V以上)改变到正向偏置从而转移为导通状态时，在载流子蓄积到n-漂移区域1的过程中，正向电压VF(阳极·阴极间电压VAK)的电压降暂时变大(例如几十V左右)。然后，载流子的蓄积完成而变为稳定状态，从而正向电压VF收敛到稳定值(例如1V～3V左右)。将该从反向偏移改变到正向偏置从而转移为导通状态的过程中短暂增加的正向电压VF作为瞬态正向电压(以下，设为瞬态VF)。
在该瞬态VF较大的情况下，由于在逆变器等实际设备进行动作时会导致功耗的增加以及因此而产生的元件温度的增加，于是，希望瞬态VF较小。因此，在形成p埋层26时，去除p埋层26的一部分而形成开口部(缺口)。由此，在正向偏置时，电子从n+阴极层4通过开口部被注入到n-漂移区域1，而不会受到p埋层26的阻碍。即，p埋层26的开口部成为从n+阴极层4注入到n-漂移区域1的电子的路径。p埋层26的开口部的平面形状如图15所示，可以是通过使例如第4长度(宽度)L1的大致矩形残留成矩阵状而形成的宽度为t4的格子状，也可以如图16所示，例如以第4长度L1的间隔规则地排列直径为t5的点而得到的矩阵状。
并且，在如图17所示，在活性区域10的中央的整个面均匀地形成第4长度(宽度)L1的一个大致呈矩形的p埋层26的情况下，将p埋层26的开口部形成为包围p埋层26的周围的大致矩形框状即可。即，等价于成为从n+阴极层4被注入到n-漂移区域1的电子的通过路径的开口部不形成在p埋层26的内部而形成于p埋层26的周围的情况。该情况下，可进一步增大p埋层26的开口部的宽度(即第1长度t1)，使其大于少数载流子的扩散长度Lh或50μm。通过按此方式在p埋层26形成开口部，可确保不会阻碍电子从n+阴极层4注入到n-漂移区域1的区域的表面积相对于比阳极接触部的端部3a更靠内侧的部分的表面积A10的占有面积(＝A10-A11)在规定范围内。
在正向偏置时，从p+阳极层2注入到n-漂移区域1的空穴在p埋层26内产生电压降，在p埋层26的内部移动并到达p埋层26的开口部，通过该开口部到达n+阴极层4。当该电压降超过p埋层26与n+阴极层4之间的pn结的内置电位时，电子从n+阴极层4被注入到p埋层26。此时，在p埋层26的基板背面的水平方向上的长度(第4长度L1)不足够长的情况下，从p+阳极层2被注入到n-漂移区域1的空穴在基板背面的水平方向上的移动距离较小，从而电压降变小，由此电子难以从n+阴极层4注入到p埋层26。这就可能成为导致瞬态VF增加、I-V波形发生跳变的原因。
如图17所示，若在p埋层26的周围设置成为从n+阴极层4注入到n-漂移区域1的电子所通过的路径的开口部，则可在p埋层26的基板背面确保足够的水平方向的长度。由此，如图17所示，通过在p埋层26的周围设置成为从n+阴极层4注入到n-漂移区域1的电子所通过的路径的开口部，与选择性地在p埋层26的内部设置该开口部的情况相比，抑制瞬态VF的增加、I-V波形的跳变变得容易。并且，如图17所示，若在p埋层26的周围设置成为从n+阴极层4注入到n-漂移区域1的电子所通过的路径的开口部，则只要p埋层26的总面积相对于比阳极接触部的端部3a更靠内侧的部分的表面积A10的面积比在50％以上，就可充分地获得反向恢复时的软恢复效果。该情况下，在将阳极接触部的端部3a投射到基板背面时的位置与p埋层26的端部26a之间的间隔(即第1长度t1)只要是能够使p埋层26的表面积的占有面积A11的面积比率达到50％以上的长度即可，例如可设为2000μm以下。
图15～17中，p埋层26的基板背面的水平方向上的长度(第4长度)L1也取决于p埋层26的杂质浓度，例如可通过下述方式计算得到。在将电流密度设为J，基本电荷设为q，空穴移动度设为μ，p埋层26的厚度设为d，p埋层26的杂质浓度设为Np，p埋层26与n+阴极层4之间的pn结的内置电位设为Vbi的情况下，p埋层26的基板背面的水平方向上的长度L1满足下述式(5)。
L1＝{(q·μ·d·Np·Vbi)/J}1/2···(5)
例如，若假设室温(300K)下空穴移动度为495(cm2/Vs)，阴极p层厚度为1μm，阴极p层的p型杂质浓度为1×1017/cm3，应产生足够的电导调制的电流密度J为1A/cm2，则根据上述式(5)，p埋层26的基板背面在水平方向上的长度L1约为250μm。因此，只要p埋层26的基板背面的水平方向上的长度L1为250μm以上，就能够减小瞬态VF。因此，p埋层26的基板背面在水平方向上的长度L1只要满足下述式(6)即可。
L1≧{(q·μ·d·Np·Vbi)/J}1/2···(6)
接着，对实施方式7所涉及的半导体装置的制造方法进行说明。实施方式7所涉及的半导体装置的制造方法与实施方式1所涉及的半导体装置的制造方法的不同点在于，在形成p埋层26时，使用形成有p埋层26的平面图案的掩模来作为离子注入用掩模。具体而言，首先，与实施方式1的步骤S1～S3相同，进行从形成正面元件结构到形成n缓冲层5为止的工序。接着，在n-半导体基板的背面形成n+阴极层4。n+阴极层4的形成方法与实施方式1相同。
接着，通过光刻，在n-半导体基板的背面形成使p埋层26的形成区域开口的抗蚀剂掩模。利用该抗蚀剂掩模，例如边缘终端结构部11、以及活性区域10的到比阳极接触孔的端部靠近内侧第1长度t1的位置为止的部分被覆盖。并且，在该抗蚀剂掩模中，在比阳极接触孔的端部更靠内侧的部分形成p埋层26的图案。接着，将抗蚀剂掩模作为掩模，向n-半导体基板的背面离子注入例如硼等p型杂质，从而形成p埋层26。
形成n+阴极层4、n缓冲层5以及p埋层26的顺序可进行各种置换，与实施方式1相同，也可以按n缓冲层5、p埋层26及n+阴极层4的顺序来形成。接着，与实施方式1的步骤S6相同，一并使通过离子注入所注入的杂质进行热扩散。也可以在每次通过离子注入来注入杂质时，使所注入的杂质进行热扩散，以此来取代一并进行的热处理。然后，与实施方式1的步骤S7～S10相同，进行从形成阳极电极3到形成阴极电极7为止的工序，由此完成图14所示的FWD。
如上所述，根据实施方式7，能获得与实施方式1～6相同的效果。此外，根据实施方式7，通过在比阳极接触部的端部3a更靠内侧的位置按规定的面积比率设置p埋层26，使得p埋层的面积比率最优化，从而能够提供可实现软恢复且瞬态VF较低的半导体装置。在上述专利文献1的结构中，由于pnpn结构部分的电导调制发生延迟，因此在FWD导通时产生较大的瞬态导通电压。由此，当然会导致FWD的开关损耗增加，还存在相对桥臂的IGBT在导通时的浪涌电压变大的问题，而根据本发明，由于能够同时实现软恢复化和较低的瞬态VF，因此不会发生上述专利文献1的结构中所产生的问题。
(实施方式8)
接着，对实施方式8所涉及的半导体装置的结构进行说明。图19是表示实施方式8所涉及的半导体装置的结构的剖视图。实施方式8所涉及的半导体装置与实施方式7所涉及的半导体装置的不同点在于，设置有多个n缓冲层15，该多个n缓冲层15通过从基板背面进行质子的多级照射而形成，且距离基板背面的深度互不相同。n缓冲层15的结构与实施方式4相同。即，在例如通过质子的3级照射来形成n缓冲层15的情况下，对于n缓冲层15，按从距离n-半导体基板的背面侧较深的一侧到较浅的一侧的顺序配置n缓冲层15a～15c。
实施方式8所涉及的半导体装置的制造方法中，在实施方式4所涉及的半导体装置的制造方法中形成p埋层26时，与实施方式7相同，使用在比阳极接触孔的端部更靠内侧的部分形成有p埋层26的平面图案的离子注入用掩模即可。实施方式8所涉及的半导体装置的制造方法中，除p埋层26的形成工序以外的工序均与实施方式4所涉及的半导体装置的制造方法相同。
如上所述，根据实施方式8，能获得与实施方式1～7相同的效果。
(实施方式9)
接着，对实施方式9所涉及的半导体装置的结构进行说明。图20是表示实施方式9所涉及的半导体装置的结构的剖视图。图21是表示图20的p埋层的平面图案的一个示例的俯视图。图21示出将p埋层(以下，设为第1、第2p埋层)26、36配置成按规定间隔规则地进行排列而成的矩阵状的一个示例。实施方式9所涉及的半导体装置与实施方式7所涉及的半导体装置的不同点在于，在边缘终端结构部11也选择性地设置第2p埋层36，将边缘终端结构部11的第2p埋层36的表面积的占有面积21相对于比阳极接触部的端部3a更靠外侧的部分的表面积A20的面积比率(＝A21/A20)设定在规定范围。
具体而言，边缘终端结构部11的第2p埋层36的表面积的占有面积A21相对于比阳极接触部的端部3a更靠外侧的部分的表面积A20的面积比率比第1p埋层26的表面积的占有面积A11相对于比阳极接触部的端部3a更靠内侧的部分的表面积A10的面积比率要小。由此，在发生了动态的雪崩的情况下，边缘终端结构部11的耐压要比活性区域10的耐压高。其结果是，在反向恢复时的雪崩过程中，活性区域10的耐压成为主体，因此，能够避免反向恢复时，在阳极接触部的端部3a的电流集中，能够提高损坏耐量。
具体而言，在从矩形状的阳极接触部的端部3a(活性区域10)与边缘终端结构部11的边界附近起到边缘终端结构部11的整个区域，以跨过阳极接触部的端部3a的方式配置有第2p埋层36。第2p埋层36与阳极接触部的端部3a内侧的第1p埋层26相比，开口部的宽度t6较宽，且基板背面水平方向上的长度L2较短(t6＞t4、且L2＞L1)。第1p埋层26的结构例如与实施方式7相同。由此，通过在边缘终端结构部11设置第2p埋层36，能够进一步实现更低的瞬态VF和软恢复化。
如上所述，根据实施方式9，能获得与实施方式1～8相同的效果。
(实施方式10)
接着，对实施方式10所涉及的半导体装置的结构进行说明。图22是表示实施方式10所涉及的半导体装置的结构的俯视图。图22示出p埋层的平面图案的一个示例。实施方式10所涉及的半导体装置与实施方式1所涉及的半导体装置的不同点在于，在矩形状的阳极接触部的端部3a的四个角部分别以跨过阳极接触部的端部3a与边缘终端结构部11的边界附近的方式配置第2p埋层46。第2p埋层46与阳极接触部的端部3a内侧的p埋层(以下，设为第1p埋层)6相接。
实施方式10中，在发生了动态的雪崩的情况下，虽然边缘终端结构部11的耐压在阳极接触部的端部3a的角部变低，但正向偏置时的电导调制难以在阳极接触部的端部3a的角部产生。在动态雪崩时从p+阳极层2被注入n-漂移区域1的空穴遵从静电势而流过被阳极接触部的端部3a包围的阳极电极3的接触面。另一方面，积蓄在边缘终端结构部11的载流子在阳极接触部的端部3a的角部的积蓄量变少。由此，在正向导通时向阳极接触部的端部3a的角部的电流集中得以缓和，其结果使得反向恢复时向阳极接触部的端部3a的角部的电流集中也能够得以缓和。
如上所述，根据实施方式10，能获得与实施方式1～9相同的效果。
(实施例1)
接着，对瞬态VF(导通电压)及反向恢复时的浪涌电压与p埋层的面积比率之间的关系进行验证。图23是表示实施例1所涉及的半导体装置的瞬态正向电压及反向恢复时的浪涌电压与p埋层的面积比率之间的关系的特性图。根据上述实施方式7所涉及的半导体装置的制造方法，制作对p埋层的面积比率进行了各种变更后的FWD(以下，作为实施例1)，并在图23中示出对其瞬态VF(导通电压)和反向恢复时的浪涌电压进行测定后得到的结果。实施例1中，将耐压设为1200V，额定电流设为100A，电源电压Vcc设为900V，结(pn接合部)温Tj设为室温(例如25℃)。
在p埋层26的表面积的占有面积A11较高的情况下，软恢复化较为容易，但瞬态导通电压(瞬态的正向电压)会变大。另一方面，在p埋层26的表面积的占有面积A11较低的情况下，瞬态导通电压较低，但软恢复化较为困难。根据图23所示的结果，可以确认当p埋层26的表面积的占有面积A11相对于比阳极接触部的端部3a更靠内侧的部分的表面积A10的面积比率在90％以上98％以下，更优选设为92％以上96％以下时，能够降低瞬态VF，且能够实现软恢复。
将瞬态VF为100V以下，且浪涌电压为1170V以下的情况认为可同时实现低瞬态VF和软恢复。将瞬态VF设为100V以下的理由是因为若超过100V，则逆变器动作时的电气损耗增加。将浪涌电压设为1170V以下的理由是因为可减少因浪涌电压给二极管带来的电负载而产生的伤害。
(实施方式11)
接着，对实施方式11所涉及的半导体装置的制造方法进行说明。图24是表示实施方式11所涉及的半导体装置的制造方法的概要的流程图。实施方式11所涉及的半导体装置的制造方法与实施方式4所涉及的半导体装置的制造方法的不同点在于，在正面保护膜形成后，进行在基板背面侧所进行的各处理(以下，作为背面形成处理)。
具体而言，首先，在成为n-漂移区域1的n-半导体基板的正面侧形成正面元件结构和阳极电极3之后(步骤S71、S72)，在n-半导体基板的正面侧形成钝化保护膜(步骤S73)。正面元件结构的形成方法、阳极电极3的形成方法、以及钝化保护膜的形成方法与实施方式1相同。接着，对n-半导体基板的背面进行磨削，从而减薄n-半导体基板的厚度(步骤S74)。接着，与实施方式4相同，以距离n-半导体基板的背面不同的射程进行例如3次质子照射，从而形成距离基板背面的深度不同的n缓冲层15a～15c(步骤S75)。接着，利用例如炉退火，使注入到n-半导体基板的质子活性化(步骤S76)。接着，向n-半导体基板的整个背面离子注入例如磷等n型杂质，从而形成n+阴极层4(步骤S77)。
接着，在n-半导体基板的背面形成使p埋层6的形成区域开口的抗蚀剂掩模。接着，利用抗蚀剂掩模作为掩模，在从基板背面起比n+阴极层4要深，且比n缓冲层15c要浅的位置形成p埋层6(步骤S78)。接着，在去除抗蚀剂掩模之后，对n-半导体基板的背面侧进行激光退火，使n+阴极层4活性化(步骤S79)。接着，进行对n-漂移区域1的载流子的寿命进行控制的照射工序及退火工序(步骤S80、S81)。步骤S80、S81的寿命控制方法与实施方式1相同。然后，在n-半导体基板的背面形成阴极电极7(步骤S82)，由此完成图8所示的FWD。
如上所述，根据实施方式11，能获得与实施方式1～4相同的效果。
(实施方式12)
接着，对实施方式12所涉及的半导体装置的制造方法进行说明。图25是表示实施方式12所涉及的半导体装置的制造方法的概要的流程图。实施方式12所涉及的半导体装置的制造方法与实施方式11所涉及的半导体装置的制造方法的不同点在于，在用于使n+阴极层4及p埋层6活性化的激光退火之后，利用炉退火来使n缓冲层15a～15c活性化。
具体而言，首先，与实施方式11相同，进行从形成正面元件结构到形成n缓冲层15a～15c为止的工序(步骤S91～S95)。接着，与实施方式11相同，进行从形成n+阴极层4开始、到用于使n+阴极层4及p埋层6活性化的激光退火为止的工序(步骤S96～S98)。接着，利用炉退火使n缓冲层15a～15c活性化(步骤S99)。接着，与实施方式11相同，进行从寿命控制到形成阴极电极7为止的工序(步骤S100～S102)，由此完成图8所示的FWD。
如上所述，根据实施方式12，能获得与实施方式1～4、11相同的效果。
(实施方式13)
接着，对实施方式13所涉及的半导体装置的制造方法进行说明。图26是表示实施方式13所涉及的半导体装置的制造方法的概要的流程图。实施方式13所涉及的半导体装置的制造方法与实施方式11所涉及的半导体装置的制造方法的不同点在于，在用于使n+阴极层4及p埋层6活性化的激光退火之后，利用质子照射来形成n缓冲层15a～15c，然后利用炉退火来使n缓冲层15a～15c活性化。
具体而言，首先，与实施方式11相同，进行从形成正面元件结构到对n-半导体基板的背面进行磨削为止的工序(步骤S111～S114)。接着，与实施方式11相同，进行从形成n+阴极层4开始、到用于使n+阴极层4及p埋层6活性化的激光退火为止的工序(步骤S115～S117)。接着，通过从基板背面进行质子的多级照射，形成距离基板背面的深度不同的n缓冲层15a～15c(步骤S118)。n缓冲层15a～15c的形成方法与实施方式4相同。接着，利用炉退火使n缓冲层15a～15c活性化(步骤S119)。然后，与实施方式11相同，进行从寿命控制到形成阴极电极7为止的工序(步骤S120～S122)，由此完成图8所示的FWD。
接着，对利用实施方式13所涉及的半导体装置的制造方法来制作得到的半导体装置的n-漂移区域1和n缓冲层15的杂质浓度进行验证。图28是表示实施例2所涉及的半导体装置的基板背面侧的杂质浓度分布的特性图。按照上述实施方式13所涉及的半导体装置的制造方法来制作FWD(以下，作为实施例2)，并在图28中示出对其n-漂移区域1和n缓冲层15的杂质浓度进行测定后得到的结果。图28示出配置在距离基板背面最深的位置处的1级n缓冲层15a的从基板背面侧起深度方向上的杂质浓度(施主浓度)分布。图28中横轴的起点是n-漂移区域1的被夹在n缓冲层15a、15b之间的部分与n缓冲层15a的界面。
即，图28示出通过质子的多级照射而形成的1级n缓冲层15a的从基板背面侧起朝向基板正面侧的方向上的施主浓度分布。在比相当于n缓冲层15a的杂质浓度峰值的位置要深的部分中呈现出均匀的杂质浓度分布的部分是n-漂移区域1的比n缓冲层15a更靠基板正面侧的部分。此外，图28中，作为比较，还示出了不进行步骤S117的基板背面侧的激光退火而制作得到的FWD(以下，作为比较例)的在与实施例2相同的深度处的杂质浓度分布。比较例的制造方法除了不进行步骤S117的激光退火之外，其他均与实施例2的制造方法相同。
根据图28所示的结果，可以确认在比较例(无激光退火)中，n-漂移区域1的被夹在n缓冲层15a、15b之间的部分的杂质浓度比下述部分的杂质浓度要高，即在比相当于n缓冲层15a的杂质浓度峰值的位置要深的部分中呈现出均匀的杂质浓度分布的部分(n-漂移区域1)。与此相对，在实施例2(有激光退火)中，n-漂移区域1与n缓冲层15a的界面处的杂质浓度、与比相当于n缓冲层15a的杂质浓度峰值的位置要深的部分中呈现出均匀的杂质浓度分布的部分(n-漂移区域1)的杂质浓度基本相等。即，可以确认能够在不使n-漂移区域1的杂质浓度发生变动的情况下形成n缓冲层15。
根据这些结果，可以确认在进行了步骤S117的基板背面侧的激光退火之后，通过进行步骤S118、S119的质子照射和活性化退火，能够如图28所示那样，使得施主浓度不发生变动。
如上所述，根据实施方式13，能获得与实施方式1～4、11、12相同的效果。
(实施方式14)
接着，对实施方式14所涉及的半导体装置的制造方法进行说明。图27是表示实施方式14所涉及的半导体装置的制造方法的概要的流程图。实施方式14所涉及的半导体装置的制造方法与实施方式13所涉及的半导体装置的制造方法的不同点在于，在形成p埋层6之后，形成n+阴极层4。
具体而言，首先，与实施方式13相同，进行从形成正面元件结构到对n-半导体基板的背面进行磨削为止的工序(步骤S131～S134)。接着，在形成p埋层6之后(步骤S135)，形成n+阴极层4(步骤S136)。p埋层6的形成方法和n+阴极层4的形成方法与实施方式13相同。接着，与实施方式13相同，进行从用于使n+阴极层4和p埋层6活性化的激光退火开始、到形成阴极电极7为止的工序(步骤S137～S142)，由此完成图8所示的FWD。
如上所述，根据实施方式14，能获得与实施方式1～4、11～13相同的效果。
上述本发明可进行各种变更，在上述各实施方式中，例如各部分的尺寸、杂质浓度等可根据所要求的规格来进行各种设定。在上述各实施方式中，通过电子束照射来对载流子的寿命进行控制，但并不限于此，也可以通过使例如铂(Pt)等金属扩散、或者通过对半导体基板照射质子、氦(He)等电子束以外的粒子射线来控制载流子的寿命。在各实施方式中将第1导电型设为n型，第2导电型设为p型，但即使将第1导电型设为p型，第2导电型设为n型，本发明也同样成立。
工业上的实用性
如上所述，本发明所涉及的半导体装置对于功率转换装置等中所使用的功率半导体装置是有用的。
标号说明
1 n-漂移区域
1a n-半导体基板的侧面
2 p+阳极层
3 阳极电极
3a 阳极接触部的端部
4、14 n+阴极层
5、15、15a～15c n缓冲层
6 p埋层
6a p埋层的端部
7 阴极电极
9 层间绝缘膜
10 活性区域
11 边缘终端结构部
14a n+阴极层的端部
16 p-区域
16a p-区域的外周端部
16b p-区域的内周端部

Claims (20)

1.一种半导体装置，其特征在于，包括：
第1导电型的第1半导体区域；
第2导电型的第2半导体区域，该第2导电型的第2半导体区域选择性地设置于所述第1半导体区域的一个面的表面层；
第1电极，该第1电极与所述第2半导体区域相接；
第1导电型的第3半导体区域，该第1导电型的第3半导体区域设置于所述第1半导体区域的另一个面的表面层，杂质浓度比所述第1半导体区域要高；
第2导电型的第4半导体区域，该第2导电型的第4半导体区域设置于所述第1半导体区域内部的从所述第1半导体区域的另一个面起比所述第3半导体区域要深的位置；以及
第2电极，该第2电极与所述第3半导体区域相接，
所述第4半导体区域的比所述第1电极与所述第2半导体区域相接触的区域的接触端部更靠内周侧的部分的外周侧的端部中，最靠近所述接触端部的端部位于所述接触端部的内侧的长度为少数载流子的扩散长度以下。
2.如权利要求1所述的半导体装置，其特征在于，
还包括第1导电型的第5半导体区域，该第1导电型的第5半导体区域设置在所述第1半导体区域的内部的从所述第1半导体区域的另一个面起到比所述第3半导体区域要深的位置为止的部位，该第1导电型的第5半导体区域的杂质浓度比所述第1半导体区域要高，且比所述第3半导体区域的杂质浓度要低，
所述第3半导体区域的端部位于所述第1半导体区域的侧面的内侧，在所述第3半导体区域的外侧，所述第5半导体区域与所述第2电极相接。
3.如权利要求2所述的半导体装置，其特征在于，
还包括第2导电型的第6半导体区域，该第2导电型的第6半导体区域在所述第3半导体区域外侧的所述第5半导体区域的内部，与所述第3半导体区域及所述第4半导体区域相分离地进行设置。
4.如权利要求2或3所述的半导体装置，其特征在于，
所述第5半导体区域是通过多次质子照射而形成的区域，从所述第1半导体区域的另一个面起算时多个所述第5半导体区域设置在不同的深度。
5.如权利要求1所述的半导体装置，其特征在于，
所述第4半导体区域的表面积相对于有主电流流动的活性区域的表面积的占有面积比率在90％以上98％以下。
6.如权利要求1所述的半导体装置，其特征在于，
在所述第4半导体区域的表面积相对于有主电流流动的活性区域的表面积的占有面积比率中，相对于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置，所述接触端部位置的内周侧的所述占有面积比要高于所述接触端部位置外周侧的所述占有面积比。
7.如权利要求1所述的半导体装置，其特征在于，
位于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置的内周侧的所述第4半导体区域在与所述另一个面水平的方向上的长度为250μm以上。
8.如权利要求1所述的半导体装置，其特征在于，
位于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置的内周侧的所述第4半导体区域在与所述另一个面水平的方向上的长度L1满足：
L1≧{(q·μ·d·Np·Vbi)/J}1/2
其中，J为所述半导体装置的主电流的电流密度、q为基本电荷、μ为空穴移动度、d为所述第4半导体区域的深度方向的厚度、Np为所述第4半导体区域的杂质浓度、Vbi为所述第4半导体区域与所述第3半导体区域之间的pn结的内置电位。
9.如权利要求1所述的半导体装置，其特征在于，
所述第4半导体区域位于将所述第1电极与所述第2半导体区域相接触的区域的接触端部从所述一个面侧投射到所述另一个面而得到的接触端部位置的内周侧，
所述接触端部位置与所述第4半导体区域的端部相分离的分离部的间隔为2000μm以下。
10.如权利要求1所述的半导体装置，其特征在于，
还包括第1导电型的第5半导体区域，该第1导电型的第5半导体区域设置在所述第1半导体区域内部的从所述第1半导体区域的另一个面起算时比所述第4半导体区域要深的位置上，并且与所述第4半导体区域分离设置，该第1导电型的第5半导体区域的杂质浓度比所述第1半导体区域要高，且比所述第3半导体区域的杂质浓度要低。
11.如权利要求1所述的半导体装置，其特征在于，
所述第4半导体区域至少具有分别与具有矩形的平面形状的所述第1半导体区域的共用顶点的两条边相平行的两条边，且具有该两条边的连结部位于该两条边的交点的内侧的平面形状。
12.如权利要求1所述的半导体装置，其特征在于，还包括：
主电流流动的活性区域；以及
包围所述活性区域的周围并用于保持耐压的终端结构部，
所述第4半导体区域设置于所述活性区域，
所述活性区域的雪崩击穿耐压比所述终端结构部的雪崩击穿耐压要低。
13.如权利要求2所述的半导体装置，其特征在于，
所述第4半导体区域的端部位于所述第3半导体区域的端部的内侧。
14.如权利要求2所述的半导体装置，其特征在于，
所述第5半导体区域与所述第2电极之间的接触是肖特基结。
15.一种半导体装置的制造方法，其特征在于，包括：
第1工序，在该第1工序中，在成为第1导电型的第1半导体区域的半导体基板的一个主面的表面层上选择性地形成第2导电型的第2半导体区域；
第2工序，在该第2工序中，形成与所述第2半导体区域相接的第1电极；
第3工序，在该第3工序中，在所述半导体基板的另一个主面的表面层上形成杂质浓度高于所述第1半导体区域的第1导电型的第3半导体区域；
第4工序，在该第4工序中，在从所述半导体基板的另一个主面起算时比所述第3半导体区域要深的位置形成第2导电型的第4半导体区域；
第5工序，在该第5工序中，通过激光退火，使所述第3半导体区域及所述第4半导体区域活性化；
第6工序，在该第6工序中，通过多次的质子照射，在从所述半导体基板的另一个主面起比所述第4半导体区域要深的位置，以不同的深度形成杂质浓度高于所述第1半导体区域、且杂质浓度低于所述第3半导体区域的第1导电型的多个第5半导体区域；
第7工序，在该第7工序中，通过炉退火来使所述第5半导体区域活性化；以及
第8工序，在该第8工序中，形成与所述第3半导体区域相接的第2电极，
在所述第4工序中，形成所述第4半导体区域，以使所述第4半导体区域的比所述第1电极与所述第2半导体区域相接触的区域的接触端部更靠内周侧的部分的外周侧的端部中，最靠近所述接触端部的端部位于所述接触端部的内侧的长度为少数载流子的扩散长度以下。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，
包括：在所述第7工序之后进行的控制载流子的寿命的照射工序、以及在该照射工序之后的寿命退火工序。
17.如权利要求15所述的半导体装置的制造方法，其特征在于，
包括在所述第2工序之后，对所述半导体基板的另一个主面进行研磨使所述半导体基板的厚度减薄的研磨工序。
18.一种半导体装置的制造方法，其特征在于，包括：
第1工序，在该第1工序中，在成为第1导电型的第1半导体区域的半导体基板的一个主面的表面层上选择性地形成第2导电型的第2半导体区域；
第2工序，在该第2工序中，形成与所述第2半导体区域相接的第1电极；
第3工序，在该第3工序中，在所述半导体基板的另一个主面的表面层上形成第2导电型的第4半导体区域；
第4工序，在该第4工序中，在从所述半导体基板的另一个主面起算时比所述第4半导体区域要浅的位置，形成杂质浓度高于所述第1半导体区域的第1导电型的第3半导体区域；
第5工序，在该第5工序中，通过激光退火，使所述第3半导体区域及所述第4半导体区域活性化；
第6工序，在该第6工序中，通过多次的质子照射，在从所述半导体基板的另一个主面起比所述第4半导体区域要深的位置，以不同的深度形成杂质浓度高于所述第1半导体区域、且杂质浓度低于所述第3半导体区域的第1导电型的多个第5半导体区域；
第7工序，在该第7工序中，通过炉退火来使所述第5半导体区域活性化；以及
第8工序，在该第8工序中，形成与所述第3半导体区域相接的第2电极，
在所述第3工序中，形成所述第4半导体区域，以使所述第4半导体区域的比所述第1电极与所述第2半导体区域相接触的区域的接触端部更靠内周侧的部分的外周侧的端部中，最靠近所述接触端部的端部位于所述接触端部的内侧的长度为少数载流子的扩散长度以下。
19.如权利要求18所述的半导体装置的制造方法，其特征在于，
包括：在所述第7工序之后进行的控制载流子的寿命的照射工序、以及在该照射工序之后的寿命退火工序。
20.如权利要求18所述的半导体装置的制造方法，其特征在于，
包括在所述第2工序之后，对所述半导体基板的另一个主面进行研磨使所述半导体基板的厚度减薄的研磨工序。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6356592B2 (ja) * 2014-12-17 2018-07-11 トヨタ自動車株式会社 ショットキーバリアダイオードとその製造方法
US10290711B2 (en) 2015-01-27 2019-05-14 Mitsubishi Electric Corporation Semiconductor device
US10510904B2 (en) * 2015-02-09 2019-12-17 Mitsubishi Electric Corporation Semiconductor device with backside N-type layer at active region/termination region boundary and extending into action region
JP6293688B2 (ja) * 2015-03-02 2018-03-14 株式会社豊田中央研究所 ダイオード及びそのダイオードを内蔵する逆導通ｉｇｂｔ
JP6365790B2 (ja) * 2015-11-16 2018-08-01 富士電機株式会社 半導体装置および半導体装置の製造方法
CN105405870A (zh) * 2015-12-03 2016-03-16 厦门元顺微电子技术有限公司 一种快速软恢复二极管的制作方法
WO2017146148A1 (ja) 2016-02-23 2017-08-31 富士電機株式会社 半導体装置
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
DE102016114264A1 (de) * 2016-08-02 2018-02-08 Infineon Technologies Ag Herstellungsverfahren einschliesslich einer aktivierung von dotierstoffen und halbleitervorrichtungen mit steilen übergängen
CN106298970A (zh) * 2016-08-12 2017-01-04 无锡橙芯微电子股份有限公司 一种高压快速软恢复二极管及其制造方法
CN106298512B (zh) * 2016-09-22 2024-05-14 全球能源互联网研究院 一种快恢复二极管及其制备方法
EP3324443B1 (en) * 2016-11-17 2019-09-11 Fuji Electric Co., Ltd. Semiconductor device
CN108447903B (zh) * 2017-02-16 2023-07-04 富士电机株式会社 半导体装置
JP6747593B2 (ja) * 2017-07-14 2020-08-26 富士電機株式会社 半導体装置
US10424677B2 (en) * 2017-08-31 2019-09-24 Littelfuse, Inc. Charge carrier extraction inverse diode
US11393812B2 (en) 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
DE112018007102T5 (de) 2018-02-16 2020-10-29 Fuji Electric Co., Ltd. Halbleitervorrichtung
DE112019000096T5 (de) 2018-03-15 2020-08-27 Fuji Electric Co., Ltd. Halbleitervorrichtung
JP7230434B2 (ja) 2018-10-30 2023-03-01 富士電機株式会社 半導体装置の製造方法
CN113053993B (zh) * 2019-12-27 2022-06-24 株洲中车时代半导体有限公司 一种快恢复二极管芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587912A (zh) * 2008-05-23 2009-11-25 三菱电机株式会社 半导体装置
CN102280493A (zh) * 2010-05-26 2011-12-14 三菱电机株式会社 半导体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519173B2 (ja) * 1995-06-14 2004-04-12 富士電機デバイステクノロジー株式会社 横型半導体装置およびその製造方法
DE10361136B4 (de) 2003-12-23 2005-10-27 Infineon Technologies Ag Halbleiterdiode und IGBT
JP5104314B2 (ja) 2005-11-14 2012-12-19 富士電機株式会社 半導体装置およびその製造方法
DE102006025958B3 (de) * 2006-06-02 2007-10-11 Infineon Technologies Ag Sanft schaltendes Halbleiterbauelement mit hoher Robustheit und geringen Schaltverlusten
EP1909332A1 (en) * 2006-10-05 2008-04-09 ABB Technology AG Power Semiconductor device
US7842590B2 (en) * 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
US8507352B2 (en) * 2008-12-10 2013-08-13 Denso Corporation Method of manufacturing semiconductor device including insulated gate bipolar transistor and diode
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP5310291B2 (ja) * 2009-06-18 2013-10-09 富士電機株式会社 半導体装置およびその製造方法
JP5282823B2 (ja) * 2009-09-14 2013-09-04 トヨタ自動車株式会社 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
KR101794182B1 (ko) * 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2012069574A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不純物層の形成方法、露光用マスクおよび固体撮像装置の製造方法
US8748236B2 (en) * 2010-11-10 2014-06-10 Toyota Jidosha Kabushiki Kaisha Method for manufacturing semiconductor device
US8933506B2 (en) 2011-01-31 2015-01-13 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
CN103999225B (zh) 2012-01-19 2017-02-22 富士电机株式会社 半导体装置及其制造方法
KR102206507B1 (ko) * 2013-06-26 2021-01-22 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587912A (zh) * 2008-05-23 2009-11-25 三菱电机株式会社 半导体装置
CN102280493A (zh) * 2010-05-26 2011-12-14 三菱电机株式会社 半导体装置

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