CN109979935A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及半导体装置的制造方法，所述半导体装置在半导体基板设置有二极管区，二极管区包括：第一导电型的基区，以在半导体基板的上表面露出的方式设置；第二导电型的阴极区，以在半导体基板的下表面露出的方式设置；第一导电型的阴极间区域，以在半导体基板的下表面露出的方式设置，且在预先设定的方向上与阴极区交替地配置；以及第二导电型的浮置区，设置在阴极区的上方和阴极间区域的上方。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
以往，已知在二极管设置P型的埋入层(例如，参照专利文献1)。此外，已知在一个半导体芯片中具有SJ-MOSFET(Super Junction-Metal Oxide Semiconductor FieldEffect Transistor：超结-金属氧化物半导体场效应晶体管)部和IGBT(Insulated GateBipolar Transistor：绝缘栅双极型晶体管)部的半导体装置中，在SJ-MOSFET部设置P型浮置区(例如，参照专利文献2)。
现有技术文献
专利文献
专利文献1：国际公开第2014/156849号
专利文献2：国际公开第2016/063683号
发明内容
技术问题
在二极管中，期望能够精度良好地调整来自阴极的载流子的注入量。
技术方案
在本发明的第一形态中，提供在半导体基板设置有二极管区的半导体装置。二极管区可以具有以在半导体基板的上表面露出的方式设置的第一导电型的基区。二极管区可以具有以在半导体基板的下表面露出的方式设置的第二导电型的阴极区。二极管区可以具有以在半导体基板的下表面露出的方式设置，且在预先设定的方向上与阴极区交替地配置的第一导电型的阴极间区域。二极管区可以具有设置在阴极区的上方和阴极间区域的上方的第二导电型的浮置区。
半导体装置可以包括设置在半导体基板，且在俯视半导体基板时与二极管区排列地配置的晶体管区。
在半导体基板的深度方向上，阴极间区域与浮置区可以分离地配置。
二极管区可以具有在半导体基板的上表面沿延伸方向延伸地设置的虚设沟槽部。阴极区和阴极间区域可以在所述延伸方向上交替地配置。
在二极管区中，以半导体基板的下表面为基准，阴极区可以被设置为到达比阴极间区域深的位置。
在半导体基板的深度方向上，阴极区的上端与浮置区的下端之间的距离可以比阴极间区域的上端与浮置区的下端之间的距离小。
在俯视半导体基板时，设置于二极管区的浮置区的面积可以比设置于二极管区的阴极区的面积大。在俯视半导体基板时，设置于二极管区的阴极间区域的面积可以比设置于二极管区的阴极区的面积大。
在本发明的第二形态中，提供半导体装置的制造方法。半导体装置可以在一个半导体基板具有晶体管区和二极管区。半导体装置的制造方法可以包括：集电极区用注入步骤、阴极区用注入步骤和浮置区用注入步骤。在集电极区用注入步骤中，可以向半导体基板的下表面注入第一导电型的掺杂剂以形成晶体管区中的集电极区。在阴极区用注入步骤中，可以向半导体基板的下表面注入第二导电型的掺杂剂以形成二极管区中的阴极区。浮置区用注入步骤可以在阴极区用注入步骤之后。在浮置区用注入步骤中，可以向半导体基板的下表面注入第一导电型的掺杂剂以形成设置于二极管区的第一导电型的浮置区。
可以在集电极区用注入步骤之后进行阴极区用注入步骤。取而代之，可以在阴极区用注入步骤之后进行集电极区用注入步骤，且在集电极区用注入步骤之后进行浮置区用注入步骤。进一步取而代之，也可以在浮置区用注入步骤之后进行集电极区用注入步骤。
在本发明的第三形态中，提供半导体装置的另一制造方法。半导体装置可以在一个半导体基板具有晶体管区和二极管区。半导体装置的另一制造方法可以包括：集电极区用注入步骤、浮置区用注入步骤和阴极区用注入步骤。在集电极区用注入步骤中，可以向半导体基板的下表面注入第一导电型的掺杂剂以形成晶体管区中的集电极区。在浮置区用注入步骤中，可以向半导体基板的下表面注入第一导电型的掺杂剂以形成设置于二极管区的第一导电型的浮置区。阴极区用注入步骤可以在浮置区用注入步骤之后进行。在阴极区用注入步骤中，可以向半导体基板的下表面注入第二导电型的掺杂剂以形成二极管区中的阴极区。
可以在集电极区用注入步骤之后进行浮置区用注入步骤。取而代之，可以在浮置区用注入步骤之后进行集电极区用注入步骤，且在集电极区用注入步骤之后进行阴极区用注入步骤。进一步取而代之，可以在阴极区用注入步骤之后进行集电极区用注入步骤。
在集电极区用注入步骤、阴极区用注入步骤和浮置区用注入步骤之后，浮置区的端部可以不到达集电极区与阴极区之间的边界。浮置区的端部可以是浮置区的最靠近集电极区与阴极区之间的边界的端部。浮置区的端部可以在与阴极区和集电极区的从阴极区朝向集电极区的排列方向平行的方向上，不到达集电极区与阴极区之间的边界。浮置区可以位于二极管区。
取而代之地，在集电极区用注入步骤、阴极区用注入步骤和浮置区用注入步骤之后，浮置区的端部也可以位于集电极区与阴极区之间的边界。浮置区的端部可以是浮置区的最靠近集电极区与阴极区之间的边界的端部。浮置区的端部可以在与阴极区和集电极区的从阴极区朝向集电极区的排列方向平行的方向上，位于集电极区与阴极区之间的边界。
浮置区的下端可以比集电极区的上端更靠近半导体基板的上表面。
在集电极区用注入步骤、阴极区用注入步骤和浮置区用注入步骤之后，浮置区的至少一部分可以位于阴极区中。
阴极区可以在从下表面朝向所述上表面的深度方向上在不同的位置具有至少两个电子浓度的峰，浮置区中的空穴浓度的峰位置可以在深度方向上位于阴极区中的至少两个电子浓度的峰中的两个峰之间。
浮置区的下端可以与阴极区的上端分离。
在集电极区用注入步骤、阴极区用注入步骤和浮置区用注入步骤之后，阴极区的上端可以比集电极区的上端更靠近半导体基板的上表面。
阴极区用注入步骤中，可以在二极管区向半导体基板的下表面的局部区域注入第二导电型的掺杂剂，以形成阴极区和在预先设定的方向上与阴极区交替地配置的第一导电型的阴极间区域。
应予说明，上述的发明概要未列举本发明的所有必要特征。另外，这些特征组的子组合也能够成为发明。
附图说明
图1是本发明的一个实施方式的半导体装置100的顶视图。
图2是示出图1的A-A截面的图。
图3是图1的区域B的放大图。
图4A是示出第一实施方式的半导体装置100的制造方法的流程图。
图4B是示出第一实施方式的半导体装置100的制造方法的各步骤的图。
图5A是示出第一实施方式的第一变形例的半导体装置120的制造方法的流程图。
图5B是示出第一实施方式的第一变形例的半导体装置120的制造方法的各步骤的图。
图6A是示出第一实施方式的第二变形例的半导体装置140的制造方法的流程图。
图6B是示出第一实施方式的第二变形例的半导体装置140的制造方法的各步骤的图。
图7是示出第一实施方式的边界72附近的电子和空穴的浓度分布的图。
图8是示出第一实施方式的第三变形例的半导体装置160的制造方法的步骤的图。
图9是示出第一实施方式的第四变形例的半导体装置180的制造方法的步骤的图。
图10A是示出第二实施方式的半导体装置200的制造方法的流程图。
图10B是示出第二实施方式的半导体装置200的制造方法的各步骤的图。
图11A是示出第二实施方式的第一变形例的半导体装置220的制造方法的流程图。
图11B是示出第二实施方式的第一变形例的半导体装置220的制造方法的各步骤的图。
图12A是示出第二实施方式的第二变形例的半导体装置240的制造方法的流程图。
图12B是示出第二实施方式的第二变形例的半导体装置240的制造方法的各步骤的图。
图13A是示出第三实施方式的半导体装置300的制造方法的流程图。
图13B是示出第三实施方式的半导体装置300的制造方法的步骤的图。
图13C是示出第三实施方式的边界72附近的电子和空穴的浓度分布的图。
图13D是示出第三实施方式的第一变形例的边界72附近的电子和空穴的浓度分布的图。
图13E是示出第三实施方式的第二变形例的边界72附近的电子和空穴的浓度分布的图。
图14是第四实施方式的FWD区80的俯视图。
图15是包括图14中的K-K截面和L-L截面的立体截面图。
图16是说明浮置区84、阴极区82和阴极间区域81的配置例的放大俯视图。
图17是示出在YZ面的阴极区82和阴极间区域81的图。
图18是第四实施方式的第一变形例的FWD区80的俯视图。
图19是第四实施方式的第二变形例的FWD区80的俯视图。
图20是第四实施方式的第三变形例的FWD区80的俯视图。
图21是第四实施方式的第三变形例的FWD区80的俯视图。
图22是示出图21中的M-M截面的一例的图。
图23是示出第四实施方式的半导体装置的制造方法的一例的流程图。
图24是说明图23中的集电极区用注入步骤S620、阴极区用注入步骤S632和浮置区用注入步骤S640的图。
图25是示出第四实施方式的半导体装置的制造方法的另一例的流程图。
图26是说明图25中的集电极区用注入步骤S620、浮置区用注入步骤S642和阴极区用注入步骤S634的图。
图27A是示出第四实施方式的半导体装置的制造方法的另一例的流程图。
图27B是示出第四实施方式的半导体装置的制造方法的另一例的流程图。
图28A是示出第四实施方式的半导体装置的制造方法的另一例的流程图。
图28B是示出第四实施方式的半导体装置的制造方法的另一例的流程图。
具体实施方式
以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并不限定权利要求书所涉及的发明。此外，实施方式中所说明的特征的全部组合未必是发明的技术方案所必须的。
在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、区域、层或其他部件的两个主面中的一面称为上表面，将另一面称为下表面。“上”、“下”的方向不限于重力方向或将半导体装置安装于布线基板等时的安装方向。
在本说明书中，有时使用X轴、Y轴和Z轴的直角坐标轴来说明技术事项。在本说明书中，X轴、Y轴和Z轴构成右手坐标系。在本说明书中，将与半导体基板的上表面或下表面平行的面作为X-Y面，将与半导体基板的上表面或下表面垂直的半导体基板的深度方向作为Z轴。
在本说明书中，第一导电型为P型，第二导电型为N型，但也可以是第一导电型为N型，第二导电型为P型。在此情况下，各实施方式中的基板、层、区域等的导电型分别成为相反的导电型。此外，在本说明书中，在记载为P+型或N+型时，表示掺杂浓度比P型或N型的掺杂浓度高，在记载为P-型或N-型时，表示掺杂浓度比P型或N型的掺杂浓度低。
在本说明书中，掺杂浓度是指进行了施主化或受主化的杂质的浓度。在本说明书中，有时将施主和受主的浓度差称为净掺杂浓度或简称为掺杂浓度。此外，有时将掺杂浓度分布的峰值称为掺杂浓度。
图1是本发明的一个实施方式的半导体装置100的顶视图。即，图1是从半导体基板10的上表面侧与Z轴平行地观察半导体装置100而得到的图。其中，在图1中，为了便于理解各区域的配置关系，适当省略发射极电极和钝化膜等部件。
半导体装置100具有半导体基板10。半导体基板10可以是硅(Si)基板，可以是碳化硅(SiC)基板，也可以是氮化镓(GaN)等氮化物半导体基板等。本实施方式中的半导体基板10是硅基板。在使用硅基板的情况下，N型掺杂剂可以是磷(P)和砷(As)中的一种以上的元素，P型掺杂剂可以是硼(B)和铝(Al)中的一种以上的元素。
半导体装置100具备：有源区110、边缘终止结构区90和栅极流道部50。有源区110可以包括在将设置于半导体装置100的晶体管设为导通状态时在半导体基板10的上表面与下表面之间流通有主电流的晶体管区、和在将该晶体管设为关断状态时在半导体基板10的上表面与下表面之间流通有主电流的二极管区。取而代之地，有源区110也可以是在俯视时设置有发射极电极的区域。本实施方式的有源区110是在俯视时被栅极流道部50包围的区域中的除了衬垫区112之外的区域。
本实施方式的半导体装置100在一个半导体基板10的有源区110具有IGBT区70和FWD(Free Wheeling Diode：续流二极管)区80。即，本实施方式的半导体装置100是RC-IGBT。IGBT区70是晶体管区的一例，FWD区80是二极管区的一例。在本实施方式中，IGBT区70和FWD区80在X轴方向上交替地配置。此外，在本实施方式中，在有源区110的X轴方向的两端设置IGBT区70。
IGBT区70可以在与半导体基板10的下表面相接的区域具有P+型集电极区。本实施方式的IGBT区70是位于有源区110内，且在半导体基板10的下表面设置有集电极区的区域。IGBT区70可以在半导体基板10的上表面周期性地设置包括N+型的发射极区和P+型的接触区的单位结构。
本实施方式的FWD区80是位于有源区110内，且在与半导体基板10的下表面相接的区域设置有N+型的阴极区的区域。阴极区可以在栅极流道部50和衬垫区112的附近，在Y轴方向上退到有源区110的内侧。例如，阴极区的Y轴方向的端部在栅极流道50的附近位于比栅极流道部50更靠有源区110的内侧的位置。但是，即使在阴极区的Y轴方向的端部位于有源区110的内侧的情况下，也可以以未设置有栅极沟槽部和发射极区为由，将从栅极流道部50的一端起到在Y轴方向上与该一端相对的另一端为止看作是FWD区80。
在本实施方式中，X轴方向上的IGBT区70与FWD区80之间的边界72为阴极区与集电极区之间的边界。在图1中，考虑附图的可读性而仅在A-A所横穿的边界72标记符号。
边缘终止结构区90在俯视时可以设置在有源区110与半导体基板10的外周端之间。边缘终止结构区90在半导体基板10的上表面可以以包围有源区110的方式配置。本实施方式的边缘终止结构区90沿着半导体基板10的外周端而被配置为矩形环状。边缘终止结构区90可以具有缓和半导体基板10的上表面侧的电场集中的功能。边缘终止结构区90可以具有例如保护环、场板和降低表面电场(RESURF)中的任一种或将他们中的两种以上组合而成的结构。
本实施方式的栅极流道部50在俯视时设置在有源区110与边缘终止结构区90之间。栅极流道部50可以将从栅极衬垫114提供的栅极信号传递到IGBT区70的栅极沟槽部。栅极流道部50可以具有金属层与多晶硅层的层叠结构。
栅极流道部50的金属层可以是由铝、铝-硅合金或铝-硅-铜(Cu)合金形成的金属层。栅极流道部50的多晶硅层可以是掺杂有磷等杂质的多晶硅层。
在栅极流道部50的多晶硅层与半导体基板10的上表面之间，可以设置绝缘膜。栅极流道部50在除了与栅极沟槽部连接的部分之外的部分，可以通过该绝缘膜与半导体基板10电分离。此外，可以在该多晶硅层上设置栅极流道部50的金属层。该金属层可以介由预定的接触区(例如，层间绝缘膜的开口区)与多晶硅层连接。
本实施方式的衬垫区112是将有源区110的一部分进行切口而成的区域。即，本实施方式的衬垫区112不包含于有源区110。在俯视时的衬垫区112的范围可以是设置在与半导体基板10的上表面相接的区域的P+型的阱区的范围。栅极衬垫114可以设置在比P+型的阱区窄的范围。本实施方式的栅极衬垫114与栅极流道部50电连接。栅极信号可以从半导体装置100的外部向栅极衬垫114提供。
图2是示出图1的A-A截面的图。A-A截面是穿过IGBT区70的集电极区22与FWD区80的阴极区82之间的边界72的与X-Z面平行的截面。在A-A截面中，半导体装置100具有发射极电极52、层间绝缘膜38、半导体基板10和集电极电极24。
层间绝缘膜38可以由二氧化硅(SiO2)、BPSG(Boro-Phospho Silicate Glass：硼磷硅酸盐玻璃)、PSG(Phosphorus Silicate Glass：磷硅酸盐玻璃)和BSG(BorosilicateGlass：硼硅酸盐玻璃)中的一种以上的材料形成。本实施方式的层间绝缘膜38设置在虚设沟槽部30和栅极沟槽部40之上。本实施方式的层间绝缘膜38具有多个开口54。该开口54可以作为将发射极电极52与半导体基板10的上表面62电连接的接触部而发挥功能。
发射极电极52和集电极电极24可以由铝、铝-硅合金或铝-硅-铜(Cu)合金形成。发射极电极52和集电极电极24可以在下层具有由钛(Ti)或钛化合物等形成的势垒金属层。半导体基板10的上表面62与发射极电极52可以直接连接。应予说明，可以在开口54设置由钨(W)等形成的插塞。半导体基板10的上表面62与发射极电极52可以介由插塞而电连接。
本实施方式的半导体基板10在与上表面62相接的区域具有多个沟槽部。多个沟槽部包括栅极沟槽部40和虚设沟槽部30。在X轴方向上相邻的沟槽部之间的距离可以是恒定的。
在各沟槽部之间设置台面部60。在本实施方式中，台面部60是从沟槽部的底部起到上表面62的区域，且是半导体基板10的被在X轴方向上相邻的两个沟槽部所夹的区域。台面部60可以具有N+型的发射极区12、P+型的接触区15、P-型的基区14和N+型的积累区16。应予说明，台面部60包括后述的台面部60-1和后述的台面部60-2。
在本实施方式中，IGBT区70的台面部60具有在Y轴方向上交替地设置，且分别在上表面62露出的发射极区12和接触区15。应予说明，在A-A截面中，在IGBT区70的台面部60-1存在发射极区12，不存在接触区15。
在IGBT区70的最接近边界72的台面部60-1a中，为了降低IGBT区70与FWD区80的电流干扰，可以不设置发射极区12。在IGBT区70的台面部60-1a中，在Y轴方向上，接触区15和P-型的基区14可以分别在上表面62露出。应予说明，在A-A截面中，在台面部60-1a存在接触区15，而不存在基区14。
在IGBT区70的台面部60中，在发射极区12和接触区15所存在的范围内，基区14位于发射极区12和接触区15的下方。基区14中的与栅极沟槽部40接触的部分可以作为沟道形成区而发挥功能。如果作为栅极信号而将导通电压施加到栅极沟槽部40，则可以在基区14形成作为电荷反转层的沟道。通过在基区14形成沟道，可以在发射极区12与漂移区18之间流通电子。
本实施方式的积累区16以覆盖各台面部60中的基区14的整个下表面的方式设置。积累区16在X轴方向上可以被两个沟槽部所夹。积累区16的底部可以设置在比各沟槽部的底部更靠近上表面62的位置。即，积累区16的底部可以设置在比各沟槽部的底部浅的位置。通过在漂移区18与基区14之间设置积累区16，能够提高载流子注入增强效应(IE效应：Injection-Enhancement effect)，而降低IGBT区70中的导通电压。
栅极沟槽部40具有栅极沟槽42、栅极绝缘膜43和栅极导电部44。栅极沟槽42可以通过对半导体基板10选择性地从上表面62蚀刻到预定深度来形成。栅极绝缘膜43可以以与栅极沟槽42的内壁接触的方式设置。栅极绝缘膜43可以通过将栅极沟槽42的内壁的半导体进行氧化或氮化来形成。栅极导电部44以与栅极绝缘膜43接触的方式设置在比栅极绝缘膜43更靠近栅极沟槽42内侧的位置。栅极绝缘膜43可以将栅极导电部44与半导体基板10电绝缘。栅极导电部44可以由多晶硅等导电材料形成。
虚设沟槽部30具有虚设沟槽32、虚设沟槽绝缘膜33和虚设沟槽导电部34。虚设沟槽绝缘膜33和虚设沟槽导电部34可以利用与栅极绝缘膜43和栅极导电部44同样的方法来形成。
在本实施方式中，IGBT区70具有多个栅极沟槽部40和多个虚设沟槽部30。在位于边界72的上方的虚设沟槽部30-b与在X轴方向上最靠近虚设沟槽部30-b的栅极沟槽部40之间设置两个虚设沟槽部30。两个虚设沟槽部30和一个栅极沟槽部40为一组，可以在X轴方向上被重复设置。
在IGBT区70与在X轴负方向与该IGBT区70相接的FWD区80之间的边界72的上方也可以同样地设置虚设沟槽部30-b。在该虚设沟槽部30-b与在X轴方向上最靠近该虚设沟槽部30-b的栅极沟槽部40之间也可以设置两个虚设沟槽部30。与此相对，FWD区80中的沟槽部可以全部是虚设沟槽部30。
在本实施方式中，FWD区80的台面部60-2具有分别在上表面62露出的基区14和接触区15。应予说明，在A-A截面中，在台面部60-2存在基区14。
在FWD区80中，对于在上表面62露出的面积而言，可以是基区14比接触区15多。FWD区80中的基区14可以作为二极管的阳极区而发挥功能。接触区15可以仅在Y轴方向的端部附近的预定的区域(例如，栅极流道部50的附近区域)局部地被设置。在本实施方式的台面部60-2中，以覆盖基区14的整个下表面的方式设置积累区16。
在本实施方式中，将包括台面部60、沟槽部、层间绝缘膜38和发射极电极52在内的结构称为上表面结构116。但是，上表面结构116也可以在半导体基板10的上表面62附近包括寿命控制区。半导体基板10的上表面62附近可以是指比半导体基板10的厚度(即，Z轴方向上的从上表面62到下表面64为止的长度)的一半的位置更靠上方的位置。
寿命控制区是指通过向半导体基板10的内部注入杂质等，从而有意地形成有寿命控制体的区域。寿命控制体可以是半导体基板10的内部的载流子的复合中心。载流子的复合中心可以是：晶体缺陷；空位；双空位；晶体缺陷、空位、双空位与构成半导体基板10的元素的复合缺陷；位错；氦和氖等稀有气体元素或铂等金属元素等。
在本实施方式中，将包括N+型的场截止(Field Stop：以下，简称为FS)区20、P型的浮置区84、P+型的集电极区22和N+型的阴极区82在内的结构称为下表面结构118。下表面结构118也可以在半导体基板10的厚度的一半的位置与FS区20的上部之间包括寿命控制区。
FS区20可以具有防止在半导体装置100进行关断时从基区14的底部向下表面64扩展的耗尽层到达集电极区22的功能。FS区20可以是N型的半导体区，可以具有掺杂浓度分布的一个以上的峰。FS区20中的掺杂浓度分布的多个峰可以在Z轴方向上离散地设置。
浮置区84是处于电浮置状态的P型的区域。浮置区84可以设置在FWD区80。在本实施方式中，浮置区84分散地设置于整个FWD区84。
原则上来讲，处于电浮置状态是指集电极电极24和发射极电极52均未被电连接的状态。通过设置浮置区84，能够抑制来自阴极区82的电子的注入。由此，即使在半导体基板10的下表面64侧不设置寿命控制体，也能够调节半导体基板10的深度方向上的载流子分布。因此，能够削减设置寿命控制区的成本。除此之外，也能够降低由寿命控制区引起的泄漏电流。
浮置区84可以位于FWD区80内。在本实施方式中，浮置区84的端部91在X轴方向上未到达边界72。应予说明，本实施方式的端部91是浮置区84的最靠近边界72的端部。边界72与端部91之间的距离L1可以是数nm以上且数μm以下。应予说明，在本实施方式中，X轴方向是与阴极区82和集电极区22的从阴极区82朝向集电极区22的排列方向平行的方向。
本实施方式的浮置区84在Z轴方向上位于FS区20内。即，在本实施方式中，浮置区84的上端比FS区20的上端更靠近下表面64。此外，在本实施方式中，浮置区84的下端与FS区20的下端一致，但浮置区84的下端也可以比FS区20的下端更靠近上表面62。
图3是图1的区域B的放大图。半导体基板10的X轴方向和Y轴方向的长度可以分别是数mm以上且十数mm以下。IGBT区70的X轴方向的宽度可以是FWD区80的X轴方向的宽度的一倍以上且三倍以下，也可以是两倍以上且三倍以下。例如，IGBT区70的X轴方向的宽度是1000μm以上且1500μm以下，FWD区80的X轴方向的宽度是400μm以上且500μm以下。应予说明，IGBT区70的Y轴方向的宽度和FWD区80的Y轴方向的宽度可以相同。
在X-Y平面，浮置区84的面积可以比FWD区80的面积小。在X-Y平面，浮置区84可以覆盖阴极区82的90％以上且小于100％的范围，也可以覆盖阴极区82的90％以上且95％以下的范围。浮置区84的每个浮置区可以是在X-Y平面分散配置的岛状的区域。各浮置区84可以在X轴方向和Y轴方向上分隔预定的相同距离LF。
图4A是示出第一实施方式的半导体装置100的制造方法的流程图。第一实施方式的制造方法具备：上表面结构116形成步骤(S10)、集电极区22用注入步骤(S20)、阴极区82用注入步骤(S30)、浮置区84用注入步骤(S40)、第一退火步骤(S50)、FS区20用注入步骤(S60)、第二退火步骤(S70)、和集电极电极24形成步骤(S80)。在第一实施方式中，按照紧接着S的数字从小到大的顺序执行各步骤。
图4B是示出第一实施方式的半导体装置100的制造方法的各步骤的图。图4B的(a)示出形成上表面结构116的步骤(S10)。在步骤S10中，可以在N-型的半导体基板10形成沟槽部。在形成虚设沟槽导电部34和栅极导电部44时，可以形成栅极流道部50的多晶硅层。在形成沟槽部之后，向半导体基板10的上表面62注入用于基区14的P型掺杂剂。掺杂剂可以在离子的状态下由注入装置进行加速而注入到半导体基板10。之后，可以以1150℃左右对半导体基板10进行三个小时的退火。
在步骤S10中，可以在之后将用于积累区16的N型掺杂剂、用于发射极区12的N型掺杂剂和用于接触区15的P型掺杂剂选择性地依次注入。但是，注入顺序也可以适当变更。之后，可以以1000℃左右对半导体基板10进行30分钟的退火。在步骤S10中，还可以在之后通过CVD形成层间绝缘膜38。之后，可以通过蚀刻将上表面62上的层间绝缘膜38和热氧化膜选择性地去除，从而形成开口54。热氧化膜例如是在形成栅极绝缘膜43和虚设沟槽绝缘膜33时设置在上表面62上的绝缘膜。
在步骤S10中，还可以在之后通过溅射沉积发射极电极52。在通过溅射沉积发射极电极52时，还可以沉积栅极流道部50的金属层和栅极衬垫114。在沉积后，可以将发射极电极52、栅极流道部50的金属层和栅极衬垫114图案化为预定的形状。步骤S10也可以包括在发射极电极52等的上部形成包括预定的开口的钝化层的步骤。
应予说明，本实施方式的步骤S10包括在形成上表面结构116后，对在Z轴方向上与上表面62相反的一侧的半导体基板10的表面进行研磨。半导体基板10可以被减薄为具有与预先设定的耐压对应的厚度。本实施方式的下表面64是半导体基板10的在减薄后露出的表面。
图4B的(b)示出集电极区22用注入步骤(S20)。在步骤S20中，向半导体基板10的整个下表面64注入P型掺杂剂。步骤S20可以是以形成IGBT区70中的集电极区22为目的的掺杂剂注入。即，在步骤S20中，可以以与半导体装置100中的集电极区22的掺杂浓度对应的掺杂剂量来掺杂P型掺杂剂。
图4B的(c)示出阴极区82用注入步骤(S30)。在步骤S30中，首先以与整个下表面64接触的方式形成光刻胶材料等的掩模68。之后，在X-Y平面，在与集电极区22对应的范围对掩模68-1进行图案化。之后，向半导体基板10的下表面64注入N型的掺杂剂。步骤S30可以是以形成FWD区80中的阴极区82为目的的掺杂剂注入。即，在步骤S30中，可以以与半导体装置100中的阴极区82的掺杂浓度对应的掺杂剂量来掺杂N型掺杂剂。
由此，在未设置掩模68-1的范围，对注入有P型掺杂剂的区域进行反掺杂。应予说明，在设置有掩模68-1的范围，可以不注入N型掺杂剂。在掺杂后，可以去除掩模68-1。
图4B的(d)示出浮置区84用注入步骤(S40)。在步骤S40中，在X-Y平面，在与浮置区84对应的范围设置掩模68-2。本实施方式的掩模68-2以与掩模68-1同样的方法形成，但在X-Y平面，设置在与掩模68-1不同的范围。
之后，向半导体基板10的下表面64注入P型的掺杂剂。步骤S40可以是以形成P型的浮置区84为目的的掺杂剂注入。即，在步骤S40中，可以以与半导体装置100中的浮置区84的掺杂浓度对应的掺杂剂量来掺杂P型掺杂剂。步骤S40的注入深度范围可以比阴极区82的注入深度范围浅。在掺杂后，可以去除掩模68-2。
如上所述，在步骤S30和S40中，执行多次形成掩模68、并对掩模68进行图案化和去除的掩模工艺。因此，多个注入步骤中越靠后的注入步骤，产生和/或附着粒子86的可能性变得越高。于是，存在由于粒子而在半导体基板10中产生缺陷88，或产生损伤的可能性。由于在阴极区82产生的缺陷88和/或损伤直接对FWD区80的电气特性带来影响，所以对半导体装置100的影响较大。例如，如果在阴极区82产生缺陷88和/或损伤，则会产生结泄漏、耐压不良和开关特性下降等影响。
因此，在本实施方式中，在阴极区82用注入步骤(S30)之后执行浮置区84用注入步骤(S40)。由此，与在浮置区84用注入步骤之后执行阴极区82用注入步骤的情况相比，能够对处于更洁净的状态的下表面64执行阴极区82用注入步骤。因此，能够降低在步骤S30中在阴极区82产生缺陷88和/或损伤的风险。因此，在半导体装置100中，能够降低电流泄漏和耐压不良。这样，在本实施方式中，能够提高RC-IGBT的良品率。
应予说明，在本实施方式中，由于在下表面64洁净的状态下执行集电极区22用注入步骤(S20)，所以也能够降低集电极区22中的缺陷88和/或损伤。由此，在集电极区22也能够降低电流泄漏和耐压不良。但是，在本实施方式中，与在浮置区84用注入步骤(S40)之后执行阴极区82用注入步骤(S30)的情况相比，在浮置区84中会被导入较多的缺陷88。然而，与在阴极区82导入缺陷88和/或损伤的情况相比，导入到浮置区84的缺陷88对FWD区80的影响较小。因此，在本实施方式中，可以看作导入到浮置区84的缺陷88是能够被允许的。
图4B的(e)示出第一退火步骤(S50)。在本实施方式中，通过向下表面64照射激光，从而以1000℃的温度对半导体基板10进行退火。激光可以具有比半导体基板10的带隙能量高的能量。通过步骤S50，能够使由掺杂剂离子注入产生的晶体缺陷恢复，且使注入的掺杂剂活化。
图4B的(f)示出FS区20用注入步骤(S60)。在本实施方式中，以形成FS区20为目的，将氢从下表面64注入到预定的深度范围。应予说明，氢可以在氢离子(即，质子)的状态下注入到半导体基板10。可以以在FS区20中在Z轴方向上设置多个峰的方式改变注入能量而将氢离子分多级注入到半导体基板10。
图4B的(g)示出第二退火步骤(S70)。在本实施方式中，将半导体基板10载置于热处理炉150中以约400℃的温度对半导体基板10进行退火。通过将FS区20的退火与步骤S50分开执行，从而能够以与在步骤S20～步骤S40中注入的P型掺杂剂和N型掺杂剂不同的温度且为最适于氢的活化的温度，使FS区20的氢活化。除此之外，通过在步骤S50之后执行FS区20用注入步骤，与在步骤S50之前执行FS区20用注入步骤的情况相比，能够提高用于FS区20的掺杂剂注入精度。
图4B的(h)示出集电极电极24形成步骤(S80)。在本实施方式中，通过溅射形成与整个下表面64接触的集电极电极24。由此，完成半导体装置100。应予说明，端部91的位置可以是集电极区22用注入步骤、阴极区82用注入步骤和浮置区84用注入步骤之后的位置。本实施方式中的端部91的位置是步骤S80后的端部91的位置。
图5A是示出第一实施方式的第一变形例的半导体装置120的制造方法的流程图。应予说明，半导体装置120如下图所示。在本实施方式中，在阴极区82用注入步骤(S12)之后进行集电极区22用注入步骤(S20)，且在集电极区22用注入步骤(S20)之后进行浮置区84用注入步骤(S40)。这一点与第一实施方式不同。对于与第一实施方式相同的步骤，省略说明。
图5B是示出第一实施方式的第一变形例的半导体装置120的制造方法的各步骤的图。图5B的(a)的步骤S12与图4B的(c)的步骤S30对应，图5B的(b)的步骤S20与图4B的(b)的步骤S20对应，图5B的(c)的步骤S40与图4B的(d)的步骤S40对应，图5B的(d)的步骤S80与图4B的(h)的步骤S80对应。在第一变形例中，也能够降低阴极区82和集电极区22中的电流泄漏和耐压不良，因此能够提高RC-IGBT的良品率。
图6A是示出第一实施方式的第二变形例的半导体装置140的制造方法的流程图。应予说明，半导体装置140如下图所示。在本实施方式中，在阴极区82用注入步骤(S30)之后进行浮置区84用注入步骤(S40)，且在浮置区84用注入步骤(S40)之后进行集电极区22用注入步骤(S42)。这一点与第一实施方式不同。对于与第一实施方式相同的步骤，省略说明。
图6B是示出第一实施方式的第二变形例的半导体装置140的制造方法的各步骤的图。图6B的(a)的步骤S30与图4B的(c)的步骤S30对应，图6B的(b)的步骤S40与图4B的(d)的步骤S40对应，图6B的(c)的步骤S42与图4B的(b)的步骤S20对应，图6B的(d)的步骤S80与图4B的(h)的步骤S80对应。在第二变形例中，能够降低阴极区82中的电流泄漏和耐压不良，因此能够提高RC-IGBT的良品率。
图7是示出第一实施方式的边界72附近的电子和空穴的浓度分布的图。在图7的中央示出半导体装置100中的边界72附近的局部放大图。在图7中隔着边界72附近的局部放大图而分别示出局部放大图的C-C截面和D-D截面中的电子空穴浓度分布。在C-C截面和D-D截面，横轴为电子浓度或空穴浓度(cm-3)，纵轴为深度位置(μm)。应予说明，在本说明书中，电子浓度和空穴浓度为有效(即，净的)浓度。有效浓度是例如电子浓度和空穴浓度的差值。
C-C截面按照距上表面62从近到远的顺序穿过漂移区18、FS区20和集电极区22。漂移区18和FS区20由于是N型区，所以为电子成为多数载流子的区域。应予说明，N型区的浓度表示电子浓度。与此相对，集电极区22由于是P型区，所以为空穴成为多数载流子的区域。应予说明，P型区的浓度表示空穴浓度。在深度方向上，离子注入的P型和N型的掺杂剂浓度分布的峰可以分别与空穴浓度和电子浓度的峰位置一致。应予说明，由于掺杂剂注入后的退火等，注入的掺杂剂的浓度峰位置与电子或空穴的浓度峰位置也可以不完全一致。但是，可以看作各峰的相对位置关系大致相同。
D-D截面按照距上表面62从近到远的顺序穿过漂移区18、FS区20、浮置区84和阴极区82。浮置区84中的浓度为空穴浓度，阴极区82中的浓度为电子浓度。
图8是示出第一实施方式的第三变形例的半导体装置160的制造方法的步骤的图。图8的(a)的步骤S140与图4B的(d)的步骤S40对应，图8的(b)的步骤S180与图4B的(h)的步骤S80对应。应予说明，对于与第一实施方式相同的步骤，省略说明。第三变形例与第一实施方式的不同点在于将浮置区84形成在阴极区82中。在第三变形例中，在浮置区84的上端与FS区20之间的阴极区82中可以存在用于形成浮置区84的P型掺杂剂浓度分布的尾部区域。同样地，在浮置区84的下端与下表面64之间的阴极区82，也可以存在用于形成浮置区84的P型掺杂剂浓度分布的尾部区域。
此外，浮置区84的P型掺杂剂浓度分布的峰可以存在于与阴极区82的深度位置的一半相比更靠近FS区20的位置。在第三变形例中，将浮置区84设置在比下表面64更靠近FS区20的位置。由此，虽然将浮置区84设置在阴极区82中，但也能够降低浮置区84在半导体装置160的下表面64露出的风险。图8的第三变形例也可以与图5A和图5B的第一变形例以及图6A和图6B的第二变形例进行组合。
图9是示出第一实施方式的第四变形例的半导体装置180的制造方法的步骤的图。图9的(a)的步骤S240与图4B的(d)的步骤S40对应，图9的(b)的步骤S280与图4B的(h)的步骤S80对应。应予说明，对于与第一实施方式相同的步骤，省略说明。第四变形例与第一实施方式的不同点在于将浮置区84的下端形成在比阴极区82更靠上方的位置。在图9的(b)中，将浮置区84的下端与阴极区82的上端之间的距离示为L2。在第四变形例中，在浮置区84的下端与阴极区82的上端之间的FS区20中可以存在用于形成浮置区84的P型掺杂剂浓度分布的尾部区域。此外，与第一实施方式的第三变形例同样地，在浮置区84的上端与FS区20的上端之间可以存在用于形成浮置区84的P型掺杂剂浓度分布的尾部区域。图9的第四变形例也可以与图5A和图5B的第一变形例以及图6A和图6B的第二变形例进行组合。
图10A是示出第二实施方式的半导体装置200的制造方法的流程图。应予说明，半导体装置200如下图所示。第二实施方式的制造方法具备：形成上表面结构116的步骤(S410)、集电极区22用注入步骤(S420)、浮置区84用注入步骤(S440)、阴极区82用注入步骤(S444)、第一退火步骤(S450)、FS区20用注入步骤(S460)、第二退火步骤(S470)、和集电极电极24形成步骤(S480)。在第二实施方式中，按照紧接着S的数字从小到大的顺序执行各步骤。
图10B是示出第二实施方式的半导体装置200的制造方法的各步骤的图。图10B的(a)的步骤S410与图4B的(a)的步骤S10对应。图10B的(b)的步骤S420与图4B的(b)的步骤S20对应。图10B的(c)的步骤S440与图4B的(d)的步骤S40对应。图10B的(d)的步骤S444与图4B的(c)的步骤S30对应。图10B的(e)的步骤S450与图4B的(e)的步骤S50对应。图10B的(f)的步骤S460与图4B的(f)的步骤S60对应。图10B的(g)的步骤S470与图4B的(g)的步骤S70对应。图10B的(h)的步骤S480与图4B的(h)的步骤S80对应。
在集电极区22用注入步骤和阴极区82用注入步骤之后执行浮置区84用注入步骤的情况下，在阴极区82中除了被注入用于集电极区22的P型掺杂剂之外，还被注入用于阴极区82的N型掺杂剂。因此，浮置区84正下方的阴极区82中的结晶性的混乱会变大。在阴极区82中的结晶性的混乱较大的情况下，用于浮置区84的P型掺杂剂的注入范围有可能偏离设计范围。例如，P型掺杂剂除了在Z轴方向之外，还有可能在X-Y平面方向产生偏差。
与此相对，在第二实施方式中，在集电极区22用注入步骤(S420)和浮置区84用注入步骤(S440)之后执行阴极区82用注入步骤(S444)。在第二实施方式中，在用于集电极区22的P型掺杂剂注入步骤(S420)之后，且在用于阴极区82的N型掺杂剂注入步骤(S444)之前，注入用于浮置区84的P型掺杂剂(S440)，因此能够更加控制性良好地设置浮置区84。由此，能够将用于浮置区84的P型掺杂剂的注入范围设置在设计范围。因此，能够减小多个半导体装置200中的特性偏差。
进一步地，在本实施方式中，由于在下表面64洁净的状态下执行集电极区22用注入步骤(S420)，所以能够降低集电极区22中的缺陷88和/或损伤。由此，能够在半导体装置200中降低电流泄漏和耐压不良。应予说明，在本实施方式中，也可以如图8的半导体装置160那样，将浮置区84形成在阴极区82中。此外，可以如图9的半导体装置180那样，将浮置区84的下端形成在比阴极区82更靠上方的位置。
图11A是示出第二实施方式的第一变形例的半导体装置220的制造方法的流程图。应予说明，半导体装置220如下图所示。在第一变形例中，在浮置区84用注入步骤(S440)之后进行集电极区22用注入步骤(S442)，且在集电极区22用注入步骤(S442)之后进行阴极区82用注入步骤(S444)。这一点与第二实施方式不同。
图11B是示出第二实施方式的第一变形例的半导体装置220的制造方法的各步骤的图。图11B的(a)的步骤S440与图10B的(c)的步骤S440对应。图11B的(b)的步骤S442与图10B的(b)的步骤S420对应。图11B的(c)的步骤S444与图10B的(d)的步骤S444对应。图11B的(d)的步骤S480与图10B的(h)的步骤S480对应。在第一变形例中，由于在下表面结构118的形成中初次形成浮置区84，所以能够比第二实施方式进一步提高浮置区84的控制性。
图12A是示出第二实施方式的第二变形例的半导体装置240的制造方法的流程图。应予说明，半导体装置240如下图所示。在第二变形例中，在浮置区84用注入步骤(S440)之后进行阴极区82用注入步骤(S444)，且，在阴极区82用注入步骤(S444)之后进行集电极区22用注入步骤(S448)。这一点与第二实施方式不同。
图12B是示出第二实施方式的第二变形例的半导体装置240的制造方法的各步骤的图。图12B的(a)的步骤S440与图10B的(c)的步骤S440对应。图12B的(b)的步骤S444与图10B的(d)的步骤S444对应。图12B的(c)的步骤S448与图10B的(b)的步骤S420对应。图12B的(d)的步骤S480与图10B的(h)的步骤S480对应。在第二变形例中，也由于在下表面结构118的形成过程中初次形成浮置区84，所以能够比第二实施方式进一步提高浮置区84的控制性。
应予说明，在第二实施方式、第二实施方式的第一变形例和第二实施方式的第二变形例中，也可以如图8的半导体装置160那样，将浮置区84形成在阴极区82中。此外，也可以如图9的半导体装置180那样，将浮置区84的下端形成在比阴极区82更靠上方的位置。
图13A是示出第三实施方式的半导体装置300的制造方法的流程图。应予说明，半导体装置300如下图所示。第三实施方式与上述的实施方式的不同点在于边界72的位置与浮置区84的端部91一致。图13A所示的各步骤的顺序与图4A相同，但也可以如图5A、图6A、图10A、图11A和图12A的各实施方式那样对步骤S520、S530和S540进行适当更换。
图13B的(a)和(b)是示出第三实施方式的半导体装置300的制造方法的步骤的图。图13B的(a)是浮置区84用注入步骤(S540)，图13B的(b)是集电极电极24形成步骤(S580)。在步骤S540中，使与浮置区84对应的掩模68-2的X轴方向的端部69与边界72一致。由此，如步骤S580所示，半导体装置300中的浮置区84的端部91在X轴方向上位于边界72。应予说明，在本实施方式中，端部91的位置也是集电极区22用注入步骤(S520)、阴极区82用注入步骤(S530)和浮置区84用注入步骤(S540)之后的步骤S580中的位置。
在步骤S540中，可以在比阴极区82更靠近上表面62的范围注入P型掺杂剂。其结果，在半导体装置300中，浮置区84的下端94可以与阴极区82的上端83分离。
在本实施方式中，虽然在X-Y平面方向上将浮置区84尽可能地靠近IGBT区70，但也能够在Z轴方向上使浮置区84可靠地与集电极区22分离。因此，与将浮置区84设置到IGBT区70的情况相比，能够更加可靠地防止浮置区84与集电极区22短路。应予说明，在半导体装置300中，浮置区84的上端93可以比FS区20的上端更靠近下表面64。即，可以在浮置区84的上端93的上方存在FS区20。
图13C是示出第三实施方式的边界72附近的电子和空穴的浓度分布的图。在图13C的中央示出半导体装置300中的边界72附近的局部放大图。在图13C中隔着边界72附近的局部放大图而分别示出局部放大图的E-E截面和F-F截面的电子空穴浓度分布。在E-E截面和F-F截面，横轴为电子浓度或空穴浓度(cm-3)，纵轴为深度位置(μm)。
由于E-E截面与图7的C-C截面相同，所以省略说明。F-F截面与图7的D-D截面类似。但是，在F-F截面，在阴极区82的上端83与浮置区84的下端94之间设置有FS区20。F-F截面在除了浮置区84的端部91的位置之外的方面，可以与图9的(b)相同。
如图13C所示，浮置区84可以与阴极区82的上端83分离。在Z轴方向上阴极区82和集电极区22之间的上端位置相同的本实施方式中，浮置区84的下端94比集电极区22的上端23更靠近上表面62。此外，浮置区84的上端93位于比FS区20的上端更靠下的位置。应予说明，在本实施方式中，在Z轴方向上可以是阴极区82的上端83比集电极区22的上端23更靠近上表面62，且浮置区84与阴极区82的上端83分离。
图13D是示出第三实施方式的第一变形例的边界72附近的电子和空穴的浓度分布的图。在图13D的中央示出边界72附近的局部放大图，在图13D的左侧和右侧分别示出局部放大图的G-G截面和H-H截面的掺杂剂浓度分布。G-G截面和H-H截面的横轴和纵轴与图13C相同。
在该第一变形例中，将阴极区82的Z轴方向的厚度设为比集电极区22的Z轴方向的厚度厚。阴极区82的上端83和浮置区84的下端94设为电子浓度和空穴浓度形成谷的位置。例如，在向下表面64注入P型掺杂剂的集电极区22用注入步骤S520之后，执行注入N型掺杂剂的阴极区82用注入步骤S530，由此形成比集电极区22厚的阴极区82。应予说明，也可以先执行注入N型掺杂剂的阴极区82用注入步骤S530，之后执行集电极区22用注入步骤S520。
在该第一变形例中，由于阴极区82比集电极区22厚，所以阴极区82的上端83位于比集电极区22的上端23更靠近上表面62的位置。此外，浮置区84的下端94比集电极区22的上端23更靠近上表面62。由此，能够可靠地防止浮置区84与集电极区22短路。因此，能够使半导体装置300的特性接近所设计的特性。此外，不限于使边界72的位置与浮置区84的端部91一致的第三实施方式，在第一实施方式、第二实施方式中，也能够通过使阴极区82比集电极区22厚，来易于制造预期的结构，进一步提高可靠性。应予说明，阴极区82比集电极区22厚不限于阴极区82略微比集电极区22厚的情况，也可以是指阴极区82明显比集电极区22厚的情况。具体地，阴极区82的厚度可以为集电极区22的厚度的1.2倍左右，优选地，阴极区82的厚度可以为集电极区22的厚度的1.4倍左右，更优选地，阴极区82的厚度可以为集电极区22的厚度的1.6倍左右。
应予说明，浮置区84用注入步骤S540也可以在集电极区22用注入步骤S520和阴极区82用注入步骤S530之前执行。此外，浮置区84用注入步骤S540也可以在集电极区22用注入步骤S520与阴极区82用注入步骤S530之间或集电极区22用注入步骤S520和阴极区82用注入步骤S530之后执行。应予说明，在该第一变形例中，浮置区84的端部91也位于边界72。
图13E是示出第三实施方式的第二变形例的边界72附近的电子和空穴的浓度分布的图。在图13E的中央示出边界72附近的局部放大图，在图13E中隔着边界72附近的局部放大图而分别示出局部放大图的I-I截面和J-J截面的掺杂剂浓度分布。I-I截面和J-J截面的横轴和纵轴与图13C相同。
在该第二变形例中，也将阴极区82的深度方向的厚度设为比集电极区22的Z轴方向的厚度厚。应予说明，深度方向可以与从下表面64朝向上表面62的方向平行。在阴极区82用注入步骤中，也可以通过不同的加速能量来注入N型离子。即，在阴极区82用注入步骤中，可以以使N型离子的浓度分布在深度方向的一个位置具有峰的方式执行离子注入，也可以以使N型离子的浓度分布在深度方向的不同的多个位置具有峰的方式执行离子注入。
在阴极区82在深度方向的不同的多个位置具有峰的情况下，浮置区84的P型掺杂剂浓度分布的峰位置可以设置在阴极区82的N型掺杂剂浓度分布的多个峰之间。阴极区82的N型掺杂剂浓度分布中的多个峰浓度中的每个峰浓度可以相同，可以随着朝向上表面62而减小，也可以随着朝向上表面62而增加。此外，在浮置区84用注入步骤S540中注入的P型掺杂剂浓度可以比在阴极区82用注入步骤S530中注入到浮置区84的区域的N型掺杂剂浓度高。
在该第二变形例中，以使阴极区82在深度方向的不同位置具有两个N型的掺杂剂浓度的峰的方式，在步骤S530中注入N型掺杂剂。由此，阴极区82在深度方向的不同位置具有两个电子浓度的峰。进一步地，在该第二变形例中，以使浮置区84的P型的掺杂剂浓度的峰位于N型的掺杂剂浓度的两个峰之间的方式，在步骤S540中注入P型掺杂剂。由此，浮置区84中的空穴浓度的峰位置在深度方向上位于阴极区82中的两个电子浓度的峰之间。在该第二变形例中，与阴极区82的峰位置和浮置区84的峰位置在深度方向上重叠的情况相比，即使在浮置区84用注入步骤中减小P型掺杂剂浓度，也能够得到具有足够的P型特性的浮置区84。
此外，在另一个实施方式中，阴极区82可以在深度方向的不同位置具有三个以上的N型掺杂剂浓度的峰。在此情况下，浮置区84的峰位置可以设置在阴极区82的任意两个峰位置之间。
在第二变形例中，浮置区84的Z轴方向的整个范围位于阴极区82中。此外，浮置区84的下端94比集电极区22的上端23更靠近上表面62。因此，虽然在X-Y平面方向上将浮置区84尽可能地靠近IGBT区70，但也能够在Z轴方向上使浮置区84可靠地与集电极区22分离。应予说明，在另一个实施方式中，也可以是浮置区84的至少一部分位于阴极区82中。即，也可以是浮置区84的下部与阴极区82的上部部分重叠，而浮置区84的上端93位于比阴极区82的上端83更靠上的位置。在浮置区84的峰浓度比阴极区82的峰浓度高的情况下，容易形成这样的形状。
应予说明，图13B～图13E的集电极区22、阴极区82、浮置区84的说明也可以适用于浮置区84的端部91在X轴方向上未到达边界72的第一实施方式和第二实施方式。
图14是第四实施方式的FWD区80的俯视图。第四实施方式的半导体装置在一个半导体基板10可以具有FWD区80和IGBT区70这双方，也可以仅具有FWD区80。IGBT区70与第一实施方式～第三实施方式中的任一个的IGBT区70相同。在俯视时IGBT区70与FWD区80排列地配置。
在本例中，将周期性地配置有包括栅极沟槽部40和发射极区12的栅结构的区域设为IGBT区70。此外，将未设置该栅结构且在半导体基板10的下表面64周期性地配置有阴极区82的区域设为FWD区80。在FWD区80的各台面部60的上表面，可以有80％以上的面积是基区14等的P型区。
本例的FWD区80与第一实施方式～第三实施方式中的FWD区80的不同点在于具备在半导体基板10的下表面64露出的第一导电型(在本例中为P+型)的阴极间区域81。除了阴极间区域81之外的结构与第一实施方式～第三实施方式的各实施方式中的任一例相同。阴极间区域81的掺杂浓度和Z轴方向的厚度可以与IGBT区70的集电极区22相同。
阴极间区域81在与下表面64平行的面内的预先设定的方向上，与阴极区82交替地配置。在图14的例子中，阴极间区域81与阴极区82沿着Y轴方向交替地配置。阴极间区域81和阴极区82可以具有从FWD区80的X轴方向上的一端到另一端沿X轴方向延伸的带形状。
在另一例中，阴极间区域81与阴极区82也可以沿着与Y轴方向不同的方向交替地配置。此外，阴极间区域81与阴极区82也可以在两个方向上交替地配置。阴极间区域81与阴极区82还可以在X轴方向和Y轴方向这两个方向上交替地配置。
浮置区84设置在阴极区82的上方和阴极间区域81的上方。但是，在阴极区82的局部区域的上方未设置浮置区84。此外，在阴极间区域81的局部区域的上方未设置浮置区84。
通过在FWD区80设置阴极间区域81和浮置区84，从而能够更加精度良好地调整来自阴极区82的载流子的注入量。因此，能够更加精度良好地调整半导体装置的特性。
图15是包括图14中的K-K截面和L-L截面的立体截面图。K-K截面是XZ面，L-L截面是YZ面。在图15中，示出半导体基板10的截面，并省略层间绝缘膜38、发射极电极52和集电极电极24。
如图14和图15所示，本例的浮置区84在X轴方向上与各个阴极区82的一部分重叠地配置。即，阴极区82的X轴方向上的一部分不与浮置区84重叠。浮置区84可以在X轴方向上与各个阴极间区域81的一部分重叠地配置。阴极间区域81的X轴方向上的一部分可以不与浮置区84重叠。应予说明，重叠是指配置在Z轴方向上相对的位置。如图14所示，浮置区84可以在X轴方向上离散地配置。在两个浮置区84之间可以设置漂移区18或FS区20。
如图14和图15所示，本例的浮置区84在Y轴方向上与各个阴极区82的整体重叠地配置。本例的浮置区84在Y轴方向上延伸到与阴极间区域81的一部分重叠的位置。如图14所示，浮置区84可以在Y轴方向上离散地配置。各个阴极区82的Y轴方向上的两端部可以与浮置区84重叠。此外，在另一例中，浮置区84也可以在Y轴方向上与各个阴极间区域81的整体重叠地配置。在此情况下，浮置区84可以在Y轴方向上延伸到与阴极区82的一部分重叠的位置。
如图15所示，虚设沟槽部30沿预定的延伸方向(在本例中为Y轴方向)延伸而设置。虚设沟槽部30的延伸方向在俯视图中为虚设沟槽部30的长边方向。阴极间区域81与阴极区82沿着虚设沟槽部30的延伸方向(Y轴方向)交替地配置。因此，在各个台面部60-2的下方配置阴极间区域81与阴极区82这两者。因此，在各个台面部60-2，能够使来自阴极区82的载流子注入量均匀。
此外，浮置区84在半导体基板10的深度方向上与阴极间区域81分离地配置。由此，防止浮置区84经由阴极间区域81而与集电极电极24连接。在阴极间区域81与浮置区84之间，可以设置有FS区20或漂移区18。
图16是说明浮置区84、阴极区82和阴极间区域81的配置例的放大俯视图。在本例中，将浮置区84与阴极间区域81重叠的区域设为第一区域101，将设置阴极间区域81且未设置浮置区84的区域设为第二区域102，将阴极区82与浮置区84重叠的区域设为第三区域103，将设置阴极区82且未设置浮置区84的区域设为第四区域104。第一区域101是来自下表面64侧的电子的注入量最少的区域，即实质上没有电子的注入量的区域，第四区域104是来自下表面64侧的电子的注入量最多的区域。第二区域102也与第一区域101同样地是实质上没有电子的注入量的区域。另一方面，所述第一区域101、第二区域102具有在反向恢复时注入空穴的效果，还能够通过浮置区84调整空穴的注入量。第三区域103是来自下表面64侧的电子的注入量比第一区域101、第二区域102多且比第四区域104少的区域。应予说明，电子的注入量是每单位面积的注入量。
这样，通过将浮置区84与阴极区82和阴极间区域81重叠地配置，从而能够设置用于调整载流子(电子/空穴)的注入的第一区域101、第二区域102、第三区域103、第四区域104。通过调整这些区域的面积比，能够精度良好地调整FWD区80中的载流子(电子/空穴)的总注入量。此外，通过在Y轴方向上，对每个阴极区82设置浮置区84，且将浮置区84的宽度设为比阴极区82的宽度大，从而能够在阴极区82和阴极间区域81的各边界配置第一区域101。
作为一例，俯视时的浮置区84的面积可以比阴极区82的面积大。浮置区84的面积比第一区域101的面积大。此外，浮置区84的面积比第三区域103的面积大。浮置区84的面积可以是阴极区82和阴极间区域81的面积之和的90％以下。此外，俯视时的阴极间区域81的面积可以比阴极区82的面积大。应予说明，各区域的面积是指FWD区80中的每个区域的总面积。
图17是示出在YZ面的阴极区82和阴极间区域81的图。以半导体基板10的下表面64为基准，阴极区82被设置为到达比阴极间区域81深的位置。将深度方向(Z轴方向)上的阴极区82的厚度设为Z2，将阴极间区域81的厚度设为Z1。厚度Z2比厚度Z1大。
浮置区84配置在比阴极区82的上端更靠上方的位置。通过增大阴极区82的厚度Z2，从而能够抑制浮置区84与阴极间区域81接触。应予说明，浮置区84与阴极区82可以接触也可以分离。
图18是第四实施方式的第一变形例的FWD区80的俯视图。本例的FWD区80与在图14～图16中说明的例子的不同点在于Y轴方向上的浮置区84的配置。其他结构与在图14～图16中说明的例子相同。
本例的浮置区84以与阴极间区域81的Y轴方向上的整体重叠，且与阴极区82的Y轴方向的局部区域重叠的方式配置。在图14所示的例子中，能够减小图16所示的第四区域104的面积，且能够降低来自阴极区82的电子的注入量。在本例中，由于第四区域104的面积增大，所以来自阴极区82的电子的注入量增大。这样，通过设置浮置区84和阴极间区域81，从而能够容易地调整来自阴极区82的电子的注入量。
图19是第四实施方式的第二变形例的FWD区80的俯视图。本例的FWD区80与在图14～图18中说明的例子的不同点在于阴极区82和阴极间区域81沿着X轴方向交替地配置。其他结构与在图14～图18中说明的例子相同。
在图19中，浮置区84以与阴极区82的X轴方向上的整体重叠，且与阴极间区域81的X轴方向上的局部区域重叠的方式配置。在另一例中，浮置区84也可以以与阴极间区域81的X轴方向上的整体重叠，且与阴极区82的X轴方向上的局部区域重叠的方式配置。根据本例也能够精度良好地控制来自FWD区80的阴极区82的电子注入量。
图20是第四实施方式的第三变形例的FWD区80的俯视图。本例的FWD区80与在图14～图19中说明的例子的不同点在于浮置区84的配置。其他结构与在图14～图19中说明的例子相同。
在本例中，将最靠近与IGBT区70的边界72地配置的浮置区84的X轴方向的宽度设为X1。此外，将在FWD区80的X轴方向上的中央配置的浮置区84的X轴方向的宽度设为X2。本例的宽度X1比宽度X2大。宽度X1可以是宽度X2的1.5倍以上，也可以是宽度X2的2倍以上。由此，在与IGBT区70的边界72附近，能够抑制来自阴极区82的电子的注入。因此，能够降低从FWD区80向IGBT区70流通的载流子。最靠近与IGBT区70的边界72地配置的浮置区84的X轴方向的宽度可以在多个浮置区84中是最大的。
此外，在另一例中，宽度X1可以比宽度X2小。宽度X2可以是宽度X1的1.5倍以上，也可以是宽度X1的2倍以上。最靠近与IGBT区70的边界72地配置的浮置区84的X轴方向的宽度可以在多个浮置区84中是最小的。
图21是第四实施方式的第三变形例的FWD区80的俯视图。本例的FWD区80与在图14～图20中说明的例子的不同点在于浮置区84的配置。其他结构与在图14～图20中说明的例子相同。
本例的浮置区84在Y轴方向上横跨一个以上的阴极区82整体和一个以上的阴极间区域81整体而连续地设置。浮置区84也可以横跨多个阴极区82和多个阴极间区域81而连续地设置。
图22是示出图21中的M-M截面的一例的图。在图22中示出半导体基板10的下表面64附近的截面。在本例中，将阴极区82的上端与浮置区84的下端之间的深度方向(Z轴方向)的距离设为Z5。此外，将阴极间区域81的上端与浮置区84的下端之间的深度方向(Z轴方向)的距离设为Z3。
深度方向的各距离可以以阴极区82的Y轴方向上的中央和阴极间区域81的Y轴方向上的中央来测定。此外，也可以将阴极区82与浮置区84的距离的平均值设为距离Z5。此外，也可以将阴极间区域81与浮置区84的距离的平均值设为距离Z3。
距离Z5可以比距离Z3小。由此，减小被注入电子的阴极区82与浮置区84之间的距离而变得容易抑制电子的注入。此外，通过将距离Z3设为比距离Z5大，从而能够抑制浮置区84与阴极间区域81接触。距离Z3可以是距离Z5的1.1倍以上，可以是距离Z5的1.2倍以上，也可以是距离Z5的1.5倍以上。此外，可以是距离Z5为零，距离Z3比零大。
在本例中，使用图21所示的例子对浮置区84的形状进行了说明，但在图14～图20所示的例子中浮置区84也可以具有同样的形状。在形成阴极区82和阴极间区域81这两者之后从下表面64侧注入P型掺杂剂而形成浮置区84的情况下，在图14～图20所示的例子中，距离Z5也变得比距离Z3小。这样的浮置区84的形状不限于像图21和图22所示那样的浮置区84遍及多个阴极区82和多个阴极间区域81而形成的情况。此外，在该截面中，浮置区84的形状在边界72附近为台阶状，但在另一例中，浮置区84的形状也可以是在边界72附近为曲线状。
图23是示出第四实施方式的半导体装置的制造方法的一例的流程图。在本例中示出具有图22所示的FWD区80的半导体装置的制造方法。本例的步骤S610和S650～S680与图13A中的步骤S510和S550～S580相同。
图24是说明图23中的P型掺杂剂注入步骤S620、阴极区用注入步骤S632和浮置区用注入步骤S640的图。在图24中仅示出FWD区80，但半导体装置可以具有与第一实施方式～第三实施方式同样的IGBT区70。
在步骤S620中形成P+型的集电极区22和P+型的阴极间区域81。集电极区22可以形成在IGBT区70的整个下表面。阴极间区域81可以形成在FWD区80的整个下表面。集电极区22和阴极间区域81可以在同一工序形成。接下来，在步骤S632中，从半导体基板10的下表面64将N型掺杂剂选择性地反掺杂到FWD区80的阴极间区域81。由此，使FWD区80的阴极间区域81的局部区域反转为N+型。FWD区80的阴极间区域81之中，反转为N+型的区域成为阴极区82，P+型状态残留的区域作为阴极间区域81而残留。在步骤S632中，以阴极区82与阴极间区域81在预先设定的方向上交替地配置的方式选择性地注入N型掺杂剂。在步骤S632中，可以使用掩模68-1来选择注入N型掺杂剂的区域。
接下来，在步骤S640中，从半导体基板10的下表面64注入用于形成浮置区84的P型掺杂剂。在注入P型掺杂剂之前，可以去除掩模68-1而在半导体基板10的下表面64设置新的掩模68-2。在阴极区82中包含用于形成阴极间区域81的P型掺杂剂和用于形成阴极区82的N型掺杂剂这两者。因此，在步骤S640中，通过阴极区82的P型掺杂剂与通过阴极间区域81的P型掺杂剂相比，容易被注入到从下表面64起算的距离短的位置。
因此，通过对阴极区82和阴极间区域81，以相同条件注入P型掺杂剂，从而能够形成在图22中说明的形状的浮置区84。在另一例中，也可以在阴极区82的下表面选择性地设置用于缩短P型掺杂剂的射程的掩模等之后，注入P型掺杂剂。
此外，由于在浮置区84的形成前，形成阴极区82，所以能够降低在图4B中说明的产生和/或附着粒子86的可能性。因此，能够抑制结泄漏、耐压不良和对开关特性等的影响。
图25是示出第四实施方式的半导体装置的制造方法的另一例的流程图。本例的步骤S610和S650～S680与图13A中的步骤S510和S550～S580相同。此外，本例的制造方法相对于图23和图24所示的制造方法，将浮置区用注入步骤和阴极区用注入步骤的顺序调换。
图26是说明图25中的P型掺杂剂注入步骤S620、浮置区用注入步骤S642和阴极区用注入步骤S634的图。在图26中仅示出FWD区80，但半导体装置可以具有与第一实施方式～第三实施方式同样的IGBT区70。
在步骤S620中形成P+型的阴极间区域81。步骤S620与图23和图24中的步骤S620相同。接下来，在步骤S642中，从半导体基板10的下表面64注入用于形成浮置区84的P型掺杂剂。在注入P型掺杂剂之前，可以在半导体基板10的下表面64设置掩模68-2。
接下来，在步骤S634中，从半导体基板10的下表面64将N型掺杂剂选择性地反掺杂到FWD区80的阴极间区域81。由此，使阴极间区域81的局部区域反转为N+型。FWD区80的阴极间区域81之中，反转为N+型的区域成为阴极区82，以P+型残留的区域作为阴极间区域81而保留。步骤S634与图23和图24中的步骤S632相同。
在本例中，在阴极区82的形成前注入用于形成浮置区84的P型掺杂剂。因此，浮置区84形成在固定的深度位置。即，能够容易地将浮置区84形成在预定的深度位置。例如，如果浮置区84以到达掺杂浓度较低的漂移区18的方式形成，则反转为P型的区域容易扩展，存在难以控制浮置区84的深度位置的情况。根据本例，由于能够容易地将浮置区84的整体形成在掺杂浓度较高的FS区20内，所以能够容易地控制浮置区84的位置。
图27A是示出第四实施方式的半导体装置的制造方法的另一例的流程图。本例的步骤S610和S620～S680与图23中的步骤S610和S620～S680相同。此外，本例的制造方法相对于图23和图24所示的制造方法，将阴极区用注入步骤与集电极区和阴极间区域用的注入步骤的顺序调换。
在本例中，在步骤S610之后进行阴极区用注入步骤S636。在步骤S636中，使用图24的步骤S632等所示的掩模68-1而在应形成阴极区82的区域选择性地注入N型掺杂剂。掩模68-1以覆盖IGBT区70的整个下表面和FWD区80中应形成阴极间区域81的区域的方式设置。
接下来，在步骤S620中，从半导体基板10的下表面64注入P型掺杂剂而形成集电极区22和阴极间区域81。在步骤S620中，可以在半导体基板10的整个下表面64注入P型掺杂剂。即，在步骤S636中注入了N型掺杂剂的阴极区82也可以注入P型掺杂剂。在此情况下，在步骤S636中以即使在步骤S620中注入P型掺杂剂，阴极区82也能够维持N+型的程度的浓度注入N型掺杂剂。
在步骤S620之后，形成浮置区84。在本例中，也与图23和图24的例子同样，能够形成在图22中说明的形状的浮置区84。此外，由于在浮置区84的形成前，形成阴极区82，所以能够降低在图4B中说明的产生和/或附着粒子86的可能性。因此，能够抑制结泄漏、耐压不良和对开关特性等的影响。
图27B是示出第四实施方式的半导体装置的制造方法的另一例的流程图。本例的制造方法与图27A中说明的制造方法的不同点在于将步骤S620和步骤S640的顺序调换。其他步骤与图27A的例子相同。
在本例中，在步骤S636之后，进行浮置区用注入步骤S640。在步骤S640中，可以如图24等所示地使用掩模68-2来注入P型掺杂剂。在步骤S640之后，在步骤S620中，从半导体基板10的下表面64注入P型掺杂剂而形成集电极区22和阴极间区域81。步骤S620与图27A中的步骤S620相同。在本例中，也由于是在选择性地形成阴极区82之后形成浮置区84，所以能够形成图22中说明的形状的浮置区84。
图28A是示出第四实施方式的半导体装置的制造方法的另一例的流程图。本例的步骤S610和S620～S680与图23中的步骤S610和S620～S680相同。此外，本例的制造方法相对于图23和图24所示的制造方法，将浮置区用注入步骤、阴极区用注入步骤、集电极区和阴极间区域用的注入步骤的顺序调换。
在本例中，在步骤S610之后进行浮置区用注入步骤S644。在步骤S644中，使用图26的步骤S642等所示的掩模68-2而在应形成浮置区84的区域选择性地注入P型掺杂剂。
接下来，在步骤S620中，从半导体基板10的下表面64注入P型掺杂剂而形成集电极区22和阴极间区域81。在步骤S620中可以在半导体基板10的整个下表面64注入P型掺杂剂。
接下来，在步骤S632中，从半导体基板10的下表面64将N型掺杂剂选择性地反掺杂到FWD区80的阴极间区域81。由此，使阴极间区域81的一部分反转为N+型的区域，形成阴极区82。
在本例中，也与图25和图26的例子同样，将浮置区84形成在固定的深度位置。即，能够容易地将浮置区84形成在预定的深度位置。
图28B是示出第四实施方式的半导体装置的制造方法的另一例的流程图。本例的制造方法与图28A中说明的制造方法的不同点在于将步骤S620和步骤S632的顺序调换。其他步骤与图28A的例子相同。
在本例中，在步骤S644之后进行步骤S620和步骤S632。步骤S620和步骤S632与图27A的步骤S620和步骤S636相同。
在本例中，也与图25和图26的例子同样，将浮置区84形成在固定的深度位置。即，能够容易地将浮置区84形成在预定的深度位置。
以上，使用实施方式对本发明进行了说明，但是本发明的技术范围并不限于上述实施方式所记载的范围。可以对上述实施方式进行各种变更或改进对本领域技术人员来说是显而易见的。根据权利要求书的记载，进行了那样的变更或改进的方式显然也可以包括在本发明的技术范围内。
应注意，权利要求书、说明书及附图中示出的装置、系统、程序及方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续处理中使用之前的处理结果，则可以以任意顺序来实现。关于权利要求书、说明书及附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以这一顺序来实施。

Claims (24)

1.一种半导体装置，其特征在于，所述半导体装置在半导体基板设置有二极管区，
所述二极管区包括：
第一导电型的基区，以在所述半导体基板的上表面露出的方式设置；
第二导电型的阴极区，以在所述半导体基板的下表面露出的方式设置；
第一导电型的阴极间区域，以在所述半导体基板的下表面露出的方式设置，且在预先设定的方向上与所述阴极区交替地配置；以及
第二导电型的浮置区，设置在所述阴极区的上方和所述阴极间区域的上方。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还包括晶体管区，所述晶体管区设置在所述半导体基板，且在俯视所述半导体基板时与所述二极管区排列地配置。
3.根据权利要求1或2所述的半导体装置，其特征在于，
在所述半导体基板的深度方向上，所述阴极间区域与所述浮置区分离地配置。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述二极管区还包括虚设沟槽部，所述虚设沟槽部在所述半导体基板的上表面沿延伸方向延伸地设置，
所述阴极区和所述阴极间区域在所述延伸方向上交替地配置。
5.根据权利要求1～4中任一项所述的半导体装置，其特征在于，
在所述二极管区中，以所述半导体基板的所述下表面为基准，所述阴极区被设置为到达比所述阴极间区域深的位置。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
在所述半导体基板的深度方向上，所述阴极区的上端与所述浮置区的下端之间的距离比所述阴极间区域的上端与所述浮置区的下端之间的距离小。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
在俯视所述半导体基板时，设置于所述二极管区的所述浮置区的面积比设置于所述二极管区的所述阴极区的面积大。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
在俯视所述半导体基板时，设置于所述二极管区的所述阴极间区域的面积比设置于所述二极管区的所述阴极区的面积大。
9.一种半导体装置的制造方法，其特征在于，所述半导体装置在一个半导体基板具有晶体管区和二极管区，
所述半导体装置的制造方法包括：
集电极区用注入步骤，向所述半导体基板的下表面注入第一导电型的掺杂剂，以形成所述晶体管区中的集电极区；
阴极区用注入步骤，向所述半导体基板的下表面注入第二导电型的掺杂剂，以形成所述二极管区中的阴极区；以及
浮置区用注入步骤，在所述阴极区用注入步骤之后，向所述半导体基板的下表面注入第一导电型的掺杂剂，以形成设置于所述二极管区的第一导电型的浮置区。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于，
在所述集电极区用注入步骤之后进行所述阴极区用注入步骤。
11.根据权利要求9所述的半导体装置的制造方法，其特征在于，
在所述阴极区用注入步骤之后进行所述集电极区用注入步骤，且在所述集电极区用注入步骤之后进行所述浮置区用注入步骤。
12.根据权利要求9所述的半导体装置的制造方法，其特征在于，
在所述浮置区用注入步骤之后进行所述集电极区用注入步骤。
13.一种半导体装置的制造方法，其特征在于，所述半导体装置在一个半导体基板具有晶体管区和二极管区，
所述半导体装置的制造方法包括：
集电极区用注入步骤，向所述半导体基板的下表面注入第一导电型的掺杂剂，以形成所述晶体管区中的集电极区；
浮置区用注入步骤，向所述半导体基板的下表面注入第一导电型的掺杂剂，以形成设置于所述二极管区的第一导电型的浮置区；以及
阴极区用注入步骤，在所述浮置区用注入步骤之后，向所述半导体基板的下表面注入第二导电型的掺杂剂，以形成所述二极管区中的阴极区。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
在所述集电极区用注入步骤之后进行所述浮置区用注入步骤。
15.根据权利要求13所述的半导体装置的制造方法，其特征在于，
在所述浮置区用注入步骤之后进行所述集电极区用注入步骤，且在所述集电极区用注入步骤之后进行所述阴极区用注入步骤。
16.根据权利要求13所述的半导体装置的制造方法，其特征在于，
在所述阴极区用注入步骤之后进行所述集电极区用注入步骤。
17.根据权利要求9～16中任一项所述的半导体装置的制造方法，其特征在于，
在所述集电极区用注入步骤、所述阴极区用注入步骤和所述浮置区用注入步骤之后，
所述浮置区的最靠近所述集电极区与所述阴极区之间的边界的端部在与所述阴极区和所述集电极区的从所述阴极区朝向所述集电极区的排列方向平行的方向上，不到达所述边界，
所述浮置区位于所述二极管区内。
18.根据权利要求9～16中任一项所述的半导体装置的制造方法，其特征在于，
在所述集电极区用注入步骤、所述阴极区用注入步骤和所述浮置区用注入步骤之后，
所述浮置区的最靠近所述集电极区与所述阴极区之间的边界的端部在与所述阴极区和所述集电极区的从所述阴极区朝向所述集电极区的排列方向平行的方向上，位于所述边界。
19.根据权利要求9～18中任一项所述的半导体装置的制造方法，其特征在于，
所述浮置区的下端比所述集电极区的上端更靠近所述半导体基板的上表面。
20.根据权利要求19所述的半导体装置的制造方法，其特征在于，
在所述集电极区用注入步骤、所述阴极区用注入步骤和所述浮置区用注入步骤之后，
所述浮置区的至少一部分位于所述阴极区中。
21.根据权利要求20所述的半导体装置的制造方法，其特征在于，
所述阴极区在从所述下表面朝向所述上表面的深度方向上在不同的位置具有至少两个电子浓度的峰，
所述浮置区中的空穴浓度的峰位置在所述深度方向上，位于所述阴极区中的至少两个电子浓度的峰中的两个峰之间。
22.根据权利要求9～19中任一项所述的半导体装置的制造方法，其特征在于，
所述浮置区的下端与所述阴极区的上端分离。
23.根据权利要求9～22中任一项所述的半导体装置的制造方法，其特征在于，
在所述集电极区用注入步骤、所述阴极区用注入步骤和所述浮置区用注入步骤之后，
所述阴极区的上端比所述集电极区的上端更靠近所述半导体基板的上表面。
24.根据权利要求9～23中任一项所述的半导体装置的制造方法，其特征在于，
所述阴极区用注入步骤中，在所述二极管区向所述半导体基板的下表面的局部区域注入第二导电型的掺杂剂，以形成所述阴极区和在预先设定的方向上与所述阴极区交替地配置的第一导电型的阴极间区域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110797405A (zh) * 2019-10-22 2020-02-14 上海睿驱微电子科技有限公司 一种沟槽栅igbt半导体器件及其制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US10600867B2 (en) * 2017-05-16 2020-03-24 Fuji Electric Co., Ltd. Semiconductor device having an emitter region and a contact region inside a mesa portion
CN109979935A (zh) * 2017-12-28 2019-07-05 富士电机株式会社 半导体装置及半导体装置的制造方法
CN114600252A (zh) * 2020-06-18 2022-06-07 丹尼克斯半导体有限公司 具有受控阳极注入的逆导型igbt
JP7528687B2 (ja) 2020-09-30 2024-08-06 三菱電機株式会社 半導体装置
JP7446212B2 (ja) * 2020-12-07 2024-03-08 三菱電機株式会社 半導体装置およびその製造方法
CN112820644B (zh) * 2020-12-31 2023-08-15 扬州扬杰电子科技股份有限公司 一种高阻断电压的氮化镓pn二极管及制备方法
JP2023044189A (ja) * 2021-09-17 2023-03-30 株式会社東芝 半導体装置
DE102022129628A1 (de) 2022-11-09 2024-05-16 Infineon Technologies Ag Aktiven diodenbereich enthaltende halbleitervorrichtung
KR102607643B1 (ko) * 2023-08-28 2023-11-29 주식회사 더블유알지코리아 플로팅 구조를 이용한 rc-igbt
KR102607644B1 (ko) * 2023-08-28 2023-11-29 주식회사 더블유알지코리아 농도차 구조를 이용한 rc-igbt

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577884A (zh) * 2003-07-24 2005-02-09 三菱电机株式会社 绝缘栅型双极晶体管及其制造方法以及变流电路
JP2011114027A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 電力用半導体装置
US20130264607A1 (en) * 2012-04-06 2013-10-10 Infineon Technologies Ag Reverse Conducting Insulated Gate Bipolar Transistor
CN103918078A (zh) * 2011-11-09 2014-07-09 丰田自动车株式会社 半导体装置及其制造方法
JP2015109341A (ja) * 2013-12-04 2015-06-11 株式会社東芝 半導体装置
US20150206983A1 (en) * 2014-01-23 2015-07-23 Infineon Technologies Ag Semiconductor Diode and Method of Manufacturing a Semiconductor Diode

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4079407A (en) * 1975-04-07 1978-03-14 Hutson Jearld L Single chip electronic switching circuit responsive to external stimuli
GB2150753B (en) * 1983-11-30 1987-04-01 Toshiba Kk Semiconductor device
JPH05152574A (ja) * 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JPH06163907A (ja) * 1992-11-20 1994-06-10 Hitachi Ltd 電圧駆動型半導体装置
FR2727571A1 (fr) * 1994-11-25 1996-05-31 Sgs Thomson Microelectronics Thyristor a sensibilite en retournement controlee
US5851857A (en) * 1996-09-04 1998-12-22 Ixys Corporation High voltage power MOS device
US6475864B1 (en) * 1999-10-21 2002-11-05 Fuji Electric Co., Ltd. Method of manufacturing a super-junction semiconductor device with an conductivity type layer
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
DE102007036147B4 (de) * 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
US7875951B2 (en) * 2007-12-12 2011-01-25 Infineon Technologies Austria Ag Semiconductor with active component and method for manufacture
US7842590B2 (en) * 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
JP4743447B2 (ja) * 2008-05-23 2011-08-10 三菱電機株式会社 半導体装置
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
US10566462B2 (en) * 2009-07-30 2020-02-18 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
US9685523B2 (en) * 2014-12-17 2017-06-20 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
JP5728992B2 (ja) * 2011-02-11 2015-06-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012169384A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5919121B2 (ja) * 2011-07-27 2016-05-18 株式会社豊田中央研究所 ダイオードおよび半導体装置
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP6028852B2 (ja) 2013-03-25 2016-11-24 富士電機株式会社 半導体装置
US9041096B2 (en) * 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor
JP5867484B2 (ja) * 2013-11-14 2016-02-24 トヨタ自動車株式会社 半導体装置の製造方法
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
US9337270B2 (en) * 2013-12-19 2016-05-10 Infineon Technologies Ag Semiconductor device
US9484221B2 (en) * 2014-01-13 2016-11-01 Infineon Technologies Ag Bipolar semiconductor device and method of manufacturing thereof
JP5895950B2 (ja) * 2014-01-20 2016-03-30 トヨタ自動車株式会社 半導体装置の製造方法
US9941269B2 (en) * 2014-01-29 2018-04-10 Mitsubishi Electric Corporation Power semiconductor device including well extension region and field-limiting rings
JP6158123B2 (ja) * 2014-03-14 2017-07-05 株式会社東芝 半導体装置
JP6268038B2 (ja) * 2014-05-23 2018-01-24 株式会社日立製作所 半導体装置およびそれを用いた電力変換装置
JP6221974B2 (ja) * 2014-07-14 2017-11-01 トヨタ自動車株式会社 半導体装置
DE102014110681B4 (de) * 2014-07-29 2019-06-06 Infineon Technologies Ag Rückwärts leitender igbt und herstellungsverfahren dafür
JP2016058428A (ja) * 2014-09-05 2016-04-21 株式会社東芝 半導体装置
JP6266480B2 (ja) * 2014-09-12 2018-01-24 株式会社東芝 半導体装置
US9324783B2 (en) * 2014-09-30 2016-04-26 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof
JP6319454B2 (ja) 2014-10-24 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6524666B2 (ja) * 2015-01-15 2019-06-05 富士電機株式会社 半導体装置
JP6641983B2 (ja) * 2015-01-16 2020-02-05 株式会社デンソー 半導体装置
US9929260B2 (en) * 2015-05-15 2018-03-27 Fuji Electric Co., Ltd. IGBT semiconductor device
WO2016204227A1 (ja) * 2015-06-17 2016-12-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6272799B2 (ja) * 2015-06-17 2018-01-31 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6443267B2 (ja) * 2015-08-28 2018-12-26 株式会社デンソー 半導体装置
WO2017047285A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102015118322B4 (de) * 2015-10-27 2024-04-04 Infineon Technologies Ag Bipolartransistor mit Superjunction-Struktur
US10243039B2 (en) * 2016-03-22 2019-03-26 General Electric Company Super-junction semiconductor power devices with fast switching capability
JP6637360B2 (ja) 2016-03-31 2020-01-29 株式会社三共 スロットマシン
JP6854598B2 (ja) * 2016-07-06 2021-04-07 ローム株式会社 半導体装置
CN106206679B (zh) * 2016-08-31 2019-08-23 电子科技大学 一种逆导型igbt
JP6677615B2 (ja) * 2016-09-20 2020-04-08 株式会社東芝 半導体装置
JP6589817B2 (ja) * 2016-10-26 2019-10-16 株式会社デンソー 半導体装置
JP6756376B2 (ja) * 2016-11-16 2020-09-16 富士電機株式会社 半導体装置
CN109075202B (zh) * 2016-11-17 2021-08-31 富士电机株式会社 半导体装置
WO2018110703A1 (ja) * 2016-12-16 2018-06-21 富士電機株式会社 半導体装置および製造方法
DE102016125879B3 (de) * 2016-12-29 2018-06-21 Infineon Technologies Ag Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
CN109417093B (zh) * 2017-01-17 2021-08-31 富士电机株式会社 半导体装置
JP6674395B2 (ja) * 2017-02-03 2020-04-01 株式会社東芝 半導体装置
JP6652515B2 (ja) * 2017-02-09 2020-02-26 株式会社東芝 半導体装置
JP6952483B2 (ja) * 2017-04-06 2021-10-20 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
JP6777233B2 (ja) * 2017-07-12 2020-10-28 富士電機株式会社 半導体装置の製造方法
WO2019054077A1 (ja) * 2017-09-15 2019-03-21 富士電機株式会社 パワーモジュール及び逆導通ｉｇｂｔ
CN109979935A (zh) * 2017-12-28 2019-07-05 富士电机株式会社 半导体装置及半导体装置的制造方法
JP7151084B2 (ja) * 2018-01-11 2022-10-12 株式会社デンソー 半導体装置
JP7003688B2 (ja) * 2018-01-25 2022-01-20 株式会社デンソー 半導体装置及びその製造方法
JP2019145708A (ja) * 2018-02-22 2019-08-29 株式会社東芝 半導体装置
JP6935351B2 (ja) * 2018-03-20 2021-09-15 株式会社東芝 半導体装置
JP7230434B2 (ja) * 2018-10-30 2023-03-01 富士電機株式会社 半導体装置の製造方法
EP3690954A1 (en) * 2019-02-04 2020-08-05 Infineon Technologies Austria AG Semiconductor device
JP7204544B2 (ja) * 2019-03-14 2023-01-16 株式会社東芝 半導体装置
US11276688B2 (en) * 2019-06-03 2022-03-15 Texas Instruments Incorporated Monolithic multi-channel diode array
GB2589057B (en) * 2019-08-27 2023-07-19 Mqsemi Ag Bipolar semiconductor device and method for manufacturing such a semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577884A (zh) * 2003-07-24 2005-02-09 三菱电机株式会社 绝缘栅型双极晶体管及其制造方法以及变流电路
JP2011114027A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 電力用半導体装置
CN103918078A (zh) * 2011-11-09 2014-07-09 丰田自动车株式会社 半导体装置及其制造方法
US20130264607A1 (en) * 2012-04-06 2013-10-10 Infineon Technologies Ag Reverse Conducting Insulated Gate Bipolar Transistor
JP2015109341A (ja) * 2013-12-04 2015-06-11 株式会社東芝 半導体装置
US20150206983A1 (en) * 2014-01-23 2015-07-23 Infineon Technologies Ag Semiconductor Diode and Method of Manufacturing a Semiconductor Diode

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110797405A (zh) * 2019-10-22 2020-02-14 上海睿驱微电子科技有限公司 一种沟槽栅igbt半导体器件及其制备方法

Also Published As

Publication number Publication date
US20190206860A1 (en) 2019-07-04
US11393812B2 (en) 2022-07-19

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