JP7334407B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造方法に関する。

従来、ダイオードにＰ型の埋め込み層を設けることが知られている（例えば、特許文献１参照）。また、ＳＪ－ＭＯＳＦＥＴ（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ‐Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）部およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）部を１つの半導体チップに有する半導体装置において、ＳＪ－ＭＯＳＦＥＴ部にＰ型のフローティング領域を設けることが知られている（例えば、特許文献２参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 国際公開第２０１４／１５６８４９号
［特許文献２］ 国際公開第２０１６／０６３６８３号

ダイオードにおいては、カソードからのキャリアの注入量を精度よく調整できることが好ましい。

本発明の第１の態様においては、半導体基板にダイオード領域が設けられた半導体装置を提供する。ダイオード領域は、半導体基板の上面に露出して設けられた第１導電型のベース領域を有してよい。ダイオード領域は、半導体基板の下面に露出して設けられた第２導電型のカソード領域を有してよい。ダイオード領域は、半導体基板の下面に露出して設けられ、且つ、予め定められた方向においてカソード領域と交互に配置された第１導電型のカソード間領域を有してよい。ダイオード領域は、カソード領域の上方と、カソード間領域の上方とに設けられた第２導電型のフローティング領域を有してよい。

半導体装置は、半導体基板に設けられ、半導体基板の上面視においてダイオード領域と並んで配置されたトランジスタ領域を備えてよい。

半導体基板の深さ方向において、カソード間領域と、フローティング領域とが離れて配置されていてよい。

ダイオード領域は、半導体基板の上面において延伸方向に延伸して設けられたダミートレンチ部を有してよい。カソード領域およびカソード間領域は、前記延伸方向において交互に配置されていてよい。

ダイオード領域において、カソード領域は、半導体基板の下面を基準として、カソード間領域よりも深くまで設けられていてよい。

半導体基板の深さ方向において、カソード領域の上端とフローティング領域の下端との距離は、カソード間領域の上端とフローティング領域の下端との距離よりも小さくてよい。

半導体基板の上面視において、ダイオード領域に設けられたフローティング領域の面積は、カソード領域の面積より大きくてよい。半導体基板の上面視において、ダイオード領域に設けられたカソード間領域の面積は、カソード領域の面積より大きくてよい。

本発明の第２の態様においては、半導体装置の製造方法を提供する。半導体装置は、１つの半導体基板にトランジスタ領域とダイオード領域とを有してよい。半導体装置の製造方法は、コレクタ領域用注入段階と、カソード領域用注入段階と、フローティング領域用注入段階とを備えてよい。コレクタ領域用注入段階においては、トランジスタ領域におけるコレクタ領域を形成するべく、半導体基板の下面へ第１導電型のドーパントを注入してよい。カソード領域用注入段階においては、ダイオード領域におけるカソード領域を形成するべく、半導体基板の下面へ第２導電型のドーパントを注入してよい。フローティング領域用注入段階は、カソード領域用注入段階の後であってよい。フローティング領域用注入段階においては、ダイオード領域に設けられる第１導電型のフローティング領域を形成するべく、半導体基板の下面へ第１導電型のドーパントを注入してよい。

コレクタ領域用注入段階の後にカソード領域用注入段階を行ってよい。これに代えて、カソード領域用注入段階の後にコレクタ領域用注入段階を行い、かつ、コレクタ領域用注入段階の後にフローティング領域用注入段階を行ってよい。さらにこれに代えて、フローティング領域用注入段階の後にコレクタ領域用注入段階を行ってもよい。

本発明の第３の態様においては、半導体装置の他の製造方法を提供する。半導体装置は、１つの半導体基板にトランジスタ領域とダイオード領域とを有してよい。半導体装置の他の製造方法は、コレクタ領域用注入段階と、フローティング領域用注入段階と、カソード領域用注入段階とを備えてよい。コレクタ領域用注入段階においては、トランジスタ領域におけるコレクタ領域を形成するべく、半導体基板の下面へ第１導電型のドーパントを注入してよい。フローティング領域用注入段階においては、ダイオード領域に設けられる第１導電型のフローティング領域を形成するべく、半導体基板の下面へ第１導電型のドーパントを注入してよい。カソード領域用注入段階は、フローティング領域用注入段階の後であってよい。カソード領域用注入段階においては、ダイオード領域におけるカソード領域を形成するべく、半導体基板の下面へ第２導電型のドーパントを注入してよい。

コレクタ領域用注入段階の後に、フローティング領域用注入段階を行ってよい。これに代えて、フローティング領域用注入段階の後に、コレクタ領域用注入段階を行い、かつ、コレクタ領域用注入段階の後にカソード領域用注入段階を行ってよい。さらにこれに代えて、カソード領域用注入段階の後にコレクタ領域用注入段階を行ってもよい。

コレクタ領域用注入段階、カソード領域用注入段階およびフローティング領域用注入段階の後において、フローティング領域の端部は、コレクタ領域とカソード領域との境界に達しなくてよい。フローティング領域の端部は、コレクタ領域とカソード領域との境界に最も近いフローティング領域の端部であってよい。フローティング領域の端部は、カソード領域からコレクタ領域に向かうカソード領域およびコレクタ領域の配列方向と平行な方向において、コレクタ領域とカソード領域との境界に達しなくてよい。フローティング領域は、ダイオード領域内に位置してよい。

代替的に、コレクタ領域用注入段階、カソード領域用注入段階およびフローティング領域用注入段階の後において、フローティング領域の端部は、コレクタ領域とカソード領域との境界に位置してもよい。フローティング領域の端部は、コレクタ領域とカソード領域との境界に最も近いフローティング領域の端部であってよい。フローティング領域の端部は、カソード領域からコレクタ領域に向かうカソード領域およびコレクタ領域の配列方向と平行な方向において、コレクタ領域とカソード領域との境界に位置してよい。

フローティング領域の下端は、コレクタ領域の上端よりも半導体基板の上面に近くてよい。

コレクタ領域用注入段階、カソード領域用注入段階およびフローティング領域用注入段階の後において、フローティング領域の少なくとも一部は、カソード領域中に位置してよい。

カソード領域は、下面から前記上面に向かう深さ方向において異なる位置に電子濃度のピークを少なくとも二つ有してよい。フローティング領域における正孔濃度のピーク位置は、深さ方向において、カソード領域における少なくとも二つの電子濃度のピークのうち二つのピークの間に位置してよい。

フローティング領域の下端は、カソード領域の上端から離間していてよい。

コレクタ領域用注入段階、カソード領域用注入段階およびフローティング領域用注入段階の後において、カソード領域の上端は、コレクタ領域の上端よりも半導体基板の上面に近くてよい。カソード領域用注入段階は、ダイオード領域において、カソード領域と、予め定められた方向においてカソード領域と交互に配置される第１導電型のカソード間領域とを形成すべく、半導体基板の下面の一部の領域へ第２導電型のドーパントを注入してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の一実施形態に係る半導体装置１００の上面視図である。 図１のＡ‐Ａ断面を示す図である。 図１の領域Ｂの拡大図である。 第１実施形態における半導体装置１００の製造方法を示すフロー図である。 第１実施形態における半導体装置１００の製造方法の各段階を示す図である。 第１実施形態の第１変形例における半導体装置１２０の製造方法を示すフロー図である。 第１実施形態の第１変形例における半導体装置１２０の製造方法の各段階を示す図である。 第１実施形態の第２変形例における半導体装置１４０の製造方法を示すフロー図である。 第１実施形態の第２変形例における半導体装置１４０の製造方法の各段階を示す図である。 第１実施形態における境界７２近傍の電子および正孔の濃度分布を示す図である。 第１実施形態の第３変形例における半導体装置１６０の製造方法の段階を示す図である。 第１実施形態の第４変形例における半導体装置１８０の製造方法の段階を示す図である。 第２実施形態における半導体装置２００の製造方法を示すフロー図である。 第２実施形態における半導体装置２００の製造方法の各段階を示す図である。 第２実施形態の第１変形例における半導体装置２２０の製造方法を示すフロー図である。 第２実施形態の第１変形例における半導体装置２２０の製造方法の各段階を示す図である。 第２実施形態の第２変形例における半導体装置２４０の製造方法を示すフロー図である。 第２実施形態の第２変形例における半導体装置２４０の製造方法の各段階を示す図である。 第３実施形態における半導体装置３００の製造方法を示すフロー図である。 第３実施形態における半導体装置３００の製造方法の段階を示す図である。 第３実施形態における境界７２近傍の電子および正孔の濃度分布を示す図である。 第３実施形態の第１変形例における境界７２近傍の電子および正孔の濃度分布を示す図である。 第３実施形態の第２変形例における境界７２近傍の電子および正孔の濃度分布を示す図である。 第４実施形態に係るＦＷＤ領域８０の上面視図である。 図１４におけるＫ－Ｋ断面およびＬ－Ｌ断面を含む斜視断面図である。 フローティング領域８４、カソード領域８２およびカソード間領域８１の配置例を説明する拡大上面図である。 ＹＺ面におけるカソード領域８２およびカソード間領域８１を示す図である。 第４実施形態の第１変形例に係るＦＷＤ領域８０の上面視図である。 第４実施形態の第２変形例に係るＦＷＤ領域８０の上面視図である。 第４実施形態の第３変形例に係るＦＷＤ領域８０の上面視図である。 第４実施形態の第３変形例に係るＦＷＤ領域８０の上面視図である。 図２１におけるＭ－Ｍ断面の一例を示す図である。 第４実施形態に係る半導体装置の製造方法の一例を示すフロー図である。 図２３におけるコレクタ領域用注入段階Ｓ６２０、カソード領域用注入段階Ｓ６３２およびフローティング領域用注入段階Ｓ６４０を説明する図である。 第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。 図２５におけるコレクタ領域用注入段階Ｓ６２０、フローティング領域用注入段階Ｓ６４２およびカソード領域用注入段階Ｓ６３４を説明する図である。 第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。 第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。 第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。 第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、領域、層またはその他の部材の２つの主要な面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置を配線基板等に取り付けるときの取り付け方向に限定されない。

本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書においては、Ｘ軸、Ｙ軸およびＺ軸は右手系を構成する。本明細書では、半導体基板の上面または下面と平行な面をＸ‐Ｙ面とし、半導体基板の上面または下面と垂直である半導体基板の深さ方向をＺ軸とする。

本明細書においては、第１導電型はＰ型であり、第２導電型はＮ型であるが、第１導電型がＮ型、第２導電型がＰ型であってもよい。この場合、各実施形態における基板、層、領域等の導電型は、それぞれ逆の導電型となる。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。

本明細書においてドーピング濃度とは、ドナー化またはアクセプタ化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差をネットドーピング濃度または単にドーピング濃度と称する場合がある。また、ドーピング濃度分布のピーク値を、ドーピング濃度と称する場合がある。

図１は、本発明の一実施形態に係る半導体装置１００の上面視図である。つまり、図１は、半導体基板１０の上面側からＺ軸と平行に半導体装置１００を見た図である。ただし、図１においては、各領域の配置関係の理解を容易にするべく、エミッタ電極およびパッシベーション膜等の部材を適宜省略している。

半導体装置１００は、半導体基板１０を有する。半導体基板１０は、シリコン（Ｓｉ）基板であってよく、炭化シリコン（ＳｉＣ）基板であってよく、窒化ガリウム（ＧａＮ）等の窒化物半導体基板等であってもよい。本実施形態における半導体基板１０はシリコン基板である。シリコン基板を用いる場合に、Ｎ型ドーパントはリン（Ｐ）およびヒ素（Ａｓ）の一種類以上の元素であってよく、Ｐ型ドーパントはホウ素（Ｂ）およびアルミニウム（Ａｌ）の一種類以上の元素であってよい。

半導体装置１００は、活性領域１１０、エッジ終端構造領域９０およびゲートランナー部５０を備える。活性領域１１０は、半導体装置１００に設けられたトランジスタをオン状態にした場合に半導体基板１０の上面と下面との間で主電流が流れるトランジスタ領域と、当該トランジスタをオフ状態にした場合に半導体基板１０の上面と下面との間で主電流が流れるダイオード領域とを含んでよい。これに代えて、活性領域１１０は、上面視においてエミッタ電極が設けられた領域であるとしてもよい。本実施形態の活性領域１１０は、上面視においてゲートランナー部５０により囲まれた領域のうち、パッド領域１１２を除く領域である。

本実施形態の半導体装置１００は、１つの半導体基板１０の活性領域１１０にＩＧＢＴ領域７０とＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）領域８０とを有する。つまり、本実施形態の半導体装置１００は、ＲＣ‐ＩＧＢＴである。ＩＧＢＴ領域７０はトランジスタ領域の一例であり、ＦＷＤ領域８０はダイオード領域の一例である。本実施形態において、ＩＧＢＴ領域７０とＦＷＤ領域８０とは、Ｘ軸方向において交互に配置される。また、本実施形態において、活性領域１１０のＸ軸方向の両端には、ＩＧＢＴ領域７０が設けられる。

ＩＧＢＴ領域７０は、半導体基板１０の下面に接する領域にＰ＋型のコレクタ領域を有してよい。本実施形態のＩＧＢＴ領域７０は、活性領域１１０内に位置し、且つ、半導体基板１０の下面にコレクタ領域が設けられた領域である。ＩＧＢＴ領域７０は、半導体基板１０の上面にＮ＋型のエミッタ領域およびＰ＋型のコンタクト領域を含む単位構造が周期的に設けられてよい。

本実施形態のＦＷＤ領域８０は、活性領域１１０内に位置し、且つ、半導体基板１０の下面に接する領域にＮ＋型のカソード領域が設けられた領域である。カソード領域は、ゲートランナー部５０およびパッド領域１１２の近傍では、Ｙ軸方向において活性領域１１０の内側に後退してもよい。例えば、カソード領域のＹ軸方向の端部は、ゲートランナー部５０の近傍では、ゲートランナー部５０よりも活性領域１１０の内側に位置する。ただし、カソード領域のＹ軸方向の端部が活性領域１１０の内側に位置する場合であっても、ゲートトレンチ部およびエミッタ領域が設けられていないことを理由に、ゲートランナー部５０の一端からＹ軸方向において当該一端に対して対向する他端まではＦＷＤ領域８０であると見なしてよい。

本実施形態において、Ｘ軸方向におけるＩＧＢＴ領域７０とＦＷＤ領域８０との境界７２は、カソード領域とコレクタ領域との境界である。図１においては、図面の見易さを考慮してＡ‐Ａが横切る境界７２にのみ符号を付す。

エッジ終端構造領域９０は、上面視において、活性領域１１０と半導体基板１０の外周端との間に設けられてよい。エッジ終端構造領域９０は、半導体基板１０の上面において活性領域１１０を囲むように配置されてよい。本実施形態のエッジ終端構造領域９０は、半導体基板１０の外周端に沿って矩形環状に配置される。エッジ終端構造領域９０は、半導体基板１０の上面側の電界集中を緩和する機能を有してよい。エッジ終端構造領域９０は、例えばガードリング、フィールドプレートおよびリサーフのいずれか、または、これらの２つ以上を組み合わせた構造を有してよい。

本実施形態のゲートランナー部５０は、上面視において、活性領域１１０とエッジ終端構造領域９０との間に設けられる。ゲートランナー部５０は、ゲートパッド１１４から供給されるゲート信号をＩＧＢＴ領域７０のゲートトレンチ部に伝達してよい。ゲートランナー部５０は、金属層とポリシリコン層との積層構造を有してよい。

ゲートランナー部５０の金属層は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン‐銅（Ｃｕ）合金で形成された金属層であってよい。ゲートランナー部５０のポリシリコン層は、リン等の不純物がドーピングされたポリシリコン層であってよい。

ゲートランナー部５０のポリシリコン層と半導体基板１０の上面との間には、絶縁膜が設けられてよい。ゲートランナー部５０は、ゲートトレンチ部と接続する部分以外の部分においては、当該絶縁膜により半導体基板１０から電気的に分離されてよい。また、当該ポリシリコン層上にゲートランナー部５０の金属層が設けられてよい。当該金属層は、所定のコンタクト領域（例えば、層間絶縁膜の開口領域）を介してポリシリコン層に接続してよい。

本実施形態のパッド領域１１２は、活性領域１１０の一部を切り欠いた領域である。つまり、本実施形態のパッド領域１１２は、活性領域１１０に含まれない。上面視におけるパッド領域１１２の範囲は、半導体基板１０の上面に接する領域に設けられたＰ＋型のウェル領域の範囲であってよい。ゲートパッド１１４は、Ｐ＋型のウェル領域より狭い範囲に設けられてよい。本実施形態のゲートパッド１１４は、ゲートランナー部５０に電気的に接続する。ゲート信号は、半導体装置１００の外部からゲートパッド１１４へ供給されてよい。

図２は、図１のＡ‐Ａ断面を示す図である。Ａ‐Ａ断面は、ＩＧＢＴ領域７０のコレクタ領域２２とＦＷＤ領域８０のカソード領域８２との境界７２を通るＸ‐Ｚ面に平行な断面である。Ａ‐Ａ断面においては、半導体装置１００は、エミッタ電極５２、層間絶縁膜３８、半導体基板１０およびコレクタ電極２４を有する。

層間絶縁膜３８は、二酸化シリコン（ＳｉＯ_２）、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）およびＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のうち、一種類以上の材料で形成されてよい。本実施形態の層間絶縁膜３８は、ダミートレンチ部３０およびゲートトレンチ部４０上に設けられる。本実施形態の層間絶縁膜３８は、複数の開口５４を有する。当該開口５４は、エミッタ電極５２と半導体基板１０の上面６２とが電気的に接続するコンタクト部として機能してよい。

エミッタ電極５２およびコレクタ電極２４は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン‐銅（Ｃｕ）合金で形成されてよい。エミッタ電極５２およびコレクタ電極２４は、下層にチタン（Ｔｉ）またはチタン化合物等で形成されたバリアメタル層を有してよい。半導体基板１０の上面６２とエミッタ電極５２とは、直接接続してよい。なお、タングステン（Ｗ）等で形成されたプラグが、開口５４に設けられてもよい。半導体基板１０の上面６２とエミッタ電極５２とは、プラグを介して電気的に接続してよい。

本実施形態の半導体基板１０は、上面６２に接する領域に複数のトレンチ部を有する。複数のトレンチ部は、ゲートトレンチ部４０とダミートレンチ部３０とを含む。Ｘ軸方向において隣接するトレンチ部間の距離は、一定であってよい。

各トレンチ部の間には、メサ部６０が設けられる。本実施形態においてメサ部６０とは、トレンチ部の底部から上面６２までの領域であって、Ｘ軸方向に隣接する２個のトレンチ部に挟まれた半導体基板１０の領域である。メサ部６０は、Ｎ＋型のエミッタ領域１２、Ｐ＋型のコンタクト領域１５、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６を有してよい。なお、メサ部６０には、後述のメサ部６０‐１および後述のメサ部６０‐２が含まれる。

本実施形態において、ＩＧＢＴ領域７０のメサ部６０は、Ｙ軸方向において交互に設けられ、且つ、上面６２に各々露出するエミッタ領域１２およびコンタクト領域１５を有する。なお、Ａ‐Ａ断面において、ＩＧＢＴ領域７０のメサ部６０‐１にはエミッタ領域１２が存在し、コンタクト領域１５が存在しない。

境界７２に最も近いＩＧＢＴ領域７０のメサ部６０‐１ａにおいては、ＩＧＢＴ領域７０とＦＷＤ領域８０との電流干渉を低減するべく、エミッタ領域１２が設けられなくてよい。ＩＧＢＴ領域７０のメサ部６０‐１ａにおいては、Ｙ軸方向においてコンタクト領域１５およびＰ－型のベース領域１４が上面６２に各々露出してよい。なお、Ａ‐Ａ断面において、メサ部６０‐１ａにはコンタクト領域１５が存在し、ベース領域１４が存在しない。

ＩＧＢＴ領域７０のメサ部６０において、エミッタ領域１２およびコンタクト領域１５が存在する範囲においては、ベース領域１４は、エミッタ領域１２およびコンタクト領域１５の下方に位置する。ベース領域１４のうちゲートトレンチ部４０に接する部分は、チャネル形成領域として機能してよい。ゲートトレンチ部４０にゲート信号としてオン電圧が印加されると、ベース領域１４において電荷反転層であるチャネルが形成されてよい。ベース領域１４にチャネルが形成されることで、エミッタ領域１２とドリフト領域１８との間に電子が流れてよい。

本実施形態における蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられる。蓄積領域１６は、Ｘ軸方向において２つのトレンチ部に挟まれてよい。蓄積領域１６の底部は、各トレンチ部の底部よりも上面６２に近い位置に設けられてよい。即ち、蓄積領域１６の底部は、各トレンチ部の底部よりも浅い位置に設けられてよい。ドリフト領域１８とベース領域１４との間に蓄積領域１６を設けることにより、キャリア注入促進効果（ＩＥ効果：Ｉｎｊｅｃｔｉｏｎ‐Ｅｎｈａｎｃｅｍｅｎｔ ｅｆｆｅｃｔ）を高めて、ＩＧＢＴ領域７０におけるオン電圧を低減することができる。

ゲートトレンチ部４０は、ゲートトレンチ４２、ゲート絶縁膜４３およびゲート導電部４４を有する。ゲートトレンチ４２は、半導体基板１０を上面６２から所定深さまで選択的にエッチングすることにより形成してよい。ゲート絶縁膜４３は、ゲートトレンチ４２の内壁に接して設けられてよい。ゲート絶縁膜４３は、ゲートトレンチ４２の内壁の半導体を酸化または窒化することにより形成してよい。ゲート導電部４４は、ゲート絶縁膜４３に接してゲート絶縁膜４３よりもゲートトレンチ４２の内側に設けられる。ゲート絶縁膜４３は、ゲート導電部４４と半導体基板１０とを電気的に絶縁してよい。ゲート導電部４４は、ポリシリコン等の導電材料で形成されてよい。

ダミートレンチ部３０は、ダミートレンチ３２、ダミートレンチ絶縁膜３３およびダミートレンチ導電部３４を有する。ダミートレンチ絶縁膜３３およびダミートレンチ導電部３４は、ゲート絶縁膜４３およびゲート導電部４４と同様の手法で形成されてよい。

本実施形態において、ＩＧＢＴ領域７０は、複数のゲートトレンチ部４０と複数のダミートレンチ部３０とを有する。境界７２の上方に位置するダミートレンチ部３０‐ｂと、Ｘ軸方向においてダミートレンチ部３０‐ｂに最も近いゲートトレンチ部４０との間には２つのダミートレンチ部３０が設けられる。２つのダミートレンチ部３０および１つのゲートトレンチ部４０のセットは、Ｘ軸方向において繰り返し設けられてよい。

ＩＧＢＴ領域７０と、当該ＩＧＢＴ領域７０のＸ軸負方向に接するＦＷＤ領域８０との境界７２の上方にも、同様にダミートレンチ部３０‐ｂが設けられてよい。当該ダミートレンチ部３０‐ｂと、Ｘ軸方向において当該ダミートレンチ部３０‐ｂに最も近いゲートトレンチ部４０との間にも、２つのダミートレンチ部３０が設けられてよい。これに対して、ＦＷＤ領域８０におけるトレンチ部は、全てダミートレンチ部３０であってよい。

本実施形態において、ＦＷＤ領域８０のメサ部６０‐２は、上面６２に各々露出するベース領域１４およびコンタクト領域１５を有する。なお、Ａ‐Ａ断面において、メサ部６０‐２にはベース領域１４が存在する。

ＦＷＤ領域８０において、上面６２に露出する面積は、ベース領域１４の方がコンタクト領域１５より多くてよい。ＦＷＤ領域８０におけるベース領域１４は、ダイオードにおけるアノード領域として機能してよい。コンタクト領域１５は、Ｙ軸方向の端部近傍における所定の領域（例えば、ゲートランナー部５０の近傍領域）にのみ、部分的に設けられてよい。本実施形態におけるメサ部６０‐２においては、ベース領域１４の下面全体を覆うように蓄積領域１６が設けられる。

本実施形態においては、メサ部６０、トレンチ部、層間絶縁膜３８およびエミッタ電極５２を含む構造を、上面構造１１６と称する。但し、上面構造１１６は、半導体基板１０の上面６２近傍にライフタイム制御領域を含んでもよい。半導体基板１０の上面６２近傍とは、半導体基板１０の厚さ（即ち、Ｚ軸方向における上面６２から下面６４までの長さ）の半分の位置よりも上方を意味してよい。

ライフタイム制御領域とは、半導体基板１０の内部に不純物を注入すること等により意図的にライフタイムキラーが形成された領域である。ライフタイムキラーとは、半導体基板１０の内部におけるキャリアの再結合中心であってよい。キャリアの再結合中心は、結晶欠陥、空孔、複空孔、これらと半導体基板１０を構成する元素との複合欠陥、転位、ヘリウムおよびネオンなどの希ガス元素、または、白金などの金属元素などであってよい。

本実施形態においては、Ｎ＋型のフィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ：以下、ＦＳと略記する）領域２０、Ｐ型のフローティング領域８４、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２を含む構造を、下面構造１１８と称する。下面構造１１８は、半導体基板１０の厚さの半分の位置とＦＳ領域２０の上部との間に、ライフタイム制御領域を含んでもよい。

ＦＳ領域２０は、半導体装置１００がターン・オフするときにベース領域１４の底部から下面６４へ広がる空乏層がコレクタ領域２２に到達することを防ぐ機能を有してよい。ＦＳ領域２０は、Ｎ型の半導体領域であってよく、ドーピング濃度分布における１以上のピークを有してよい。ＦＳ領域２０におけるドーピング濃度分布の複数のピークは、Ｚ軸方向において離散的に設けられてよい。

フローティング領域８４は、電気的にフローティング状態であるＰ型の領域である。フローティング領域８４は、ＦＷＤ領域８０に設けられてよい。本実施形態において、フローティング領域８４は、ＦＷＤ領域８０の全体に分散的に設けられる。

電気的にフローティング状態であるとは、原則として、コレクタ電極２４およびエミッタ電極５２のいずれにも電気的に接続されていない状態を指す。フローティング領域８４を設けることにより、カソード領域８２からの電子の注入を抑制できる。これにより、半導体基板１０の下面６４側においてライフタイムキラーを設けなくとも、半導体基板１０の深さ方向におけるキャリア分布を調節することができる。このため、ライフタイム制御領域を設けるコストを削減することができる。加えて、ライフタイム制御領域に起因するリーク電流を低減することもできる。

フローティング領域８４は、ＦＷＤ領域８０内に位置してよい。本実施形態において、フローティング領域８４の端部９１は、Ｘ軸方向において境界７２に達しない。なお、本実施形態の端部９１は、境界７２に最も近いフローティング領域８４の端部である。境界７２と端部９１との距離Ｌ_１は、数ｎｍ以上数μｍ以下であってよい。なお、本実施形態において、Ｘ軸方向は、カソード領域８２からコレクタ領域２２に向かうカソード領域８２およびコレクタ領域２２の配列方向と平行な方向である。

本実施形態のフローティング領域８４は、Ｚ軸方向においてＦＳ領域２０内に位置する。つまり、本実施形態において、フローティング領域８４の上端は、ＦＳ領域２０の上端よりも下面６４に近い。また、本実施形態において、フローティング領域８４の下端はＦＳ領域２０の下端と一致するが、フローティング領域８４の下端はＦＳ領域２０の下端よりも上面６２に近くてもよい。

図３は、図１の領域Ｂの拡大図である。半導体基板１０のＸ軸およびＹ軸方向の長さは、それぞれ数ｍｍ以上十数ｍｍ以下であってよい。ＩＧＢＴ領域７０のＸ軸方向の幅は、ＦＷＤ領域８０のＸ軸方向の幅の１倍以上３倍以下であってよく、２倍以上３倍以下であってもよい。例えば、ＩＧＢＴ領域７０のＸ軸方向の幅は１０００μｍ以上１５００μｍ以下であり、ＦＷＤ領域８０のＸ軸方向の幅は４００μｍ以上５００μｍ以下である。なお、ＩＧＢＴ領域７０およびＦＷＤ領域８０のＹ軸方向の幅は、同じであってよい。

Ｘ‐Ｙ平面において、フローティング領域８４の面積は、ＦＷＤ領域８０の面積よりも小さくてよい。Ｘ‐Ｙ平面において、フローティング領域８４は、カソード領域８２の９０％以上１００％未満の範囲を覆ってよく、カソード領域８２の９０％以上９５％以下の範囲を覆ってよい。フローティング領域８４の各々は、Ｘ‐Ｙ平面において分散配置された島状の領域であってよい。各フローティング領域８４は、Ｘ軸およびＹ軸方向において所定の同じ距離Ｌ_Ｆだけ離間してよい。

図４Ａは、第１実施形態における半導体装置１００の製造方法を示すフロー図である。第１実施形態の製造方法は、上面構造１１６形成段階（Ｓ１０）と、コレクタ領域２２用注入段階（Ｓ２０）と、カソード領域８２用注入段階（Ｓ３０）と、フローティング領域８４用注入段階（Ｓ４０）と、第１のアニール段階（Ｓ５０）と、ＦＳ領域２０用注入段階（Ｓ６０）と、第２のアニール段階（Ｓ７０）と、コレクタ電極２４形成段階（Ｓ８０）とを備える。第１実施形態においては、Ｓに続く数字が小さい順に各段階が行われる。

図４Ｂは、第１実施形態における半導体装置１００の製造方法の各段階を示す図である。図４Ｂの（ａ）は、上面構造１１６を形成する段階（Ｓ１０）を示す。段階Ｓ１０においては、Ｎ－型の半導体基板１０にトレンチ部を形成してよい。ダミートレンチ導電部３４およびゲート導電部４４を形成するときに、ゲートランナー部５０のポリシリコン層を形成してよい。トレンチ部を形成した後に、半導体基板１０の上面６２へベース領域１４用のＰ型ドーパントを注入する。ドーパントは、イオンの状態で注入装置により加速されて、半導体基板１０へ注入されてよい。その後、１１５０℃程度で３時間、半導体基板１０をアニールしてよい。

段階Ｓ１０においては、その後、蓄積領域１６用のＮ型ドーパント、エミッタ領域１２用のＮ型ドーパント、および、コンタクト領域１５用のＰ型ドーパントを選択的に順次注入してよい。ただし、注入順序は適宜変更してもよい。その後、１０００℃程度で３０分間、半導体基板１０をアニールしてよい。段階Ｓ１０においては、さらにその後、ＣＶＤにより層間絶縁膜３８を形成してよい。その後、上面６２上の層間絶縁膜３８および熱酸化膜をエッチングにより選択的に除去することにより、開口５４を形成してよい。熱酸化膜は、例えば、ゲート絶縁膜４３およびダミートレンチ絶縁膜３３を形成するときに上面６２上に設けられた絶縁膜である。

段階Ｓ１０においては、さらにその後、エミッタ電極５２をスパッタリングにより堆積させてよい。エミッタ電極５２をスパッタリングにより堆積させるときに、ゲートランナー部５０の金属層およびゲートパッド１１４も堆積させてよい。堆積後に、エミッタ電極５２、ゲートランナー部５０の金属層およびゲートパッド１１４を所定の形状にパターニングしてよい。段階Ｓ１０は、エミッタ電極５２等の上部に、所定の開口を含むパッシベーション層を形成する段階を含んでもよい。

なお、本実施形態の段階Ｓ１０は、上面構造１１６形成後に、Ｚ軸方向において上面６２とは反対側の半導体基板１０の表面を研削することを含む。半導体基板１０は予め定められた耐圧に対応する厚さを有するよう、薄化されてよい。本実施形態の下面６４は、薄化後に露出する半導体基板１０の表面である。

図４Ｂの（ｂ）は、コレクタ領域２２用注入段階（Ｓ２０）を示す。段階Ｓ２０においては、半導体基板１０の下面６４の全体へＰ型ドーパントを注入する。段階Ｓ２０は、ＩＧＢＴ領域７０におけるコレクタ領域２２を形成することを目的としたドーパント注入であってよい。つまり、段階Ｓ２０においては、半導体装置１００におけるコレクタ領域２２のドーピング濃度に対応するドーズ量で、Ｐ型ドーパントをドーピングしてよい。

図４Ｂの（ｃ）は、カソード領域８２用注入段階（Ｓ３０）を示す。段階Ｓ３０では、まずフォトレジスト材料等のマスク６８を下面６４全体に接して形成する。その後、Ｘ‐Ｙ平面においてコレクタ領域２２に対応する範囲にマスク６８‐１をパターニングする。その後、半導体基板１０の下面６４へＮ型のドーパントを注入する。段階Ｓ３０は、ＦＷＤ領域８０におけるカソード領域８２を形成することを目的としたドーパント注入であってよい。つまり、段階Ｓ３０においては、半導体装置１００におけるカソード領域８２のドーピング濃度に対応するドーズ量で、Ｎ型ドーパントをドーピングしてよい。

これにより、マスク６８‐１が設けられていない範囲においては、Ｐ型ドーパントが注入された領域がカウンタードープされる。なお、マスク６８‐１が設けられた範囲においては、Ｎ型ドーパントが注入されなくてよい。ドーピング後に、マスク６８‐１は除去してよい。

図４Ｂの（ｄ）は、フローティング領域８４用注入段階（Ｓ４０）を示す。段階Ｓ４０においては、Ｘ‐Ｙ平面においてフローティング領域８４に対応する範囲にマスク６８‐２を設ける。本実施形態のマスク６８‐２は、マスク６８‐１と同様の手法で形成されるが、Ｘ‐Ｙ平面においてマスク６８‐１とは異なる範囲に設けられる。

その後、半導体基板１０の下面６４へＰ型のドーパントを注入する。段階Ｓ４０は、Ｐ型のフローティング領域８４を形成することを目的としたドーパント注入であってよい。つまり、段階Ｓ４０においては、半導体装置１００におけるフローティング領域８４のドーピング濃度に対応するドーズ量で、Ｐ型ドーパントをドーピングしてよい。段階Ｓ４０の注入深さ範囲は、カソード領域８２の注入深さ範囲よりも浅くてよい。ドーピング後に、マスク６８‐２は除去してよい。

上述のように、段階Ｓ３０およびＳ４０においては、マスク６８を形成、パターニングおよび除去する複数回のマスクプロセスを実行する。それゆえ、複数の注入段階のうち後ろの注入段階ほど、パーティクル８６の発生や付着の可能性が高くなる。すると、パーティクルに起因して半導体基板１０中に欠陥８８が生じたり、傷が生じたりする可能性がある。カソード領域８２に生じた欠陥８８や傷は、ＦＷＤ領域８０の電気的特性に直接的に影響するので、半導体装置１００への影響が大きい。例えば、カソード領域８２に欠陥８８や傷が生じると、接合リーク、耐圧不良およびスイッチング特性の低下等の影響が生じ得る。

そこで、本実施形態においては、カソード領域８２用注入段階（Ｓ３０）の後にフローティング領域８４用注入段階（Ｓ４０）を実行する。これにより、フローティング領域８４用注入段階後にカソード領域８２用注入段階を実行する場合に比べて、より清浄な状態である下面６４に対してカソード領域８２用注入段階を実行することができる。それゆえ、段階Ｓ３０においてカソード領域８２に欠陥８８や傷が生じるリスクを低減することができる。それゆえ、半導体装置１００において、電流リークおよび耐圧不良を低減することができる。このように、本実施形態においては、ＲＣ－ＩＧＢＴの良品率を向上することができる。

なお、本実施形態においては、下面６４が清浄な状態においてコレクタ領域２２用注入段階（Ｓ２０）を実行するので、コレクタ領域２２における欠陥８８や傷も低減することができる。これにより、コレクタ領域２２においても電流リークおよび耐圧不良を低減することもできる。ただし、本実施形態においては、フローティング領域８４用注入段階（Ｓ４０）の後に、カソード領域８２用注入段階（Ｓ３０）を実行する場合に比べて、フローティング領域８４には多くの欠陥８８が導入され得る。しかしながら、カソード領域８２に欠陥８８や傷が導入される場合に比べて、フローティング領域８４に導入された欠陥８８は、ＦＷＤ領域８０への影響が小さい。それゆえ、本実施形態においては、フローティング領域８４に導入された欠陥８８は許容できるものと見なしてよい。

図４Ｂの（ｅ）は、第１のアニール段階（Ｓ５０）を示す。本実施形態においては、下面６４にレーザー光を照射することにより１０００℃の温度で半導体基板１０をアニールする。レーザー光は、半導体基板１０のバンドギャップエネルギーよりも高いエネルギーを有してよい。段階Ｓ５０により、ドーパントイオン注入により生じた結晶欠陥を回復し、かつ、注入したドーパントを活性化することができる。

図４Ｂの（ｆ）は、ＦＳ領域２０用注入段階（Ｓ６０）を示す。本実施形態においては、ＦＳ領域２０を形成することを目的として、水素を下面６４から所定の深さ範囲まで注入する。なお、水素は、水素イオン（即ち、プロトン）の状態で、半導体基板１０へ注入されてよい。ＦＳ領域２０にはＺ軸方向において複数のピークが設けられるように、注入エネルギーを変えて水素イオンを半導体基板１０へ多段注入してよい。

図４Ｂの（ｇ）は、第２のアニール段階（Ｓ７０）を示す。本実施形態においては、熱処理炉１５０中に半導体基板１０を載置して約４００℃の温度で半導体基板１０をアニールする。ＦＳ領域２０のアニールを段階Ｓ５０とは別途に実行することにより、段階Ｓ２０から段階Ｓ４０において注入したＰ型およびＮ型ドーパントとは異なる温度であって、水素の活性化に最も適した温度で、ＦＳ領域２０の水素を活性化することができる。加えて、段階Ｓ５０の後にＦＳ領域２０用注入段階を実行することにより、段階Ｓ５０の前にＦＳ領域２０用注入段階を実行する場合に比べて、ＦＳ領域２０用のドーパント注入精度を向上させることができる。

図４Ｂの（ｈ）は、コレクタ電極２４形成段階（Ｓ８０）を示す。本実施形態においては、下面６４の全体に接するコレクタ電極２４をスパッタリングにより形成する。これにより、半導体装置１００が完成する。なお、端部９１の位置は、コレクタ領域２２用注入段階、カソード領域８２用注入段階およびフローティング領域８４用注入段階の後における位置であってよい。本実施形態における端部９１の位置は、段階Ｓ８０後における端部９１の位置である。

図５Ａは、第１実施形態の第１変形例における半導体装置１２０の製造方法を示すフロー図である。なお、半導体装置１２０は次図にて示す。本実施形態においては、カソード領域８２用注入段階（Ｓ１２）の後にコレクタ領域２２用注入段階（Ｓ２０）を行い、かつ、コレクタ領域２２用注入段階（Ｓ２０）の後にフローティング領域８４用注入段階（Ｓ４０）を行う。係る点が、第１実施形態と異なる。第１実施形態と同じ段階については、説明を省略する。

図５Ｂは、第１実施形態の第１変形例における半導体装置１２０の製造方法の各段階を示す図である。図５Ｂの（ａ）の段階Ｓ１２は図４Ｂの（ｃ）の段階Ｓ３０に対応し、図５Ｂの（ｂ）の段階Ｓ２０は図４Ｂの（ｂ）の段階Ｓ２０に対応し、図５Ｂの（ｃ）の段階Ｓ４０は図４Ｂの（ｄ）の段階Ｓ４０に対応し、図５Ｂの（ｄ）の段階Ｓ８０は図４Ｂの（ｈ）の段階Ｓ８０に対応する。第１変形例においても、カソード領域８２およびコレクタ領域２２における電流リークおよび耐圧不良を低減することができるので、ＲＣ－ＩＧＢＴの良品率を向上することができる。

図６Ａは、第１実施形態の第２変形例における半導体装置１４０の製造方法を示すフロー図である。なお、半導体装置１４０は次図にて示す。本実施形態においては、カソード領域８２用注入段階（Ｓ３０）の後にフローティング領域８４用注入段階（Ｓ４０）を行い、且つ、フローティング領域８４用注入段階（Ｓ４０）の後にコレクタ領域２２用注入段階（Ｓ４２）を行う。係る点が、第１実施形態と異なる。第１実施形態と同じ段階については、説明を省略する。

図６Ｂは、第１実施形態の第２変形例における半導体装置１４０の製造方法の各段階を示す図である。図６Ｂの（ａ）の段階Ｓ３０は図４Ｂの（ｃ）の段階Ｓ３０に対応し、図６Ｂの（ｂ）の段階Ｓ４０は図４Ｂの（ｄ）の段階Ｓ４０に対応し、図６Ｂの（ｃ）の段階Ｓ４２は図４Ｂの（ｂ）の段階Ｓ２０に対応し、図６Ｂの（ｄ）の段階Ｓ８０は図４Ｂの（ｈ）の段階Ｓ８０に対応する。第２変形例においては、カソード領域８２における電流リークおよび耐圧不良を低減することができるので、ＲＣ－ＩＧＢＴの良品率を向上することができる。

図７は、第１実施形態における境界７２近傍の電子および正孔の濃度分布を示す図である。図７の中央に、半導体装置１００における境界７２近傍の部分拡大図を示す。図７では、境界７２近傍の部分拡大図を挟んで、部分拡大図のＣ‐Ｃ断面およびＤ‐Ｄ断面における電子正孔濃度分布をそれぞれ示す。Ｃ‐Ｃ断面およびＤ‐Ｄ断面において、横軸は電子濃度または正孔濃度（ｃｍ^－３）であり、縦軸は深さ位置（μｍ）である。なお、本明細書において、電子濃度および正孔濃度は、実効的な（即ち、正味の）濃度である。実効的な濃度とは、例えば電子濃度および正孔濃度の差分である。

Ｃ‐Ｃ断面は、上面６２に近い順に、ドリフト領域１８、ＦＳ領域２０およびコレクタ領域２２を通る。ドリフト領域１８およびＦＳ領域２０は、Ｎ型領域であるので、電子が多数キャリアとなる領域である。なお、Ｎ型領域の濃度は、電子濃度を意味する。これに対して、コレクタ領域２２は、Ｐ型領域であるので、正孔が多数キャリアとなる領域である。なお、Ｐ型領域の濃度は、正孔濃度を意味する。深さ方向において、イオン注入したＰ型およびＮ型のドーパント濃度分布のピークは、それぞれ正孔濃度および電子濃度のピーク位置に一致してよい。なお、ドーパント注入後のアニール等に起因して、注入したドーパントの濃度ピーク位置と電子または正孔の濃度ピーク位置とは完全に一致しなくてもよい。ただし、各ピークの相対的な位置関係は、ほぼ同じであると見なしてよい。

Ｄ‐Ｄ断面は、上面６２に近い順に、ドリフト領域１８、ＦＳ領域２０、フローティング領域８４およびカソード領域８２を通る。フローティング領域８４における濃度は正孔濃度であり、カソード領域８２における濃度は電子濃度である。

図８は、第１実施形態の第３変形例における半導体装置１６０の製造方法の段階を示す図である。図８の（ａ）の段階Ｓ１４０は図４Ｂの（ｄ）の段階Ｓ４０に対応し、図８の（ｂ）の段階Ｓ１８０は図４Ｂの（ｈ）の段階Ｓ８０に対応する。なお、第１実施形態と同じ段階については、説明を省略する。第３変形例は、フローティング領域８４をカソード領域８２中に形成する点が、第１実施形態と異なる。第３変形例において、フローティング領域８４の上端とＦＳ領域２０との間におけるカソード領域８２には、フローティング領域８４形成に用いたＰ型ドーパント濃度分布のテール領域が存在してよい。同様に、フローティング領域８４の下端と下面６４との間におけるカソード領域８２にも、フローティング領域８４形成に用いたＰ型ドーパント濃度分布のテール領域が存在してよい。

また、フローティング領域８４のＰ型ドーパント濃度分布のピークは、カソード領域８２の深さ位置の半分よりもＦＳ領域２０に近い位置に存在してよい。第３変形例においては、フローティング領域８４を下面６４よりもＦＳ領域２０の近くに設ける。これにより、カソード領域８２中にフローティング領域８４を設けつつも、半導体装置１６０の下面６４にフローティング領域８４が露出するリスクを低減することができる。図８の第３変形例は、図５Ａおよび図５Ｂの第１変形例ならびに図６Ａおよび図６Ｂの第２変形例と組み合わせてもよい。

図９は、第１実施形態の第４変形例における半導体装置１８０の製造方法の段階を示す図である。図９の（ａ）の段階Ｓ２４０は図４Ｂの（ｄ）の段階Ｓ４０に対応し、図９の（ｂ）の段階Ｓ２８０は図４Ｂの（ｈ）の段階Ｓ８０に対応する。なお、第１実施形態と同じ段階については説明を省略する。第４変形例は、フローティング領域８４の下端をカソード領域８２よりも上方に形成する点が、第１実施形態と異なる。図９の（ｂ）においては、フローティング領域８４の下端とカソード領域８２の上端との距離をＬ_２として示す。第４変形例において、フローティング領域８４の下端とカソード領域８２の上端との間のＦＳ領域２０には、フローティング領域８４形成に用いたＰ型ドーパント濃度分布のテール領域が存在してよい。また、第１実施形態の第３変形例と同様に、フローティング領域８４の上端とＦＳ領域２０の上端との間には、フローティング領域８４形成に用いたＰ型ドーパント濃度分布のテール領域が存在してよい。図９の第４変形例は、図５Ａおよび図５Ｂの第１変形例ならびに図６Ａおよび図６Ｂの第２変形例と組み合わせてもよい。

図１０Ａは、第２実施形態における半導体装置２００の製造方法を示すフロー図である。なお、半導体装置２００は次図にて示す。第２実施形態の製造方法は、上面構造１１６を形成する段階（Ｓ４１０）と、コレクタ領域２２用注入段階（Ｓ４２０）と、フローティング領域８４用注入段階（Ｓ４４０）と、カソード領域８２用注入段階（Ｓ４４４）と、第１のアニール段階（Ｓ４５０）と、ＦＳ領域２０用注入段階（Ｓ４６０）と、第２のアニール段階（Ｓ４７０）と、コレクタ電極２４形成段階（Ｓ４８０）とを備える。第２実施形態においても、Ｓに続く数字が小さい順に各段階が行われる。

図１０Ｂは、第２実施形態における半導体装置２００の製造方法の各段階を示す図である。図１０Ｂの（ａ）の段階Ｓ４１０は、図４Ｂの（ａ）の段階Ｓ１０に対応する。図１０Ｂの（ｂ）の段階Ｓ４２０は、図４Ｂの（ｂ）の段階Ｓ２０に対応する。図１０Ｂの（ｃ）の段階Ｓ４４０は、図４Ｂの（ｄ）の段階Ｓ４０に対応する。図１０Ｂの（ｄ）の段階Ｓ４４４は、図４Ｂの（ｃ）の段階Ｓ３０に対応する。図１０Ｂの（ｅ）の段階Ｓ４５０は、図４Ｂの（ｅ）の段階Ｓ５０に対応する。図１０Ｂの（ｆ）の段階Ｓ４６０は、図４Ｂの（ｆ）の段階Ｓ６０に対応する。図１０Ｂの（ｇ）の段階Ｓ４７０は、図４Ｂの（ｇ）の段階Ｓ７０に対応する。図１０Ｂの（ｈ）の段階Ｓ４８０は、図４Ｂの（ｈ）の段階Ｓ８０に対応する。

コレクタ領域２２用注入段階およびカソード領域８２用注入段階の後にフローティング領域８４用注入段階を実行する場合、カソード領域８２には、コレクタ領域２２用のＰ型ドーパントに加えて、カソード領域８２用のＮ型ドーパントが注入されることとなる。それゆえ、フローティング領域８４直下のカソード領域８２における結晶性の乱れが大きくなり得る。カソード領域８２における結晶性の乱れが大きい場合、フローティング領域８４用のＰ型ドーパントの注入範囲が設計範囲からばらつく可能性がある。例えば、Ｐ型ドーパントはＺ軸方向に加えて、Ｘ‐Ｙ平面方向にもばらつく可能性がある。

これに対して、第２実施形態においては、コレクタ領域２２用注入段階（Ｓ４２０）およびフローティング領域８４用注入段階（Ｓ４４０）の後に、カソード領域８２用注入段階（Ｓ４４４）を実行する。第２実施形態においては、コレクタ領域２２用のＰ型ドーパント注入段階（Ｓ４２０）の後、且つ、カソード領域８２用のＮ型ドーパント注入段階（Ｓ４４４）の前に、フローティング領域８４用のＰ型ドーパントを注入する（Ｓ４４０）ので、フローティング領域８４をより制御性良く設けることができる。これにより、フローティング領域８４用のＰ型ドーパントの注入範囲を設計範囲に設けることができる。それゆえ、複数の半導体装置２００における特性ばらつきを小さくすることができる。

さらに、本実施形態においては、下面６４が清浄な状態においてコレクタ領域２２用注入段階（Ｓ４２０）を実行するので、コレクタ領域２２における欠陥８８や傷を低減することができる。これにより、半導体装置２００において電流リークおよび耐圧不良を低減することができる。なお、本実施形態においても、図８の半導体装置１６０のように、フローティング領域８４をカソード領域８２中に形成してよい。また、図９の半導体装置１８０のように、フローティング領域８４の下端をカソード領域８２よりも上方に形成してもよい。

図１１Ａは、第２実施形態の第１変形例における半導体装置２２０の製造方法を示すフロー図である。なお、半導体装置２２０は次図にて示す。第１変形例においては、フローティング領域８４用注入段階（Ｓ４４０）の後にコレクタ領域２２用注入段階（Ｓ４４２）を行い、且つ、コレクタ領域２２用注入段階（Ｓ４４２）の後にカソード領域８２用注入段階（Ｓ４４４）を行う。係る点が、第２実施形態と異なる。

図１１Ｂは、第２実施形態の第１変形例における半導体装置２２０の製造方法の各段階を示す図である。図１１Ｂの（ａ）の段階Ｓ４４０は、図１０Ｂの（ｃ）の段階Ｓ４４０に対応する。図１１Ｂの（ｂ）の段階Ｓ４４２は、図１０Ｂの（ｂ）の段階Ｓ４２０に対応する。図１１Ｂの（ｃ）の段階Ｓ４４４は、図１０Ｂの（ｄ）の段階Ｓ４４４に対応する。図１１Ｂの（ｄ）の段階Ｓ４８０は、図１０Ｂの（ｈ）の段階Ｓ４８０に対応する。第１変形例においては、下面構造１１８の形成においてフローティング領域８４を最初に形成するので、第２実施形態に比べてフローティング領域８４の制御性をさらに向上させることができる。

図１２Ａは、第２実施形態の第２変形例における半導体装置２４０の製造方法を示すフロー図である。なお、半導体装置２４０は次図にて示す。第２変形例においては、フローティング領域８４用注入段階（Ｓ４４０）の後にカソード領域８２用注入段階（Ｓ４４４）を行い、且つ、カソード領域８２用注入段階（Ｓ４４４）の後にコレクタ領域２２用注入段階（Ｓ４４８）を行う。係る点が、第２実施形態と異なる。

図１２Ｂは、第２実施形態の第２変形例における半導体装置２４０の製造方法の各段階を示す図である。図１２Ｂの（ａ）の段階Ｓ４４０は、図１０Ｂの（ｃ）の段階Ｓ４４０に対応する。図１２Ｂの（ｂ）の段階Ｓ４４４は、図１０Ｂの（ｄ）の段階Ｓ４４４に対応する。図１２Ｂの（ｃ）の段階Ｓ４４８は、図１０Ｂの（ｂ）の段階Ｓ４２０に対応する。図１２Ｂの（ｄ）の段階Ｓ４８０は、図１０Ｂの（ｈ）の段階Ｓ４８０に対応する。第２変形例においても、下面構造１１８の形成においてフローティング領域８４を最初に形成するので、第２実施形態に比べてフローティング領域８４の制御性をさらに向上させることができる。

なお、第２実施形態、第２実施形態の第１変形例、および、第２実施形態の第２変形例においても、図８の半導体装置１６０のように、フローティング領域８４をカソード領域８２中に形成してよい。また、図９の半導体装置１８０のように、フローティング領域８４の下端をカソード領域８２よりも上方に形成してもよい。

図１３Ａは、第３実施形態における半導体装置３００の製造方法を示すフロー図である。なお、半導体装置３００は次図にて示す。第３実施形態は、境界７２の位置とフローティング領域８４の端部９１とが一致する点において、上述の実施形態と異なる。図１３Ａに示す各段階の順序は図４Ａと同じであるが、段階Ｓ５２０、Ｓ５３０およびＳ５４０は、図５Ａ、６Ａ、１０Ａ、１１Ａおよび１２Ａの各実施形態のように、適宜入れ替えてもよい。

図１３Ｂの（ａ）及び（ｂ）は、第３実施形態における半導体装置３００の製造方法の段階を示す図である。図１３Ｂの（ａ）は、フローティング領域８４用注入段階（Ｓ５４０）であり、図１３Ｂの（ｂ）は、コレクタ電極２４形成段階（Ｓ５８０）である。段階Ｓ５４０においては、フローティング領域８４に対応するマスク６８‐２のＸ軸方向の端部６９を境界７２に一致させる。これにより、段階Ｓ５８０に示すように、半導体装置３００におけるフローティング領域８４の端部９１が、Ｘ軸方向において境界７２に位置する。なお、本実施形態においても、端部９１の位置は、コレクタ領域２２用注入段階（Ｓ５２０）、カソード領域８２用注入段階（Ｓ５３０）およびフローティング領域８４用注入段階（Ｓ５４０）の後である段階Ｓ５８０における位置である。

段階Ｓ５４０においては、カソード領域８２よりも上面６２に近い範囲にＰ型ドーパントを注入してよい。この結果、半導体装置３００において、フローティング領域８４の下端９４は、カソード領域８２の上端８３から離間してよい。

本実施形態においては、Ｘ‐Ｙ平面方向においてフローティング領域８４を可能な限りＩＧＢＴ領域７０に近づけつつも、Ｚ軸方向においてフローティング領域８４を確実にコレクタ領域２２から離間させることができる。従って、フローティング領域８４がＩＧＢＴ領域７０にまで設けられる場合に比べて、フローティング領域８４とコレクタ領域２２とが短絡することをより確実に防ぐことができる。なお、半導体装置３００において、フローティング領域８４の上端９３は、ＦＳ領域２０の上端よりも下面６４に近くてよい。つまり、フローティング領域８４の上端９３の上方にはＦＳ領域２０が存在してよい。

図１３Ｃは、第３実施形態における境界７２近傍の電子および正孔の濃度分布を示す図である。図１３Ｃの中央に、半導体装置３００における境界７２近傍の部分拡大図を示す。図１３Ｃでは、境界７２近傍の部分拡大図を挟んで、部分拡大図のＥ‐Ｅ断面およびＦ‐Ｆ断面における電子正孔濃度分布をそれぞれ示す。Ｅ‐Ｅ断面およびＦ‐Ｆ断面において、横軸は電子濃度または正孔濃度（ｃｍ^－３）であり、縦軸は深さ位置（μｍ）である。

Ｅ‐Ｅ断面は図７のＣ‐Ｃ断面と同じであるので、説明を省略する。Ｆ‐Ｆ断面は、図７のＤ‐Ｄ断面に類似する。ただし、Ｆ‐Ｆ断面においては、カソード領域８２の上端８３とフローティング領域８４の下端９４との間に、ＦＳ領域２０が設けられる。Ｆ‐Ｆ断面は、フローティング領域８４の端部９１の位置以外の点において、図９の（ｂ）と同じであってよい。

図１３Ｃに示す様に、フローティング領域８４は、カソード領域８２の上端８３から離間してよい。Ｚ軸方向においてカソード領域８２とコレクタ領域２２との上端の位置が同じである本実施形態においては、フローティング領域８４の下端９４は、コレクタ領域２２の上端２３よりも上面６２に近い。また、フローティング領域８４の上端９３は、ＦＳ領域２０の上端よりも下に位置する。なお、本実施形態において、Ｚ軸方向においてカソード領域８２の上端８３は、コレクタ領域２２の上端２３よりも上面６２に近く、且つ、フローティング領域８４は、カソード領域８２の上端８３から離間してもよい。

図１３Ｄは、第３実施形態の第１変形例における境界７２近傍の電子および正孔の濃度分布を示す図である。図１３Ｄの中央に境界７２近傍の部分拡大図を示し、図１３Ｄの左側および右側に部分拡大図のＧ‐Ｇ断面およびＨ‐Ｈ断面におけるドーパント濃度分布をそれぞれ示す。Ｇ‐Ｇ断面およびＨ‐Ｈ断面の横軸および縦軸は、図１３Ｃと同じである。

当該第１変形例においては、カソード領域８２のＺ軸方向の厚さをコレクタ領域２２のＺ軸方向の厚さよりも厚くする。カソード領域８２の上端８３及びフローティング領域８４の下端９４は、電子濃度及び正孔濃度が谷を形成する位置とする。例えば、下面６４にＰ型ドーパントを注入するコレクタ領域２２用注入段階Ｓ５２０の後に、Ｎ型ドーパントを注入するカソード領域８２用注入段階Ｓ５３０を実行することで、コレクタ領域２２よりも厚いカソード領域８２を形成する。なお、Ｎ型ドーパントを注入するカソード領域８２用注入段階Ｓ５３０を先に実行し、この後に、コレクタ領域２２用注入段階Ｓ５２０を実行してもよい。

当該第１変形例においては、カソード領域８２の方がコレクタ領域２２よりも厚いので、カソード領域８２の上端８３は、コレクタ領域２２の上端２３よりも上面６２の近くに位置する。また、フローティング領域８４の下端９４は、コレクタ領域２２の上端２３よりも上面６２に近い。これにより、フローティング領域８４とコレクタ領域２２とが短絡することを確実に防ぐことができる。それゆえ、半導体装置３００の特性を、設計された特性に近づけることができる。また、境界７２の位置とフローティング領域８４の端部９１とが一致する第３実施形態に限らず、第１実施形態、第２実施形態においても、コレクタ領域２２よりも厚いカソード領域８２とすることで、意図した構造を製造しやすくなり、より信頼性を高めることできる。なお、カソード領域８２の方がコレクタ領域２２よりも厚いとは、カソード領域８２の方が微差によりコレクタ領域２２よりも厚い場合に限らず、カソード領域８２の方がコレクタ領域２２よりも明確に厚い場合を意図するものとしてもよい。具体的には、カソード領域８２の方がコレクタ領域２２よりも１．２倍程度厚くてよく、好ましくは、カソード領域８２の方がコレクタ領域２２よりも１．４倍程度厚くてよく、より好ましくは、カソード領域８２の方がコレクタ領域２２よりも１．６倍程度厚くてよい。

なお、フローティング領域８４用注入段階Ｓ５４０は、コレクタ領域２２用注入段階Ｓ５２０及びカソード領域８２用注入段階Ｓ５３０の前に実行してもよい。また、フローティング領域８４用注入段階Ｓ５４０は、コレクタ領域２２用注入段階Ｓ５２０とカソード領域８２用注入段階Ｓ５３０との間、または、コレクタ領域２２用注入段階Ｓ５２０及びカソード領域８２用注入段階Ｓ５３０の後に実行してもよい。なお、当該第１変形例においても、フローティング領域８４の端部９１は、境界７２に位置する。

図１３Ｅは、第３実施形態の第２変形例における境界７２近傍の電子および正孔の濃度分布を示す図である。図１３Ｅの中央に境界７２近傍の部分拡大図を示し、図１３Ｅでは、境界７２近傍の部分拡大図を挟んで、部分拡大図のＩ‐Ｉ断面およびＪ‐Ｊ断面におけるドーパント濃度分布をそれぞれ示す。Ｉ‐Ｉ断面およびＪ‐Ｊ断面の横軸および縦軸は、図１３Ｃと同じである。

当該第２変形例においても、カソード領域８２の深さ方向の厚さをコレクタ領域２２のＺ軸方向の厚さよりも厚くする。なお、深さ方向は、下面６４から上面６２に向かう方向と平行であってよい。カソード領域８２用注入段階において、異なる加速エネルギーによりＮ型イオンを注入してもよい。つまり、カソード領域８２用注入段階において、Ｎ型イオンの濃度分布が深さ方向の一つの位置にピークを有するようにイオン注入を実行してよく、Ｎ型イオンの濃度分布が深さ方向の異なる複数の位置にピークを有するようにイオン注入を実行してもよい。

カソード領域８２が深さ方向の異なる複数の位置にピークを有する場合、フローティング領域８４のＰ型ドーパント濃度分布のピーク位置は、カソード領域８２のＮ型ドーパント濃度分布の複数のピークの間に設けられてよい。カソード領域８２のＮ型ドーパント濃度分布における複数のピーク濃度の各々は、同じであってよく、上面６２に向かうにつれて減少してよく、上面６２に向かうにつれて増加してもよい。また、フローティング領域８４用注入段階Ｓ５４０で注入されるＰ型ドーパント濃度は、フローティング領域８４の領域にカソード領域８２用注入段階Ｓ５３０で注入されるＮ型ドーパント濃度より、高くてよい。

当該第２変形例において、カソード領域８２が深さ方向の異なる位置にＮ型のドーパント濃度のピークを二つ有するように、段階Ｓ５３０においてＮ型ドーパントを注入する。これにより、カソード領域８２は、深さ方向の異なる位置に電子濃度のピークを二つ有する。さらに、当該第２変形例において、フローティング領域８４のＰ型のドーパント濃度のピークがＮ型のドーパント濃度の二つのピークの間に位置するように、段階Ｓ５４０においてＰ型ドーパントを注入する。これにより、フローティング領域８４における正孔濃度のピーク位置は、深さ方向において、カソード領域８２における二つの電子濃度のピークの間に位置する。当該第２変形例においては、カソード領域８２のピーク位置とフローティング領域８４のピーク位置とが深さ方向において重なる場合に比べて、フローティング領域８４用注入段階においてＰ型ドーパント濃度を低減しても、十分なＰ型特性を有するフローティング領域８４を得ることができる。

また、他の実施形態において、カソード領域８２は深さ方向の異なる位置に三つ以上のＮ型ドーパント濃度のピークを有してもよい。この場合、フローティング領域８４のピーク位置は、カソード領域８２のいずれか二つのピーク位置の間に設けられてよい。

第２変形例においては、フローティング領域８４のＺ軸方向の全範囲は、カソード領域８２中に位置する。また、フローティング領域８４の下端９４は、コレクタ領域２２の上端２３よりも上面６２に近い。それゆえ、Ｘ‐Ｙ平面方向においてフローティング領域８４を可能な限りＩＧＢＴ領域７０に近づけつつも、Ｚ軸方向においてフローティング領域８４を確実にコレクタ領域２２から離間させることができる。なお、他の実施形態においては、フローティング領域８４の少なくとも一部が、カソード領域８２中に位置してもよい。つまり、フローティング領域８４の下部がカソード領域８２の上部と部分的に重なって、フローティング領域８４の上端９３がカソード領域８２の上端８３よりも上にあってもよい。フローティング領域８４のピークがカソード領域８２のピークよりも高濃度の場合、こうした形状が容易に形成される。

なお、図１３Ｂから図１３Ｅのコレクタ領域２２、カソード領域８２、フローティング領域８４の説明は、フローティング領域８４の端部９１がＸ軸方向において境界７２に達しない第１実施形態及び第２実施形態にも適用してよい。

図１４は、第４実施形態に係るＦＷＤ領域８０の上面視図である。第４実施形態の半導体装置は、一つの半導体基板１０に、ＦＷＤ領域８０およびＩＧＢＴ領域７０の両方を有してよく、ＦＷＤ領域８０だけを有していてもよい。ＩＧＢＴ領域７０は、第１から第３実施形態におけるいずれかのＩＧＢＴ領域７０と同一である。ＩＧＢＴ領域７０は、上面視においてＦＷＤ領域８０と並んで配置されている。

本例では、ゲートトレンチ部４０およびエミッタ領域１２を含むゲート構造が周期的に配置された領域をＩＧＢＴ領域７０とする。また、当該ゲート構造が設けられておらず、且つ、半導体基板１０の下面６４にカソード領域８２が周期的に配置された領域をＦＷＤ領域８０とする。ＦＷＤ領域８０の各メサ部６０の上面においては、８０％以上の面積がベース領域１４等のＰ型領域であってよい。

本例のＦＷＤ領域８０は、半導体基板１０の下面６４に露出する、第１導電型（本例ではＰ＋型）のカソード間領域８１を備える点で、第１から第３実施形態におけるＦＷＤ領域８０と相違する。カソード間領域８１以外の構造は、第１から第３の各実施形態におけるいずれかの例と同一である。カソード間領域８１のドーピング濃度およびＺ軸方向の厚みは、ＩＧＢＴ領域７０のコレクタ領域２２と同一であってよい。

カソード間領域８１は、下面６４と平行な面内の予め定められた方向において、カソード領域８２と交互に配置されている。図１４の例では、カソード間領域８１とカソード領域８２は、Ｙ軸方向に沿って交互に配置されている。カソード間領域８１およびカソード領域８２は、ＦＷＤ領域８０のＸ軸方向における一方の端から他方の端まで、Ｘ軸方向に伸びる帯形状を有してよい。

他の例では、カソード間領域８１とカソード領域８２は、Ｙ軸方向とは異なる方向に沿って交互に配置されていてもよい。また、カソード間領域８１とカソード領域８２は、２つの方向において交互に配置されていてもよい。カソード間領域８１とカソード領域８２は、Ｘ軸方向およびＹ軸方向の両方において交互に配置されていてもよい。

フローティング領域８４は、カソード領域８２の上方と、カソード間領域８１の上方とに設けられている。ただし、カソード領域８２の一部の領域の上方には、フローティング領域８４が設けられていない。また、カソード間領域８１の一部の領域の上方には、フローティング領域８４が設けられていない。

ＦＷＤ領域８０において、カソード間領域８１と、フローティング領域８４とを設けることで、カソード領域８２からのキャリアの注入量を、より精度よく調整できる。このため、半導体装置の特性を、より精度よく調整できる。

図１５は、図１４におけるＫ－Ｋ断面およびＬ－Ｌ断面を含む斜視断面図である。Ｋ－Ｋ断面はＸＺ面であり、Ｌ－Ｌ断面はＹＺ面である。図１５においては、半導体基板１０の断面を示しており、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を省略している。

図１４および図１５に示すように、本例のフローティング領域８４は、Ｘ軸方向において、それぞれのカソード領域８２の一部と重なって配置されている。つまり、カソード領域８２のＸ軸方向における一部は、フローティング領域８４と重なっていない。フローティング領域８４は、Ｘ軸方向において、それぞれのカソード間領域８１の一部と重なって配置されていてよい。カソード間領域８１のＸ軸方向における一部は、フローティング領域８４と重なっていなくてよい。なお重なるとは、Ｚ軸方向において対向する位置に配置されることを指す。図１４に示すように、フローティング領域８４は、Ｘ軸方向において離散的に配置されていてよい。２つのフローティング領域８４の間には、ドリフト領域１８またはＦＳ領域２０が設けられてよい。

図１４および図１５に示すように、本例のフローティング領域８４は、Ｙ軸方向において、それぞれのカソード領域８２の全体と重なって配置されている。本例のフローティング領域８４は、Ｙ軸方向において、カソード間領域８１の一部と重なる位置まで延伸している。図１４に示すように、フローティング領域８４は、Ｙ軸方向において離散的に配置されていてよい。それぞれのカソード領域８２のＹ軸方向における両端部は、フローティング領域８４と重なっていてよい。また、他の例においては、フローティング領域８４は、Ｙ軸方向において、それぞれのカソード間領域８１の全体と重なって配置されていてもよい。この場合フローティング領域８４は、Ｙ軸方向において、カソード領域８２の一部と重なる位置まで延伸していてよい。

図１５に示すように、ダミートレンチ部３０は、所定の延伸方向（本例ではＹ軸方向）に延びて設けられている。ダミートレンチ部３０の延伸方向は、上面視図においてダミートレンチ部３０の長手方向である。カソード間領域８１とカソード領域８２は、ダミートレンチ部３０の延伸方向（Ｙ軸方向）に沿って交互に配置されている。このため、それぞれのメサ部６０－２の下方には、カソード間領域８１とカソード領域８２の両方が配置される。このため、それぞれのメサ部６０－２において、カソード領域８２からのキャリア注入量を均一化できる。

また、フローティング領域８４は、半導体基板１０の深さ方向において、カソード間領域８１と離れて配置されている。これによりフローティング領域８４が、カソード間領域８１を介して、コレクタ電極２４と接続されることを防げる。カソード間領域８１とフローティング領域８４との間には、ＦＳ領域２０またはドリフト領域１８が設けられていてよい。

図１６は、フローティング領域８４、カソード領域８２およびカソード間領域８１の配置例を説明する拡大上面図である。本例では、フローティング領域８４とカソード間領域８１が重なっている領域を第１領域１０１、カソード間領域８１が設けられフローティング領域８４が設けられていない領域を第２領域１０２、カソード領域８２とフローティング領域８４が重なっている領域を第３領域１０３、カソード領域８２が設けられフローティング領域８４が設けられていない領域を第４領域１０４とする。第１領域１０１は下面６４側からの電子の注入量が最も少ない領域、すなわち電子の注入量が実質的にない領域であり、第４領域１０４は下面６４側からの電子の注入量が最も多い領域である。第２領域１０２も、第１領域１０１と同様に電子の注入量が実質的にない領域である。一方、これらの第１領域１０１、第２領域１０２は、逆回復時に正孔を注入する効果を有し、フローティング領域８４によって正孔の注入量も調整することができる。第３領域１０３は、下面６４側からの電子の注入量が、第１領域１０１、第２領域１０２よりも多く、第４領域１０４よりも少ない領域である。なお電子の注入量は、単位面積当たりの注入量である。

このように、フローティング領域８４と、カソード領域８２およびカソード間領域８１とを重ねて配置することで、キャリア（電子・正孔）の注入を調整するための第１領域１０１、第２領域１０２、第３領域１０３、第４領域１０４を設けることができる。これらの領域の面積比を調整することで、ＦＷＤ領域８０におけるキャリア（電子・正孔）の総注入量を精度よく調整できる。また、Ｙ軸方向において、フローティング領域８４をカソード領域８２毎に設け、且つ、フローティング領域８４の幅をカソード領域８２の幅よりも大きくすることで、カソード領域８２およびカソード間領域８１の各境界に第１領域１０１を配置できる。

一例として、上面視におけるフローティング領域８４の面積は、カソード領域８２の面積より大きくてよい。フローティング領域８４の面積は、第１領域１０１の面積より大きい。また、フローティング領域８４の面積は、第３領域１０３の面積より大きい。フローティング領域８４の面積は、カソード領域８２およびカソード間領域８１の面積の和の９０％以下であってよい。また、上面視におけるカソード間領域８１の面積は、カソード領域８２の面積より大きくてよい。なお各領域の面積は、ＦＷＤ領域８０における領域毎の総面積を指す。

図１７は、ＹＺ面におけるカソード領域８２およびカソード間領域８１を示す図である。カソード領域８２は、半導体基板１０の下面６４を基準として、カソード間領域８１よりも深くまで設けられている。深さ方向（Ｚ軸方向）におけるカソード領域８２の厚みをＺ２、カソード間領域８１の厚みをＺ１とする。厚みＺ２は、厚みＺ１より大きい。

フローティング領域８４は、カソード領域８２の上端よりも上方に配置される。カソード領域８２の厚みＺ２を大きくすることで、フローティング領域８４とカソード間領域８１とが接触することを抑制できる。なお、フローティング領域８４は、カソード領域８２と接していてよく、離れていてもよい。

図１８は、第４実施形態の第１変形例に係るＦＷＤ領域８０の上面視図である。本例のＦＷＤ領域８０は、Ｙ軸方向におけるフローティング領域８４の配置が、図１４から図１６において説明した例とは異なる。他の構造は、図１４から図１６において説明した例と同様である。

本例のフローティング領域８４は、カソード間領域８１のＹ軸方向の全体と重なり、且つ、カソード領域８２のＹ軸方向の一部の領域と重なって配置されている。図１４に示した例においては、図１６に示した第４領域１０４の面積を低減でき、カソード領域８２からの電子の注入量を低減できる。本例においては、第４領域１０４の面積が増大するので、カソード領域８２からの電子の注入量は増大する。このように、フローティング領域８４およびカソード間領域８１を設けることで、カソード領域８２からの電子の注入量を容易に調整できる。

図１９は、第４実施形態の第２変形例に係るＦＷＤ領域８０の上面視図である。本例のＦＷＤ領域８０は、カソード領域８２およびカソード間領域８１が、Ｘ軸方向に沿って交互に配置されている点で、図１４から図１８において説明した例とは異なる。他の構造は、図１４から図１８において説明した例と同様である。

図１９においては、フローティング領域８４が、カソード領域８２のＸ軸方向の全体と重なり、且つ、カソード間領域８１のＸ軸方向の一部の領域と重なって配置されている。他の例では、フローティング領域８４は、カソード間領域８１のＸ軸方向の全体と重なり、且つ、カソード領域８２のＸ軸方向の一部の領域と重なって配置されていてもよい。本例によっても、ＦＷＤ領域８０のカソード領域８２からの電子注入量を精度よく制御できる。

図２０は、第４実施形態の第３変形例に係るＦＷＤ領域８０の上面視図である。本例のＦＷＤ領域８０は、フローティング領域８４の配置が、図１４から図１９において説明した例とは異なる。他の構造は、図１４から図１９において説明した例と同様である。

本例では、ＩＧＢＴ領域７０との境界７２の最も近くに配置されたフローティング領域８４のＸ軸方向の幅をＸ１とする。また、ＦＷＤ領域８０のＸ軸方向における中央に配置されたフローティング領域８４のＸ軸方向の幅をＸ２とする。本例の幅Ｘ１は、幅Ｘ２よりも大きい。幅Ｘ１は、幅Ｘ２の１．５倍以上であってよく、２倍以上であってもよい。これにより、ＩＧＢＴ領域７０との境界７２の近傍において、カソード領域８２からの電子の注入を抑制できる。このため、ＦＷＤ領域８０からＩＧＢＴ領域７０に流れるキャリアを低減できる。ＩＧＢＴ領域７０との境界７２の最も近くに配置されたフローティング領域８４は、複数のフローティング領域８４において、Ｘ軸方向の幅が最大であってよい。

また他の例においては、幅Ｘ１は、幅Ｘ２より小さくてもよい。幅Ｘ２は、幅Ｘ１の１．５倍以上であってよく、２倍以上であってもよい。ＩＧＢＴ領域７０との境界７２の最も近くに配置されたフローティング領域８４は、複数のフローティング領域８４において、Ｘ軸方向の幅が最小であってもよい。

図２１は、第４実施形態の第３変形例に係るＦＷＤ領域８０の上面視図である。本例のＦＷＤ領域８０は、フローティング領域８４の配置が、図１４から図２０において説明した例とは異なる。他の構造は、図１４から図２０において説明した例と同様である。

本例のフローティング領域８４は、Ｙ軸方向において、１つ以上のカソード領域８２全体と、１つ以上のカソード間領域８１全体とに跨って連続して設けられている。フローティング領域８４は、複数のカソード領域８２と、複数のカソード間領域８１とに跨って連続して設けられていてもよい。

図２２は、図２１におけるＭ－Ｍ断面の一例を示す図である。図２２においては、半導体基板１０の下面６４近傍の断面を示している。本例において、カソード領域８２の上端とフローティング領域８４の下端との深さ方向（Ｚ軸方向）の距離をＺ５とする。また、カソード間領域８１の上端とフローティング領域８４の下端との深さ方向（Ｚ軸方向）の距離をＺ３とする。

深さ方向の各距離は、Ｙ軸方向におけるカソード領域８２の中央、および、カソード間領域８１の中央で測定してよい。また、カソード領域８２とフローティング領域８４との距離の平均値を距離Ｚ５としてもよい。また、カソード間領域８１とフローティング領域８４との距離の平均値を距離Ｚ３としてもよい。

距離Ｚ５は、距離Ｚ３よりも小さくてよい。これにより、電子が注入されるカソード領域８２と、フローティング領域８４との距離を小さくして、電子の注入を抑制しやすくなる。また、距離Ｚ３を距離Ｚ５よりも大きくすることで、フローティング領域８４が、カソード間領域８１に接触することを抑制できる。距離Ｚ３は、距離Ｚ５の１．１倍以上であってよく、１．２倍以上であってよく、１．５倍以上であってもよい。また、距離Ｚ５はゼロであり、距離Ｚ３はゼロより大きくてよい。

本例では、図２１に示した例を用いてフローティング領域８４の形状を説明したが、図１４から図２０に示した例においても、フローティング領域８４は同様の形状を有してよい。カソード領域８２およびカソード間領域８１の両方を形成した後に、下面６４側からＰ型ドーパントを注入してフローティング領域８４を形成した場合には、図１４から図２０に示した例においても、距離Ｚ５は距離Ｚ３より小さくなる。このようなフローティング領域８４の形状は、図２１および図２２に示したような、フローティング領域８４が複数のカソード領域８２および複数のカソード間領域８１にわたって形成された場合に限られない。また、当該断面においてフローティング領域８４の形状は、境界７２の近傍でステップ状であるが、他の例では、フローティング領域８４の形状は、境界７２の近傍で曲線状であってもよい。

図２３は、第４実施形態に係る半導体装置の製造方法の一例を示すフロー図である。本例では、図２２に示したＦＷＤ領域８０を有する半導体装置の製造方法を示している。本例の段階Ｓ６１０およびＳ６５０－Ｓ６８０は、図１３Ａにおける段階Ｓ５１０およびＳ５５０－Ｓ５８０と同一である。

図２４は、図２３におけるＰ型ドーパント注入段階Ｓ６２０、カソード領域用注入段階Ｓ６３２およびフローティング領域用注入段階Ｓ６４０を説明する図である。図２４においてはＦＷＤ領域８０だけを示しているが、半導体装置は、第１から第３実施形態と同様のＩＧＢＴ領域７０を有してよい。

段階Ｓ６２０においてＰ＋型のコレクタ領域２２およびＰ＋型のカソード間領域８１を形成する。コレクタ領域２２は、ＩＧＢＴ領域７０の下面全体に形成してよい。カソード間領域８１は、ＦＷＤ領域８０の下面全体に形成してよい。コレクタ領域２２およびカソード間領域８１は同一の工程で形成してよい。次に段階Ｓ６３２において、半導体基板１０の下面６４から、ＦＷＤ領域８０のカソード間領域８１に、選択的にＮ型ドーパントをカウンタードーピングする。これにより、ＦＷＤ領域８０のカソード間領域８１の一部の領域をＮ＋型に反転させる。ＦＷＤ領域８０のカソード間領域８１のうち、Ｎ＋型に反転した領域がカソード領域８２となり、Ｐ＋型のまま残った領域がカソード間領域８１として残存する。段階Ｓ６３２においては、カソード領域８２とカソード間領域８１が、予め定められた方向において交互に配置されるように、Ｎ型ドーパントを選択的に注入する。段階Ｓ６３２においては、マスク６８－１を用いて、Ｎ型ドーパントを注入する領域を選択してよい。

次に段階Ｓ６４０において、半導体基板１０の下面６４から、フローティング領域８４を形成するためのＰ型ドーパントを注入する。Ｐ型ドーパントを注入する前に、マスク６８－１を除去して、半導体基板１０の下面６４に新たなマスク６８－２を設けてよい。カソード領域８２には、カソード間領域８１を形成するためのＰ型ドーパントと、カソード領域８２を形成するためのＮ型ドーパントの両方が含まれている。このため、段階Ｓ６４０において、カソード領域８２を通過するＰ型ドーパントは、カソード間領域８１を通過するＰ型ドーパントに比べて、下面６４からの距離が短い位置に注入されやすくなる。

従って、カソード領域８２およびカソード間領域８１に対して、同一の条件でＰ型ドーパントを注入することで、図２２において説明した形状のフローティング領域８４を形成できる。他の例では、カソード領域８２の下面にＰ型ドーパントの飛程を短くするためのマスク等を選択的に設けてから、Ｐ型ドーパントを注入してもよい。

また、フローティング領域８４の形成前に、カソード領域８２を形成するので、図４Ｂにおいて説明したパーティクル８６の発生や付着の可能性を低減できる。このため、接合リーク、耐圧不良およびスイッチング特性等への影響を抑制できる。

図２５は、第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。本例の段階Ｓ６１０およびＳ６５０－Ｓ６８０は、図１３Ａにおける段階Ｓ５１０およびＳ５５０－Ｓ５８０と同一である。また、本例の製造方法は、図２３および図２４に示した製造方法に対して、フローティング領域用注入段階と、カソード領域用注入段階の順番が入れ替わっている。

図２６は、図２５におけるＰ型ドーパント注入段階Ｓ６２０、フローティング領域用注入段階Ｓ６４２およびカソード領域用注入段階Ｓ６３４を説明する図である。図２６においてはＦＷＤ領域８０だけを示しているが、半導体装置は、第１から第３実施形態と同様のＩＧＢＴ領域７０を有してよい。

段階Ｓ６２０においてＰ＋型のカソード間領域８１を形成する。段階Ｓ６２０は、図２３および図２４における段階Ｓ６２０と同一である。次に段階Ｓ６４２において、半導体基板１０の下面６４から、フローティング領域８４を形成するためのＰ型ドーパントを注入する。Ｐ型ドーパントを注入する前に、半導体基板１０の下面６４にマスク６８－２を設けてよい。

次に段階Ｓ６３４において、半導体基板１０の下面６４から、ＦＷＤ領域８０のカソード間領域８１に、選択的にＮ型ドーパントをカウンタードーピングする。これにより、カソード間領域８１の一部の領域をＮ＋型に反転させる。ＦＷＤ領域８０のカソード間領域８１のうち、Ｎ＋型に反転した領域がカソード領域８２となり、Ｐ＋型のまま残った領域がカソード間領域８１として残存する。段階Ｓ６３４は、図２３および図２４における段階Ｓ６３２と同様である。

本例においては、カソード領域８２の形成前に、フローティング領域８４形成用のＰ型ドーパントを注入する。このため、フローティング領域８４は、一定の深さ位置に形成される。つまり、フローティング領域８４を所定の深さ位置に容易に形成できる。例えば、ドーピング濃度が比較的に低いドリフト領域１８までフローティング領域８４が形成されると、Ｐ型に反転する領域が広がりやすくなり、フローティング領域８４の深さ位置を制御することが難しくなる場合がある。本例によれば、フローティング領域８４の全体を、ドーピング濃度が比較的に高いＦＳ領域２０内に容易に形成できるので、フローティング領域８４の位置を容易に制御できる。

図２７Ａは、第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。本例の段階Ｓ６１０およびＳ６２０－Ｓ６８０は、図２３における段階Ｓ６１０およびＳ６２０－Ｓ６８０と同一である。また、本例の製造方法は、図２３および図２４に示した製造方法に対して、カソード領域用注入段階と、コレクタ領域およびカソード間領域用の注入段階の順番が入れ替わっている。

本例では、段階Ｓ６１０の後に、カソード領域用注入段階Ｓ６３６を行う。段階Ｓ６３６においては、図２４の段階Ｓ６３２等に示したようなマスク６８－１を用いて、カソード領域８２を形成すべき領域に選択的にＮ型ドーパントを注入する。マスク６８－１は、ＩＧＢＴ領域７０の下面全体と、ＦＷＤ領域８０においてカソード間領域８１を形成すべき領域を覆って設けられる。

次に段階Ｓ６２０において、半導体基板１０の下面６４からＰ型ドーパントを注入して、コレクタ領域２２およびカソード間領域８１を形成する。段階Ｓ６２０においては、半導体基板１０の下面６４の全体にＰ型ドーパントを注入してよい。つまり、段階Ｓ６３６においてＮ型ドーパントを注入したカソード領域８２にも、Ｐ型ドーパントを注入してよい。この場合、段階Ｓ６２０においてＰ型ドーパントが注入されても、カソード領域８２がＮ＋型を維持できる程度の濃度で、段階Ｓ６３６においてＮ型ドーパントを注入する。

段階Ｓ６２０の後に、フローティング領域８４を形成する。本例においても、図２３および図２４の例と同様に、図２２において説明した形状のフローティング領域８４を形成できる。また、フローティング領域８４の形成前に、カソード領域８２を形成するので、図４Ｂにおいて説明したパーティクル８６の発生や付着の可能性を低減できる。このため、接合リーク、耐圧不良およびスイッチング特性等への影響を抑制できる。

図２７Ｂは、第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。本例の製造方法は、段階Ｓ６２０と、段階Ｓ６４０の順番が入れ替わっている点で、図２７Ａにおいて説明した製造方法と相違する。他の段階は、図２７Ａの例と同一である。

本例では、段階Ｓ６３６の後に、フローティング領域用注入段階Ｓ６４０を行う。段階Ｓ６４０においては、図２４等に示したように、マスク６８－２を用いてＰ型ドーパントを注入してよい。段階Ｓ６４０の後に、段階Ｓ６２０において、半導体基板１０の下面６４からＰ型ドーパントを注入して、コレクタ領域２２およびカソード間領域８１を形成する。段階Ｓ６２０は、図２７Ａにおける段階Ｓ６２０と同様である。本例においても、カソード領域８２を選択的に形成した後にフローティング領域８４を形成するので、図２２において説明した形状のフローティング領域８４を形成できる。

図２８Ａは、第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。本例の段階Ｓ６１０およびＳ６２０－Ｓ６８０は、図２３における段階Ｓ６１０およびＳ６２０－Ｓ６８０と同一である。また、本例の製造方法は、図２３および図２４に示した製造方法に対して、フローティング領域用注入段階と、カソード領域、コレクタ領域およびカソード間領域用の注入段階の順番が入れ替わっている。

本例では、段階Ｓ６１０の後に、フローティング領域用注入段階Ｓ６４４を行う。段階Ｓ６４４においては、図２６の段階Ｓ６４２等に示したようなマスク６８－２を用いて、フローティング領域８４を形成すべき領域に選択的にＰ型ドーパントを注入する。

次に段階Ｓ６２０において、半導体基板１０の下面６４からＰ型ドーパントを注入して、コレクタ領域２２およびカソード間領域８１を形成する。段階Ｓ６２０においては、半導体基板１０の下面６４の全体にＰ型ドーパントを注入してよい。

次に段階Ｓ６３２において、半導体基板１０の下面６４から、ＦＷＤ領域８０のカソード間領域８１に、選択的にＮ型ドーパントをカウンタードーピングする。これにより、カソード間領域８１の一部分をＮ＋型の領域に反転させて、カソード領域８２を形成する。

本例においても、図２５および図２６の例と同様に、フローティング領域８４は、一定の深さ位置に形成される。つまり、フローティング領域８４を所定の深さ位置に容易に形成できる。

図２８Ｂは、第４実施形態に係る半導体装置の製造方法の他の例を示すフロー図である。本例の製造方法は、段階Ｓ６２０と、段階Ｓ６３２の順番が入れ替わっている点で、図２８Ａにおいて説明した製造方法と相違する。他の段階は、図２８Ａの例と同一である。

本例では、段階Ｓ６４４の後に、段階Ｓ６２０および段階Ｓ６３２を行う。段階Ｓ６２０および段階Ｓ６３２は、図２７Ａの段階Ｓ６２０および段階Ｓ６３６と同様である。

本例においても、図２５および図２６の例と同様に、フローティング領域８４は、一定の深さ位置に形成される。つまり、フローティング領域８４を所定の深さ位置に容易に形成できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・半導体基板、１２・・エミッタ領域、１４・・ベース領域、１５・・コンタクト領域、１６・・蓄積領域、１８・・ドリフト領域、２０・・ＦＳ領域、２２・・コレクタ領域、２３・・上端、２４・・コレクタ電極、３０・・ダミートレンチ部、３２・・ダミートレンチ、３３・・ダミートレンチ絶縁膜、３４・・ダミートレンチ導電部、３８・・層間絶縁膜、４０・・ゲートトレンチ部、４２・・ゲートトレンチ、４３・・ゲート絶縁膜、４４・・ゲート導電部、５０・・ゲートランナー部、５２・・エミッタ電極、５４・・開口、６０・・メサ部、６２・・上面、６４・・下面、６８・・マスク、６９・・端部、７０・・ＩＧＢＴ領域、７２・・境界、８０・・ＦＷＤ領域、８１・・・カソード間領域、８２・・カソード領域、８３・・上端、８４・・フローティング領域、８６・・パーティクル、８８・・欠陥、９０・・エッジ終端構造領域、９１・・端部、９３・・上端、９４・・下端、１００・・半導体装置、１０１・・・第１領域、１０２・・・第２領域、１０３・・・第３領域、１０４・・・第４領域、１１０・・活性領域、１１２・・パッド領域、１１４・・ゲートパッド、１１６・・上面構造、１１８・・下面構造、１２０、１４０、１６０、１８０・・半導体装置、１５０・・熱処理炉、２００、２２０、２４０、３００・・半導体装置

Claims (28)

1. 半導体基板にダイオード領域が設けられた半導体装置であって、
   前記ダイオード領域は、
   前記半導体基板の上面に露出して設けられた第１導電型のベース領域と、
   前記半導体基板の下面に露出して設けられた第２導電型のカソード領域と、
   前記半導体基板の下面に露出して設けられ、且つ、予め定められた方向において前記カソード領域と交互に配置された第１導電型のカソード間領域と、
   前記カソード領域の上方と、前記カソード間領域の上方とに設けられた第１導電型のフローティング領域と
   を備え、
   前記ダイオード領域は、前記半導体基板の上面において延伸方向に延伸して設けられたダミートレンチ部を更に備え、
   前記カソード領域および前記カソード間領域は、前記延伸方向において交互に配置され、
   上面視における前記延伸方向において、前記フローティング領域は１つ以上の前記カソード間領域の全体と重なり、前記カソード領域の一部と重ならない
   半導体装置。
2. 半導体基板にダイオード領域が設けられた半導体装置であって、
   前記ダイオード領域は、
   前記半導体基板の上面に露出して設けられた第１導電型のベース領域と、
   前記半導体基板の下面に露出して設けられた第２導電型のカソード領域と、
   前記半導体基板の下面に露出して設けられ、且つ、予め定められた方向において前記カソード領域と交互に配置された第１導電型のカソード間領域と、
   前記カソード領域の上方と、前記カソード間領域の上方とに設けられた第１導電型のフローティング領域と
   を備え、
   前記ダイオード領域は、前記半導体基板の上面において延伸方向に延伸して設けられたダミートレンチ部を更に備え、
   前記カソード領域および前記カソード間領域は、前記延伸方向において交互に配置され、
   上面視における前記延伸方向において、前記フローティング領域は１つ以上の前記カソード間領域の全体と重なり、前記カソード間領域の一部と重ならない
   半導体装置。
3. 前記カソード間領域および前記カソード領域は、前記ダイオード領域の前記延伸方向と垂直な方向における一方の端から他方の端まで、前記垂直な方向に延びる帯形状を有する
   請求項１または２に記載の半導体装置。
4. 半導体基板にダイオード領域が設けられた半導体装置であって、
   前記ダイオード領域は、
   前記半導体基板の上面に露出して設けられた第１導電型のベース領域と、
   前記半導体基板の下面に露出して設けられた第２導電型のカソード領域と、
   前記半導体基板の下面に露出して設けられ、且つ、予め定められた方向において前記カソード領域と交互に配置された第１導電型のカソード間領域と、
   前記カソード領域の上方と、前記カソード間領域の上方とに設けられた第１導電型のフローティング領域と
   を備え、
   前記ダイオード領域は、前記半導体基板の上面において延伸方向に延伸して設けられたダミートレンチ部を更に備え、
   前記カソード領域および前記カソード間領域は、前記延伸方向において交互に配置され、
   前記カソード領域および前記カソード間領域の前記延伸方向における幅は、前記ダミートレンチ部の前記延伸方向と垂直な方向における幅よりも大きい
   半導体装置。
5. 半導体基板にダイオード領域が設けられた半導体装置であって、
   前記ダイオード領域は、
   前記半導体基板の上面に露出して設けられた第１導電型のベース領域と、
   前記半導体基板の下面に露出して設けられた第２導電型のカソード領域と、
   前記半導体基板の下面に露出して設けられ、且つ、予め定められた方向において前記カソード領域と交互に配置された第１導電型のカソード間領域と、
   前記カソード領域の上方と、前記カソード間領域の上方とに設けられた第１導電型のフローティング領域と、
   第１導電型のドリフト領域と、
   前記ドリフト領域と前記半導体基板の前記下面との間に設けられ、前記ドリフト領域よりも高濃度の第１導電型のバッファ領域と
   を備え、
   前記カソード領域のドーピング濃度は前記バッファ領域のドーピング濃度よりも高く、
   前記ダイオード領域において、前記カソード領域は、前記半導体基板の前記下面を基準として、前記カソード間領域よりも深くまで設けられている
   半導体装置。
6. 半導体基板にダイオード領域が設けられた半導体装置であって、
   前記ダイオード領域は、
   前記半導体基板の上面に露出して設けられた第１導電型のベース領域と、
   前記半導体基板の下面に露出して設けられた第２導電型のカソード領域と、
   前記半導体基板の下面に露出して設けられ、且つ、予め定められた方向において前記カソード領域と交互に配置された第１導電型のカソード間領域と、
   前記カソード領域の上方と、前記カソード間領域の上方とに設けられた第１導電型のフローティング領域と、
   第１導電型のドリフト領域と、
   前記ドリフト領域と前記半導体基板の前記下面との間に設けられ、前記ドリフト領域よりも高濃度の第１導電型のバッファ領域と
   を備え、
   前記カソード領域のドーピング濃度は前記バッファ領域のドーピング濃度よりも高く、
   前記半導体基板の深さ方向において、前記カソード領域の上端と前記フローティング領域の下端との距離は、前記カソード間領域の上端と前記フローティング領域の下端との距離よりも小さい
   半導体装置。
7. 半導体基板にトランジスタ領域とダイオード領域が設けられた半導体装置であって、
   前記ダイオード領域は、
   前記半導体基板の上面に露出して設けられた第１導電型のベース領域と、
   前記半導体基板の下面に露出して設けられた第２導電型のカソード領域と、
   前記半導体基板の下面に露出して設けられ、且つ、予め定められた方向において前記カソード領域と交互に配置された第１導電型のカソード間領域と、
   前記カソード領域の上方と、前記カソード間領域の上方とに設けられた第１導電型のフローティング領域と、
   第１導電型のドリフト領域と、
   前記ドリフト領域と前記半導体基板の前記下面との間に設けられ、前記ドリフト領域よりも高濃度の第１導電型のバッファ領域と
   を備え、
   前記トランジスタ領域は、前記半導体基板の下面に露出して設けられた第１導電型のコレクタ領域を備え、
   前記カソード領域のドーピング濃度は前記バッファ領域のドーピング濃度よりも高く、
   前記カソード領域の上端は、前記コレクタ領域の上端よりも前記半導体基板の上面に近い
   半導体装置。
8. 半導体基板にトランジスタ領域とダイオード領域が設けられた半導体装置であって、
   前記ダイオード領域は、
   前記半導体基板の上面に露出して設けられた第１導電型のベース領域と、
   前記半導体基板の下面に露出して設けられた第２導電型のカソード領域と、
   前記半導体基板の下面に露出して設けられ、且つ、予め定められた方向において前記カソード領域と交互に配置された第１導電型のカソード間領域と、
   前記カソード領域の上方と、前記カソード間領域の上方とに設けられた第１導電型のフローティング領域と、
   を備え、
   前記トランジスタ領域は、前記半導体基板の下面に露出して設けられた第１導電型のコレクタ領域を備え、
   前記フローティング領域の下端は、前記コレクタ領域の上端よりも前記半導体基板の上面に近く、
   前記フローティング領域の少なくとも一部は、前記カソード領域中に位置し、
   前記カソード領域は、前記下面から前記上面に向かう深さ方向において異なる位置に電子濃度のピークを少なくとも二つ有し、
   前記フローティング領域における正孔濃度のピーク位置は、前記深さ方向において、前記カソード領域における少なくとも二つの電子濃度のピークのうち二つのピークの間に位置する
   半導体装置。
9. 前記半導体基板に設けられ、前記半導体基板の上面視において前記ダイオード領域と並んで配置されたトランジスタ領域を更に備える
   請求項１から８のいずれか一項に記載の半導体装置。
10. 前記半導体基板の深さ方向において、前記カソード間領域と、前記フローティング領域とが離れて配置されている
    請求項１から７のいずれか一項に記載の半導体装置。
11. 前記半導体基板の上面視において、前記ダイオード領域に設けられた前記フローティング領域の面積は、前記カソード領域の面積より大きい
    請求項１から１０のいずれか一項に記載の半導体装置。
12. 前記半導体基板の上面視において、前記ダイオード領域に設けられた前記カソード間領域の面積は、前記カソード領域の面積より大きい
    請求項１から１１のいずれか一項に記載の半導体装置。
13. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置の製造方法であって、
    前記トランジスタ領域におけるコレクタ領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するコレクタ領域用注入段階と、
    前記ダイオード領域におけるカソード領域を形成するべく、前記半導体基板の下面へ第２導電型のドーパントを注入するカソード領域用注入段階と、
    前記カソード領域用注入段階の後において、前記ダイオード領域に設けられる第１導電型のフローティング領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するフローティング領域用注入段階と
    を備え、
    前記フローティング領域の下端は、前記コレクタ領域の上端よりも前記半導体基板の上面に近い
    半導体装置の製造方法。
14. 前記コレクタ領域用注入段階の後に前記カソード領域用注入段階を行う
    請求項１３に記載の半導体装置の製造方法。
15. 前記カソード領域用注入段階の後に前記コレクタ領域用注入段階を行い、かつ、前記コレクタ領域用注入段階の後に前記フローティング領域用注入段階を行う
    請求項１３に記載の半導体装置の製造方法。
16. 前記フローティング領域用注入段階の後に前記コレクタ領域用注入段階を行う
    請求項１３に記載の半導体装置の製造方法。
17. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置の製造方法であって、
    前記トランジスタ領域におけるコレクタ領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するコレクタ領域用注入段階と、
    前記ダイオード領域に設けられる第１導電型のフローティング領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するフローティング領域用注入段階と、
    前記フローティング領域用注入段階の後に、前記ダイオード領域におけるカソード領域を形成するべく、前記半導体基板の下面へ第２導電型のドーパントを注入するカソード領域用注入段階と
    を備え、
    前記フローティング領域の下端は、前記コレクタ領域の上端よりも前記半導体基板の上面に近い
    半導体装置の製造方法。
18. 前記コレクタ領域用注入段階の後に前記フローティング領域用注入段階を行う
    請求項１７に記載の半導体装置の製造方法。
19. 前記フローティング領域用注入段階の後に前記コレクタ領域用注入段階を行い、かつ、前記コレクタ領域用注入段階の後に前記カソード領域用注入段階を行う
    請求項１７に記載の半導体装置の製造方法。
20. 前記カソード領域用注入段階の後に前記コレクタ領域用注入段階を行う
    請求項１７に記載の半導体装置の製造方法。
21. 前記コレクタ領域用注入段階、前記カソード領域用注入段階および前記フローティング領域用注入段階の後において、
    前記コレクタ領域と前記カソード領域との境界に最も近い前記フローティング領域の端部は、前記カソード領域から前記コレクタ領域に向かう前記カソード領域および前記コレクタ領域の配列方向と平行な方向において、前記境界に達せず、
    前記フローティング領域は、前記ダイオード領域内に位置する
    請求項１３から２０のいずれか一項に記載の半導体装置の製造方法。
22. 前記コレクタ領域用注入段階、前記カソード領域用注入段階および前記フローティング領域用注入段階の後において、
    前記コレクタ領域と前記カソード領域との境界に最も近い前記フローティング領域の端部は、前記カソード領域から前記コレクタ領域に向かう前記カソード領域および前記コレクタ領域の配列方向と平行な方向において、前記境界に位置する
    請求項１３から２０のいずれか一項に記載の半導体装置の製造方法。
23. 前記コレクタ領域用注入段階、前記カソード領域用注入段階および前記フローティング領域用注入段階の後において、
    前記フローティング領域の少なくとも一部は、前記カソード領域中に位置する
    請求項１３から２２のいずれか一項に記載の半導体装置の製造方法。
24. 前記カソード領域は、前記下面から前記上面に向かう深さ方向において異なる位置に電子濃度のピークを少なくとも二つ有し、
    前記フローティング領域における正孔濃度のピーク位置は、前記深さ方向において、前記カソード領域における少なくとも二つの電子濃度のピークのうち二つのピークの間に位置する
    請求項２３に記載の半導体装置の製造方法。
25. 前記フローティング領域の下端は、前記カソード領域の上端から離間している
    請求項１３から２２のいずれか一項に記載の半導体装置の製造方法。
26. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置の製造方法であって、
    前記トランジスタ領域におけるコレクタ領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するコレクタ領域用注入段階と、
    前記ダイオード領域におけるカソード領域を形成するべく、前記半導体基板の下面へ第２導電型のドーパントを注入するカソード領域用注入段階と、
    前記カソード領域用注入段階の後において、前記ダイオード領域に設けられる第１導電型のフローティング領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するフローティング領域用注入段階と
    を備え、
    前記コレクタ領域用注入段階、前記カソード領域用注入段階および前記フローティング領域用注入段階の後において、
    前記カソード領域の上端は、前記コレクタ領域の上端よりも前記半導体基板の上面に近い、
    半導体装置の製造方法。
27. １つの半導体基板にトランジスタ領域とダイオード領域とを有する半導体装置の製造方法であって、
    前記トランジスタ領域におけるコレクタ領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するコレクタ領域用注入段階と、
    前記ダイオード領域に設けられる第１導電型のフローティング領域を形成するべく、前記半導体基板の下面へ第１導電型のドーパントを注入するフローティング領域用注入段階と、
    前記フローティング領域用注入段階の後に、前記ダイオード領域におけるカソード領域を形成するべく、前記半導体基板の下面へ第２導電型のドーパントを注入するカソード領域用注入段階と
    を備え、
    前記コレクタ領域用注入段階、前記カソード領域用注入段階および前記フローティング領域用注入段階の後において、
    前記カソード領域の上端は、前記コレクタ領域の上端よりも前記半導体基板の上面に近い、
    半導体装置の製造方法。
28. 前記カソード領域用注入段階は、前記ダイオード領域において、前記カソード領域と、予め定められた方向において前記カソード領域と交互に配置される第１導電型のカソード間領域とを形成すべく、前記半導体基板の下面の一部の領域へ第２導電型のドーパントを注入する
    請求項１３から２７のいずれか一項に記載の半導体装置の製造方法。

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