WO2016129041A1 - 半導体装置 - Google Patents

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史仁 増岡
藤井　秀紀
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三菱電機株式会社
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    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the present invention relates to a semiconductor device used for a high withstand voltage power module ( ⁇ 600 V).
  • the forward voltage drop VF has been reduced by applying a thinning process and optimizing the cathode profile (see, for example, Non-Patent Document 1).
  • thinning of the wafer is effective for lowering VF, but the margin for snap-off at the time of recovery is reduced, and the risk of element breakage increases.
  • recovery SOA Safe
  • Improvement of Operating Area has been achieved (see, for example, Non-Patent Document 2).
  • Non-Patent Document 3 The field strength of the p-type layer and the n-type layer which is repeatedly formed alternately on the back side of the active region in addition to the main junction cathode side snap-off phenomenon is suppressed increasingly, n according to which - -type drift layer In the low to medium breakdown voltage class of 600 to 1700 V, it has been demonstrated that the total loss can be reduced by the benefit of the thin plate (see Non-Patent Document 3, for example).
  • the substrate concentration is increased and the thickness of the n -- type drift layer is designed to be thin in order to reduce the total loss while securing the withstand voltage, in the vicinity of the breakdown start point which greatly exceeded the rated voltage It leads to destruction simultaneously with avalanche. For this reason, there is a limit to thinning of the wafer thickness in applications requiring operation guarantee at the time of avalanche.
  • the back surface structure of the termination is the entire n + -type layer, the carrier concentration in the termination region is high from the on state to the termination region. Therefore, there is a problem that holes concentrate at the contact end of the boundary between the active region and the termination region at the time of turn-off operation, and the local temperature increase ( ⁇ 800 K) leads to destruction.
  • the present invention has been made to solve the problems as described above, and its object is to suppress the snap-off phenomenon at the end of the turn-off operation and the oscillation phenomenon triggered by it, and A semiconductor device capable of preventing destruction at the boundary of the termination region and improving avalanche resistance at the time of the off operation and the turn-off operation is obtained.
  • a semiconductor device is a semiconductor device in which a termination region is disposed outside an active region, and includes an n-type drift layer having opposed surfaces and a back surface, and the n-type drift layer in the active region.
  • the distance by which the n-type layer overhangs to the active region side from the end portion of W is WGR1, and 10 ⁇ m ⁇ WGR1 ⁇ 500 ⁇ m is satisfied.
  • an n-type layer is formed on the back surface of the n-type buffer layer in the boundary region between the active region and the termination region, and the distance WGR1 of the n-type layer overhanging on the active region side satisfies 10 ⁇ m ⁇ WGR1 ⁇ 500 ⁇ m.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 1 is a bottom view showing a semiconductor device in accordance with a first embodiment of the present invention.
  • FIG. 16 is a bottom view showing a modified example of the semiconductor device in accordance with the first embodiment of the present invention.
  • FIG. 16 is a bottom view showing a modified example of the semiconductor device in accordance with the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a semiconductor device in accordance with a second embodiment of the present invention.
  • FIG. 7 is a bottom view showing a semiconductor device in accordance with a second embodiment of the present invention. It is sectional drawing which shows the semiconductor device concerning Embodiment 3 of this invention.
  • FIG. 7 is a bottom view showing a semiconductor device according to Embodiment 3 of the present invention. It is sectional drawing which shows the semiconductor device concerning Embodiment 4 of this invention.
  • FIG. 20 is a bottom view showing the semiconductor device in the fourth embodiment of the present invention. It is sectional drawing which shows the semiconductor device concerning Embodiment 5 of this invention. It is sectional drawing which shows the semiconductor device concerning Embodiment 6 of this invention. It is sectional drawing which shows the semiconductor device based on Embodiment 7 of this invention. It is sectional drawing which shows the semiconductor device concerning Embodiment 8 of this invention. It is sectional drawing which shows the semiconductor device concerning Embodiment 9 of this invention. It is sectional drawing which shows the semiconductor device based on Embodiment 10 of this invention.
  • FIG. 35 is a cross-sectional view showing a semiconductor device in accordance with a thirteenth embodiment of the present invention.
  • FIG. 44 is a cross sectional view showing a semiconductor device in accordance with a fourteenth embodiment of the present invention. It is sectional drawing which shows the semiconductor device concerning Embodiment 15 of this invention.
  • FIG. 61 is a cross sectional view showing a semiconductor device in accordance with a sixteenth embodiment of the present invention.
  • FIG. 66 is a bottom view showing a semiconductor device in accordance with a sixteenth embodiment of the present invention.
  • FIG. 51 is a bottom view showing a modified example of the semiconductor device in accordance with the sixteenth embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to the first embodiment of the present invention.
  • a termination region is disposed outside the active region.
  • the n ⁇ -type drift layer 1 has a front surface and a back surface facing each other.
  • a p-type anode layer 2 is formed on the surface of the n ⁇ -type drift layer 1 in the active region.
  • the end of the p-type anode layer 2 coincides with the end of the active region.
  • a typical p-type guard ring layer 3 and a channel stopper layer 4 are formed on the surface of the n ⁇ -type drift layer 1 in the termination region.
  • the anode electrode 5 is in ohmic contact with the p-type anode layer 2 through the opening of the interlayer film 6.
  • An n-type buffer layer 7 is formed on the back surface of the n ⁇ -type drift layer 1.
  • An n-type cathode layer 8 and a p-type cathode layer 9 are formed side by side on the back surface of the n-type buffer layer 7.
  • An n-type layer 10 is formed side by side with the n-type cathode layer 8 and the p-type cathode layer 9 on the back surface of the n-type buffer layer 7 in the boundary region between the active region and the termination region.
  • the n-type layer 10 has the same impurity concentration as the n-type cathode layer 8.
  • the cathode electrode 11 is in ohmic contact with the n-type cathode layer 8, the p-type cathode layer 9 and the n-type layer 10.
  • the distance that the n-type layer 10 extends to the active region side from the end of the active region is WGR1, and the distance from the end of the active region to the end region is WGR2.
  • FIG. 2 is a bottom view showing the semiconductor device according to the first embodiment of the present invention.
  • the patterns of the p-type cathode layer 9 and the n-type cathode layer 8 are arranged in a lattice shape perpendicularly to the long side of the chip.
  • 3 and 4 are bottom views showing modifications of the semiconductor device according to the first embodiment of the present invention.
  • the patterns of the p-type cathode layer 9 and the n-type cathode layer 8 are arranged in a lattice shape in parallel to the long side of the chip.
  • the patterns of the p-type cathode layer 9 and the n-type cathode layer 8 are arranged in a ring shape.
  • the conventional structure in which the p-type cathode layer 9 is formed in the boundary region and the terminal region is compared with the present embodiment in which the n-type layer 10 is formed.
  • Both are diodes in which an FLR (Field Limiting Ring) structure is formed on the surface of the termination region, and a repeated structure of p layer and n layer is formed on the back surface of the active region.
  • FLR Field Limiting Ring
  • FIG. 5 is a diagram showing a sample of the conventional structure with avalanche breakdown.
  • Si bumps were observed at the tip end of the anode at the tip corner, and melting marks were found in the Si immediately below the interlayer. From this result, the final stage of the destruction mechanism is considered to be thermal destruction due to over current.
  • FIG. 6 is a diagram showing the result of simulating the internal state at the time of reverse bias application.
  • NDR Negative Differential Resistance
  • the principle of avalanche breakdown of the conventional structure is basically the same as the principle of secondary breakdown of a bipolar transistor, "the operation where carriers generated by impact ionization due to high electric field act as a base current and continue on operation" You can say that.
  • FIG. 7 is a diagram simulating the recovery characteristic.
  • FIG. 8 is a view showing the hole density and the electric field strength of the conventional structure
  • FIG. 9 is a view showing the hole density and the electric field strength of the present embodiment.
  • the result that the surge voltage is higher than that of the conventional structure was obtained.
  • the internal analysis at each recovery timing was conducted to investigate the cause of the surge voltage increase.
  • the depletion layer extends gently to the cathode side immediately above the p-type cathode layer on the back surface of the termination region.
  • FIG. 10 is a diagram showing the results of measuring the room temperature withstand voltage characteristics for the 1200 V prototype lot.
  • the p-type cathode layer was formed on the back surface of the termination region, breakdown occurred at around 1500 V simultaneously with the onset of breakdown.
  • the avalanche resistance can be improved as intended.
  • FIG. 11 is a diagram showing the snap-off characteristic.
  • FIG. 12 is a diagram showing the WGR1 and WGR2 dependencies of the secondary breakdown start current and the maximum controllable current.
  • WGR1 and WGR2 approach 0, the secondary breakdown start current decreases but the maximum controllable current increases.
  • WGR1 and WGR2 increase, the maximum controllable current decreases but the secondary breakdown start current increases. Therefore, it is necessary to satisfy 10 ⁇ m ⁇ WGR1 ⁇ 500 ⁇ m and to satisfy 10 ⁇ m ⁇ WGR2 ⁇ 500 ⁇ m.
  • the operation of the parasitic pnp transistor is suppressed by forming the n-type layer 10 on the back surface of the boundary region between the active region and the termination region. It is possible to prevent destruction at the boundary of the region and to improve avalanche resistance at the time of the off operation and the turn off operation.
  • electric field concentration is likely to occur at the end of the active region due to the curvature of the diffusion layer, and rapid depletion of carriers inside the device, which is a trigger for voltage / current waveform oscillation during recovery operation, is likely to occur first. For this reason, as the p-type cathode layer 9 is separated from the end of the active region, voltage / current waveform oscillation at the time of recovery operation tends to occur.
  • the distances WGR1 and WGR2 in which the n-type layer 10 protrudes to the active region side and the termination region side are set so as to satisfy 10 ⁇ m ⁇ WGR1 ⁇ 500 ⁇ m and 10 ⁇ m ⁇ WGR2 ⁇ 500 ⁇ m.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to the second embodiment of the present invention.
  • FIG. 14 is a bottom view showing the semiconductor device according to the second embodiment of the present invention.
  • the n-type layer 10 has the same impurity concentration as the n-type buffer layer 7.
  • the other configuration is the same as that of the first embodiment, and the same effect as that of the first embodiment can be obtained.
  • FIG. 15 is a cross-sectional view showing a semiconductor device according to the third embodiment of the present invention.
  • FIG. 16 is a bottom view showing the semiconductor device according to the third embodiment of the present invention.
  • the p-type cathode layer 9 is not formed in the termination region.
  • the other configuration is the same as that of the first embodiment, and the same effect as that of the first embodiment can be obtained.
  • FIG. 17 is a cross-sectional view showing a semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 18 is a bottom view showing the semiconductor device according to the fourth embodiment of the present invention.
  • the n-type layer 10 has the same impurity concentration as the n-type buffer layer 7 and the p-type cathode layer 9 is not formed in the termination region.
  • the other configuration is the same as that of the first embodiment, and the same effect as that of the first embodiment can be obtained.
  • FIG. 19 is a cross-sectional view showing a semiconductor device according to the fifth embodiment of the present invention.
  • a p-type cathode layer 9 having a width Wp1 is adjacent to an end of the n-type layer 10 on the active region side.
  • the other configuration is the same as that of the first embodiment, and the same effect as that of the first embodiment can be obtained.
  • the built-in potential Vin ⁇ ⁇ buffer ⁇ I e ⁇ xdx.
  • Ie 200 A / cm 2
  • acceptor density NA of p-type cathode layer 9 is 1E17 / cm 3
  • donor density ND of n-type buffer layer 7 is 3E16 / cm 3
  • peak concentration N buffer of n-type buffer layer 7 is 3E16 / cm 2
  • the thickness of the n-type buffer layer 7 is 1.5 [mu] m
  • Wp1 for more than the built-in potential of about 0.79V is derived about 58.5Myuemu.
  • FIG. 20 is a cross-sectional view showing a semiconductor device according to the sixth embodiment of the present invention.
  • a p-type cathode layer 9 having a width Wp2 is adjacent to an end of the n-type layer 10 on the termination region side.
  • the other configuration is the same as that of the first embodiment, and the same effect as that of the first embodiment can be obtained.
  • FIG. 21 is a cross-sectional view showing a semiconductor device according to a seventh embodiment of the present invention.
  • the n-type layer 10 has the same impurity concentration as the n-type buffer layer 7.
  • the other configuration is the same as that of the fifth embodiment, and the same effect as that of the fifth embodiment can be obtained.
  • FIG. 22 is a cross-sectional view showing a semiconductor device according to the eighth embodiment of the present invention.
  • the n-type layer 10 has the same impurity concentration as the n-type buffer layer 7.
  • the other configuration is the same as that of the sixth embodiment, and the same effect as that of the sixth embodiment can be obtained.
  • FIG. 23 is a cross-sectional view showing a semiconductor device according to the ninth embodiment of the present invention.
  • the n-type cathode layer 8 is adjacent to the end of the n-type layer 10 on the active region side.
  • the other configuration is the same as that of the eighth embodiment, and the same effect as that of the eighth embodiment can be obtained.
  • FIG. 24 is a cross-sectional view showing a semiconductor device according to the tenth embodiment of the present invention.
  • p -- type layers 12a and 12b having a concentration lower than that of p-type cathode layer 9 are formed on the back surface of n-type buffer layer 7 and adjacent to the active region side and termination region side of n-type layer 10, respectively.
  • the other configuration is the same as that of the eighth embodiment, and the same effect as that of the eighth embodiment can be obtained.
  • the widths Wp1 and Wp2 of the p -- type layers 12a and 12b are preferably designed to be about several tens of ⁇ m.
  • FIG. 25 is a cross-sectional view showing a semiconductor device according to the eleventh embodiment of the present invention.
  • p ⁇ -type layer 13 instead of n-type layer 10 of the first embodiment, p ⁇ -type layer 13 having a lower concentration than p-type cathode layer 9 is the back surface of n-type buffer layer 7 in the boundary region between the active region and the termination region. Are formed side by side with the n-type cathode layer 8 and the p-type cathode layer 9.
  • the distance that the p - type layer 13 extends to the active region side from the end of the active region is WGR1, and the distance from the end of the active region to the end area is the distance that the p - type layer 13 extends to the termination region WGR2 and 10 ⁇ m ⁇ WGR1 ⁇ 500 ⁇ m and 10 ⁇ m ⁇ WGR2 ⁇ 500 ⁇ m are satisfied.
  • the other configuration is the same as that of the first embodiment, and the same effect as that of the first embodiment can be obtained.
  • FIG. 26 is a cross-sectional view showing a semiconductor device according to the twelfth embodiment of the present invention.
  • a p-type cathode layer 9 having widths Wp1 and Wp2 is adjacent to the active region side and the termination region side of the p -- type layer 13, respectively.
  • the other configuration is the same as that of the eleventh embodiment, and the same effect as that of the eleventh embodiment can be obtained.
  • FIG. 27 is a cross-sectional view showing a semiconductor device according to the thirteenth embodiment of the present invention.
  • the n-type cathode layer 8 is adjacent to the end on the active region side of the p ⁇ -type layer 13.
  • the other configuration is the same as that of the eleventh embodiment, and the same effect as that of the eleventh embodiment can be obtained.
  • FIG. 28 is a cross sectional view showing a semiconductor device in accordance with a fourteenth embodiment of the present invention.
  • the n-type cathode layer 8 is adjacent to the end on the termination region side of the p ⁇ -type layer 13.
  • the other configuration is the same as that of the eleventh embodiment, and the same effect as that of the eleventh embodiment can be obtained.
  • FIG. 29 is a cross-sectional view showing a semiconductor device according to the fifteenth embodiment of the present invention.
  • the n-type layer 10 and the n-type cathode layer 8 are deeper than the p-type cathode layer 9 and the peak concentration is twice or more higher.
  • the n-type layer 10 and the n-type cathode layer 8 contain the impurities of the p-type cathode layer 9. With this configuration, after the p-type cathode layer 9 is formed on the entire surface, the n-type layer 10 and the n-type cathode layer 8 can be partially cancelled. Therefore, the process flow can be simplified and the concern of the influence of the electrical characteristics due to the pattern deviation can be eliminated.
  • FIG. 30 is a cross sectional view showing a semiconductor device in accordance with a sixteenth embodiment of the present invention.
  • 31 is a bottom view showing a semiconductor device according to the sixteenth embodiment of the present invention.
  • the n-type layers 10 of the first to tenth embodiments are arranged in a plurality of rings in plan view.
  • FIG. 32 is a bottom view showing a modification of the semiconductor device according to the sixteenth embodiment of the present invention.
  • the n-type layers 10 of the first to tenth embodiments are arranged in a dot shape in plan view.
  • the p ⁇ -type layers 13 according to the eleventh to fifteenth embodiments may be arranged in a plurality of rings or dots in plan view. Even in this case, the same effects as in Embodiments 1 to 15 can be obtained.
  • the semiconductor device is not limited to one formed of silicon, and may be formed of a wide band gap semiconductor having a larger band gap than silicon.
  • the wide band gap semiconductor is, for example, silicon carbide, gallium nitride based material, or diamond.
  • a semiconductor device formed of such a wide band gap semiconductor can be miniaturized because of high voltage resistance and allowable current density. By using this miniaturized device, it is possible to miniaturize a semiconductor module incorporating this device. Further, since the heat resistance of the device is high, the heat radiation fins of the heat sink can be miniaturized, and the water cooling portion can be air cooled, so that the semiconductor module can be further miniaturized. In addition, since the power loss of the device is low and the efficiency is high, the semiconductor module can be highly efficient.
  • the low and medium breakdown voltage class diodes of 1200 V and 1700 V are described as an example, but a semiconductor device having a parasitic bipolar transistor structure inside, such as IGBT or RC-IGBT, regardless of the breakdown voltage class If it is, the above effect is exhibited.
  • a semiconductor device having a parasitic bipolar transistor structure inside such as IGBT or RC-IGBT, regardless of the breakdown voltage class If it is, the above effect is exhibited.
  • the termination structure is FLR
  • the same effects as described above can be obtained with a variable lateral doping (VLD) structure or a reduced surface field (RESURF) structure.
  • VLD variable lateral doping
  • RESURF reduced surface field
  • n ⁇ type drift layer 1 n ⁇ type drift layer, 2 p type anode layer, 7 n type buffer layer, 8 n type cathode layer, 9 p type cathode layer, 10 n type layer, 12 a, 12 b, 13 p ⁇ type layer

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Abstract

　ｐ型アノード層（２）が活性領域においてｎ－型ドリフト層（１）の表面に形成されている。ｎ型バッファ層（７）がｎ－型ドリフト層（１）の裏面に形成されている。ｎ型カソード層（８）及びｐ型カソード層（９）がｎ型バッファ層（７）の裏面に互いに横並びに形成されている。ｎ型層（１０）が活性領域と終端領域の境界領域においてｎ型バッファ層（７）の裏面にｎ型カソード層（８）及びｐ型カソード層（９）と横並びに形成されている。活性領域の端部を起点にしてｎ型層（１０）が活性領域側に張り出した距離がＷＧＲ１であり、１０μｍ≦ＷＧＲ１≦５００μｍを満たす。

Description

半導体装置
　本発明は、高耐圧パワーモジュール（≧６００Ｖ）に用いられる半導体装置に関する。
　従来のダイオードでは、薄ウェハ化プロセスの適用及びカソードプロファイルの最適化を行うことで順方向電圧降下ＶＦを低減してきた（例えば、非特許文献１参照）。ダイオードもＩＧＢＴ（Insulated Gate Bipolar Transistor）と同様に、低ＶＦ化にはウェハの薄板化が有効であるが、リカバリー時のｓｎａｐ－ｏｆｆに対する余裕度を削ることになり、素子破壊のリスクが高くなってしまう。
　高耐圧クラス向けのダイオードでは、終端領域の裏面側に形成されたｐ層によりオン状態での終端領域のキャリア濃度を下げ、リカバリー時の境界領域へのキャリア集中を抑制することでリカバリーＳＯＡ（Safe Operating Area）の向上を図ってきた（例えば、非特許文献２参照）。
　また、活性領域の裏面側に交互に繰り返し形成されたｐ型層とｎ型層により主接合に加えてカソード側の電界強度も高まってｓｎａｐ－ｏｆｆ現象が抑えられ、それによるｎ－型ドリフト層の薄板化の恩恵でトータルロスが低減できることを６００～１７００Ｖの低～中耐圧クラスにおいても実証してきた（例えば、非特許文献３参照）。
　一方で、耐圧を確保しながらトータルロスを低減するために、基板濃度を上げてｎ－型ドリフト層の厚みを薄く設計すると、静耐圧測定時、定格電圧を大幅に超えた降伏開始点近傍でアバランシェと同時に破壊に至る。このため、アバランシェ時の動作保証が必要な用途においては、ウェハ厚みの薄板化に限界があった。
H. Fujii, M. Inoue, K. Hatade and Y. Tomomatsu, "A Novel Buffer Structure and lifetime control Technique with Poly-Si for Thin Wafer Diode," Proc. ISPSD’09, pp. 140-143, Barcelona, Spain (2009) K. Nakamura, F. Masuoka, A. Nishii, K. Sadamatsu, S. Kitajima and K. Hatade, "Advanced RFC Technology with New Cathode Structure of Field Limiting Rings for High Voltage Planar Diode," Proc. ISPSD’10, pp. 133-136, Hiroshima, Japan (2010) F. Masuoka, K. Nakamura, A. Nishii and T. Terashima, "Great Impact of RFC Technology on Fast Recovery Diode towards 600 V for Low Loss and High Dynamic Ruggedness," Proc. ISPSD’12, pp. 373-376, Bruges, Belgium (2012)
　静耐圧を保ちつつトータル損失を低減するためには、ウェハを薄く、比抵抗を高く設計する必要がある。しかし、そのように設計されたｐｉｎダイオードでは、リカバリー時に主接合に加えてカソード側のｎ－型層とｎ＋型層の接合部でも電界が高まり、リカバリー動作終盤にドリフト層内部に取り残されたキャリアが急激に掃き出されることによりテール電流の急激な遮断（ｓｎａｐ－ｏｆｆ）が発生する。それをトリガーとして、回路中の寄生インダクタンスＬｓの逆起電力によるサージ電圧、回路中のＬ、Ｃによる発振現象が生じるという問題があった。
　従来のｐｉｎダイオードでは、終端の裏面構造が全面ｎ＋型層であるため、オン状態から終端領域のキャリア濃度が高い。従って、ターンオフ動作時に正孔が活性領域と終端領域の境界のコンタクト端に集中し、温度が局所的に高くなる（≧８００Ｋ）ことで破壊に至るという問題があった。
　また、内部に寄生ｐｎｐバイポーラトランジスタ構造が存在するデバイスでは、同寄生構造がないデバイスに比べてオフ動作時及びターンオフ動作時のアバランシェ耐量が低下するという問題があった。
　本発明は、上述のような課題を解決するためになされたもので、その目的はターンオフ動作終焉でのｓｎａｐ－ｏｆｆ現象やそれをトリガーとする発振現象を抑制し、ターンオフ動作時の活性領域と終端領域の境界での破壊を防ぎ、オフ動作時及びターンオフ動作時のアバランシェ耐量を向上させることができる半導体装置を得るものである。
　本発明に係る半導体装置は、活性領域の外側に終端領域が配置された半導体装置であって、互いに対向する表面と裏面を持つｎ型ドリフト層と、前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成されたｎ型層とを備え、前記活性領域の端部を起点にして前記ｎ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、１０μｍ≦ＷＧＲ１≦５００μｍを満たすことを特徴とする。
　本発明では、活性領域と終端領域の境界領域においてｎ型バッファ層の裏面にｎ型層が形成され、ｎ型層が活性領域側に張り出した距離ＷＧＲ１が１０μｍ≦ＷＧＲ１≦５００μｍを満たす。これにより、ターンオフ動作終焉でのｓｎａｐ－ｏｆｆ現象やそれをトリガーとする発振現象を抑制し、ターンオフ動作時の活性領域と終端領域の境界での破壊を防ぎ、オフ動作時及びターンオフ動作時のアバランシェ耐量を向上させることができる。
本発明の実施の形態１に係る半導体装置を示す断面図である。 本発明の実施の形態１に係る半導体装置を示す下面図である。 本発明の実施の形態１に係る半導体装置の変形例を示す下面図である。 本発明の実施の形態１に係る半導体装置の変形例を示す下面図である。 アバランシェ破壊された従来構造のサンプルを示す図である。 逆バイアス印加時の内部状態を模擬した結果を示す図である。 リカバリー特性を模擬した図である。 従来構造の正孔密度と電界強度を示す図である。 本実施の形態の正孔密度と電界強度を示す図である。 １２００Ｖ試作ロットについて室温耐圧特性を実測した結果を示す図である。 ｓｎａｐ－ｏｆｆ特性を示す図である。 ２次降伏開始電流及び最大可制御電流のＷＧＲ１，ＷＧＲ２依存性を示す図である。 本発明の実施の形態２に係る半導体装置を示す断面図である。 本発明の実施の形態２に係る半導体装置を示す下面図である。 本発明の実施の形態３に係る半導体装置を示す断面図である。 本発明の実施の形態３に係る半導体装置を示す下面図である。 本発明の実施の形態４に係る半導体装置を示す断面図である。 本発明の実施の形態４に係る半導体装置を示す下面図である。 本発明の実施の形態５に係る半導体装置を示す断面図である。 本発明の実施の形態６に係る半導体装置を示す断面図である。 本発明の実施の形態７に係る半導体装置を示す断面図である。 本発明の実施の形態８に係る半導体装置を示す断面図である。 本発明の実施の形態９に係る半導体装置を示す断面図である。 本発明の実施の形態１０に係る半導体装置を示す断面図である。 本発明の実施の形態１１に係る半導体装置を示す断面図である。 本発明の実施の形態１２に係る半導体装置を示す断面図である。 本発明の実施の形態１３に係る半導体装置を示す断面図である。 本発明の実施の形態１４に係る半導体装置を示す断面図である。 本発明の実施の形態１５に係る半導体装置を示す断面図である。 本発明の実施の形態１６に係る半導体装置を示す断面図である。 本発明の実施の形態１６に係る半導体装置を示す下面図である。 本発明の実施の形態１６に係る半導体装置の変形例を示す下面図である。
　本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
　図１は、本発明の実施の形態１に係る半導体装置を示す断面図である。活性領域の外側に終端領域が配置されている。ｎ－型ドリフト層１は互いに対向する表面と裏面を持つ。
　ｐ型アノード層２が活性領域においてｎ－型ドリフト層１の表面に形成されている。ｐ型アノード層２の端部が活性領域の端部に一致する。典型的なｐ型ガードリング層３とチャネルストッパ層４が終端領域においてｎ－型ドリフト層１の表面に形成されている。アノード電極５が層間膜６の開口を介してｐ型アノード層２にオーミック接触している。
　ｎ型バッファ層７がｎ－型ドリフト層１の裏面に形成されている。ｎ型カソード層８及びｐ型カソード層９がｎ型バッファ層７の裏面に互いに横並びに形成されている。ｎ型層１０が活性領域と終端領域の境界領域においてｎ型バッファ層７の裏面にｎ型カソード層８及びｐ型カソード層９と横並びに形成されている。ｎ型層１０は、ｎ型カソード層８と同じ不純物濃度を有する。カソード電極１１はｎ型カソード層８、ｐ型カソード層９及びｎ型層１０にオーミック接触している。
　活性領域の端部を起点にしてｎ型層１０が活性領域側に張り出した距離がＷＧＲ１であり、活性領域の端部を起点にしてｎ型層１０が終端領域側に張り出した距離がＷＧＲ２であり、１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たす。
　ここで、逆バイアス印加時に、ｐ型アノード層２の端部の衝突電離によって生成された電子正孔対のうち、電子が高電界中を通ってカソード電極１１に向かう。この時の電子の抜け道をｎ型層１０により確保することにより、寄生ｐｎｐトランジスタ動作を抑えることができる。この効果を得るためにはＷＧＲ１，ＷＧＲ２をそれぞれ数１０μｍ程度に設計することが好ましい。なお、空乏層の広がり形状を考慮すると、ＷＧＲ２をＷＧＲ１よりも大きく設計する必要がある。
　図２は、本発明の実施の形態１に係る半導体装置を示す下面図である。チップ長辺に対して垂直に格子状にｐ型カソード層９とｎ型カソード層８のパターンを配置する。図３，４は、本発明の実施の形態１に係る半導体装置の変形例を示す下面図である。図３ではチップ長辺に対して平行に格子状にｐ型カソード層９とｎ型カソード層８のパターンを配置する。図４ではｐ型カソード層９とｎ型カソード層８のパターンをリング状に配置する。
　続いて、境界領域と終端領域にｐ型カソード層９が形成された従来構造と、ｎ型層１０が形成された本実施の形態とを比較する。両者とも終端領域の表面にＦＬＲ（Field Limiting Ring）構造が形成され、活性領域の裏面にｐ層とｎ層の繰り返し構造が形成されたダイオードである。
　図５は、アバランシェ破壊された従来構造のサンプルを示す図である。アバランシェ破壊したサンプルでは何れもチップコーナー部アノード端部にＳｉ隆起が見られ、層間膜直下付近のＳｉ内に溶融痕が見つかった。この結果から、破壊メカニズムの最終段階は、過電流による熱破壊と考えられる。
　図６は、逆バイアス印加時の内部状態を模擬した結果を示す図である。室温の耐圧特性を模擬した結果、定格電圧を大幅に超えた降伏開始点近傍で負性微分抵抗（NDR: Negative Differential Resistance）領域に入り、耐圧波形が“Ｓ”字を描いた。各電流値でのデバイス内部状態を観察した結果、ＮＤＲ領域では、コンタクト端のデバイス縦方向で電子と正孔が高密度で存在していることが分かり（バイポーラ動作）、アバランシェ破壊がコンタクト端の縦方向寄生ｐｎｐトランジスタ構造の２次降伏である可能性が示された。一方、本実施の形態ではアバランシェ破壊が改善された。これらの結果から、従来構造のアバランシェ破壊の原理は、バイポーラトランジスタの２次降伏の原理「高電界による衝突電離によって発生したキャリアがベース電流として働き、オン動作を継続する動作」と基本的に同様であるといえる。
　図７はリカバリー特性を模擬した図である。図８は従来構造の正孔密度と電界強度を示す図であり、図９は本実施の形態の正孔密度と電界強度を示す図である。本実施の形態では従来構造に比べてサージ電圧が高い結果が得られた。サージ電圧が高まる原因を調査するためリカバリー各タイミングでの内部解析を行ったところ、従来構造では終端領域の裏面のｐ型カソード層直上で緩やかに空乏層がカソード側に伸長しているのに対し、本実施の形態では終端領域の裏面のｎ型層直上で急激に空乏層がカソード側に伸長していることが分かった。
　また、従来構造のＵＩＳ試験を模擬したところ、電圧ピーク付近でデバイス破壊を模擬できた。各タイミングでの内部解析の結果、デバイス破壊時の内部状態が上記の逆バイアス印加時の内部状態模擬とよく似ていた。従って、活性領域と終端領域の境界領域の裏面にｎ型層を形成することで改善できることが分かった。
　図１０は１２００Ｖ試作ロットについて室温耐圧特性を実測した結果を示す図である。終端領域の裏面にｐ型カソード層が形成された従来構造の場合、１５００Ｖ付近で降伏開始と同時に破壊された。一方、活性領域の端部の裏面にｎ型層が形成された本実施の形態の場合、狙い通りアバランシェ耐量を向上させることができた。
　図１１はｓｎａｐ－ｏｆｆ特性を示す図である。本実施の形態のｓｎａｐ－ｏｆｆ特性評価時の電圧波形ピーク値Ｖｓｎａｐ－ｏｆｆは、Ｖｃｃ＝８５０Ｖで比較すると従来構造よりも約１００Ｖ高いが、ｐｉｎダイオードよりも３００Ｖ以上低い。従って、ＲＦＣ効果が維持できていることが分かった。
　図１２は、２次降伏開始電流及び最大可制御電流のＷＧＲ１，ＷＧＲ２依存性を示す図である。ＷＧＲ１，ＷＧＲ２が０に近づくほど２次降伏開始電流が小さくなるが最大可制御電流は大きくなる。一方、ＷＧＲ１，ＷＧＲ２が大きくなるほど最大可制御電流は小さくなるが２次降伏開始電流が大きくなる。そこで、１０μｍ≦ＷＧＲ１≦５００μｍを満たし、１０μｍ≦ＷＧＲ２≦５００μｍを満たす必要がある。
　以上説明したように、本実施の形態では、活性領域と終端領域の境界領域の裏面にｎ型層１０を形成することにより、寄生ｐｎｐトランジスタ動作が抑えられるため、ターンオフ動作時の活性領域と終端領域の境界での破壊を防ぎ、オフ動作時及びターンオフ動作時のアバランシェ耐量を向上させることができる。ただし、活性領域の端部では拡散層の曲率のため電界集中が起こり易く、リカバリー動作時の電圧・電流波形振動のトリガーであるデバイス内部のキャリアの急激な枯渇が先に起こりやすい。このため、ｐ型カソード層９を活性領域の端部から離すほど、リカバリー動作時の電圧・電流波形振動が起こりやすい。そこで、本実施の形態では、ｎ型層１０が活性領域側と終端領域側に張り出した距離ＷＧＲ１，ＷＧＲ２が１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たすように設定する。これにより、ターンオフ動作終焉でのｓｎａｐ－ｏｆｆ現象やそれをトリガーとする発振現象を抑制することもできる。
実施の形態２．
　図１３は、本発明の実施の形態２に係る半導体装置を示す断面図である。図１４は、本発明の実施の形態２に係る半導体装置を示す下面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有する。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
実施の形態３．
　図１５は、本発明の実施の形態３に係る半導体装置を示す断面図である。図１６は、本発明の実施の形態３に係る半導体装置を示す下面図である。本実施の形態では終端領域にｐ型カソード層９が形成されていない。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
実施の形態４．
　図１７は、本発明の実施の形態４に係る半導体装置を示す断面図である。図１８は、本発明の実施の形態４に係る半導体装置を示す下面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有し、終端領域にｐ型カソード層９が形成されていない。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
実施の形態５．
　図１９は、本発明の実施の形態５に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０の活性領域側の端部に幅Ｗｐ１を持ったｐ型カソード層９が隣接している。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
　ここで、逆バイアス印加時にｐ型アノード層２の端部の衝突電離によって生成された電子正孔対のうち、電子が高電界中をカソードに向かう。ｐ型カソード層９直上のｎ型バッファ層７を迂回して活性領域内のｎ型層１０に向かう電子電流による電圧降下がｐ型カソード層９とｎ型バッファ層７間の内蔵電位Ｖｉｎを超えることによって寄生ｐｎｐトランジスタ動作が誘発される。ｎ型バッファ層７の抵抗率をρｂｕｆｆｅｒ、電子電流をＩｅとすると内蔵電位ＶｉｎはＶｉｎ＝∫ρｂｕｆｆｅｒ・Ｉｅ・ｘｄｘで与えられる。例えばＩｅが２００Ａ／ｃｍ２、ｐ型カソード層９のアクセプタ密度ＮＡが１Ｅ１７／ｃｍ３、ｎ型バッファ層７のドナー密度ＮＤが３Ｅ１６／ｃｍ３、ｎ型バッファ層７のピーク濃度Ｎｂｕｆｆｅｒが３Ｅ１６／ｃｍ２、ｎ型バッファ層７の厚みが１．５μｍ、温度が３００Ｋの場合、内蔵電位約０．７９Ｖを超えるためのＷｐ１は約５８．５μｍと導出される。これにより、寄生ｐｎｐトランジスタ動作を抑えることができる。この効果を得るためには幅Ｗｐ１を数１０μｍ程度に設計することが好ましい。
実施の形態６．
　図２０は、本発明の実施の形態６に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０の終端領域側の端部に幅Ｗｐ２を持ったｐ型カソード層９が隣接している。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。実施の形態５と同様に幅Ｗｐ２を数１０μｍ程度に設計することが好ましい。
実施の形態７．
　図２１は、本発明の実施の形態７に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有する。その他の構成は実施の形態５と同様であり、実施の形態５と同様の効果を得ることができる。
実施の形態８．
　図２２は、本発明の実施の形態８に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０はｎ型バッファ層７と同じ不純物濃度を有する。その他の構成は実施の形態６と同様であり、実施の形態６と同様の効果を得ることができる。
実施の形態９．
　図２３は、本発明の実施の形態９に係る半導体装置を示す断面図である。本実施の形態ではｎ型層１０の活性領域側の端部にｎ型カソード層８が隣接している。その他の構成は実施の形態８と同様であり、実施の形態８と同様の効果を得ることができる。
実施の形態１０．
　図２４は、本発明の実施の形態１０に係る半導体装置を示す断面図である。本実施の形態ではｐ型カソード層９より濃度が低いｐ－型層１２ａ，１２ｂがｎ型バッファ層７の裏面に形成され、それぞれｎ型層１０の活性領域側と終端領域側に隣接している。その他の構成は実施の形態８と同様であり、実施の形態８と同様の効果を得ることができる。実施の形態５と同様にｐ－型層１２ａ，１２ｂの幅Ｗｐ１，Ｗｐ２を数１０μｍ程度に設計することが好ましい。
実施の形態１１．
　図２５は、本発明の実施の形態１１に係る半導体装置を示す断面図である。本実施の形態では、実施の形態１のｎ型層１０の代わりに、ｐ型カソード層９より濃度が低いｐ－型層１３が活性領域と終端領域の境界領域においてｎ型バッファ層７の裏面にｎ型カソード層８及びｐ型カソード層９と横並びに形成されている。活性領域の端部を起点にしてｐ－型層１３が活性領域側に張り出した距離がＷＧＲ１であり、活性領域の端部を起点にしてｐ－型層１３が終端領域側に張り出した距離がＷＧＲ２であり、１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たす。その他の構成は実施の形態１と同様であり、実施の形態１と同様の効果を得ることができる。
実施の形態１２．
　図２６は、本発明の実施の形態１２に係る半導体装置を示す断面図である。幅Ｗｐ１，Ｗｐ２を持ったｐ型カソード層９がそれぞれｐ－型層１３の活性領域側と終端領域側に隣接している。その他の構成は実施の形態１１と同様であり、実施の形態１１と同様の効果を得ることができる。実施の形態５と同様に幅Ｗｐ１，Ｗｐ２を数１０μｍ程度に設計することが好ましい。
実施の形態１３．
　図２７は、本発明の実施の形態１３に係る半導体装置を示す断面図である。本実施の形態ではｐ－型層１３の活性領域側の端部にｎ型カソード層８が隣接している。その他の構成は実施の形態１１と同様であり、実施の形態１１と同様の効果を得ることができる。
実施の形態１４．
　図２８は、本発明の実施の形態１４に係る半導体装置を示す断面図である。本実施の形態ではｐ－型層１３の終端領域側の端部にｎ型カソード層８が隣接している。その他の構成は実施の形態１１と同様であり、実施の形態１１と同様の効果を得ることができる。
実施の形態１５．
　図２９は、本発明の実施の形態１５に係る半導体装置を示す断面図である。ｎ型層１０及びｎ型カソード層８はｐ型カソード層９よりも深さが深く、ピーク濃度が２倍以上高い。ｎ型層１０及びｎ型カソード層８中にｐ型カソード層９の不純物が含まれる。この構成であれば、ｐ型カソード層９を全面形成した後、ｎ型層１０及びｎ型カソード層８を部分的に打ち消して形成することができる。従って、プロセスフローが簡略化でき、パターンずれによる電気特性の影響の懸念をなくすことができる。
実施の形態１６．
　図３０は、本発明の実施の形態１６に係る半導体装置を示す断面図である。図３１は、本発明の実施の形態１６に係る半導体装置を示す下面図である。実施の形態１～１０のｎ型層１０が平面視において複数のリング状に配置されている。図３２は、本発明の実施の形態１６に係る半導体装置の変形例を示す下面図である。実施の形態１～１０のｎ型層１０が平面視においてドット状に配置されている。また、実施の形態１１～１５のｐ－型層１３が平面視において複数のリング状又はドット状に配置されていてもよい。この場合でも実施の形態１～１５と同様の効果を得ることができる。
　なお、上記の実施の形態に係る半導体装置は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体装置は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された装置を用いることで、この装置を組み込んだ半導体モジュールも小型化できる。また、装置の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、装置の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
　また、上記の実施の形態では１２００Ｖ、１７００Ｖの低・中耐圧クラスのダイオードを例にとって説明したが、耐圧クラスに関係なく、またＩＧＢＴやＲＣ－ＩＧＢＴなど、内部に寄生バイポーラトランジスタ構造をもつ半導体装置であれば上記の効果を奏する。また、終端構造がＦＬＲの場合について説明したが、これに限らずＶＬＤ（Variable Lateral Doping）構造、ＲＥＳＵＲＦ（Reduced Surface Field）構造でも上記と同様の効果を奏する。
１　ｎ－型ドリフト層、２　ｐ型アノード層、７　ｎ型バッファ層、８　ｎ型カソード層、９　ｐ型カソード層、１０　ｎ型層、１２ａ，１２ｂ，１３　ｐ－型層

Claims (13)

  1. 　活性領域の外側に終端領域が配置された半導体装置であって、
    　互いに対向する表面と裏面を持つｎ型ドリフト層と、
    　前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
    　前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
    　前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
    　前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成されたｎ型層とを備え、
    　前記活性領域の端部を起点にして前記ｎ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
    　１０μｍ≦ＷＧＲ１≦５００μｍを満たすことを特徴とする半導体装置。
  2. 　前記活性領域の端部を起点にして前記ｎ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
    　１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする請求項１に記載の半導体装置。
  3. 　前記ｎ型層は、前記ｎ型カソード層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 　前記ｎ型層は、前記ｎ型バッファ層と同じ不純物濃度を有することを特徴とする請求項１又は２に記載の半導体装置。
  5. 　前記ｎ型層の前記活性領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 　前記ｎ型層の前記終端領域側の端部に前記ｐ型カソード層が隣接していることを特徴とする請求項１～５の何れか１項に記載の半導体装置。
  7. 　前記ｎ型層の前記活性領域側の端部に前記ｎ型カソード層が隣接していることを特徴とする請求項４に記載の半導体装置。
  8. 　前記ｎ型バッファ層の裏面に形成され、前記ｎ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接し、前記ｐ型カソード層より濃度が低いｐ型層を更に備えることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  9. 　前記ｎ型層及び前記ｎ型カソード層は前記ｐ型カソード層よりも深さが深く、ピーク濃度が２倍以上高く、
    　前記ｎ型層及び前記ｎ型カソード層中に前記ｐ型カソード層の不純物が含まれることを特徴とする請求項３に記載の半導体装置。
  10. 　前記ｎ型層が平面視においてドット状に配置されていることを特徴とする請求項１～９の何れか１項に記載の半導体装置。
  11. 　活性領域の外側に終端領域が配置された半導体装置であって、
    　互いに対向する表面と裏面を持つｎ型ドリフト層と、
    　前記活性領域において前記ｎ型ドリフト層の前記表面に形成されたｐ型アノード層と、
    　前記ｎ型ドリフト層の前記裏面に形成されたｎ型バッファ層と、
    　前記ｎ型バッファ層の裏面に互いに横並びに形成されたｎ型カソード層及びｐ型カソード層と、
    　前記活性領域と前記終端領域の境界領域において前記ｎ型バッファ層の裏面に前記ｎ型カソード層及び前記ｐ型カソード層と横並びに形成され、前記ｐ型カソード層より濃度が低いｐ型層とを備え、
    　前記活性領域の端部を起点にして前記ｐ型層が前記活性領域側に張り出した距離がＷＧＲ１であり、
    　前記活性領域の端部を起点にして前記ｐ型層が前記終端領域側に張り出した距離がＷＧＲ２であり、
    　１０μｍ≦ＷＧＲ１≦５００μｍと１０μｍ≦ＷＧＲ２≦５００μｍを満たすことを特徴とする半導体装置。
  12. 　前記ｐ型カソード層が前記ｐ型層の前記活性領域側と前記終端領域側の少なくとも一方に隣接していることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記ｐ型層が平面視においてドット状に配置されていることを特徴とする請求項１１又は１２に記載の半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018056163A (ja) * 2016-09-26 2018-04-05 三菱電機株式会社 半導体装置
JP2018107303A (ja) * 2016-12-27 2018-07-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP2018120990A (ja) * 2017-01-26 2018-08-02 ローム株式会社 半導体装置
CN108574015A (zh) * 2017-03-13 2018-09-25 三菱电机株式会社 半导体装置及电力变换装置
JP2019121786A (ja) * 2017-12-28 2019-07-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2021093557A (ja) * 2021-03-16 2021-06-17 ローム株式会社 半導体装置
US11476249B2 (en) 2018-03-15 2022-10-18 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023101242A (ja) * 2022-01-07 2023-07-20 株式会社東芝 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04312981A (ja) * 1990-09-28 1992-11-04 Toshiba Corp 高耐圧半導体装置
JPH0629558A (ja) * 1992-07-08 1994-02-04 Naoshige Tamamushi プレーナ構造を有する静電誘導ダイオード
JPH1093113A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
WO2013153668A1 (ja) * 2012-04-13 2013-10-17 三菱電機株式会社 ダイオード
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
WO2014156849A1 (ja) * 2013-03-25 2014-10-02 富士電機株式会社 半導体装置
WO2014199465A1 (ja) * 2013-06-12 2014-12-18 三菱電機株式会社 半導体装置
JP2014241433A (ja) * 2010-05-26 2014-12-25 三菱電機株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3444081B2 (ja) * 1996-02-28 2003-09-08 株式会社日立製作所 ダイオード及び電力変換装置
JP2001196606A (ja) * 2000-01-11 2001-07-19 Mitsubishi Electric Corp ダイオード
US7728409B2 (en) * 2005-11-10 2010-06-01 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of manufacturing the same
JP4743447B2 (ja) * 2008-05-23 2011-08-10 三菱電機株式会社 半導体装置
JP2010283132A (ja) * 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
JP5925991B2 (ja) * 2010-05-26 2016-05-25 三菱電機株式会社 半導体装置
JP5582102B2 (ja) * 2010-07-01 2014-09-03 株式会社デンソー 半導体装置
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
DE112012007322B3 (de) * 2011-07-27 2022-06-09 Denso Corporation Diode, Halbleitervorrichtung und MOSFET
CN103208531B (zh) * 2013-04-07 2015-07-15 株洲南车时代电气股份有限公司 一种快恢复二极管frd芯片及其制作方法
JP6181597B2 (ja) * 2014-04-28 2017-08-16 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
WO2016010097A1 (ja) * 2014-07-17 2016-01-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6405212B2 (ja) * 2014-12-03 2018-10-17 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04312981A (ja) * 1990-09-28 1992-11-04 Toshiba Corp 高耐圧半導体装置
JPH0629558A (ja) * 1992-07-08 1994-02-04 Naoshige Tamamushi プレーナ構造を有する静電誘導ダイオード
JPH1093113A (ja) * 1996-09-19 1998-04-10 Hitachi Ltd ダイオード
JP2014241433A (ja) * 2010-05-26 2014-12-25 三菱電機株式会社 半導体装置
WO2013153668A1 (ja) * 2012-04-13 2013-10-17 三菱電機株式会社 ダイオード
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
WO2014156849A1 (ja) * 2013-03-25 2014-10-02 富士電機株式会社 半導体装置
WO2014199465A1 (ja) * 2013-06-12 2014-12-18 三菱電機株式会社 半導体装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018056163A (ja) * 2016-09-26 2018-04-05 三菱電機株式会社 半導体装置
DE102017212818B4 (de) 2016-09-26 2022-06-23 Mitsubishi Electric Corporation Halbleiteranordnung
JP2018107303A (ja) * 2016-12-27 2018-07-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
US11309310B2 (en) 2017-01-26 2022-04-19 Rohm Co., Ltd. Semiconductor device
JP2018120990A (ja) * 2017-01-26 2018-08-02 ローム株式会社 半導体装置
CN108574015A (zh) * 2017-03-13 2018-09-25 三菱电机株式会社 半导体装置及电力变换装置
CN108574015B (zh) * 2017-03-13 2021-07-06 三菱电机株式会社 半导体装置及电力变换装置
JP2018152443A (ja) * 2017-03-13 2018-09-27 三菱電機株式会社 半導体装置および電力変換装置
JP2019121786A (ja) * 2017-12-28 2019-07-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7334407B2 (ja) 2017-12-28 2023-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
US11476249B2 (en) 2018-03-15 2022-10-18 Fuji Electric Co., Ltd. Semiconductor device
JP2021093557A (ja) * 2021-03-16 2021-06-17 ローム株式会社 半導体装置
JP7246423B2 (ja) 2021-03-16 2023-03-27 ローム株式会社 半導体装置

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