JP2010283132A - 半導体装置 - Google Patents

Abstract

【課題】順電圧降下を低減し、かつ最大逆電圧を向上させ、かつリカバリー時の発振を抑制することができる半導体装置を提供する。
【解決手段】第１の層３は、第１の電極５の上に設けられ、かつ第１導電型を有する。第２の層１は、第１の層３の上に設けられ、かつ第１導電型と異なる第２導電型を有する。第３の層ＣＬａは、第２の層１の上に設けられている。第２の電極４は、第３の層ＣＬａの上に設けられている。第４の層１５は、第２の層１および第３の層ＣＬａの間に設けられ、かつ第２導電型を有する。第３の層ＣＬａは第１の部分２および第２の部分１６を有する。第１の部分２は、第２導電型を有し、かつ第２の層１の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有する。第２の部分１６は、第１導電型を有する。第１の部分２および第２の部分１６の総面積に対して第２の部分１６の面積が占める割合は２０％以上９５％以下である。
【選択図】図１

Description

本発明は、半導体装置に関し、特に電力用半導体装置に関する。

電力用半導体装置として、たとえば６００Ｖ以上の電圧に耐え得るような、高耐圧パワーモジュールがある。このようなパワーモジュールには、ダイオードが形成されているものがある。

たとえば特開平０２−０６６９７７号公報（特許文献１）によれば、ダイオードは、ｐ層に接するｎ^-層によってｐｎ接合が形成され、ｎ^-層のｐ層と反対側の面上に、ｎ⁺領域およびｐ⁺領域が設けられている。またｎ⁺領域およびｐ⁺領域と、ｎ^-層との間に、ｎバッファ層が設けられている。この公報によれば、ｐ⁺領域は、ダイオードの逆回復電流を小さくし、また逆回復時間を短くする効果を有する、と記載されている。また逆方向電圧印加時にｎ^-層に拡がる空乏層をｎバッファ層により止めることができるので、ｎ^-層を薄くすることができ、よって高耐圧ダイオードの逆回復特性を改善することができる、と記載されている。

また、たとえば特開平０８−１７２２０５号公報（特許文献２）によれば、ダイオードは、ｎ型半導体基板の一主表面上に形成されたｎ^-半導体層と、ｎ^-半導体層の表面層に形成されたｎ⁺カソード領域と、ｎ⁺カソード領域の表面からｎ^-半導体層を貫通しｎ型半導体基板に達するトレンチと、そのトレンチ内にゲート酸化膜を介して充填されたゲート電極と、そのゲート電極の上に形成された絶縁膜と、トレンチに挟まれたｎ⁺カソード領域の表面に接触するカソード電極と、ｎ型半導体基板の表面層の一部に形成されたｐ⁺アノード領域と、ｐ⁺アノード領域に接触するアノード電極とを有する。この公報によれば、カソード電極に対して負の電圧をゲート電極に印加することにより、ダイオードに過電流が流れたときにダイオードの破壊やスイッチングトランスの焼損を防止することができる、と記載されている。

特開平０２−０６６９７７号公報 特開平０８−１７２２０５号公報

電力用ダイオードにおいて、順電圧降下（Ｖ_F）の低減と、リカバリー（逆回復）時の発振の抑制との課題を同時に解決することは困難であった。たとえば上記特開平０２−０６６９７７号公報では、ｐ⁺領域を設けることでリカバリー特性を改善することを開示するに留まり、ｐ⁺領域をどのように設ければ上記の諸課題を同時にバランスよく解決することができるのか示していない。

また電力用ダイオードの用途によっては、Ｖ_Fを特に小さくすることが望まれる場合がある。これに対して上記特開平０８−１７２２０５号公報の技術によれば、カソード電極に対して負の電圧がゲート電極に印加される結果、Ｖ_Fが大きくなってしまうという問題がある。

本発明は、上記課題に鑑みてなされたものであり、その一の目的は、Ｖ_Fを低減し、かつリカバリー時の発振を抑制することができる半導体装置を提供することである。また本発明の他の目的は、Ｖ_Fを特に低減できる半導体装置を提供することである。

本発明の一の局面にしたがう半導体装置は、第１および第２の電極と、第１〜第４の層とを有する。第１の層は、第１の電極の上に設けられ、かつ第１導電型を有する。第２の層は、第１の層の上に設けられ、かつ第１導電型と異なる第２導電型を有する。第３の層は、第２の層の上に設けられている。第２の電極は、第３の層の上に設けられている。第４の層は、前記第２の層および前記第３の層の間に設けられ、かつ前記第２導電型を有する。第３の層は第１および第２の部分を有する。第１の部分は、第２導電型を有し、かつ第２の層の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有する。第２の部分は、第１導電型を有する。第１および第２の部分の総面積に対して第２の部分の面積が占める割合は２０％以上９５％以下である。

本発明の他の局面にしたがう半導体装置は、第１および第２の電極と、第１〜第３の層と、トレンチ構造とを有する。第１の層は、第１の電極の上に設けられ、かつ第１導電型を有する。第２の層は、第１の層の上に設けられ、かつ第１導電型と異なる第２導電型を有する。第３の層は、第２の層の上に設けられ、かつ第１の部分を有する。第１の部分は、第２導電型を有し、かつ第２の層の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有する。第２の電極は第３の層の上に設けられている。トレンチ構造は、第１の部分に設けられ、かつ第２の電極の電位を基準として正の電位が印加されるものである。

本発明の一の局面にしたがう半導体装置によれば、ダイオードのＶ_Fが低減され、かつリカバリー時の発振が抑制される。

本発明の他の局面にしたがう半導体装置によれば、ダイオードのＶ_Fが低減される。

本発明の実施の形態１における半導体装置としてのダイオードの構成を概略的に示す断面図である。 図１の矢印Ｄ_AおよびＤ_Bのそれぞれに沿う不純物プロファイルＣ_AおよびＣ_Bを概略的に示すグラフである。 図１のダイオードおよびその比較例の各々のシミュレーションに用いられた回路を示す図である。 図１のダイオードおよび比較例のダイオードの各々のリカバリー特性の波形のシミュレーションの一例を示すグラフである。 図１のダイオードの順方向における電圧Ｖ_AKおよび電流密度Ｊ_Aの関係Ｊ_A１の一例と、比較例のダイオードの順方向における電圧Ｖ_AKおよび電流密度Ｊ_Aの関係Ｊ_A０の一例とを示すグラフである。 電圧Ｖ_AKおよび電流密度Ｊ_Aの関係の温度変化におけるクロスポイントの一例を示す図である。 図１のダイオードの逆方向における電圧Ｖ_RAおよび電流密度Ｊ_Rの関係Ｊ_R１の一例と、比較例のダイオードの逆方向における電圧Ｖ_RAおよび電流密度Ｊ_Rの関係Ｊ_R０とを概略的に示すグラフである。 図４の点Ｐ_Bにおける電界強度Ｅおよびキャリア濃度ＣＣを概略的に示すグラフである。 図１のダイオードにおける、定格電流密度でのＶ_Fおよびサージ電圧Ｖ_surgeの各々と、カソード部の幅Ｗ_Cに占めるｐ層の幅Ｗ_pの割合との関係の一例を示すグラフである。 図１においてカソード部の幅Ｗ_Cに占めるｐ層の幅Ｗ_pの割合が０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 図１においてカソード部の幅Ｗ_Cに占めるｐ層の幅Ｗ_pの割合が１０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 図１においてカソード部の幅Ｗ_Cに占めるｐ層の幅Ｗ_pの割合が２０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 図１においてカソード部の幅Ｗ_Cに占めるｐ層の幅Ｗ_pの割合が５０％の場合のダイオードのリカバリー特性の一例を示すグラフである。 図１のダイオードにおける最大逆電圧Ｖ_RRM、定格電流密度でのＶ_F、およびサージ電圧Ｖ_surgeの各々と、図２の不純物濃度のピーク値Ｃ₁およびＣ₃の比Ｃ₁／Ｃ₃との関係の一例を示すグラフである。 図２のピーク値Ｃ₂がＣ₁よりも高い場合における図１のダイオードの定格電流密度でのＶ_Fとリカバリー損失Ｅ_RECとのトレードオフ特性を示す特性曲線Ｅ_REC１の一例と、図２のピーク値Ｃ₁およびＣ₂が等しい場合における図１のダイオードの定格電流密度でのＶ_Fとリカバリー損失Ｅ_RECとの関係を示す特性曲線Ｅ_REC２の一例と、比較例のダイオードの定格電流密度でのＶ_Fとリカバリー損失Ｅ_RECとの関係を示す特性曲線Ｅ_REC０の一例とを示すグラフである。 図１のダイオードにおける定格電流密度でのＶ_Fと、図２の不純物濃度のピーク値Ｃ₁およびＣ₂の比Ｃ₂／Ｃ₁との関係の一例を示すグラフである。 図２のピーク値Ｃ₂がＣ₁よりも高い場合のオン状態における矢印Ｄ_A（図１）に沿うホール濃度ＣＣｈ１および電子濃度ＣＣｅ１の一例と、図２のピーク値Ｃ₁およびＣ₂が等しい場合のオン状態における矢印Ｄ_A（図１）に沿うホール濃度ＣＣｈ２および電子濃度ＣＣｅ２の一例とを示すグラフである。 本発明の実施の形態２における半導体装置としてのダイオードの構成を概略的に示す断面図である。 図１８のダイオードの変形例の構成を概略的に示す断面図である。 本発明の実施の形態３における半導体装置としてのダイオードの構成を概略的に示す断面図である。 図２０のダイオードの第１変形例の構成を概略的に示す断面図である。 図２０のダイオードの第２変形例の構成を概略的に示す断面図である。 図２０のダイオードおよび比較例のダイオードのそれぞれにおけるオン状態でのキャリア濃度ＣＣ３およびＣＣ０の一例を示すグラフである。 図２０のダイオードの順方向における電圧Ｖ_AKおよび電流密度Ｊ_Aの関係Ｊ_A３の一例と、比較例のダイオードの順方向における電圧Ｖ_AKおよび電流密度Ｊ_Aの関係Ｊ_A０の一例とを示すグラフである。 図２０のトレンチ深さｙと、定格電流密度でのＶ_Fとの関係の一例を示すグラフである。 比較例のダイオードの構成を示す断面図である。

以下、本発明の一実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態における半導体装置としてのダイオードは、アノード電極５（第１の電極）と、ｐ層３（第１の層）と、ｎ^-ドリフト層１（第２の層）と、ｎ層１５（第４の層）と、カソード層ＣＬａ（第３の層）と、カソード電極４（第２の電極）とを有する。ｐ層３、ｎ^-ドリフト層１、ｎ層１５、およびカソード層ＣＬａは、たとえば導電型不純物が添加されたＳｉからなる。

ｐ層３は、アノード電極５の上（図中、直下）に設けられ、ｐ型（第１導電型）を有する。

ｎ^-ドリフト層１は、ｐ層３の上（図中、直下）に寸法ｔ３の厚さで設けられている。またｎ^-ドリフト層１は、ｐ型とは異なる導電型、すなわちｎ型（第２導電型）を有する。

カソード層ＣＬａはｎ層１５を介してｎ^-ドリフト層１の上（図中、下方）に設けられている。またカソード層ＣＬａは平面視において幅Ｗ_cの長方形状を有する。またカソード層ＣＬａは、ｎ型を有するｎ⁺領域２（第１の部分）と、ｐ型を有するｐ領域１６（第２の部分）とを有する。

また本実施の形態においては、ｎ⁺領域２およびｐ領域１６のそれぞれは平面視において、幅Ｗ_nの長方形状および幅Ｗ_pの長方形状を有する。またカソード層ＣＬａ、ｎ⁺領域２、およびｐ領域１６は、平面視において同一の長さを有する。また幅Ｗ_c、幅Ｗ_nおよび幅Ｗ_pの間には、Ｗ_c＝Ｗ_n＋Ｗ_pの関係がある。よって平面視においてｎ⁺領域２の面積とｐ領域１６の面積との比はＷ_n：Ｗ_pである。またカソード層ＣＬａは、以下の式が満たされるように形成されている。

０．２≦Ｗ_p／Ｗ_c≦０．９５
よってｎ層１５の上において、ｎ⁺領域２およびｐ領域１６の総面積に対してｐ領域１６の面積が占める割合は、２０％以上９５％以下である。

なお図中の寸法ｔ１は、ｎ⁺領域２およびｐ領域１６の各々の厚さに対応し、たとえば０．２〜５μｍである。また寸法ｔ_subは半導体層全体の厚さに対応している。

ｎ層１５は、ｎ^-ドリフト層１と、カソード層ＣＬａとの間に設けられており、かつｎ型（第２導電型）を有する。またｎ層１５の厚さは、図中において寸法ｔ２から寸法ｔ１を差し引いた寸法を有し、たとえば１〜５０μｍである。またｎ層１５は、ｎ⁺領域２の上に位置するｎ領域１５ｎ（第３の部分）と、ｐ領域１６の上に位置するｎ領域１５ｐ（第４の部分）とを有する。またｎ層１５が含有する導電型不純物は実質的にｎ型の導電型不純物のみであり、ｐ型の導電型不純物を実質的には含んでいない。

カソード電極４は、カソード層ＣＬａの上に設けられている。
さらに図２を参照して、不純物プロファイルＣ_AおよびＣ_Bのそれぞれは、深さＤ_AおよびＤ_B（図１）における不純物濃度の分布を示している。ｎ⁺領域２は、ｎ^-ドリフト層１の不純物濃度のピーク値Ｃ₀に比して高い不純物濃度のピーク値Ｃ₄を有する。またｎ⁺領域２の不純物濃度のピーク値Ｃ₄は、ｐ領域１６の不純物濃度のピーク値Ｃ₃よりも高い。ｐ領域１６の不純物濃度のピーク値Ｃ₃に対するｎ領域１５ｐの不純物濃度のピーク値Ｃ₁の比は、０．００１以上０．１以下である。ｎ層１５の不純物濃度のピーク値Ｃ₁およびＣ₂の各々は、ｎ^-ドリフト層１の不純物濃度のピーク値Ｃ₀よりも高く、かつカソード層ＣＬａのｎ⁺領域２の不純物濃度のピーク値Ｃ₄よりも低い。

たとえば、ｎ⁺領域２の表面濃度は１×１０¹⁷〜１×１０²¹ｃｍ^-3であり、ｐ領域１６の表面濃度は１×１０¹⁶〜１×１０²¹ｃｍ^-3である。またｎ層１５の不純物濃度のピーク値Ｃ₁およびＣ₂は、１×１０¹⁶〜１×１０²⁰ｃｍ^-3である。

なお本実施の形態においてはｎ層１５が含有する導電型不純物は実質的にｎ型の導電型不純物のみであり、ｐ型の導電型不純物を実質的には含んでいない。このため図２における深さｔ１〜ｔ２の区間内の不純物プロファイルＣ_Bは、ｎ型の導電型不純物の濃度を示している。もしｎ領域１５ｐがｎ型の導電型不純物に加えてｐ型の導電型不純物も実質的に含む場合、不純物濃度とは、実効的な不純物濃度、すなわちｐ型およびｎ型の導電型不純物の濃度の差分のことをいう。

次に比較例のダイオードについて説明する。
図２６を参照して、比較例のダイオードは、本実施の形態のカソード層ＣＬａの代わりに、ｎ⁺領域２からなるカソード層ＣＬｂを有する。カソードＣＬｂ直上にはｎ層１５が存在する。この比較例において、以下の２つの問題が考えられる。

第１に、リカバリー動作時に、ｎ⁺領域２およびｎ層１５側に残留するホール濃度が低く、かつ空乏層が伸びやすくなる。この空乏層がｎ層１５に達した瞬間に発振現象が発生するので、安全動作領域（ＳＯＡ：Safety Operating Area）およびリカバリー耐量が低下してしまう。

第２に、リカバリー時の発振現象への対策上、主接合であるｐ層３／ｎ^-ドリフト層１接合からカソード側への空乏層の伸びを遅延させることが必要であり、このために本比較例ではｎ^-ドリフト層の厚さに対応する寸法ｔ３を大きくする必要が生じる。この結果、Ｖ_Fの低減とリカバリー損失（Ｅ_REC）との間でのトレードオフ特性を改善することが困難となる。

比較例においては、寸法ｔ３を小さくすると上記第１の問題が生じ、寸法ｔ３を大きくすると上記第２の問題が生じる。すなわち本比較例においては、Ｖ_Fの低減とリカバリー損失との間でのトレードオフ特性の改善と、発振現象の抑制などによるＳＯＡ耐量の向上とを両立させることが困難である。

これに対して本実施の形態によれば、耐圧を確保した上で、Ｖ_Fの低減とＳＯＡ耐量の向上とを両立させることができる。すなわち、Ｖ_Fを低減し、最大逆電圧を向上させ、かつリカバリー時の発振を抑制することができる。

図３を参照して、上記の作用効果を検証するために、本実施の形態の半導体装置の実施例としての定格３３００Ｖクラスのダイオードを含む回路に対してシミュレーションを行なった。この回路は、ダイオードＤＤと、ＩＧＢＴ(Insulated Gate Bipolar Transistor)であるトランジスタＴＲと、コイルＬＭ、ＬＡＫ、ＬＣＥと、抵抗ＲＬ、ＲＡＫ、ＲＣＥ、ＲＧと、電源ＶＣ、ＶＧと、電流源ＩＯＮとを有する。コイルＬＭは寄生インダクタンスに対応し、抵抗ＲＧはＩＧＢＴのゲート抵抗に対応し、電源ＶＧはＩＧＢＴのゲート電圧に対応する。またコイルＬＡＫ、ＬＣＥは、実測結果とシミュレーション結果とを合わせるための配線インピーダンスに対応する。また抵抗ＲＬ、ＲＡＫ、ＲＣＥは、実測結果とシミュレーション結果とを合わせるための配線関連抵抗に対応する。以下に、このシミュレーションの結果について説明する。

図４を参照して、本実施例および比較例に関して、リカバリー特性波形、すなわちリカバリーの際の電圧Ｖ_AKおよび電流密度Ｊ_Aの時間変化のシミュレーションを行なった。図中、電圧Ｖ_AK１および電流密度Ｊ_A１は本実施例（図１）のダイオードに対応するもの、電圧Ｖ_AK０および電流密度Ｊ_A０は比較例のダイオード（図２６）に対応するものである。本実施例によれば比較例に比して、リカバリー時に発生する発振を抑制する。これにより電圧Ｖ_AKのピーク電圧であるサージ電圧Ｖ_surgeは、比較例では５０００Ｖ以上であったが、本実施例では３０００Ｖ程度にまで抑制できた。

なお、シミュレーション条件として、コイルＬＭは１２μＨとし、電源ＶＣは１７００Ｖ、定格電流密度Ｊ_AＲは９０Ａ／ｃｍ²、順方向の電流Ｊ_FはＪ_AＲ／１０、および温度は２９８Ｋに設定する。

図５を参照して、電流密度Ｊ_A−電圧Ｖ_AK特性のシミュレーションを行なった。図中、関係Ｊ_A１は本実施の形態の実施例（図１）のダイオードに対応するもの、関係Ｊ_A０は比較例のダイオード（図２６）に対応するものである。またＶ_Fは、電流密度Ｊ_Aが定格電流密度Ｊ_AＲ＝９０Ａ／ｃｍ²のときの電圧Ｖ_AKである。本実施例によれば比較例に比してＶ_Fを低減することができた。

なお電流密度Ｊ_A−電圧Ｖ_AK特性は、一般に温度によって変化する。２５℃および１２５℃の場合の電流密度Ｊ_A−電圧Ｖ_AK特性は、たとえば図６に示すようになる。なお両特性曲線が交差するポイントをクロスポイントＣＰとする。

図７を参照して、逆方向特性（電流密度Ｊ_R−電圧Ｖ_RA）のシミュレーションを行なった。図中、関係Ｊ_R１は本実施例（図１）のダイオードに対応するもの、関係Ｊ_R０は比較例のダイオード（図２６）に対応するものである。また最大逆電圧Ｖ_RRMは、電流密度Ｊ_R＝１×１０^-2Ａ／ｃｍ²のときの電圧Ｖ_RAとする。本実施例によれば比較例に比して、最大逆電圧Ｖ_RRMを高めることができた。

なおｎ層１５がｐ型の導電型不純物を実質的に含んでしまうと最大逆電圧Ｖ_RRMが低くなる。逆に言えば、ｎ層１５が含有する導電型不純物が実質的にｎ型の導電型不純物のみとされることで、最大逆電圧Ｖ_RRMが高められる。

主に図８を参照して、点Ｐ_B（図４）での電界強度Ｅおよびキャリア濃度ＣＣのデバイス深さ方向に対する分布をシミュレーションを用い解析した。図中、横軸は矢印Ｄ_A（図１）に沿う深さである。またホール濃度ＣＣｈ１、電子濃度ＣＣｅ１、および電界強度Ｅ１は本実施例（図１）のダイオードに対応するものであり、ホール濃度ＣＣｈ０、電子濃度ＣＣｅ０、および電界強度Ｅ０は比較例のダイオード（図２６）に対応するものである。本実施例の構造（図１）では、リカバリー現象時にカソード側に位置するｐ領域１６からホールが注入されることでカソード側のホール濃度ＣＣｈ１が比較例のホール濃度ＣＣｈ０より向上した。その結果、図中矢印ＲＥに示すように、カソード側の電界強度Ｅが緩和する電界緩和現象が生じた。

主に図９〜図１３を参照して、Ｖ_F（図５）およびサージ電圧Ｖ_surge（図４）の各々と、幅の比Ｗ_p／Ｗ_c（図１）との相関（図９）を検討するために、様々な比Ｗ_p／Ｗ_cの下でのリカバリー特性波形（電流Ｉ_Aおよび電圧Ｖ_AKの各々のリカバリー時の時間変化）とのシミュレーション（たとえば図１０〜図１３）を行なった。

この結果、幅Ｗ_pが幅Ｗ_cの２０％以上の場合、すなわちｎ⁺領域２およびｐ領域１６（図１）の総面積に対してｐ領域１６の面積が占める割合が２０％以上の場合、リカバリー時の発振が抑制されることで、定格電圧である３３００Ｖ以下にまでサージ電圧Ｖ_surgeが顕著に抑制される。

また幅Ｗ_pが幅Ｗ_cの９５％を超えると、Ｖ_Fが急増することでダイオードの動作に支障が生じ得る。逆に言えば、幅Ｗ_pが幅Ｗ_cの９５％以下、すなわちｎ⁺領域２およびｐ領域１６の総面積に対してｐ領域１６の面積が占める割合が９５％以下とされることで、Ｖ_Fが顕著に抑制される。

主に図１４を参照して、最大逆電圧Ｖ_RRM、Ｖ_F、およびサージ電圧Ｖ_surgeの各々と、不純物濃度のピーク値Ｃ₁およびＣ₃（図２）の比Ｃ₁／Ｃ₃との相関がシミュレーションにより検討された。なお図９の結果を踏まえ、リカバリー時の発振が抑制されるように幅Ｗ_pは幅Ｗ_cの２０％とした。

シミュレーションの結果、比Ｃ₁／Ｃ₃が１×１０^-1以下とされることにより、定格電圧である３３００Ｖ以下にまでサージ電圧Ｖ_surgeが顕著に抑制可能であることがわかった。

また比Ｃ₁／Ｃ₃が１×１０^-3以上となることにより、定格電圧である３３００Ｖ以上にまで最大逆電圧Ｖ_RRM（図７）が確保されることがわかった。この理由は、比Ｃ₁／Ｃ₃が１×１０^-3以上とされることにより、主接合であるｐ層３／ｎ^-ドリフト層１接合からカソード側への空乏層の伸びを抑制するためと考える。

図１５を参照して、リカバリー損失Ｅ_REC（ｍＪ／Ａ・パルス）と、Ｖ_F（Ｖ）とのトレードオフ特性が、シミュレーションによって検討された。図中、特性曲線Ｅ_REC１は不純物濃度のピーク値Ｃ₁およびＣ₂（図２）がＣ₂＞Ｃ₁を満たす場合のものであり、特性曲線Ｅ_REC２はＣ₂＝Ｃ₁を満たす場合のものである。一方、特性曲線Ｅ_REC０は比較例（図２６）のダイオードに対応するものである。

この結果、比較例（図２６）の構造の場合（特性曲線Ｅ_REC０）に比して、本実施例の構造（図１）の場合（特性曲線Ｅ_REC１およびＥ_REC２）、リカバリー損失Ｅ_RECとＶ_Fとのトレードオフ関係が改善され、特に不純物濃度のピーク値Ｃ₁およびＣ₂がＣ₂＞Ｃ₁を満たす場合（特性曲線Ｅ_REC１）、より改善可能であることがわかった。すなわちＳＯＡの観点で寸法ｔ３（図１および図２６）を維持しつつ、すなわち寸法ｔ３の低減に頼らずに、上記トレードオフ関係を改善することができることがわかった。

なお、Ｖ_Fは、図１６に示すように、不純物濃度のピーク値の比Ｃ₂／Ｃ₁が大きくなるにつれて低減する。

図１７を参照して、オン状態の場合、すなわち電流密度Ｊ_Aが定格電流密度Ｊ_AＲ（図５）に等しい場合におけるキャリア濃度ＣＣのシミュレーション結果である。図中、横軸は矢印Ｄ_A（図１）に沿う深さである。またホール濃度ＣＣｈ１および電子濃度ＣＣｅ１は不純物濃度のピーク値Ｃ₁およびＣ₂がＣ₂＞Ｃ₁を満たす場合に対応するものであり、ホール濃度ＣＣｈ２および電子濃度ＣＣｅ２は不純物濃度のピーク値Ｃ₁およびＣ₂がＣ₂＝Ｃ₁を満たす場合に対応するものである。

この結果から、ピーク値Ｃ₁およびＣ₂がＣ₂＞Ｃ₁となることで、オン状態においてカソード近傍のキャリア濃度が高くなることがわかった。このキャリア濃度の増大によってＶ_F（図１６）が低減された結果、リカバリー損失Ｅ_RECとＶ_Fとのトレードオフ関係（図１５）が改善されたと考えられる。

本実施の形態によれば、Ｖ_Fが低減され、リカバリー時の発振が抑制され、最大逆電圧Ｖ_RRMが向上する。この点について、以下により詳しく説明する。

本実施の形態のダイオード構造（図１）では、リカバリー現象時にｐ領域１６からホールが注入されることで、カソード側のホール濃度ＣＣｈ１（図８）が、比較例のダイオード構造（図２６）の場合のホール濃度ＣＣｈ０に比して高められる。その結果、比較例に比して本実施の形態ではリカバリー時に矢印ＲＥ（図８）に示すようにカソード側の電界が緩和されるので、主接合であるｐ層３／ｎ^-ドリフト層１接合からカソード側への空乏層の伸びが抑制される。これにより図４に示すようにリカバリー時の発振現象が抑制されるので、ダイオードのＳＯＡ耐量が向上する。このように本実施の形態のダイオード（図１）はリカバリー現象時にｐ領域１６からのホール注入により電界緩和(空乏層伸びを抑える)を起こすことで発振対策できるため、ｎ^-ドリフト層１の厚さｔ３を小さくすることができ、図１５に示すようにリカバリー損失Ｅ_RECと、Ｖ_Fとのトレードオフ特性が改善する。

リカバリー動作時におけるカソード側からのホール注入を促進するには、図１において、カソード層ＣＬａの面積に占めるｐ領域１６の面積の割合（図１の幅Ｗ_pおよびＷ_cの比Ｗ_p／Ｗ_c）が重要なパラメータとなる。すなわち、このパラメータに大きく依存して、図４に示すようにＶ_Fおよびサージ電圧Ｖ_surgeが大きく変化する。本実施の形態によれば、以下の式（１）が満たされることで、リカバリー時の発振を抑制しながらダイオードの良好な動作が保障される。

２０％ ≦ 比Ｗ_p／Ｗ_c ≦ ９５％ ・・・（１）
上記（１）の式で、上限値９５％は、Ｖ_F（図９）を実用上十分な程度に小さくするための条件である。また下限値２０％は、Ｖ_AK波形（図１０〜図１３）の波形のサージ、すなわちＶ_surge（図９）を耐圧クラスの値（上述したシミュレーションにおいては３３００Ｖ）以下にまで顕著に抑制するための条件である。このように式（１）を満たすことで、Ｖ_Fが低減され、かつリカバリー時の発振が抑制される。

上記のようにＶ_Fを低減し、かつリカバリー時の発振を抑制しつつ、不純物濃度のピーク値Ｃ₁およびＣ₃（図２）の比Ｃ₁／Ｃ₃（図１４）が以下の式（２）を満たすことで最大逆電圧Ｖ_RRMが向上する。

０．００１ ≦ 比Ｃ₁／Ｃ₃ ≦ ０．１ ・・・（２）
上記（２）の式で、上限値０．１は、カソード層ＣＬａのｐ領域１６から注入されるホール量を十分なものとすることで、Ｖ_surgeを耐圧クラスの値（上述したシミュレーションにおいては３３００Ｖ）以下にまで抑制するための条件である。また下限値０．００１は、逆バイアス時に主接合であるｐ層３／ｎ^-ドリフト層１接合からカソード側へ延びる空乏層がｐ領域１６に達することに起因する最大逆電圧Ｖ_RRMの低下を防止するための条件である。

また不純物濃度のピーク値Ｃ₁およびＣ₂（図２）が以下の式（３）を満たすことで、ダイオードがオン状態の際のカソード側のキャリア濃度ＣＣ（図１７）が高められる。

Ｃ₂ ＞ Ｃ₁ ・・・（３）
このようにキャリア濃度ＣＣが高められる結果、Ｖ_F（図１６）が低くなるので、リカバリー損失Ｅ_RECとＶ_Fとのトレードオフ特性（図１５）が改善される。

上記の（１）〜（３）の関係が満たされる場合、比較例のダイオード（図２６）に比して特に優れた特性を有するダイオードが得られる。

（実施の形態２）
図１８を参照して、本実施の形態の半導体装置としてのダイオードは、ｎ型拡散層１７（第５の層）と、トレンチ構造２６ａと、ｐ⁺拡散層１８と、層間絶縁膜１９と、絶縁膜２０、２３と、シリサイド層２１ａと、バリアメタル層２２とを有する。

ｎ型拡散層１７は、ｐ層３およびｎ^-ドリフト層１の間に設けられ、かつｎ型を有する。トレンチ構造２６ａは、ｐ層３およびｎ型拡散層１７を貫通するトレンチを有し、またこのトレンチをゲート絶縁膜１２を介して埋めるゲート電極１４を有する。またゲート電極１４は層間絶縁膜１９によってアノード電極５と電気的に絶縁されている。シリサイド層２１ａは、Ｓｉ拡散層との低コンタクト抵抗を実現するためのものであり、たとえばＴｉＳｉ₂、ＣｏＳｉ、またはＷＳｉからなる。バリアメタル層２２は、たとえばＴｉＮからなる。層間絶縁膜１９は、たとえば、ボロン、リンなどが添加されたシリケートガラス膜である。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

次に本実施の形態のダイオードの製造方法について説明する。
まず厚いｎ^-ドリフト層１である基板が準備される。ｎ^-ドリフト層１の不純物濃度は耐圧クラスに依存して決定され、たとえば６００〜６５００Ｖクラスでは、１×１０¹²〜１×１０¹⁵ｃｍ^-3である。

次にこの基板の表面に、ｐ層３と、ｐ層３の直下に位置するｎ型拡散層１７とが形成される。ｐ層３は、たとえばピーク濃度１×１０¹⁶〜１×１０¹⁸ｃｍ^-3、および拡散深さ１〜４μｍを有する。ｎ型拡散層１７の不純物のピーク濃度は、ｎ^-ドリフト層１の不純物の濃度以上であり、かつｐ層３の不純物濃度のピーク値以下である。次に基板表面にｐ⁺拡散層１８が形成される。ｐ⁺拡散層１８は、たとえば表面濃度１×１０¹⁸〜１×１０²⁰ｃｍ^-3、および拡散深さ約０．５μｍ有する。次にトレンチ構造２６ａおよびカソード層ＣＬａが形成される。

なおｐ⁺拡散層１８は、トレンチ構造２６ａを形成した後に形成しても構わない。
本実施の形態のダイオードは、ダイオードに逆方向電圧が印加される際に、カソード電極４の電位よりも低い電位がゲート電極１４に印加されるように用いられる。このために、たとえばゲート電極１４はアノード電極５に電気的に接続される。なおダイオードに逆方向電圧が印加される際にカソード電極４の電位が正となる場合は、ゲート電極１４は接地されてもよい。

この場合、シミュレーションの結果によれば、クロスポイントＣＰ（図６）の電流密度Ｊ_Aを小さくできることがわかった。これによりクロスポイントＣＰの電流密度を、ダイオードが過負荷となるような電流密度よりも小さくすることができる。この場合、過負荷となったダイオードにおいてＶ_Fの温度係数は正となるので、過負荷となったダイオードへの電流集中を防止することができる。

またｎ型拡散層１７によって、デバイスオン時にｐ層３から注入されるホールの量を制御することができる。

またトレンチ構造２６ａは擬似的なフィールドプレート構造となり、ｐ層３およびｎ型拡散層１７の接合部からの空乏層の延びを促進することで、最大逆電圧Ｖ_RRMを保持することができる。またトレンチ構造２６ａがｐ層３およびｎ型拡散層１７の界面よりも深く形成されることで、より確実に最大逆電圧Ｖ_RRMを保持することができる。

また比較例のダイオード（図２６）では、通常、ｎ^-ドリフト層１のキャリアのライフタイムを調整することによってリカバリー損失Ｅ_RECとＶ_Fとのトレードオフ特性が制御される。これに対して本実施の形態によれば、ｐ層３の濃度を調整することによってこのトレードオフ特性を制御し、かつこのトレードオフ特性の制御可能な範囲を拡大し、かつライフタイム調整工程を廃することによってウエハプロセスを簡易化することができる。

図１９を参照して、本実施の形態の変形例について説明する。本変形例のダイオードは、ｎ型拡散層１７と、トレンチ構造２７と、ｐ⁺拡散層１８と、シリサイド層２１ａ、２１ｂと、バリアメタル層２２ｂとを有する。トレンチ構造２７は、ｐ層３およびｎ型拡散層１７を貫通するトレンチを有し、またこのトレンチをゲート絶縁膜１２を介して埋めるゲート電極１４を有する。またゲート電極１４は、アノード電極５と電気的に接続されており、アノード電極５と同電位の電極である。

本変形例によれば、ゲート電極１４にはアノード電極５と同じ電位が印加される。これにより、ダイオードの外部からゲート電極１４の電位を制御しなくても、ダイオードに逆方向の電圧が印加された際に、カソード電極４の電位よりも低い電位をゲート電極１４に印加することができる。この結果、本実施の形態と同様の効果が得られる。

（実施の形態３）
図２０を参照して、本実施の形態の半導体装置としてのダイオードは、アノード電極５（第１の電極）と、ｐ層３（第１の層）と、ｎ^-ドリフト層１（第２の層）と、ｎ層１５（第４の層）と、カソード層ＣＬｂ（第３の層）と、カソード電極２４（第２の電極）と、トレンチ構造２６ｂと、層間絶縁膜１９と、絶縁膜２０、２３と、バリアメタル層２２とを有する。

ｐ層３は、アノード電極５の上に設けられ、かつｐ型（第１導電型）を有する。ｎ^-ドリフト層１は、ｐ層３の上に設けられ、またｐ型とは異なる導電型、すなわちｎ型（第２導電型）を有する。

カソード層ＣＬｂはｎ層１５を介してｎ^-ドリフト層１の上に設けられている。またカソード層ＣＬｂはｎ⁺領域２（第１の部分）を有する。ｎ⁺領域２は、ｎ型を有し、かつｎ^-ドリフト層１の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有する。

ｎ層１５は、ｎ^-ドリフト層１と、カソード層ＣＬｂとの間に設けられている。またｎ層１５は、ｎ型を有し、かつｎ^-ドリフト層１の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有し、かつｎ⁺領域２の不純物濃度のピーク値に比して低い不純物濃度のピーク値を有する。

カソード電極２４はカソード層ＣＬｂの上に設けられている。
トレンチ構造２６ｂは、ｎ⁺領域２と、ｎ層１５とを貫通するトレンチを有し、またこのトレンチをゲート絶縁膜１２を介して埋めるゲート電極１４を有する。すなわちトレンチ構造２６ｂは、ｎ⁺領域２およびｎ層１５に設けられている。

ゲート電極１４およびカソード電極２４のそれぞれは、電圧源３０の正極側および負極側に接続されている。これによりトレンチ構造２６ｂは、カソード電極２４の電位を基準として正の電位が印加されるように構成されている。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

また上記のカソード層ＣＬｂの代わりにカソード層ＣＬａを有する構造（図２１）や、ｎ層１５を有しない構造（図２２）を用いることも可能である。

本実施の形態のダイオードの特性を検討するために、実施の形態１と同様のシミュレーションを行なった。以下に、このシミュレーションの結果について説明する。

図２３を参照して、オン状態におけるキャリア濃度ＣＣのシミュレーションを行なった。この結果、本実施の形態の実施例のダイオード（図２０）のキャリア濃度ＣＣ３は、比較例のダイオード（図２６）のキャリア濃度ＣＣ０に比して高くなることがわかった。すなわちオン状態においてカソード近傍のキャリア濃度が高められることがわかった。このキャリア濃度の増大によってＶ_Fが低減すると考える。

図２４を参照して、電流密度Ｊ_A−電圧Ｖ_AK特性のシミュレーションが行なわれた。図中、電流密度Ｊ_A３は本実施例（図２０）のダイオードに対応するもの、電流密度Ｊ_A０は比較例のダイオード（図２６）に対応するものである。本実施例によれば、比較例に比して、電圧Ｖ_AKが小さい方に向かって電流密度Ｊ_A−電圧Ｖ_AK特性曲線がシフトすることがわかった。すなわちＶ_Fを低減することができることがわかった。

図２５を参照して、トレンチ構造２６ｂの深さｙと、Ｖ_Fとの相関のシミュレーションを行なった。この結果、トレンチ深さｙを寸法ｔ２以上とすることで、Ｖ_Fをより十分に低減できることがわかった。すなわちｎ⁺領域２と、ｎ層１５とを貫通するようにトレンチ構造２６ｂが設けられることで、Ｖ_Fをより十分に低減できることがわかった。

本実施の形態によれば、カソード側に存在するトレンチ構造２６ｂに正バイアスが印加されることで、トレンチ側壁部にアキュムレーション層が形成されることで擬似的にｎ+領域２が拡大されるので、デバイスオン時にカソード側からの電子注入を促進することができる。これによりＶ_Fを低減することができる。

またｎ⁺領域２と、ｎ層１５とを貫通するようにトレンチ構造２６ｂが設けられることで、Ｖ_Fをより十分に低減できる。なお変形例（図２２）においては、ｎ⁺領域２を貫通するようにトレンチ構造２６ｂが設けられればよい。

なお上記各実施の形態においては、第１および第２導電型のそれぞれがｐ型およびｎ型とされたが、本発明はこれに限定されるものではなく、第１および第２導電型のそれぞれがｎ型およびｐ型とされてもよい。

また上記各実施の形態においては半導体装置としてダイオードについて説明したが、本発明の半導体装置はダイオード単体に限定されるものではなく、ダイオードを含むパワーモジュールであってもよい。このようなパワーモジュールとしては、たとえばＩＧＢＴを含むものがある。

またｐ層３と、ｎ^-ドリフト層１と、ｎ層１５と、カソード層ＣＬａとが導電型不純物が添加されたＳｉからなる場合について説明したが、Ｓｉの代わりに、ＳｉＣまたはＧａＮなどのワイドバンドギャップ材料を用いても同様な効果が得られる。

また実施例として定格３３００Ｖクラスの高耐圧の半導体装置について説明したが、本発明は他の耐圧クラスに対して適用することもできる。

今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。

本発明は、電力用半導体装置に特に有利に適用され得る。

ＣＬａ，ＣＬｂ カソード層（第３の層）、１ ｎ^-ドリフト層（第２の層）、２ ｎ⁺領域（第１の部分）、３ ｐ層（第１の層）、４，２４ カソード電極（第２の電極）、５ アノード電極（第１の電極）、１２ ゲート絶縁膜、１４ ゲート電極、１５ ｎ層（第４の層）、１５ｎ ｎ領域（第３の部分）、１５ｐ ｎ領域（第４の部分）、１６ ｐ領域（第２の部分）、１７ ｎ型拡散層（第５の層）、２６ａ，２６ｂ，２７ トレンチ構造、３０ 電圧源。

Claims (12)

1. 第１の電極と、
   前記第１の電極の上に設けられ、かつ第１導電型を有する第１の層と、
   前記第１の層の上に設けられ、かつ前記第１導電型と異なる第２導電型を有する第２の層と、
   前記第２の層の上に設けられた第３の層と、
   前記第３の層の上に設けられた第２の電極と、
   前記第２の層および前記第３の層の間に設けられ、かつ前記第２導電型を有する第４の層とを備え、
   前記第３の層は、
   前記第２導電型を有し、かつ前記第２の層の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有する第１の部分と、
   前記第１導電型を有する第２の部分とを含み、
   前記第１および第２の部分の総面積に対して前記第２の部分の面積が占める割合は２０％以上９５％以下である、半導体装置。
2. 前記第４の層の不純物濃度のピーク値は、前記第２の層の不純物濃度のピーク値よりも高く、かつ前記第３の層の前記第１の部分の不純物濃度のピーク値よりも低い、請求項１に記載の半導体装置。
3. 前記第４の層が含有する導電型不純物は前記第２導電型の導電型不純物のみである、請求項２に記載の半導体装置。
4. 前記第４の層は、前記第１の部分の上に位置する第３の部分と、前記第２の部分の上に位置する第４の部分とを含み、
   前記第２の部分の不純物濃度のピーク値に対する前記第４の部分の不純物濃度のピーク値の比は、０．００１以上０．１以下である、請求項２または３に記載の半導体装置。
5. 前記第４の層の前記第３の部分の不純物濃度のピーク値は、前記第４の層の前記第４の部分の不純物濃度のピーク値よりも高い、請求項４に記載の半導体装置。
6. 前記第１の部分の不純物濃度のピーク値は、前記第２の部分の不純物濃度のピーク値よりも高い、請求項１〜５のいずれかに記載の半導体装置。
7. 前記第１の層および前記第２の層の間に設けられ、かつ前記第２導電型を有する第５の層と、
   前記第１および第５の層を貫通するトレンチ構造とをさらに備えた、請求項１〜６のいずれかに記載の半導体装置。
8. 第１の電極と、
   前記第１の電極の上に設けられ、かつ第１導電型を有する第１の層と、
   前記第１の層の上に設けられ、かつ前記第１導電型と異なる第２導電型を有する第２の層と、
   前記第２の層の上に設けられ、かつ第１の部分を有する第３の層とを備え、
   前記第１の部分は、前記第２導電型を有し、かつ前記第２の層の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有し、さらに
   前記第３の層の上に設けられた第２の電極と、
   前記第１の部分に設けられ、かつ前記第２の電極の電位を基準として正の電位が印加されるトレンチ構造とをさらに備えた、半導体装置。
9. 前記トレンチ構造は前記第１の部分を貫通している、請求項８に記載の半導体装置。
10. 前記第２の層および前記第３の層の間に、前記第２導電型を有し、かつ前記第２の層の不純物濃度のピーク値に比して高い不純物濃度のピーク値を有し、かつ前記第１の部分の不純物濃度のピーク値に比して低い不純物濃度のピーク値を有する第４の層をさらに備えた、請求項８または９に記載の半導体装置。
11. 前記トレンチ構造は、前記第１の部分および前記第４の層を貫通している、請求項１０に記載の半導体装置。
12. 前記第３の層は、前記第１導電型を有する第２の部分を含む、請求項８〜１１のいずれかに記載の半導体装置。

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