JP5272299B2

JP5272299B2 - 半導体装置およびその製造方法

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Publication number: JP5272299B2
Application number: JP2006305303A
Authority: JP
Inventors: 道生根本
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-11-10
Filing date: 2006-11-10
Publication date: 2013-08-28
Anticipated expiration: 2026-11-10
Also published as: JP2007158320A

Description

この発明は、半導体基板の裏面研削工程によって薄くされた半導体装置およびその製造方法に関する。

ダイオードや絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）などの電力用半導体装置の製造方法として、以下の方法が公知である。まず、シリコンなどのウェハーを厚いままで用いて半導体素子を製造する。その後、研削およびエッチングによりウェハーを最終厚さに薄くしてから、イオン注入と活性化熱処理を行う（例えば、特許文献１参照。）。近年、このような製造方法が主流になりつつある。

しかし、この製造方法では、研削後の活性化熱処理においては、既にウェハーの、研削された面と反対側の面に電極が形成されているため、この電極材料の融点以下の低温、例えば電極材料がアルミニウムであれば４５０℃以下の温度で熱処理を行わなければならない。そのため、不純物が十分に活性化されにくい。

そこで、本出願人は、上述した製造方法において、熱処理に代えて、イオン注入面にＹＡＧ第２高調波（ＹＡＧ２ω）のような高エネルギーのレーザ光を照射することによって、イオン注入された不純物を活性化する方法を提案している（例えば、特許文献２、特許文献３参照。）。この方法によれば、レーザ照射面から適当な深さまでの領域にのみエネルギーを与えることができるので、既に形成されている電極に悪影響を及ぼすことなく、不純物を活性化させることができる。

例えば、１２００Ｖ耐圧クラスのダイオードは、次のようにして作製される。まず、厚さが５００μｍ程度で、比抵抗が６０Ωｃｍ程度であるＮ型ＦＺ（フローティング・ゾーン）シリコン・ウェハーのおもて面にＰ型アノード層やアノード電極となるアルミニウム電極を形成する。次いで、ウェハーの裏面からグラインドを行い、ウェハーの厚さを１４０μｍにする。次いで、弗硝酸によるウェットエッチングを行って研削面を化学研磨する。次いで、その研磨面に対してリンをイオン注入する。

そして、そのイオン注入面にＹＡＧ２ωレーザ光を、エネルギー密度を４Ｊ／ｃｍ²とし、遅延時間を３００ｎｓｅｃにしてダブルパルス法にて照射し、リンを電気的に活性化させることによって、Ｎ⁺カソード層を形成する。ここで、ダブルパルス法とは、レーザ光の照射エリアごとに、複数のレーザ照射装置から所定の遅延時間だけ照射タイミングをずらして複数のパルスレーザを連続的に照射する方法である。ダブルパルス法については、上記特許文献２に詳述されている。

また、ドリフト層の不純物濃度が、その中央付近からアノード層およびカソード層に向かって緩やかに減少するようなプロファイルを有するダイオードや、ドリフト層の中央付近からエミッタ層およびコレクタ層に向かって不純物濃度が緩やかに減少するようなプロファイルを有するＩＧＢＴが公知である（例えば、特許文献３、特許文献４参照。）。このような不純物濃度プロファイルを有するダイオードやＩＧＢＴは、高速かつ低損失であるという特性と、ソフトリカバリー特性の両方を備えている。

さらに、低濃度のＮ型半導体基板の一方の端部にＰ型アノード層を形成するとともに、他方の端部に比較的高濃度のＮ型カソード層を形成し、アノード層とカソード層との間にｉ層を形成し、カソード層とｉ層との間に、カソード層と比較して低濃度のＮ型不純物層を設けた半導体素子が公知である（例えば、特許文献５参照。）。また、Ｎ型内部区域と、この内部区域に続き内部区域内より高いドーピング濃度を持つＮ型カソード区域と、内部区域に続き内部区域内より高いドーピング濃度を持つＰ型アノード区域とを備え、内部区域内に内部区域内よりも高いドーピング濃度を持つＮ型フローティング領域を有するパワーダイオードが公知である（例えば、特許文献６参照。）。

特表２００２−５２０８８５号公報特開２００５−２２３３０１号公報特開２００５−６４４２９号公報特開２００３−３１８４１２号公報特開２０００−２２３７２０号公報特開平１１−２６７７９号公報

しかしながら、半導体基板の一方の面を研削し、その研削面にダイオードのカソード層やＩＧＢＴのコレクタ層を形成する方法で作製されたダイオードやＩＧＢＴでは、個々のチップに切断する前のウェハー状態における電気特性の測定において不良品となる確率が高い、すなわち製品歩留まりが低いという問題点がある。例えば、ウェハー状態においてダイオードの逆バイアス電圧１２００Ｖにおける素子の漏れ電流（以下、逆漏れ電流とする）を測定したところ、１μＡ／ｃｍ²以下という判定基準に対して、１０μＡ／ｃｍ²以上の素子が多発し、製品歩留まりは６０％以下であった。

従来、このような逆漏れ電流が生じるという問題点は指摘されていない。従って、当然のことながら、上記特許文献１〜６では、逆漏れ電流が発生することが全く想定されていない。そのため、上記特許文献１〜６には、逆漏れ電流に関する記載や、その対策に関する記載はない。

この発明は、上述した従来技術による問題点を解消するため、半導体基板を研削して薄くし、その研削面にイオン注入と熱的な注入元素の活性化を行うことにより作製される、逆漏れ電流の少ない半導体装置を提供することを目的とする。また、逆漏れ電流の少ない半導体装置を、半導体基板を研削して薄くし、その研削面にイオン注入と熱的な注入元素の活性化を行うことにより作製する半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明者は、鋭意研究を行った結果、以下のような知見を得た。半導体基板の研削面（イオン注入面）に傷があったり、研削などによるパーティクルが残っていると、研削面に対してＮ型不純物であるリンなどが正常にイオン注入されないため、高濃度のカソード層が一様に形成されないことがある。

つまり、パーティクルがあると、そのパーティクルによってリンが遮蔽されてしまい、基板内にリンが十分に注入されないため、高濃度のカソード層が形成されない。また、イオン注入後にその注入面にイオンの飛程以上の傷が入ると、その傷の部分にＮ⁺高濃度層が形成されずに基板の露出部分ができてしまう。このような欠陥を有する素子に高い逆バイアス電圧が印加されると、空乏層がＮ^-ドリフト層に広がり、その欠陥箇所で電極に達してしまうため、逆漏れ電流が増加する。本発明は、このような知見に基づいてなされたものである。

この発明にかかる半導体装置は、ＦＺ半導体基板からなる第１導電型の第１半導体層と、前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、前記第１半導体層の他方の主面側を研削により減厚した面にイオン注入および活性化により形成された第１導電型の第３半導体層と、前記減厚した面にイオン注入および熱処理により形成された第１導電型の第４半導体層と、を備え、前記第３半導体層は、前記第１半導体層よりも高濃度であり、前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、前記第２半導体層に電気的に接続する第１電極と、前記第３半導体層に電気的に接続する第２電極と、を備え、前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚く、前記第２半導体層と前記第１半導体層とのｐｎ接合から前記第３半導体層に向かってネットドーピング濃度を積分した値が、前記第４半導体層の中で、前記第１電極と前記第２電極との間に印加された逆バイアス電圧が素子の耐圧値になるときの臨界積分濃度となることを特徴とする。

また、この発明にかかる半導体装置は、ＦＺ半導体基板からなる第１導電型の第１半導体層と、前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、前記第１半導体層の他方の主面側を研削により減厚した面にイオン注入および活性化により形成された第１導電型の第３半導体層と、前記減厚した面にイオン注入および熱処理により形成された第１導電型の第４半導体層と、を備え、前記第３半導体層は、前記第１半導体層よりも高濃度であり、前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、前記第２半導体層に電気的に接続する第１電極と、前記第３半導体層に電気的に接続する第２電極と、を備え、前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚く、電荷素量をｑとし、前記第１半導体層の誘電率をε_sとし、前記第１半導体層の臨界電界強度をＥ_Cとしたときに、臨界積分濃度ｎ_Cはｎ_C＝ε_s・Ｅ_C／ｑを満たし、前記第２半導体層と前記第１半導体層とのｐｎ接合から前記第３半導体層に向かってネットドーピング濃度を積分した値が、前記第４半導体層の中で前記臨界積分濃度ｎ_Cとなることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体層の濃度が１×１０¹⁴ａｔｏｍｓ／ｃｃ以上で、かつ１×１０¹⁵ａｔｏｍｓ／ｃｃ以下であることを特徴とする。

この発明にかかる半導体装置は、上述した発明において、前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが０．１μｍ以上であることを特徴とする。

上述した発明によれば、逆バイアス電圧として最大電圧となる耐圧が印加されると、空乏層は、第１半導体層中に広がり、第４半導体層に到達するが、第４半導体層の途中で止まるので、第３半導体層に到達しない。従って、漏れ電流を抑制できる。

この発明にかかる半導体装置の製造方法は、ＦＺ半導体基板からなる第１導電型の第１半導体層と、前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、前記第１半導体層の他方の主面側を研削により減厚した面に拡散により形成された第１導電型の第３半導体層と、第１導電型の第４半導体層と、を備え、前記第３半導体層は、前記第１半導体層よりも高濃度であり、前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、前記第２半導体層に電気的に接続する第１電極と、前記第３半導体層に電気的に接続する第２電極と、を備え、前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚い半導体装置を製造するにあたって、第１導電型の前記第１半導体層となり、かつ前記第１半導体層中の第１導電型を示す元素の濃度が、同第１半導体層を構成する半導体材料の固溶限界未満の固溶度である第１導電型半導体基板を用い、前記第１半導体層のおもて面の表面層に第２導電型の前記第２半導体層を形成する工程と、前記第１半導体層の裏面の表面層を研削して前記第１半導体層を露出させた状態で前記半導体基板を所望の厚さにする工程と、前記第１半導体層の研削により露出した面の表面層に第１導電型の前記第４半導体層を形成する工程と、前記第２半導体層に接する前記第１電極を形成する工程と、前記第１半導体層の研削により露出した面の表面層に第１導電型の前記第３半導体層を前記第４半導体層よりも浅く形成する工程と、前記第３半導体層に接する前記第２電極を形成する工程と、を含むことを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２半導体層を形成した後、前記半導体基板にプロトンを照射して前記第１半導体層中にプロトンを導入する工程をさらに含むことを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板を研削する前に、前記プロトンを導入する工程を行うことを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３半導体層を形成する工程では、研削により露出した面に第１導電型不純物をイオン注入し、そのイオン注入面にレーザ光を照射することによって、注入された不純物を電気的に活性化させることを特徴とする。

この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板を研削する工程では、研削後にウェットエッチングを行って、研削により露出した面を３μｍ以上２０μｍ以下の厚さで除去することによってストレスを除去することを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記ウェットエッチングのエッチングレートが０．２５〜０．４５μｍ／ｓｅｃであることを特徴とする。また、この発明にかかる半導体装置は、ＦＺ半導体基板からなる第１導電型の第１半導体層と、前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、前記第１半導体層の他方の主面側を研削により減厚した面にイオン注入および活性化により形成された第２導電型の第３半導体層と、前記減厚した面にイオン注入および熱処理により形成された第１導電型の第４半導体層と、を備え、前記第３半導体層は、前記第１半導体層よりも高濃度であり、前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、前記第２半導体層に電気的に接続する第１電極と、前記第３半導体層に電気的に接続する第２電極と、前記第１半導体層の一方の主面側に主たる電流を制御する金属−酸化膜−前記ＦＺ半導体基板からなるＭＯＳゲート構造と、を備え、前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚く、電荷素量をｑとし、前記第１半導体層の誘電率をε_Sとし、前記第１半導体層の臨界電界強度をＥ_Cとしたときに、臨界積分濃度ｎ_Cはｎ_C＝ε_s・Ｅ_C／ｑを満たし、前記第２半導体層と前記第１半導体層とのｐｎ接合から前記第３半導体層に向かってネットドーピング濃度を積分した値が、前記第４半導体層の中で前記臨界積分濃度ｎ_Cとなる半導体装置を製造するにあたって、第１導電型の第１半導体層となり、かつ前記第１半導体層中の第１導電型を示す元素の濃度が、同第１半導体層を構成する半導体材料の固溶限界未満の固溶度である第１導電型半導体基板を用い、前記第１半導体層のおもて面の表面層に第２導電型の第２半導体層を形成する工程と、前記第１半導体層の裏面の表面層を研削して前記第１半導体層を露出させた状態で前記半導体基板を所望の厚さにする工程と、前記第１半導体層の研削により露出した面の表面層に第１導電型の第４半導体層を形成する工程と、前記第２半導体層に接する第１電極を形成する工程と、前記第１半導体層の研削により露出した面の表面層に第２導電型の第３半導体層を前記第４半導体層よりも浅く形成する工程と、前記第３半導体層に接する第２電極を形成する工程と、を含み、前記第２半導体層を形成した後、前記半導体基板を研削する前に、前記半導体基板にプロトンを照射して前記第１半導体層中にプロトンを導入する工程をさらに含むことを特徴とする。

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３半導体層を形成する工程では、研削により露出した面に第２導電型不純物をイオン注入し、そのイオン注入面にレーザ光を照射することによって、注入された不純物を電気的に活性化させることを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板を研削する工程では、研削後にウェットエッチングを行って、研削により露出した面を３μｍ以上２０μｍ以下の厚さで除去することによってストレスを除去することを特徴とする。上述した発明によれば、第１半導体層と第３半導体層の間に第４半導体層が形成される。従って、逆バイアス電圧として最大電圧となる耐圧が印加されたときの漏れ電流が少ない半導体装置が得られる。

本発明にかかる半導体装置によれば、半導体基板を研削して薄くし、その研削面にイオン注入と熱的な注入元素の活性化を行うことにより作製される半導体装置の逆漏れ電流を少なくすることができるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、逆漏れ電流の少ない半導体装置を、半導体基板を研削して薄くし、その研削面にイオン注入と熱的な注入元素の活性化を行うことにより作製することができるという効果を奏する。

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、Ｎに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、実施の形態１の半導体装置は、例えば、第１半導体層であるＮ^-ドリフト層１、第２半導体層であるＰアノード層２、第３半導体層であるＮ⁺カソード層３、第４半導体層であるＮカソードバッファ層４、第１電極であるアノード電極５、および第２電極であるカソード電極６を備えたダイオード１００である。

Ｐアノード層２は、Ｎ^-ドリフト層１の一方の主面側でＮ^-ドリフト層１に接して設けられている。Ｎ⁺カソード層３は、Ｎ^-ドリフト層１の他方の主面側に設けられている。Ｎカソードバッファ層４は、Ｎ^-ドリフト層１とＮ⁺カソード層３との間に設けられており、Ｎ^-ドリフト層１とＮ⁺カソード層３の両方に接している。

すなわち、Ｎ⁺カソード層３、Ｎカソードバッファ層４、Ｎ^-ドリフト層１およびＰアノード層２がこの順に積層された構造となっている。Ｐアノード層２およびＮ⁺カソード層３は、ともにＮ^-ドリフト層１よりも不純物濃度が高い。Ｎカソードバッファ層４の不純物濃度は、Ｎ^-ドリフト層１よりも高く、かつＮ⁺カソード層３よりも低い。

また、Ｎ^-ドリフト層１およびＮカソードバッファ層４中のＮ型を示す元素の濃度は、Ｎ^-ドリフト層１およびＮカソードバッファ層４の半導体材料、例えばシリコンの固溶限界未満の固溶度である。例えば、カソードバッファ層４の濃度は、１×１０¹⁴ａｔｏｍｓ／ｃｃ以上で、かつ１×１０¹⁵ａｔｏｍｓ／ｃｃ以下であるのが適当である。

Ｎカソードバッファ層４の、Ｎ^-ドリフト層１の一方の主面から他方の主面に向かう方向における厚さは、Ｎ⁺カソード層３の同方向における厚さよりも厚い。例えば、Ｎカソードバッファ層４の厚さは、０．１μｍ以上であるのが適当である。望ましくは、Ｎカソードバッファ層４の厚さが１０μｍ以上であるとよい。

アノード電極５は、Ｐアノード層２の表面に接して設けられており、Ｐアノード層２に電気的に接続する。アノード電極５とＮ^-ドリフト層１とは、絶縁膜７により絶縁されている。カソード電極６は、Ｎ⁺カソード層３の表面に接して設けられており、Ｎ⁺カソード層３に電気的に接続する。

次に、実施の形態１にかかるダイオードの製造方法について説明する。図２は、実施の形態１にかかるダイオード１００の製造プロセスを示す要部断面図である。ここでは、一例として、１２００Ｖクラスの耐圧で、１５０Ａ定格電流となるように、チップサイズを１０ｍｍ×１０ｍｍに設定して作成する場合について説明する。なお、チップサイズは、耐圧と定格電流の設定に応じて種々変更可能である。

まず、図２において符号２００で示すように、出発ウェハーとして、含有するリンの濃度が５×１０¹⁴ａｔｏｍｓ／ｃｃであり、比抵抗が９．１Ωｃｍである例えば５インチ径のＮ型ＦＺもしくはＣＺウェハー２０１を用意する。このＮ型ＦＺもしくはＣＺウェハー２０１は、ダイオード１００のＮカソードバッファ層４となる。以下、ＦＺウェハーに限定して記述するが、ＣＺウェハーでもかまわない。

次いで、符号２１０で示すように、Ｎ型ＦＺウェハー２０１のおもて側に、リンの濃度が８．０×１０¹³ａｔｏｍｓ／ｃｃであり、比抵抗が５７ΩｃｍであるＮ型エピタキシャル層２０２を成長させる。このＮ型エピタキシャル層２０２は、ダイオード１００のＮ^-
ドリフト層１となる。このエピタキシャルウェハーを半導体基板として用いる。符号２２０は、この半導体基板の不純物濃度のプロファイルを示す。

次いで、符号２３０で示すように、標準的なダイオードのプロセス工程を行って、Ｎ^-ドリフト層１（Ｎ型エピタキシャル層２０２）の表面に、不純物濃度が５×１０¹⁶ａｔｏｍｓ／ｃｃで、深さが３μｍであるＰアノード層２と、図示しないガードリングエッジ構造を形成する。さらに、Ｐアノード層２の表面に絶縁膜７を設け、その絶縁膜７にコンタクトホールを開口し、Ｐアノード層２にオーミック接触するアノード電極５を例えばＡｌＳｉ１％で形成する。

その後、半導体基板に電子線を、加速電圧を４．８ＭｅＶとし、線量を１８０ｋＧｙとして照射し、３５７℃で１時間の熱処理を行う。次いで、Ｎ型ＦＺウェハー２０１の露出面、すなわちＮ型エピタキシャル層２０２が積層されていない側の面に対して研削を行い、全体の厚さを１６０μｍに減厚する。その後、弗硝酸を用いてその研削面をウェットエッチングし、最終的な厚さを１４０μｍにする。このウェットエッチングによって、研削によるストレスが除去される。

この段階におけるＮ^-ドリフト層１およびＮカソードバッファ層４の厚さは、それぞれ１２０μｍおよび２０μｍである。この研削および研磨の工程では、研磨後にＮカソードバッファ層４が所望の厚さで残るようにする必要がある。ここでは、研削面を２０μｍの厚さ分だけ除去するとしたが、除去する厚さは３〜２０μｍ程度であるのが適当である。

次いで、研磨後に露出しているＮカソードバッファ層４の表面層にリンを、加速電圧を４５ｋｅＶにして１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。その後、そのイオン注入面にＹＡＧ第２高調波レーザ光をダブルパルス法にて照射する。その際、レーザ光の照射エリアごとに、レーザ光のエネルギー密度を合計で例えば４Ｊ／ｃｍ²とし、ダブルパルスの遅延時間を例えば３００ｎｓｅｃとする。

このレーザ照射によって、Ｎカソードバッファ層４の表面層に注入されたリンが活性化し、Ｎ⁺カソード層３ができる。最後に、Ｎ⁺カソード層３の表面にＴｉ、ＮｉおよびＡｕの順で金属を成膜し、Ｎ⁺カソード層３にオーミック接触するカソード電極６を形成し、ダイオード１００が完成する。符号２４０は、完成したダイオード１００の不純物濃度のプロファイルを示す。

次に、実施の形態１にかかるダイオードの各部の寸法およびドーピング濃度について説明する。図３は、上述した製造プロセスにより作製されたダイオードの寸法およびドーピング濃度の一例を示す説明図である。図３には、ダイオードの要部断面図３００、ネットドーピング濃度の分布図３１０、およびネットドーピング積分濃度の分布図３２０が示されている。ネットドーピング積分濃度とは、Ｐアノード層２とＮ^-ドリフト層１とのＰＮ接合からＮ⁺カソード層３に向かって、Ｎ^-ドリフト層１およびＮカソードバッファ層４のネットドーピング濃度を積分したものである。分布図３１０，３２０の横軸は、ダイオードの要部断面図３００に対応している。

図３に示すように、Ｐアノード層２とＮ^-ドリフト層１とのＰＮ接合を基準にして、Ｎ^-ドリフト層１とＮカソードバッファ層４との界面までの距離をＸ₁とし、Ｎ⁺カソード層３とカソード電極６との界面までの距離をＸ_kとすると、例えばＸ₁およびＸ_kはそれぞれは１２０μｍおよび１４０μｍである。また、Ｎ^-ドリフト層１とＮ⁺カソード層３との間の距離をＸ₄とすると、例えばＸ₄は１９．５μｍである。

アノード・カソード間に逆バイアス電圧が印加され、その逆バイアス電圧が素子の耐圧値になるときの臨界積分濃度をｎ_cとすると、ｎ_cは、ポアソンの式から次式で表される。ただし、ε_sは半導体の誘電率であり、ｑは電荷素量であり、Ｅ_cは半導体の絶縁破壊電界強度である。
ｎ_c＝ε_s・Ｅ_c／ｑ

ネットドーピング積分濃度の分布図３２０に示すように、Ｎカソードバッファ層４においてネットドーピング積分濃度がｎ_cになるように、Ｎカソードバッファ層４の厚さと濃度（分布）を調整する。Ｅ_cの値は、シリコンでは約３×１０⁵Ｖ／ｃｍであり、ＳｉＣでは約３×１０⁶Ｖ／ｃｍであり、ダイヤモンドでは約５×１０⁶Ｖ／ｃｍであり、ＧａＮでは約３×１０⁶Ｖ／ｃｍである。

シリコン半導体を用いてダイオード１００を形成する場合には、ｎ_cの値は、約１．３×１０¹²ａｔｏｍｓ／ｃｍ²である。従って、Ｎカソードバッファ層４の途中で、ネットドーピング積分濃度が約１．３×１０¹²ａｔｏｍｓ／ｃｍ²になるように、Ｎカソードバッファ層４の厚さと濃度（分布）を調整する。

ここで、半導体基板を１００μｍ程度の厚さに薄く研削し、その研削面にＮ⁺カソード層３とカソード電極６を形成する製造プロセスの場合、不純物や欠陥などが素子の特性に影響を及ぼさないようにすることが重要である。そのためには、逆バイアス電圧として最大電圧となる耐圧が素子に印加されたときに、空乏化が十分でない領域、すなわち中性領域がＮ⁺カソード層３よりもＮ^-ドリフト層１側に残るようにして、空乏層がＮ⁺カソード層３に到達しないようにすればよい。

上述したような製造プロセスによって形成されるＮ⁺カソード層３の厚さは、Ｎ⁺カソード層３の表面から１μｍ以下であり、基板全体の厚さの１／１００に満たないほどに薄くなる。このような薄い層を不純物のイオン注入とその活性化処理によって形成するプロセスの場合、例えばイオン注入時にイオン注入面に付着したパーティクルによって不純物の注入が妨げられたり、電極形成時やウェハー搬送時にイオン注入面に傷などがつくことによって、Ｎ⁺カソード層３の形成が完全ではない部分が生じやすくなる。

Ｎ⁺カソード層３にこのような不完全な部分があると、Ｎ⁺カソード層３の濃度が低くなる。従って、Ｎカソードバッファ層４のない素子の場合、素子に耐圧程度の高い逆バイアス電圧が印加されると、Ｎ⁺カソード層３で空乏層の広がりを止めることができず、空乏層がカソード電極６に達してしまう。そのため、逆漏れ電流が増加し、デバイスの製造歩留まりが低下することになる。

それに対して、実施の形態１の場合、Ｎカソードバッファ層４があり、上述したようにＮ^-ドリフト層１からＮカソードバッファ層４に至る不純物濃度の積分値がＮカソードバッファ層４の途中で臨界積分濃度ｎ_cに達する。従って、耐圧時に、不純物濃度の積分値が臨界積分濃度ｎ_cに達する位置までは、空乏化するが、そこからＮ⁺カソード層３までの間の領域（図３のネットドーピング濃度の分布図３１０に太矢印で示す領域）は、空乏化しないで、中性領域となる。つまり、Ｎカソードバッファ層４によって、空乏層の拡張をＮ⁺カソード層３からある程度の距離だけアノード側で止めることができるので、空乏層がＮ⁺カソード層３に達するのを防ぐことができる。

次に、実施の形態１にかかるダイオードの厚さについて説明する。図４は、実施の形態１にかかるダイオードのデバイス最終厚さに対する良品率の関係を示す特性図である。図４において、Ｘ_cは、ダイオード１００のＰＮ接合面から、不純物濃度の積分値が臨界積分濃度ｎ_cに達する位置までの距離であり、例えば図３に示す例では１２７μｍである。デバイス厚さがＸ_c〜１．４Ｘ_cではＮカソードバッファ層４があるが、０．８Ｘ_cおよび０．９Ｘ_cではＮカソードバッファ層４はない。

また、図４では、アノード電極５とカソード電極６の間に１２００Ｖの逆バイアスを印加し、逆漏れ電流の電流密度が１μＡ／ｃｍ²以下であれば良品であるとし、１μＡ／ｃｍ²を超えたものを不良品としている。図４より、デバイス厚さがＸ_c以上の場合には、良品率がほぼ９９％と十分に高いが、それに比べて、デバイス厚さがＸ_cに満たない場合には、良品率が４６〜６８％と著しく低いことがわかる。

この結果は、Ｎカソードバッファ層４があることによって、上述したイオン注入時のドーパントの遮蔽やイオン注入面の傷などの影響を受けないことを示している。デバイス厚さがＸ_c以上、すなわちＮカソードバッファ層４があれば、その厚さが例えば１μｍ程度でも、９０％以上の良品率が得られるが、望ましくは１０μｍ以上の厚さのＮカソードバッファ層４を形成するとよい。

上記特許文献４に開示されているような従来例では、Ｎカソードバッファ層４は形成されていない。Ｎカソードバッファ層４が形成されていなくても、デバイスがある程度厚ければ、Ｎ⁺カソード層３に達する前に空乏層の拡張を止めることができる。しかし、この場合には、損失特性が問題となる。

そこで、次に、実施の形態１にかかるダイオード（以下、実施例とする）と、３つの従来構成のダイオード（以下、従来例１、従来例２および従来例３とする）を比較した結果について説明する。実施例は、図３に示す寸法および濃度のダイオード１００であり、図２の製造プロセスによって実施例のダイオードを作製した。従来例１と従来例２は、上記特許文献４に開示されているような従来構成のダイオードである。従来例３は、基板としてＦＺウェハーに高濃度のリンを拡散させたウェハーを用いた従来構成のダイオードである。

従来例１のダイオードの寸法およびドーピング濃度を図５に示す。図５において、符号５００、５０１、５０２および５０３はそれぞれ従来例１のダイオード、Ｎ^-ドリフト層、Ｐアノード層およびＮ⁺カソード層である。従来例１では、出発ウェハーとして、濃度が８×１０¹³ａｔｏｍｓ／ｃｃである、実施例よりも低濃度のＮ型ＦＺウェハーを用いた。そして、このＦＺウェハーを半導体基板とし、実施例と同様に、半導体基板のおもて面の形成プロセスを行い、電子線照射および熱処理を行った。その後、同半導体基板の裏面を研削して基板厚さを１６０μｍとし、弗硝酸のウェットエッチングを行って、最終的な厚さが１４０μｍのダイオード５００を作製した。

従来例２のダイオードの寸法およびドーピング濃度を図６に示す。図６において、符号６００、６０１、６０２および６０３はそれぞれ従来例２のダイオード、Ｎ^-ドリフト層、Ｐアノード層およびＮ⁺カソード層である。従来例２では、出発ウェハーとして、濃度が２×１０¹⁸ａｔｏｍｓ／ｃｃ以上の固溶限界までアンチモンを含むＮ型ＣＺ（チョクラルスキー）ウェハーを用いた。

そして、このＣＺウェハーのおもて面に、リン濃度が１．５×１０¹⁴ａｔｏｍｓ／ｃｃである第１のエピタキシャル層を７０μｍの厚さに成長させ、さらにリン濃度が８×１０¹³ａｔｏｍｓ／ｃｃである第２のエピタキシャル層を７０μｍの厚さに成長させて、エピタキシャル層の合計の厚さを１４０μｍとした。このエピタキシャルウェハーを半導体基板として用い、半導体基板のおもて面の構造については、実施例および従来例１と同じ方法、同じ条件により作製した。

ただし、半導体基板のおもて面にアノード電極となるＡｌＳｉ１．０％を成膜する前に、基板裏面を研削して全体の厚さを３５０μｍにした。その後、研削面に砒素を１．０×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入し、１０００℃で３０分の熱処理を行った。これは、Ｎ⁺カソード層６０３と図示しないカソード電極のコンタクト抵抗を低くするためである。最後に、Ｎ⁺カソード層６０３の表面にＴｉ、ＮｉおよびＡｕの順で金属を成膜し、カソード電極を形成した。

従来、従来例２のように固溶限界の濃度のアンチモンや砒素を含むＮ型ＣＺウェハーを基板として用いる理由は、以下の通りである。従来例２のダイオード６００では、Ｎ⁺カソード層６０３としてＮ型ＣＺウェハーの部分が２００μｍ以上の厚さで残る。電流導通時には、多数キャリアである電子がＮ⁺カソード層６０３をその厚さ方向に流れるため、この部分の抵抗成分により電圧降下が生じる。

アンチモンの濃度が２×１０¹⁸ａｔｏｍｓ／ｃｃ以上であるときの抵抗値は約０．０５ｍΩであるので、定格電流１５０Ａでは１０ｍＶ以上の電圧降下が生じることになる。この電圧降下をできるだけ小さくするためには、Ｎ⁺カソード層６０３の抵抗分、すなわちＣＺウェハーの抵抗を低減する必要がある。そのために従来の素子では、固溶限界の濃度のアンチモンなどを含むウェハーが用いられている。

ここで、固溶限界の濃度についてであるが、理論的には、この濃度は一義的に決まる。しかし、実際の製造では、製造時の温度等の工程ばらつきを反映して、一定の濃度にはならず、ある程度の幅を持つ。例えば、アンチモンを含むＣＺシリコン・ウェハーの場合、実際の基板中のアンチモン濃度（室温）は、５×１０¹⁷〜２×１０¹⁸ａｔｏｍｓ／ｃｃ程度の幅を持つ。これは、アンチモンの偏析係数が０．０２３と１よりも非常に低く、ＣＺウェハー中のアンチモン濃度分布が不均一分布になりやすいことによる。よって、固溶限界濃度（固溶度）とは、広義には、およそ５０％程度の幅をもち、約５×１０¹⁷ａｔｏｍｓ／ｃｃ以上の濃度を示すことと本件では定義する。従って、本発明の場合、第４半導体層のＮ型元素の濃度は、まずは、この広義の固溶限界濃度より低いことが望ましく、アンチモンの場合、少なくとも５×１０¹⁷ａｔｏｍｓ／ｃｃよりも低いことが望ましい。

従来例３のダイオードの寸法およびドーピング濃度を図７に示す。図７において、符号７００、７０１、７０２および７０３はそれぞれ従来例３のダイオード、Ｎ^-ドリフト層、Ｐアノード層およびＮ⁺カソード層である。従来例３では、半導体基板としてリンの濃度が５×１０¹³ａｔｏｍｓ／ｃｃであり、厚さが２５０μｍであるＮ型ＦＺウェハーを用いた。そして、この半導体基板の裏面から高濃度のリンを１３００℃で１００時間の拡散条件で深く拡散させた。このときの基板裏面側のリンの表面濃度は約１×１０²⁰ａｔｏｍｓ／ｃｃであり、拡散深さは１７０μｍであった。

次いで、実施例および従来例１と同様にして半導体基板のおもて面の構造を作製した。最後に、Ｎ⁺カソード層７０３の表面にＴｉ、ＮｉおよびＡｕの順で金属を成膜し、図示しないカソード電極を形成した。その際、従来例３では、基板裏面の研削などを行わず、半導体基板の厚さが２５０μｍのまま、カソード電極の形成を行った。

従来例１は、製造プロセスの最終段階でウェハーの厚さが１００μｍ程度と薄くなり、ハンドリングが困難であるため、一般的には従来例２または従来例３の構造が用いられていた。しかし、近年、薄いウェハーのハンドリング技術や加工技術の向上に伴い、スイッチング損失では有利な従来例１が多く用いられるようになった。

図８は、上述した実施例および従来例１〜３の順電圧−逆回復損失のトレードオフ特性を示す特性図である。図８から明らかなように、最も損失特性が優れているのは実施例である。従来例１と従来例２の損失は、従来例３の損失よりも低いが、実施例の損失よりも５〜１０％ほど高い。これは、実施例には、Ｎ^-ドリフト層１の平均濃度よりも高濃度のＮカソードバッファ層４が設けられているからである。

図９は、上述した実施例および従来例１〜３の導通時のキャリア分布を示すシミュレーション結果を示す図である。図９において、太い実線、破線、一点鎖線および点線はそれぞれ実施例の導通時のキャリア分布、従来例１の導通時のキャリア分布、従来例２の導通時のキャリア分布、および従来例３の導通時のキャリア分布を示す。また、図９において、細い実線、破線、一点鎖線および点線はそれぞれ実施例の図３の濃度分布、従来例１の図５の濃度分布、従来例２の図６の濃度分布、および従来例３の図７の濃度分布に相当する。

図９に示すように、従来例１のダイオード５００では、導通時の余剰キャリアは、ほとんど基板厚さの１４０μｍ分だけ変調している。それに対して、実施例のダイオード１００では、Ｎカソードバッファ層４（図９上段のダイオード１００では図示省略されている）の２０μｍの厚さ分が高濃度であるので、濃度変調領域は、実質的にＮ^-ドリフト層１の厚さ１２０μｍの部分のみとなる。このように、Ｎ^-ドリフト層１の実効的な厚さが低減されることにより、実施例の損失の方が従来例１の損失よりも１０％ほど小さくなる。

従来例２のダイオード６００では、Ｎ⁺カソード層６０３が高濃度（約２×１０¹⁸ａｔｏｍｓ／ｃｃ）であるので、導通時やスイッチングの損失特性を決めるのは、低濃度エピタキシャル層、すなわちＮ^-ドリフト層６０１の厚さ１２０μｍの部分である。しかし、Ｎ^-ドリフト層６０１とＮ⁺カソード層６０３の境界から図示しないカソード電極側へ数十μｍ程度、余剰キャリアが残っている領域があるため、従来例２の損失は、実施例の損失よりも５％ほど大きい。

従来例３のダイオード７００では、逆回復損失が実施例よりも４４％ほど大きい。これは、図９に示すように、高濃度拡散層、すなわちＮ⁺カソード層７０３の濃度分布が実施例、従来例１および従来例２の各濃度分布よりも緩やかに変化していることにより、余剰キャリアの変調領域が実施例、従来例１および従来例２よりも２０％ほど長いからである。

図１０および図１１は、それぞれ実施例および従来例３の微小電流逆回復波形を示す波形図である。なお、いずれにおいても、遮断電流を定格電流の１／１０となる２０Ａとした。図１０に示すように、実施例のダイオード１００では、ＤＣバス電圧が９００Ｖ（定格電圧１２００Ｖの約７５％）で発振せずにソフトリカバリー特性となっている。

それに対して、図１１に示すように、従来例３のダイオード７００では、急峻なサージ電圧とともに発振している。このようなスナッピーな波形となるのは、従来例３では、アノード側の厚さ８０μｍの部分が高抵抗となり、逆回復時の空間電荷領域の拡張幅が実施例よりも２０％ほど大きくなるため、キャリアが掃き出されて枯渇するからである。なお、従来例１と従来例２の微小電流逆回復波形は実施例の波形と同じである。

次に、Ｎカソードバッファ層４の濃度を注意深く調整する必要があるので、Ｎカソードバッファ層４の濃度について説明する。図１２は、実施例のダイオード１００におけるＮカソードバッファ層４の平均濃度に対する耐圧の関係を示す特性図であり、図１３は、その模式図である。図１３では、Ｎカソードバッファ層４の幅Ｘ₄の部分の平均濃度Ｎ_4mを、Ｎ_d（約８×１０¹³ａｔｏｍｓ／ｃｃ）から２０Ｎ_d（約１．６×１０¹⁵ａｔｏｍｓ／ｃｃ）まで変えている。

ここで、Ｎ_dは、Ｎ^-ドリフト層１の濃度をＰＮ接合から距離Ｘ₁まで積分した値を、Ｘ₁にて平均した値である。実施例のダイオード１００では、Ｎ_dは、Ｎ^-ドリフト層１の濃度と同じ８×１０¹³ａｔｏｍｓ／ｃｃである。Ｎカソードバッファ層４の平均濃度Ｎ_4mがドリフト層と同じＮ_dである場合は、従来例１に相当し、その耐圧は図１２に示すようにＢ
Ｖｋ（＝１４３０Ｖ）である。

Ｎカソードバッファ層４の平均濃度Ｎ_4mを高くしていくと、Ｎ_4mが２０Ｎ_d以上になると耐圧が減少し、ＢＶ₀まで下がる。このＢＶ₀は、Ｎカソードバッファ層４の濃度が十分高いときの耐圧値であり、１２５０Ｖである。Ｎカソードバッファ層４の濃度が十分高い場合は、従来例２に相当する。つまり、Ｎカソードバッファ層４の濃度が２０Ｎ_d以上になると、従来例２と同程度まで耐圧が低下する。従って、Ｎカソードバッファ層４の濃度は、望ましくはＮ_d以上で２０Ｎ_d以下であるのがよい。

次に、基板裏面の研削によって基板を薄くする工程について詳細に説明する。まず、シリコン基板の裏面を砥粒スラリーを用いて機械的に削り（バックグラインド）、全体の厚さを１６０μｍ程度にする。次いで、化学エッチング（ウェットエッチング）、化学的機械的ポリッシング（ＣＭＰ）またはドライポリッシュのいずれかを行うか、あるいはそれらを適宜組み合わせて行い、基板裏面の研削面を３〜２０μｍの厚さで除去することによって、基板裏面の研削によってできた研削歪などのストレス層を除去する。上記実施例のダイオード１００では、ストレス除去のために研削面を２０μｍの厚さで除去し、最終的に全体の厚さを１４０μｍにしている。

ストレス除去の際に化学エッチングを行う場合には、回転台にシリコン基板を吸着保持させ、シリコン基板を回転させながら、エッチングレートを制御した弗酸、硝酸系のエッチング液をかけてエッチングを行う。その際、エッチング液を循環させて利用する。

化学エッチングによるストレス除去時のエッチングレートに対する逆耐圧良品率の関係を調べたので、その結果について説明する。図１４は、エッチングレートに対する逆耐圧良品率の関係を示す特性図である。図１４に示すように、エッチングレートを０．２５〜０．４５μｍ／ｓｅｃにしてエッチング処理を行うと、エッチングされた面の状態が良好になり、逆耐圧良品率（定格電圧以上）が９０％以上になる。それに対して、エッチングレートが０．２５μｍ／ｓｅｃ以下である場合には、エッチングされた面に鋭い凹凸が生じるため、逆耐圧良品率が低下する。

一方、エッチングレートが０．４５μｍ／ｓｅｃ以上である場合には、エッチングされた面にムラが発生し、その面の平面性（平坦度）が均一でなくなり、良品率が低下する。従って、エッチング液の初期においては、エッチングレートを０．４５μｍ／ｓｅｃ程度とし、エッチングレートが０．２５μｍ／ｓｅｃとなった時点でエッチング液を交換するようにするのが好ましい。

また、化学エッチングによるストレス除去時のエッチング量に対する逆耐圧良品率の関係を調べたので、その結果について説明する。図１５は、エッチング量に対する逆耐圧良品率の関係を示す特性図である。図１５に示すように、エッチング量を３μｍ以上にすると逆耐圧良品率が９０％以上になる。それに対して、エッチング量が３μｍ未満である場合には、基板裏面の研削により生じたストレス層を充分に除去することができないため、良品率が低下する。従って、研削により生じたストレス層を除去する際には、基板裏面の研削面を３〜２０μｍの厚さで除去するとよい。

実施の形態１によれば、ダイオード１００に逆バイアスが印加されると、空乏層は、Ｎ^-ドリフト層１に広がり、Ｎカソードバッファ層４に到達するが、Ｎカソードバッファ層４の途中で止まるので、Ｎ⁺カソード層３には到達しない。従って、ダイオード１００に逆漏れ電流が流れるのを抑制できる。また、半導体基板を研削して薄くし、その研削面にイオン注入と熱的な注入元素の活性化を行うことにより、逆漏れ電流の少ないダイオード１００を作製することができる。

実施の形態２．
実施の形態２は、図１に示すダイオード１００を実施の形態１とは異なる手順で作製するものである。実施の形態２のダイオードの構成は、図１に示す実施の形態１のダイオード１００の構成と同じである。以下の説明においては、実施の形態１と重複する説明を省略する。

図１６は、実施の形態２のダイオードのドーピング濃度の一例を示す説明図である。図１６に示すように、実施の形態２では、Ｎカソードバッファ層４の濃度の分布は、実施の形態１のように一様ではなく、例えばカソード側からアノード側へ向かって徐々に低くなる。このような濃度分布を有するＮカソードバッファ層４は、後述するように、例えばカソード側からセレン（Ｓｅ）を拡散させることによって形成される。なお、図１６において、矢印でＳｅと指し示しているのは、その部分（Ｎカソードバッファ層４）のドーパントがセレンであることを表している。同様に、矢印でＰと指し示した部分（Ｎ⁺カソード層３）のドーパントはリンである。

図１７および図１８は、実施の形態２にかかる製造プロセスを示す要部断面図である。まず、図１７において符号１７００で示すように、出発ウェハーとして、含有するリンの濃度が８×１０¹³ａｔｏｍｓ／ｃｃである例えば５インチ径のＮ型ＦＺウェハー１７０１を用意する。次いで、符号１７１０で示すように、Ｎ型ＦＺウェハー１７０１のおもて側にＮ型エピタキシャル層１７０２を成長させる。このＮ型エピタキシャル層１７０２は、ダイオード１００のＮ^-ドリフト層１となる。このエピタキシャルウェハーを半導体基板として用いる。符号１７２０は、この半導体基板の不純物濃度のプロファイルを示す。

次いで、符号１７３０で示すように、標準的なダイオードのプロセス工程を行って、Ｎ型エピタキシャル層１７０２の表面にＰアノード層２と図示しないガードリングエッジ構造を形成する。さらに、Ｐアノード層２の表面に絶縁膜７を設け、その絶縁膜７にコンタクトホールを開口する。符号１７４０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

その後、半導体基板に電子線を照射して熱処理を行う。次いで、図１８において符号１８００で示すように、Ｎ型ＦＺウェハー１７０１の、Ｎ型エピタキシャル層１７０２が積層されていない側の面、すなわち基板裏面に対して研削を行い、全体の厚さを１５０μｍにする。その後、その研削面を弗硝酸でウェットエッチングし、最終的な厚さを１３０μｍにする。実施の形態２では、このウェットエッチングによりＮ^-ドリフト層１が露出することになる。符号１８１０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、符号１８２０で示すように、基板裏面にセレンを１×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。符号１８２０で示す断面図において、符号１８０１の丸印は、注入されたセレンを表す。符号１８３０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、符号１８４０で示すように、６００℃で１時間の熱処理を行う。それによって、注入されたセレン１８０１が基板裏面からアノード側へ１０μｍ程度の深さまで拡散する。従って、この段階におけるＮ^-ドリフト層１およびＮカソードバッファ層４の厚さは、それぞれ１２０μｍおよび１０μｍである。符号１８５０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、符号１８６０で示すように、Ｐアノード層２の表面にＡｌＳｉ１％のアノード電極５を形成する。その後、基板裏面にリンを、加速電圧を４５ｋｅＶとし、１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。そして、そのイオン注入面にＹＡＧ第２高調波レーザを４Ｊ／ｃｍ²のエネルギー密度で照射し、注入されたリンを活性化させてＮ⁺カソード層３を形成する。

最後に、Ｎ⁺カソード層３の表面にＴｉ、ＮｉおよびＡｕの順で金属を成膜してカソード電極６を形成し、ダイオード１００が完成する。符号１８７０は、完成したダイオード１００の不純物濃度のプロファイルを示す。

実施の形態２によれば、Ｎカソードバッファ層４にドーパントをイオン注入法により導入するので、Ｎカソードバッファ層４の濃度を精度よく制御することができる。なお、Ｎカソードバッファ層４のドーパントがセレンであれば、１０００℃での拡散係数が３×１０^-11ｃｍ²／ｓｅｃと高く、１０μｍほど拡散するので望ましいが、セレンの代わりにリンをドーパントとして用いてもよい。

その場合には、加速電圧を７２０ｋｅＶとし、１×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でリンをイオン注入すればよい。そうすれば、リンの飛程が０．８μｍであり、濃度分布の深さが約１．０μｍとなり、分布のピーク濃度が約３×１０¹⁶ａｔｏｍｓ／ｃｃとなる。このときのＮカソードバッファ層４の不純物濃度の積分値は１．５×１０¹²ａｔｏｍｓ／ｃｍ²となるので、逆バイアス時の空乏層を十分にＮカソードバッファ層４で止めることができる。

実施の形態３．
実施の形態３は、図１に示すダイオード１００を実施の形態１とは異なる手順で作製するものである。実施の形態３のダイオードの構成は、図１に示す実施の形態１のダイオード１００の構成と同じである。以下の説明においては、実施の形態１と重複する説明を省略する。

図１９は、実施の形態３のダイオードのドーピング濃度の一例を示す説明図である。図１９に示すように、実施の形態３では、実施の形態２と同様に、Ｎカソードバッファ層４の濃度の分布が例えばカソード側からアノード側へ向かって徐々に低くなっている。また、Ｎ^-ドリフト層１に、その中央からアノード側およびカソード側へ行くに連れて不純物濃度が低くなるようなブロードバッファ層が形成されている。このようなブロードバッファ層およびその効果については、上記特許文献４に開示されている通りである。

なお、図１９において、矢印でＳｅと指し示しているのは、その部分（Ｎカソードバッファ層４）のドーパントがセレンであることを表している。同様に、矢印でＰと指し示した部分（Ｎ⁺カソード層３）のドーパントはリンである。また、矢印でＨと指し示した部分（ブロードバッファ層）のドーパントは軽イオン、例えばプロトンである。

図２０〜図２２は、実施の形態３にかかる製造プロセスを示す要部断面図である。まず、図２０において符号２０００で示すように、出発ウェハーとして、含有するリンの濃度が５×１０¹³ａｔｏｍｓ／ｃｃである例えば５インチ径のＮ型ＦＺウェハー２００１を用意する。次いで、符号２０１０で示すように、標準的なダイオードのプロセス工程を行って、Ｎ型ＦＺウェハー２００１のおもて面の表面にＰアノード層２と図示しないガードリングエッジ構造を形成する。さらに、Ｐアノード層２の表面に絶縁膜７を設け、その絶縁膜７にコンタクトホールを開口する。符号２０２０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、図２１において符号２１００で示すように、Ｐアノード層２の側からプロトンを２×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量で照射する。符号２１００で示す断面図において、符号２００２の×印は、Ｎ型ＦＺウェハー２００１に導入されたプロトンを表す。また、符号２１１０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、符号２１２０で示すように、Ｎ型ＦＺウェハー２００１の、Ｐアノード層２が形成されていない側の面、すなわち基板裏面に対して研削を行い、全体の厚さを１５０μｍにする。その後、その研削面を弗硝酸でウェットエッチングし、最終的な厚さを１３０μｍにする。符号２１３０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、符号２１４０で示すように、基板裏面にセレン１８０１を１×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。符号２１５０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、図２２において符号２２００で示すように、６００℃で１時間の熱処理を行う。それによって、注入されたセレン１８０１が基板裏面からアノード側へ１０μｍ程度の深さまで拡散する。また、Ｎ型ＦＺウェハー２００１に導入されたプロトンがドナー化し、ブロードバッファ層が形成される。従って、この段階において、Ｎ^-ドリフト層１となるブロードバッファ層の厚さは１２０μｍであり、Ｎカソードバッファ層４の厚さは１０μｍである。符号２２１０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、符号２２２０で示すように、Ｐアノード層２の表面にＡｌＳｉ１％のアノード電極５を形成する。その後、基板裏面にリンを、加速電圧を４５ｋｅＶとし、１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオン注入する。符号２２２０で示す断面図において、符号２００３の丸印は、注入されたリンを表す。符号２２３０は、この状態における半導体基板の不純物濃度のプロファイルを示す。

次いで、符号２２４０で示すように、イオン注入面にＹＡＧ第２高調波レーザを４Ｊ／ｃｍ²のエネルギー密度で照射し、注入されたリン２００３を活性化させてＮ⁺カソード層３を形成する。最後に、Ｎ⁺カソード層３の表面にＴｉ、ＮｉおよびＡｕの順で金属を成膜してカソード電極６を形成し、ダイオード１００が完成する。符号２２５０は、完成したダイオード１００の不純物濃度のプロファイルを示す。

実施の形態３によれば、Ｎカソードバッファ層４にドーパントをイオン注入法により導入するので、Ｎカソードバッファ層４の濃度を精度よく制御することができる。また、エピタキシャル成長を行わずに、ブロードバッファ層を形成することができる。なお、実施の形態２と同様に、Ｎカソードバッファ層４のドーパントとしてリンを用いてもよい。

上述した実施の形態１〜３では、本発明をダイオードに適用した例について説明したが、本発明は、ＩＧＢＴにも適用することができる。例えば実施の形態３をＦＳ−ＩＧＢＴ（フィールドストップ型ＩＧＢＴ）に適用した場合、低損失であるだけでなく、発振を抑えたターンオフを実現できる。

これは、ターンオフ時に、素子のおもて面側のＰＮ接合から空間電荷領域が裏面側に向かって拡張するが、ブロードバッファ構造を適用することによって、ダイオードの逆回復と同様に、Ｎ^-ドリフト層の中間で一旦電界強度を減少させ、空間電荷領域の広がりを抑制することができるからである。その結果、裏面側にキャリアが残存し、キャリが枯渇しないので、ターンオフサージ電圧の急峻な増加を抑えることができる。

通常のＮＰＴ−ＩＧＢＴ（ノンパンチスルー型ＩＧＢＴ）やＦＳ−ＩＧＢＴの製造プロセスには、ＦＺバルクウェハーをその厚さが１００μｍ程度になるまで研削し、その研削面に対してイオン注入を行い、熱処理などを行う工程がある。従って、このような製造プロセスに実施の形態３の製造プロセスを適用することによって、容易にブロードバッファ構造のＩＧＢＴを作製することができる。従って、ＩＧＢＴモジュールを用いたＰＷＭインバータなどの電力変換装置において、過電圧破壊やＥＭＩノイズの発生を抑えることができる。

図２３および図２４は、上述した実施の形態１〜３のダイオードやＦＳ−ＩＧＢＴの適用例を示す図である。図２３に示すＡＣ−ＡＣ用インバータ−コンバーター２３００は、効率良く誘導電動機やサーボモータなどを制御することが可能で、産業や電鉄などで広く用いられる。図２４に示す力率改善回路（ＰＦＣ回路）２４００は、ＡＣ−ＡＣ変換の入力電流を正弦波状に制御して波形改善をはかる回路であり、スイッチング電源用に用いられる。

以上説明したように、各実施の形態によれば、逆回復時間および損失が従来よりも大幅に低減し、かつソフトリカバリー特性が向上したダイオードを高い製品歩留まりで作製することができる。また、電気的損失および放射電磁ノイズの低い、環境問題を考慮したＩＧＢＴモジュールやＩＰＭを実現できる。

以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置およびその製造方法は、電力用半導体装置に有用であり、特に、高速かつ低損失であるとともに、ソフトリカバリー特性を備えたダイオードまたはＩＧＢＴに適している。

実施の形態１にかかる半導体装置の断面図である。実施の形態１にかかる半導体装置の製造プロセスの要部断面図である。実施の形態１にかかる半導体装置のドーピング濃度の説明図である。実施の形態１にかかる半導体装置の良品率−デバイス最終厚さの特性図である。従来例１の寸法およびドーピング濃度の説明図である。従来例２の寸法およびドーピング濃度の説明図である。従来例３の寸法およびドーピング濃度の説明図である。実施例および従来例１〜３の順電圧に対する逆回復損失のトレードオフ特性図である。実施例および従来例１〜３のキャリア分布のシミュレーション結果を示す図である。実施例の微小電流逆回復波形図である。従来例３の微小電流逆回復波形図である。実施例のカソードバッファ層の平均濃度に対する耐圧の特性図である。実施例のカソードバッファ層の平均濃度に対する耐圧の特性の模式図である。ストレス除去時のエッチングレートに対する逆耐圧良品率の特性図である。ストレス除去時のエッチング量に対する逆耐圧良品率の特性図である。実施の形態２にかかる半導体装置のドーピング濃度の説明図である。実施の形態２にかかる半導体装置の製造プロセスの要部断面図である。図１７に続く製造プロセスの要部断面図である。実施の形態３にかかる半導体装置のドーピング濃度の説明図である。実施の形態３にかかる半導体装置の製造プロセスの要部断面図である。図２０に続く製造プロセスの要部断面図である。図２１に続く製造プロセスの要部断面図である。ＡＣ−ＡＣ用インバータ−コンバーターの回路図である。力率改善回路の回路図である。

符号の説明

１第１半導体層
２第２半導体層
３第３半導体層
４第４半導体層
５第１電極
６第２電極

Claims

ＦＺ半導体基板からなる第１導電型の第１半導体層と、
前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、
前記第１半導体層の他方の主面側を研削により減厚した面にイオン注入および活性化により形成された第１導電型の第３半導体層と、
前記減厚した面にイオン注入および熱処理により形成された第１導電型の第４半導体層と、を備え、
前記第３半導体層は、前記第１半導体層よりも高濃度であり、
前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、
前記第２半導体層に電気的に接続する第１電極と、
前記第３半導体層に電気的に接続する第２電極と、
を備え、
前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚く、
前記第２半導体層と前記第１半導体層とのｐｎ接合から前記第３半導体層に向かってネットドーピング濃度を積分した値が、前記第４半導体層の中で、前記第１電極と前記第２電極との間に印加された逆バイアス電圧が素子の耐圧値になるときの臨界積分濃度となることを特徴とする半導体装置。
ＦＺ半導体基板からなる第１導電型の第１半導体層と、
前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、
前記第１半導体層の他方の主面側を研削により減厚した面にイオン注入および活性化により形成された第１導電型の第３半導体層と、
前記減厚した面にイオン注入および熱処理により形成された第１導電型の第４半導体層と、を備え、
前記第３半導体層は、前記第１半導体層よりも高濃度であり、
前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、
前記第２半導体層に電気的に接続する第１電極と、
前記第３半導体層に電気的に接続する第２電極と、
を備え、
前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚く、
電荷素量をｑとし、前記第１半導体層の誘電率をε _s とし、前記第１半導体層の臨界電界強度をＥ _C としたときに、臨界積分濃度ｎ _C はｎ _C ＝ε _s ・Ｅ _C ／ｑを満たし、
前記第２半導体層と前記第１半導体層とのｐｎ接合から前記第３半導体層に向かってネットドーピング濃度を積分した値が、前記第４半導体層の中で前記臨界積分濃度ｎ _C となることを特徴とする半導体装置。
前記第４半導体層の濃度が１×１０ ¹⁴ ａｔｏｍｓ／ｃｃ以上で、かつ１×１０ ¹⁵ ａｔｏｍｓ／ｃｃ以下であることを特徴とする請求項１または２に記載の半導体装置。
前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが０．１μｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
ＦＺ半導体基板からなる第１導電型の第１半導体層と、前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、前記第１半導体層の他方の主面側を研削により減厚した面に拡散により形成された第１導電型の第３半導体層と、第１導電型の第４半導体層と、を備え、前記第３半導体層は、前記第１半導体層よりも高濃度であり、前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、前記第２半導体層に電気的に接続する第１電極と、前記第３半導体層に電気的に接続する第２電極と、を備え、前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚い半導体装置を製造するにあたって、
第１導電型の前記第１半導体層となり、かつ前記第１半導体層中の第１導電型を示す元素の濃度が、同第１半導体層を構成する半導体材料の固溶限界未満の固溶度である第１導電型半導体基板を用い、前記第１半導体層のおもて面の表面層に第２導電型の前記第２半導体層を形成する工程と、
前記第１半導体層の裏面の表面層を研削して前記第１半導体層を露出させた状態で前記半導体基板を所望の厚さにする工程と、
前記第１半導体層の研削により露出した面の表面層に第１導電型の前記第４半導体層を形成する工程と、
前記第２半導体層に接する前記第１電極を形成する工程と、
前記第１半導体層の研削により露出した面の表面層に第１導電型の前記第３半導体層を前記第４半導体層よりも浅く形成する工程と、
前記第３半導体層に接する前記第２電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記第２半導体層を形成した後、前記半導体基板にプロトンを照射して前記第１半導体層中にプロトンを導入する工程をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
前記半導体基板を研削する前に、前記プロトンを導入する工程を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
前記第３半導体層を形成する工程では、研削により露出した面に第１導電型不純物をイオン注入し、そのイオン注入面にレーザ光を照射することによって、注入された不純物を電気的に活性化させることを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
前記半導体基板を研削する工程では、研削後にウェットエッチングを行って、研削により露出した面を３μｍ以上２０μｍ以下の厚さで除去することによってストレスを除去することを特徴とする請求項５〜８のいずれか一つに記載の半導体装置の製造方法。
前記ウェットエッチングのエッチングレートが０．２５〜０．４５μｍ／ｓｅｃであることを特徴とする請求項９に記載の半導体装置の製造方法。
ＦＺ半導体基板からなる第１導電型の第１半導体層と、
前記第１半導体層よりも高濃度で、かつ前記第１半導体層の一方の主面側で当該第１半導体層に接して設けられた第２導電型の第２半導体層と、
前記第１半導体層の他方の主面側を研削により減厚した面にイオン注入および活性化により形成された第２導電型の第３半導体層と、
前記減厚した面にイオン注入および熱処理により形成された第１導電型の第４半導体層と、を備え、
前記第３半導体層は、前記第１半導体層よりも高濃度であり、
前記第４半導体層は、前記第１半導体層と前記第３半導体層の間に位置し、かつ前記第１半導体層よりも高濃度で前記第３半導体層よりも低濃度であり、
前記第２半導体層に電気的に接続する第１電極と、
前記第３半導体層に電気的に接続する第２電極と、
前記第１半導体層の一方の主面側に主たる電流を制御する金属−酸化膜−前記ＦＺ半導体基板からなるＭＯＳゲート構造と、
を備え、
前記第４半導体層の、前記第１半導体層の一方の主面から他方の主面に向かう方向における厚さが、前記第３半導体層の同方向における厚さよりも厚く、
電荷素量をｑとし、前記第１半導体層の誘電率をε _S とし、前記第１半導体層の臨界電界強度をＥ _C としたときに、臨界積分濃度ｎ _C はｎ _C ＝ε _s ・Ｅ _C ／ｑを満たし、
前記第２半導体層と前記第１半導体層とのｐｎ接合から前記第３半導体層に向かってネットドーピング濃度を積分した値が、前記第４半導体層の中で前記臨界積分濃度ｎ _C となる半導体装置を製造するにあたって、
第１導電型の第１半導体層となり、かつ前記第１半導体層中の第１導電型を示す元素の濃度が、同第１半導体層を構成する半導体材料の固溶限界未満の固溶度である第１導電型半導体基板を用い、前記第１半導体層のおもて面の表面層に第２導電型の第２半導体層を形成する工程と、
前記第１半導体層の裏面の表面層を研削して前記第１半導体層を露出させた状態で前記半導体基板を所望の厚さにする工程と、
前記第１半導体層の研削により露出した面の表面層に第１導電型の第４半導体層を形成する工程と、
前記第２半導体層に接する第１電極を形成する工程と、
前記第１半導体層の研削により露出した面の表面層に第２導電型の第３半導体層を前記第４半導体層よりも浅く形成する工程と、
前記第３半導体層に接する第２電極を形成する工程と、
を含み、
前記第２半導体層を形成した後、前記半導体基板を研削する前に、前記半導体基板にプロトンを照射して前記第１半導体層中にプロトンを導入する工程をさらに含む半導体装置の製造方法。
前記第３半導体層を形成する工程では、研削により露出した面に第２導電型不純物をイオン注入し、そのイオン注入面にレーザ光を照射することによって、注入された不純物を電気的に活性化させることを特徴とする請求項１１に記載の半導体装置の製造方法。
前記半導体基板を研削する工程では、研削後にウェットエッチングを行って、研削により露出した面を３μｍ以上２０μｍ以下の厚さで除去することによってストレスを除去することを特徴とする請求項１１または１２に記載の半導体装置の製造方法。