JP2000223720A - 半導体素子およびライフタイム制御方法 - Google Patents
半導体素子およびライフタイム制御方法Info
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- JP2000223720A JP2000223720A JP11021637A JP2163799A JP2000223720A JP 2000223720 A JP2000223720 A JP 2000223720A JP 11021637 A JP11021637 A JP 11021637A JP 2163799 A JP2163799 A JP 2163799A JP 2000223720 A JP2000223720 A JP 2000223720A
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Abstract
(57)【要約】
【課題】 逆回復終了時の急激な電流低下を緩和し、ス
パイク電圧を抑制する。 【解決手段】 極めて低濃度のｎ型半導体から成る基板
の一方の端部にｐ型アノード層２、他方の端部にはｎ+
型カソード層３を形成し、前記ｐ型アノード層２とｎ+
型カソード層３との間にｉ層１を形成して成る半導体素
子において、前記ｉ層１とｎ+型カソード層３との間
に、ｎ型カソード層３よりも低濃度のｎ型不純物層６を
形成する。前記ｎ型不純物層６の距離Ｗｎは前記ｉ層１
の距離Ｗｉと比較して十分短くする。また、前記半導体
素子の設計耐圧Ｖｂを得る必要があるため、最大電界強
度をＥｍａｘ、ｉ層１とｎ型不純物層６との濃度差によ
って電界の傾きが変化する際の電界強度をＥｉｎｆ、電
界が０になった際のＷｉからの距離をＷｎ’(Ｗｎ’＜
Ｗｎ)として、下記の式が成り立つようにする。 Ｖｂ＝(Ｅｍａｘ＋Ｅｉｎｆ)Ｗｉ／２＋ＥｉｎｆＷｎ’
／２
パイク電圧を抑制する。 【解決手段】 極めて低濃度のｎ型半導体から成る基板
の一方の端部にｐ型アノード層２、他方の端部にはｎ+
型カソード層３を形成し、前記ｐ型アノード層２とｎ+
型カソード層３との間にｉ層１を形成して成る半導体素
子において、前記ｉ層１とｎ+型カソード層３との間
に、ｎ型カソード層３よりも低濃度のｎ型不純物層６を
形成する。前記ｎ型不純物層６の距離Ｗｎは前記ｉ層１
の距離Ｗｉと比較して十分短くする。また、前記半導体
素子の設計耐圧Ｖｂを得る必要があるため、最大電界強
度をＥｍａｘ、ｉ層１とｎ型不純物層６との濃度差によ
って電界の傾きが変化する際の電界強度をＥｉｎｆ、電
界が０になった際のＷｉからの距離をＷｎ’(Ｗｎ’＜
Ｗｎ)として、下記の式が成り立つようにする。 Ｖｂ＝(Ｅｍａｘ＋Ｅｉｎｆ)Ｗｉ／２＋ＥｉｎｆＷｎ’
／２
Description
【０００１】
【発明の属する技術分野】本発明は、電力変換装置に使
われる半導体素子、特にｐｉｎダイオードに関し、電流
減少による静電誘導を低減して、安定した動作を可能に
した半導体素子およびライフタイム制御方法に関するも
のである。
われる半導体素子、特にｐｉｎダイオードに関し、電流
減少による静電誘導を低減して、安定した動作を可能に
した半導体素子およびライフタイム制御方法に関するも
のである。
【０００２】
【従来の技術】ｐｉｎダイオードは、電力変換装置に広
く使われ、高耐圧と低い順方向電圧降下とを実現するこ
とができる半導体素子である。
く使われ、高耐圧と低い順方向電圧降下とを実現するこ
とができる半導体素子である。
【０００３】図１８Ａ(概略構成図)，Ｂ(不純物濃度分
布図)は、一般的に知られているｐｉｎダイオードの説
明図を示すものである。図１８において、符号２は、極
めて低濃度のｎ型半導体から成る基板(一般的には、ｎ
型半導体から成る基板)の一方の端部に設けられたｐ型
半導体から成るアノード層(アノード領域；以下、ｐ型
アノード層)を示すものであり、符号３は前記基板の他
方の端部に設けられた比較的高濃度のｎ型半導体から成
るカソード層(カソード領域；以下、ｎ+型カソード層と
称する)を示すものである。符号１は、前記ｐ型アノー
ド層２とｎ+型カソード層３との間に形成されたｉ層(真
性層)を示すものである。前記ｉ層１，ｐ型アノード層
２，ｎ+型カソード層３によりｐｉｎダイオードが構成
される。
布図)は、一般的に知られているｐｉｎダイオードの説
明図を示すものである。図１８において、符号２は、極
めて低濃度のｎ型半導体から成る基板(一般的には、ｎ
型半導体から成る基板)の一方の端部に設けられたｐ型
半導体から成るアノード層(アノード領域；以下、ｐ型
アノード層)を示すものであり、符号３は前記基板の他
方の端部に設けられた比較的高濃度のｎ型半導体から成
るカソード層(カソード領域；以下、ｎ+型カソード層と
称する)を示すものである。符号１は、前記ｐ型アノー
ド層２とｎ+型カソード層３との間に形成されたｉ層(真
性層)を示すものである。前記ｉ層１，ｐ型アノード層
２，ｎ+型カソード層３によりｐｉｎダイオードが構成
される。
【０００４】図１８に示したようなｐｉｎダイオード
は、逆電圧印加時にｉ層が空乏化し、高い電圧が狭いｉ
層にて得られる。順方向特性においては、狭いｉ層にて
キャリアが充満し、低い電圧降下が生じる。
は、逆電圧印加時にｉ層が空乏化し、高い電圧が狭いｉ
層にて得られる。順方向特性においては、狭いｉ層にて
キャリアが充満し、低い電圧降下が生じる。
【０００５】
【発明が解決しようとする課題】前記ｐｉｎダイオード
の逆回復特性において、図１９の回路図に示すようにｐ
ｉｎダイオード４に有極性のスナバ回路５を接続した場
合、図２０の電流(曲線ＩD)・電圧(曲線ＶD)波形図のよ
うな特性を示す。図２０において、ｐｉｎダイオードに
おける電流は、電流曲線ＩDにおける一点鎖線で囲まれ
た部分に示すように連続(点線部)ではなく、突然消滅
(実線部)していることが読み取れる。このような急峻な
ｄｉ／ｄｔにより、高い印加電圧の状態からスパイク状
の誘導電圧が重畳された状態になり、その誘導電圧が耐
圧を超えた場合には、ダイオードが破壊されてしまう。
の逆回復特性において、図１９の回路図に示すようにｐ
ｉｎダイオード４に有極性のスナバ回路５を接続した場
合、図２０の電流(曲線ＩD)・電圧(曲線ＶD)波形図のよ
うな特性を示す。図２０において、ｐｉｎダイオードに
おける電流は、電流曲線ＩDにおける一点鎖線で囲まれ
た部分に示すように連続(点線部)ではなく、突然消滅
(実線部)していることが読み取れる。このような急峻な
ｄｉ／ｄｔにより、高い印加電圧の状態からスパイク状
の誘導電圧が重畳された状態になり、その誘導電圧が耐
圧を超えた場合には、ダイオードが破壊されてしまう。
【０００６】図２１は、ｐｉｎダイオードにおける経過
時間に対する逆回復電流(逆方向電流；アノード電流)波
形図を示すものである。なお、図２１中の点線部は、逆
方向電流が消滅する部分を示すものである。図２１中の
電流曲線ＩAにおいて、ａ点はｐｉｎダイオードに順方
向電流が流れている部分、ｂ点はｐｉｎダイオードの逆
方向電流が消滅する直前の部分、ｃ点はｐｉｎダイオー
ドの逆方向電流が消滅した部分を示すものである。
時間に対する逆回復電流(逆方向電流；アノード電流)波
形図を示すものである。なお、図２１中の点線部は、逆
方向電流が消滅する部分を示すものである。図２１中の
電流曲線ＩAにおいて、ａ点はｐｉｎダイオードに順方
向電流が流れている部分、ｂ点はｐｉｎダイオードの逆
方向電流が消滅する直前の部分、ｃ点はｐｉｎダイオー
ドの逆方向電流が消滅した部分を示すものである。
【０００７】図２２，２３，２４は、それぞれ図２１中
のａ，ｂ，ｃ点における距離(ｐｉｎダイオードにおけ
るｐ型アノード層側の端部からの距離)に対する電子濃
度分布図，ホール濃度分布図，電界強度分布図を示すも
のである。図２２，２３に示したように、逆回復終了時
にｎ+型カソード層付近のキャリア(電子およびホール)
が消滅すると同時に、ｉ層におけるホール濃度が急激に
低下しているために、図２０に示したような急激な電流
の減少が起こることを判明した。
のａ，ｂ，ｃ点における距離(ｐｉｎダイオードにおけ
るｐ型アノード層側の端部からの距離)に対する電子濃
度分布図，ホール濃度分布図，電界強度分布図を示すも
のである。図２２，２３に示したように、逆回復終了時
にｎ+型カソード層付近のキャリア(電子およびホール)
が消滅すると同時に、ｉ層におけるホール濃度が急激に
低下しているために、図２０に示したような急激な電流
の減少が起こることを判明した。
【０００８】また、図２４に示すようにｐｉｎダイオー
ドは、ｐ型アノード層側の電界とは別にｎ+型カソード
層側においても電界(図２４中の点線部)が生じてしま
い、それらｐ型アノード層側とｎ+型カソード層側との
各電界が互いに重なり合うために、ｎ+型カソード層側
のキャリアが急激に減少してしまうことを読み取ること
ができる。
ドは、ｐ型アノード層側の電界とは別にｎ+型カソード
層側においても電界(図２４中の点線部)が生じてしま
い、それらｐ型アノード層側とｎ+型カソード層側との
各電界が互いに重なり合うために、ｎ+型カソード層側
のキャリアが急激に減少してしまうことを読み取ること
ができる。
【０００９】本発明は、前記課題に基づいて成されたも
のであり、逆回復終了時の電流の急激な電流低下を緩和
し、スパイク電圧の発生を抑制して、安定した動作が可
能なｐｉｎダイオード等の半導体素子およびライフタイ
ム制御方法を提供することにある。
のであり、逆回復終了時の電流の急激な電流低下を緩和
し、スパイク電圧の発生を抑制して、安定した動作が可
能なｐｉｎダイオード等の半導体素子およびライフタイ
ム制御方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、前記課題の解
決を図るために、第１発明は、低濃度のｎ型半導体から
成る基板の一方の端部にはｐ型半導体から成るアノード
層を形成すると共に、前記基板の他方の端部には比較的
高濃度のｎ型半導体から成るカソード層を形成し、前記
アノード層とカソード層との間にｉ層を形成して構成さ
れた半導体素子において、前記カソード層とｉ層との間
に、比較的低濃度のｎ型半導体から成る不純物層を設け
たことを特徴とする。
決を図るために、第１発明は、低濃度のｎ型半導体から
成る基板の一方の端部にはｐ型半導体から成るアノード
層を形成すると共に、前記基板の他方の端部には比較的
高濃度のｎ型半導体から成るカソード層を形成し、前記
アノード層とカソード層との間にｉ層を形成して構成さ
れた半導体素子において、前記カソード層とｉ層との間
に、比較的低濃度のｎ型半導体から成る不純物層を設け
たことを特徴とする。
【００１１】第２発明は、前記第１発明において、前記
不純物層の厚さは、前記ｉ層の厚さと比較して薄くした
ことを特徴とする。
不純物層の厚さは、前記ｉ層の厚さと比較して薄くした
ことを特徴とする。
【００１２】第３発明は、前記第１発明において、真空
の誘電率をε0、半導体材料の比誘電率をε、電子の電
荷量をｑ、バンドギャップをＥｇ、前記ｉ層の濃度をＮ
ｉ、前記ｉ層の厚さをＷｉ、前記不純物層の濃度をＮ
ｎ、前記不純物層の厚さをＷｎ、前記不純物層における
電界が０の部分と前記Ｗｉとの間の距離をＷｎ’、最大
電界強度をＥｍａｘ、前記ｉ層とｎ型不純物層との濃度
差によって電界の傾きが変化する際の電界強度をＥｉｎ
ｆ、設計耐圧をＶｂ、ｐｉ接合で得られる最大の耐電圧
値をＶｂｍとして、前記Ｖｂは(Ｅｍａｘ＋Ｅｉｎｆ)Ｗ
ｉ／２＋ＥｉｎｆＷｎ’／２、前記Ｅｍａｘは前記ｉ層
の濃度Ｎｉの関数(２Ｖｂｍ／(２ε0εＶｂｍ／ｑＮｉ)
1/2)、前記ＥｉｎｆはＥｍａｘ−ｑＮｉＷｉ／ε0ε、
前記Ｗｎ’はＥｉｎｆ／(ｑＮｎ／ε0ε)、前記Ｖｂｍ
は６０(１０16／Ｎｉ)3/4×(Ｅｇ／１．１)3/2、となる
ようにし、前記ＷｎからＷｎ’を引いた距離が前記基板
のカソード側に生じる電界の厚さと比較して厚くするよ
うに、前記ｉ層の濃度，厚さおよび前記不純物層の濃
度，厚さを設計したことを特徴とする。
の誘電率をε0、半導体材料の比誘電率をε、電子の電
荷量をｑ、バンドギャップをＥｇ、前記ｉ層の濃度をＮ
ｉ、前記ｉ層の厚さをＷｉ、前記不純物層の濃度をＮ
ｎ、前記不純物層の厚さをＷｎ、前記不純物層における
電界が０の部分と前記Ｗｉとの間の距離をＷｎ’、最大
電界強度をＥｍａｘ、前記ｉ層とｎ型不純物層との濃度
差によって電界の傾きが変化する際の電界強度をＥｉｎ
ｆ、設計耐圧をＶｂ、ｐｉ接合で得られる最大の耐電圧
値をＶｂｍとして、前記Ｖｂは(Ｅｍａｘ＋Ｅｉｎｆ)Ｗ
ｉ／２＋ＥｉｎｆＷｎ’／２、前記Ｅｍａｘは前記ｉ層
の濃度Ｎｉの関数(２Ｖｂｍ／(２ε0εＶｂｍ／ｑＮｉ)
1/2)、前記ＥｉｎｆはＥｍａｘ−ｑＮｉＷｉ／ε0ε、
前記Ｗｎ’はＥｉｎｆ／(ｑＮｎ／ε0ε)、前記Ｖｂｍ
は６０(１０16／Ｎｉ)3/4×(Ｅｇ／１．１)3/2、となる
ようにし、前記ＷｎからＷｎ’を引いた距離が前記基板
のカソード側に生じる電界の厚さと比較して厚くするよ
うに、前記ｉ層の濃度，厚さおよび前記不純物層の濃
度，厚さを設計したことを特徴とする。
【００１３】第４発明は、低濃度のｎ型半導体から成る
基板の一方の端部にはｐ型半導体から成るアノード層を
形成すると共に、前記基板の他方の端部には比較的高濃
度のｎ型半導体から成るカソード層を形成し、前記アノ
ード層とカソード層との間にｉ層を形成して構成された
半導体素子において、前記ｉ層とカソード層との間に、
それぞれ前記ｉ層の濃度と比較して高濃度のｎ型半導体
から成る不純物層を複数段設けたことを特徴とする。
基板の一方の端部にはｐ型半導体から成るアノード層を
形成すると共に、前記基板の他方の端部には比較的高濃
度のｎ型半導体から成るカソード層を形成し、前記アノ
ード層とカソード層との間にｉ層を形成して構成された
半導体素子において、前記ｉ層とカソード層との間に、
それぞれ前記ｉ層の濃度と比較して高濃度のｎ型半導体
から成る不純物層を複数段設けたことを特徴とする。
【００１４】第５発明は、前記第４発明において、前記
不純物層は、前記ｉ層の濃度Ｎｉと比較して高濃度のｎ
型半導体から成る第１不純物層と、前記第１不純物層と
比較して高濃度のｎ型半導体から成る第２不純物層と、
から成ることを特徴とする。
不純物層は、前記ｉ層の濃度Ｎｉと比較して高濃度のｎ
型半導体から成る第１不純物層と、前記第１不純物層と
比較して高濃度のｎ型半導体から成る第２不純物層と、
から成ることを特徴とする。
【００１５】第６発明は、前記第４発明において、前記
不純物層をＣ段設け、前記ｉ層の濃度をＮｉ，厚さをＷ
ｉとし、半導体素子の深さ方向の任意の距離をｘ、その
ｘにおける電界をＥ(x)，厚さをＷ(x)，濃度をＮ(x)と
し、Ｃ段目の不純物層の電界をＥ(c)，厚さをＷ(c)と
し、前記Ｃ段目の不純物層における電界が０の部分と前
記Ｗｉとの間の距離をＷ(c)’とし、設計耐圧をＶｂと
して、下記の数式、
不純物層をＣ段設け、前記ｉ層の濃度をＮｉ，厚さをＷ
ｉとし、半導体素子の深さ方向の任意の距離をｘ、その
ｘにおける電界をＥ(x)，厚さをＷ(x)，濃度をＮ(x)と
し、Ｃ段目の不純物層の電界をＥ(c)，厚さをＷ(c)と
し、前記Ｃ段目の不純物層における電界が０の部分と前
記Ｗｉとの間の距離をＷ(c)’とし、設計耐圧をＶｂと
して、下記の数式、
【００１６】
【数４】
【００１７】が成り立つようにすると共に、前記Ｗ(c)
からＷ(c)’を引いた距離が前記カソード側に生じる電
界の距離と比較して長くするように、前記Ｗ(x)，Ｎ(x)
をそれぞれ設計したことを特徴とする。
からＷ(c)’を引いた距離が前記カソード側に生じる電
界の距離と比較して長くするように、前記Ｗ(x)，Ｎ(x)
をそれぞれ設計したことを特徴とする。
【００１８】第７発明は、前記第６発明において、真空
の誘電率をε0、半導体材料の比誘電率をε、電子の電
荷量をｑ、ｐｉ接合で得られる最大の耐電圧値をＶｂｍ
として、Ｅ(0)は(２Ｖｂｍ／(２ε0εＶｂｍ／ｑＮｉ)
1/2)、Ｅ(n)（ｎ≠０）は、
の誘電率をε0、半導体材料の比誘電率をε、電子の電
荷量をｑ、ｐｉ接合で得られる最大の耐電圧値をＶｂｍ
として、Ｅ(0)は(２Ｖｂｍ／(２ε0εＶｂｍ／ｑＮｉ)
1/2)、Ｅ(n)（ｎ≠０）は、
【００１９】
【数５】
【００２０】となることを特徴とする。
【００２１】第８発明は、前記第６または第７発明にお
いて、前記複数段の不純物層は、濃度分布の式が近似的
にガウス分布となるように基板の距離ｄ０からピーク濃
度Ｎｎの拡散を行って形成し、前記ｄ０と、前記拡散に
よる濃度がｉ層の濃度Ｎｉの２倍になる部分との間の距
離をＷｄとして、
いて、前記複数段の不純物層は、濃度分布の式が近似的
にガウス分布となるように基板の距離ｄ０からピーク濃
度Ｎｎの拡散を行って形成し、前記ｄ０と、前記拡散に
よる濃度がｉ層の濃度Ｎｉの２倍になる部分との間の距
離をＷｄとして、
【００２２】
【数６】
【００２３】が成り立つようにし、前記Ｎ(x)の式にお
けるｘの微小区間△ｘを前記設計耐圧Ｖｂの式のＷ(x)
とすると共に、前記微小区間△ｘの濃度をＮ(x)として
求めた耐圧が設計耐圧となるように、前記Ｎｎ，ｄ０，
Ｗｄを設計したことを特徴とする。
けるｘの微小区間△ｘを前記設計耐圧Ｖｂの式のＷ(x)
とすると共に、前記微小区間△ｘの濃度をＮ(x)として
求めた耐圧が設計耐圧となるように、前記Ｎｎ，ｄ０，
Ｗｄを設計したことを特徴とする。
【００２４】第９発明は、低濃度のｎ型半導体から成る
基板の一方の端部にはｐ型半導体から成るアノード層を
形成すると共に、前記基板の他方の端部には比較的高濃
度のｎ型半導体から成るカソード層を形成し、前記アノ
ード層とカソード層との間にｉ層を形成して構成された
半導体素子のライフタイム制御方法において、電流の急
激な減少が起こる直前の印加電圧によって生じる電界
で、前記ｉ層側の一端とカソード層との間のライフタイ
ムを長くするように、前記基板のアノード側から比較的
低加速電圧の電子線照射を行ったことを特徴とする。
基板の一方の端部にはｐ型半導体から成るアノード層を
形成すると共に、前記基板の他方の端部には比較的高濃
度のｎ型半導体から成るカソード層を形成し、前記アノ
ード層とカソード層との間にｉ層を形成して構成された
半導体素子のライフタイム制御方法において、電流の急
激な減少が起こる直前の印加電圧によって生じる電界
で、前記ｉ層側の一端とカソード層との間のライフタイ
ムを長くするように、前記基板のアノード側から比較的
低加速電圧の電子線照射を行ったことを特徴とする。
【００２５】第１０発明は、前記第９発明において、前
記基板のアノード側から比較的低加速電圧の電子線照射
を行う代わりに、前記基板のカソード側から比較的高加
速電圧の電子線照射を行ったことを特徴とする。
記基板のアノード側から比較的低加速電圧の電子線照射
を行う代わりに、前記基板のカソード側から比較的高加
速電圧の電子線照射を行ったことを特徴とする。
【００２６】第１１発明は、低濃度のｎ型半導体から成
る基板の一方の端部にはｐ型半導体から成るアノード層
を形成すると共に、前記基板の他方の端部には比較的高
濃度のｎ型半導体から成るカソード層を形成し、前記ア
ノード層とカソード層との間にｉ層を形成して構成され
た半導体素子のライフタイム制御方法において、電子
線，プロトン，ヘリウム等の荷電粒子のうち、何れか１
種類の荷電粒子を前記基板に対して少なくとも２回以上
照射し、電流の急激な減少が起こる直前の印加電圧によ
って生じる電界で、ｉ層側の一端とカソード層との間の
ライフタイムを長くするように制御したことを特徴とす
る。
る基板の一方の端部にはｐ型半導体から成るアノード層
を形成すると共に、前記基板の他方の端部には比較的高
濃度のｎ型半導体から成るカソード層を形成し、前記ア
ノード層とカソード層との間にｉ層を形成して構成され
た半導体素子のライフタイム制御方法において、電子
線，プロトン，ヘリウム等の荷電粒子のうち、何れか１
種類の荷電粒子を前記基板に対して少なくとも２回以上
照射し、電流の急激な減少が起こる直前の印加電圧によ
って生じる電界で、ｉ層側の一端とカソード層との間の
ライフタイムを長くするように制御したことを特徴とす
る。
【００２７】第１２発明は、前記第１１発明において、
前記電子線，プロトン，ヘリウム等のの荷電粒子のう
ち、それぞれ異なる種類の荷電粒子を前記基板に対して
複数回照射したことを特徴とする。
前記電子線，プロトン，ヘリウム等のの荷電粒子のう
ち、それぞれ異なる種類の荷電粒子を前記基板に対して
複数回照射したことを特徴とする。
【００２８】第１３発明は、前記第１１または第１２発
明において、前記荷電粒子は、前記基板のアノード側，
カソード側，またはアノード側およびカソード側に対し
て照射したことを特徴とする。
明において、前記荷電粒子は、前記基板のアノード側，
カソード側，またはアノード側およびカソード側に対し
て照射したことを特徴とする。
【００２９】第１４発明は、低濃度のｎ型半導体から成
る基板の一方の端部にはｐ型半導体から成るアノード層
を形成すると共に、前記基板の他方の端部には比較的高
濃度のｎ型半導体から成るカソード層を形成し、前記ア
ノード層とカソード層との間にｉ層を形成して構成され
た半導体素子のライフタイム制御方法において、前記ｉ
層におけるアノード側とカソード側とにライフタイムの
短い層を設けることにより、電流の急激な減少が起こる
直前の印加電圧によって生じる電界で、ｉ層側の一端と
カソード層との間のライフタイムを長くするように制御
したことを特徴とする。
る基板の一方の端部にはｐ型半導体から成るアノード層
を形成すると共に、前記基板の他方の端部には比較的高
濃度のｎ型半導体から成るカソード層を形成し、前記ア
ノード層とカソード層との間にｉ層を形成して構成され
た半導体素子のライフタイム制御方法において、前記ｉ
層におけるアノード側とカソード側とにライフタイムの
短い層を設けることにより、電流の急激な減少が起こる
直前の印加電圧によって生じる電界で、ｉ層側の一端と
カソード層との間のライフタイムを長くするように制御
したことを特徴とする。
【００３０】第１５発明は、前記第１〜第８発明におい
て、前記第９〜第１４発明のライフタイム制御方法を適
用したことを特徴とする。
て、前記第９〜第１４発明のライフタイム制御方法を適
用したことを特徴とする。
【００３１】
【発明の実施の形態】以下、本発明の実施の第１〜第１
１形態を図面に基づいて説明する。
１形態を図面に基づいて説明する。
【００３２】本発明の実施の第１〜第７形態は、逆回復
終了時の電流の急激な電流低下を緩和し、スパイク電圧
の発生を抑制したｐｉｎダイオードを検討したものであ
る。
終了時の電流の急激な電流低下を緩和し、スパイク電圧
の発生を抑制したｐｉｎダイオードを検討したものであ
る。
【００３３】まず、図１Ａ(概略構成図)，Ｂ(不純物濃
度分布図)，Ｃ(耐圧印加時の電界強度分布図)は、本発
明の実施の第１形態におけるｐｉｎダイオードの説明図
を示すものである。図１において、符号６は、ｉ層１と
ｎ+型カソード層３との間に形成されるｎ型半導体から
成る不純物層(ｎ+型カソード層３よりも低濃度；以下、
ｎ型不純物層と称する)を示すものである。
度分布図)，Ｃ(耐圧印加時の電界強度分布図)は、本発
明の実施の第１形態におけるｐｉｎダイオードの説明図
を示すものである。図１において、符号６は、ｉ層１と
ｎ+型カソード層３との間に形成されるｎ型半導体から
成る不純物層(ｎ+型カソード層３よりも低濃度；以下、
ｎ型不純物層と称する)を示すものである。
【００３４】ここで、前記ｉ層１における距離(厚さ)を
Ｗｉ、そのｉ層１の不純物濃度をＮｉとし、前記ｎ型不
純物層６の距離をＷｎ、そのｎ型不純物層６の不純物濃
度をＮｎとする。まず、前記ＷｉとＷｎとにおいて、前
記Ｗｎが長く(厚く)なり過ぎると順方向電圧降下の上昇
を招くため、前記Ｗｎは前記Ｗｉと比較して十分短く
(薄く)することが要求される。そのため、前記ＷｉとＷ
ｎとにおいて、関係式Ｗｉ>>Ｗｎが成り立つことが必要
である。
Ｗｉ、そのｉ層１の不純物濃度をＮｉとし、前記ｎ型不
純物層６の距離をＷｎ、そのｎ型不純物層６の不純物濃
度をＮｎとする。まず、前記ＷｉとＷｎとにおいて、前
記Ｗｎが長く(厚く)なり過ぎると順方向電圧降下の上昇
を招くため、前記Ｗｎは前記Ｗｉと比較して十分短く
(薄く)することが要求される。そのため、前記ＷｉとＷ
ｎとにおいて、関係式Ｗｉ>>Ｗｎが成り立つことが必要
である。
【００３５】また、ｐｉｎダイオードの設計耐圧Ｖｂが
得られる必要がある。逆電圧の印加によって生じる電界
強度は、ポアソン方程式で表現することができ、耐圧が
最大電界強度Ｅｍａｘにより決定されるように設計した
場合、ｐｉｎダイオードにおいて近似的に下記の(１)式
が成り立つ必要がある。なお、Ｅｉｎｆはｉ層１とｎ型
不純物層６との濃度差によって電界の傾きが変化する際
の電界強度をを示すものである。また、Ｗｎ’は電界が
０になった際のＷｉからの距離であり、そのＷｎ’はＷ
ｎと比較して短いものとする。
得られる必要がある。逆電圧の印加によって生じる電界
強度は、ポアソン方程式で表現することができ、耐圧が
最大電界強度Ｅｍａｘにより決定されるように設計した
場合、ｐｉｎダイオードにおいて近似的に下記の(１)式
が成り立つ必要がある。なお、Ｅｉｎｆはｉ層１とｎ型
不純物層６との濃度差によって電界の傾きが変化する際
の電界強度をを示すものである。また、Ｗｎ’は電界が
０になった際のＷｉからの距離であり、そのＷｎ’はＷ
ｎと比較して短いものとする。
【００３６】 Ｖｂ＝(Ｅｍａｘ＋Ｅｉｎｆ)Ｗｉ／２＋ＥｉｎｆＷｎ’／２ …… (１) 前記(１)式が成り立つ必要がある理由は、耐圧における
電界がｎ+型カソード層に達しないようにするためであ
る。
電界がｎ+型カソード層に達しないようにするためであ
る。
【００３７】前記(１)式のＥｍａｘは、下記のＮｉの関
数で表すことができる。なお、Ｖｂｍはｉ層１が十分に
長い場合に得られる最大の耐電圧値(ｐ型アノード層と
ｉ層との接合(ｐｉ接合)で得られる最大の耐電圧値)を
示すものである。
数で表すことができる。なお、Ｖｂｍはｉ層１が十分に
長い場合に得られる最大の耐電圧値(ｐ型アノード層と
ｉ層との接合(ｐｉ接合)で得られる最大の耐電圧値)を
示すものである。
【００３８】 (２Ｖｂｍ／(２ε0εＶｂｍ／ｑＮｉ)1/2) …… (２) また、Ｅｉｎｆにおいては、 Ｅｍａｘ−ｑＮｉＷｉ／ε0ε …… (３) Ｗｎ’においては、 Ｅｉｎｆ／(ｑＮｎ／ε0ε) …… (４) Ｖｂｍにおいては、 ６０(１０16／Ｎｉ)3/4×(Ｅｇ／１．１)3/2 …… (５) と表すことができる。なお、前記ε0は真空の誘電率、
εは半導体材料の比誘電率、ｑは電子の電荷量、Ｅｇは
バンドギャップであるものとする。また、ＷｎからＷ
ｎ’を差し引いた距離は、カソード側に生じる電界の距
離と比較して長いものとする。
εは半導体材料の比誘電率、ｑは電子の電荷量、Ｅｇは
バンドギャップであるものとする。また、ＷｎからＷ
ｎ’を差し引いた距離は、カソード側に生じる電界の距
離と比較して長いものとする。
【００３９】次に、本発明の実施の第２形態を説明す
る。前記図１に示したｐｉｎダイオードでＮｎの濃度と
Ｎｉの濃度との比が大きいと、ｉ層１とｎ型不純物層６
との接合にて、図１に示すようなｉ層１とｎ+型カソー
ド層３との接合で起こる現象と同じ現象が生じ、スパイ
ク電圧が発生する場合がある。この場合、Ｎｎの濃度を
薄くするとＷｎが長くなってしまい、順方向電圧降下の
上昇を招いてしまう。そこで、図２(詳細を後述する)の
本実施の第２形態に示すように、ｉ層とｎ+型カソード
層との間に複数段の不純物層を設けた構造のｐｉｎダイ
オードの検討を行った。
る。前記図１に示したｐｉｎダイオードでＮｎの濃度と
Ｎｉの濃度との比が大きいと、ｉ層１とｎ型不純物層６
との接合にて、図１に示すようなｉ層１とｎ+型カソー
ド層３との接合で起こる現象と同じ現象が生じ、スパイ
ク電圧が発生する場合がある。この場合、Ｎｎの濃度を
薄くするとＷｎが長くなってしまい、順方向電圧降下の
上昇を招いてしまう。そこで、図２(詳細を後述する)の
本実施の第２形態に示すように、ｉ層とｎ+型カソード
層との間に複数段の不純物層を設けた構造のｐｉｎダイ
オードの検討を行った。
【００４０】図２Ａ(概略構成図)，Ｂ(不純物濃度分布
図)，Ｃ(耐圧印加時の電界強度分布図)は、本実施の第
２形態におけるｐｉｎダイオードの説明図を示すもので
ある。なお、図１に示すものと同様なものには同一符号
を付して、その詳細な説明を省略する。
図)，Ｃ(耐圧印加時の電界強度分布図)は、本実施の第
２形態におけるｐｉｎダイオードの説明図を示すもので
ある。なお、図１に示すものと同様なものには同一符号
を付して、その詳細な説明を省略する。
【００４１】図２において、符号７ａは、ｉ層１とｎ+
型カソード層３(後述する第２ｎ型不純物層)との間に設
けられる第１ｎ型不純物層を示すものであり、その第１
ｎ型不純物層７ａの不純物濃度は前記ｉ層１の不純物濃
度よりも高いものとする。符号７ｂは、前記第１ｎ型不
純物層７ａとｎ+型カソード層３との間に設けられる第
２ｎ型不純物層を示すものであり、その第２ｎ型不純物
層７ｂの不純物濃度は第１ｎ型不純物層７ａの不純物濃
度よりも高く、且つ前記ｎ+型カソード層３よりも低い
ものとする。前記第１ｎ型不純物層７ａおよび第２ｎ型
不純物層７ｂの不純物濃度の比率は、スパイク電圧が発
生しないように制御される。
型カソード層３(後述する第２ｎ型不純物層)との間に設
けられる第１ｎ型不純物層を示すものであり、その第１
ｎ型不純物層７ａの不純物濃度は前記ｉ層１の不純物濃
度よりも高いものとする。符号７ｂは、前記第１ｎ型不
純物層７ａとｎ+型カソード層３との間に設けられる第
２ｎ型不純物層を示すものであり、その第２ｎ型不純物
層７ｂの不純物濃度は第１ｎ型不純物層７ａの不純物濃
度よりも高く、且つ前記ｎ+型カソード層３よりも低い
ものとする。前記第１ｎ型不純物層７ａおよび第２ｎ型
不純物層７ｂの不純物濃度の比率は、スパイク電圧が発
生しないように制御される。
【００４２】図２に示したｐｉｎダイオードの場合、ｉ
層１とｎ+型カソード層３との間には２段のｎ型不純物
層(第１，第２ｎ型不純物層)を形成して成るが、それら
ｎ型不純物層を複数段にすることにより、順方向電圧降
下の上昇をより抑えることができる。例えば、前記複数
段のｎ型不純物層をＣ段にした際の耐圧Ｖｂは、下記の
数式が成り立つようにする。
層１とｎ+型カソード層３との間には２段のｎ型不純物
層(第１，第２ｎ型不純物層)を形成して成るが、それら
ｎ型不純物層を複数段にすることにより、順方向電圧降
下の上昇をより抑えることができる。例えば、前記複数
段のｎ型不純物層をＣ段にした際の耐圧Ｖｂは、下記の
数式が成り立つようにする。
【００４３】
【数７】
【００４４】なお、前記Ｗ(c)からＷ(c)’を差し引いた
距離は、カソード側に生じる電界の距離と比較して長い
ものとし、ｘは半導体素子の深さ方向の任意の距離を示
すものである。また、Ｅ(0)は前記Ｅｍａｘの式(前記
(２)式)で表すことができ、Ｅ(n)（ｎ≠０）は下記の数
式で表すことができる。
距離は、カソード側に生じる電界の距離と比較して長い
ものとし、ｘは半導体素子の深さ方向の任意の距離を示
すものである。また、Ｅ(0)は前記Ｅｍａｘの式(前記
(２)式)で表すことができ、Ｅ(n)（ｎ≠０）は下記の数
式で表すことができる。
【００４５】
【数８】
【００４６】次に、本発明の実施の第３形態を説明す
る。図３Ａ(概略構成図)，Ｂ(不純物濃度分布図)，Ｃ
(耐圧印加時の電界強度分布図)は、本実施の第３形態に
おけるｐｉｎダイオードの説明図を示すものである。な
お、図１に示すものと同様なものには同一符号を付し
て、その詳細な説明を省略する。図３において、ｐｉｎ
ダイオードのカソード側にｎ型不純物によるブロードな
拡散を行って、ｉ層１とｎ+型カソード層３との間にｎ
型拡散層８を形成する。前記ｎ型拡散層８の不純物濃度
はガウス分布を示し、そのガウス分布は下記の数式で表
すことができる。
る。図３Ａ(概略構成図)，Ｂ(不純物濃度分布図)，Ｃ
(耐圧印加時の電界強度分布図)は、本実施の第３形態に
おけるｐｉｎダイオードの説明図を示すものである。な
お、図１に示すものと同様なものには同一符号を付し
て、その詳細な説明を省略する。図３において、ｐｉｎ
ダイオードのカソード側にｎ型不純物によるブロードな
拡散を行って、ｉ層１とｎ+型カソード層３との間にｎ
型拡散層８を形成する。前記ｎ型拡散層８の不純物濃度
はガウス分布を示し、そのガウス分布は下記の数式で表
すことができる。
【００４７】
【数９】
【００４８】なお、前記(８)式におけるｘの微小区間Δ
ｘは前記(６)式のＷ(x)とし、その際の不純物濃度をＮ
(x)とすると、前記(６)式と同様に耐圧を計算すること
ができ、その耐圧がｐｉｎダイオードの設計耐圧となる
ようにＮｎ，ｄ０，Ｗｄを設計する。
ｘは前記(６)式のＷ(x)とし、その際の不純物濃度をＮ
(x)とすると、前記(６)式と同様に耐圧を計算すること
ができ、その耐圧がｐｉｎダイオードの設計耐圧となる
ようにＮｎ，ｄ０，Ｗｄを設計する。
【００４９】前記(８)式より、ｘがｄ０のときにＮ(x)
＝Ｎｎとなることを読み取ることができる。前記ｄ０は
ｎ-ｎ+接合(ｉ層とｎ+型カソード層との接合)よりもカ
ソード側に位置するものとし、素子内部にある必要は無
い。また、前記のような条件では、一般的にカソード側
に対して不純物濃度が順次増加するような構造にするこ
とができる。なお、前記図３中の点線部は、前記(８)式
を考慮して不純物(ｎ型不純物)を拡散させた際の不純物
濃度分布を示すものであり、さらにｎ型不純物を拡散さ
せた際の不純物濃度分布は実線部に示される。
＝Ｎｎとなることを読み取ることができる。前記ｄ０は
ｎ-ｎ+接合(ｉ層とｎ+型カソード層との接合)よりもカ
ソード側に位置するものとし、素子内部にある必要は無
い。また、前記のような条件では、一般的にカソード側
に対して不純物濃度が順次増加するような構造にするこ
とができる。なお、前記図３中の点線部は、前記(８)式
を考慮して不純物(ｎ型不純物)を拡散させた際の不純物
濃度分布を示すものであり、さらにｎ型不純物を拡散さ
せた際の不純物濃度分布は実線部に示される。
【００５０】次に、本発明の実施の第４形態を説明す
る。図４Ａ(概略構成図)，Ｂ(不純物濃度分布図)，Ｃ
(耐圧印加時の電界強度分布図)は、本実施の第４形態に
おけるｐｉｎダイオードの説明図を示すものである。な
お、図１に示すものと同様なものには同一符号を付し
て、その詳細な説明を省略する。図４において、符号９
は、ｎ型不純物層６とｎ+型カソード層３との間に設け
た比較的低濃度のｎ型半導体から成る不純物層(以下、
ｎ-型不純物層と称する)を示すものであり、そのｎ-型
不純物層９の不純物濃度は前記ｎ型不純物層６よりも低
くいものとする。
る。図４Ａ(概略構成図)，Ｂ(不純物濃度分布図)，Ｃ
(耐圧印加時の電界強度分布図)は、本実施の第４形態に
おけるｐｉｎダイオードの説明図を示すものである。な
お、図１に示すものと同様なものには同一符号を付し
て、その詳細な説明を省略する。図４において、符号９
は、ｎ型不純物層６とｎ+型カソード層３との間に設け
た比較的低濃度のｎ型半導体から成る不純物層(以下、
ｎ-型不純物層と称する)を示すものであり、そのｎ-型
不純物層９の不純物濃度は前記ｎ型不純物層６よりも低
くいものとする。
【００５１】図４に示したｐｉｎダイオードの場合、ｎ
-型不純物層９の不純物濃度Ｎｎ-はｉ層１の不純物濃度
Ｎｉよりも低くなっているが、例えば図５Ａ(概略構成
図)，Ｂ(不純物濃度分布図)に示すように、ｉ層１の濃
度Ｎｉとｎ-型不純物層９の濃度Ｎｎ-とを等しくしてｐ
ｉｎダイオードを構成しても良い。また、図６Ａ(概略
構成図)，Ｂ(不純物濃度分布図)に示すように、ｎ-型不
純物層９の濃度Ｎｎ-をｉ層１の濃度Ｎｉよりも高くし
ても良い。なお、前記ｐｉｎダイオードにおける耐圧印
加時の電界は、ｎ型不純物層６内あるいはｎ-型不純物
層９内に存在しても問題は無いが、その電界とカソード
側から生じる電界とが交わらないようにする必要があ
る。
-型不純物層９の不純物濃度Ｎｎ-はｉ層１の不純物濃度
Ｎｉよりも低くなっているが、例えば図５Ａ(概略構成
図)，Ｂ(不純物濃度分布図)に示すように、ｉ層１の濃
度Ｎｉとｎ-型不純物層９の濃度Ｎｎ-とを等しくしてｐ
ｉｎダイオードを構成しても良い。また、図６Ａ(概略
構成図)，Ｂ(不純物濃度分布図)に示すように、ｎ-型不
純物層９の濃度Ｎｎ-をｉ層１の濃度Ｎｉよりも高くし
ても良い。なお、前記ｐｉｎダイオードにおける耐圧印
加時の電界は、ｎ型不純物層６内あるいはｎ-型不純物
層９内に存在しても問題は無いが、その電界とカソード
側から生じる電界とが交わらないようにする必要があ
る。
【００５２】次に、本発明の実施の第５形態を説明す
る。図７Ａ(概略構成図)，Ｂ(不純物濃度分布図)は、本
実施の第５形態におけるｐｉｎダイオードの説明図を示
すものである。なお、図２に示すものと同様なものには
同一符号を付して、その詳細な説明を省略する。図７に
おいて、符号１０は、ｐｉｎダイオードにおける複数段
のｎ型不純物層(図７中では、第１ｎ型不純物層７ａ，
第２ｎ型不純物層７ｂの２段)とｎ+型カソード層３との
間に形成されたｎ-型不純物層を示すものである。
る。図７Ａ(概略構成図)，Ｂ(不純物濃度分布図)は、本
実施の第５形態におけるｐｉｎダイオードの説明図を示
すものである。なお、図２に示すものと同様なものには
同一符号を付して、その詳細な説明を省略する。図７に
おいて、符号１０は、ｐｉｎダイオードにおける複数段
のｎ型不純物層(図７中では、第１ｎ型不純物層７ａ，
第２ｎ型不純物層７ｂの２段)とｎ+型カソード層３との
間に形成されたｎ-型不純物層を示すものである。
【００５３】前記ｎ-型不純物層１０の不純物濃度は、
前記複数段のｎ型不純物層のうち最終段である第２ｎ型
不純物層７ｂ(Ｃ段の場合は第Ｃｎ型不純物層)の濃度
(濃度Ｎ(END))よりも低いものとし、例えばｉ層１の不
純物濃度Ｎｉよりも低くても良い。また、前記ｎ-型不
純物層１０は、図８Ａ(概略構成図)，Ｂ(不純物濃度分
布図)に示すように複数段(図８中では、第１ｎ-型不純
物層１０ａ，第２ｎ-型不純物層１０ｂの２段)であって
も良い。
前記複数段のｎ型不純物層のうち最終段である第２ｎ型
不純物層７ｂ(Ｃ段の場合は第Ｃｎ型不純物層)の濃度
(濃度Ｎ(END))よりも低いものとし、例えばｉ層１の不
純物濃度Ｎｉよりも低くても良い。また、前記ｎ-型不
純物層１０は、図８Ａ(概略構成図)，Ｂ(不純物濃度分
布図)に示すように複数段(図８中では、第１ｎ-型不純
物層１０ａ，第２ｎ-型不純物層１０ｂの２段)であって
も良い。
【００５４】次に、本発明の実施の第６形態を説明す
る。図３に示したｐｉｎダイオードの場合では、ｄ０は
ｎ-ｎ+接合よりもカソード側に位置し、素子内部に位置
する必要は無いと記載したが、そのｄ０がｎ-ｎ+接合よ
りもアノード側に位置した場合においても問題は無い。
例えば図９Ａ(概略構成図)，Ｂ(不純物濃度分布図)のｐ
ｉｎダイオードの説明図に示すように、ｄ０がｎ-ｎ+接
合よりもアノード側に位置した場合、ｎ型不純物層１１
の不純物濃度Ｎｎ１(ｎ型不純物層１１における不純物
濃度の最大値)よりも極めて低い部分(図９中の符号１１
ａ)が形成される。また、極端な一例として、図１０Ａ
(概略構成図)，Ｂ(不純物濃度分布図)に示すように、図
９中のｎ型不純物層１１とｎ+型カソード層３との間に
ｉ層１よりも不純物濃度の低いｎ-型不純物層１２を形
成した場合においても、図３に示したｐｉｎダイオード
と同様の効果が得られる。
る。図３に示したｐｉｎダイオードの場合では、ｄ０は
ｎ-ｎ+接合よりもカソード側に位置し、素子内部に位置
する必要は無いと記載したが、そのｄ０がｎ-ｎ+接合よ
りもアノード側に位置した場合においても問題は無い。
例えば図９Ａ(概略構成図)，Ｂ(不純物濃度分布図)のｐ
ｉｎダイオードの説明図に示すように、ｄ０がｎ-ｎ+接
合よりもアノード側に位置した場合、ｎ型不純物層１１
の不純物濃度Ｎｎ１(ｎ型不純物層１１における不純物
濃度の最大値)よりも極めて低い部分(図９中の符号１１
ａ)が形成される。また、極端な一例として、図１０Ａ
(概略構成図)，Ｂ(不純物濃度分布図)に示すように、図
９中のｎ型不純物層１１とｎ+型カソード層３との間に
ｉ層１よりも不純物濃度の低いｎ-型不純物層１２を形
成した場合においても、図３に示したｐｉｎダイオード
と同様の効果が得られる。
【００５５】次に、本発明の実施の第７形態を説明す
る。図１１Ａ(概略構成図)，Ｂ(不純物濃度分布図)は、
本実施の第７形態におけるｐｉｎダイオードの説明図を
示すものである。なお、図１に示すものと同様なものに
は同一符号を付して、その詳細な説明を省略する。図１
１において、符号１３ａ，１３ｂは、それぞれ不純物濃
度が異なり、エピタキシャル成長あるいは基板の張り合
わせによりｉ層１とｎ+型カソード層３との間に形成さ
れる第１，第２ｎ型不純物層(不純物濃度；第１ｎ型不
純物層１３ａ＞第２ｎ型不純物層１３ｂ)を示すもので
ある。符号１４ａ，１４ｂは、それぞれ不純物濃度が異
なり、エピタキシャル成長あるいは基板の張り合わせに
より前記第２ｎ型不純物層１３ｂとｎ+型カソード層３
との間に形成される第１，第２ｎ-型不純物層(不純物濃
度；第１ｎ-型不純物層１４ａ＞第２ｎ-型不純物層１４
ｂ)を示すものである。
る。図１１Ａ(概略構成図)，Ｂ(不純物濃度分布図)は、
本実施の第７形態におけるｐｉｎダイオードの説明図を
示すものである。なお、図１に示すものと同様なものに
は同一符号を付して、その詳細な説明を省略する。図１
１において、符号１３ａ，１３ｂは、それぞれ不純物濃
度が異なり、エピタキシャル成長あるいは基板の張り合
わせによりｉ層１とｎ+型カソード層３との間に形成さ
れる第１，第２ｎ型不純物層(不純物濃度；第１ｎ型不
純物層１３ａ＞第２ｎ型不純物層１３ｂ)を示すもので
ある。符号１４ａ，１４ｂは、それぞれ不純物濃度が異
なり、エピタキシャル成長あるいは基板の張り合わせに
より前記第２ｎ型不純物層１３ｂとｎ+型カソード層３
との間に形成される第１，第２ｎ-型不純物層(不純物濃
度；第１ｎ-型不純物層１４ａ＞第２ｎ-型不純物層１４
ｂ)を示すものである。
【００５６】図１１に示したｐｉｎダイオードのよう
に、エピタキシャル成長あるいは基板の張り合わせによ
り、ｉ層とｎ+型カソード層との間にｎ型不純物層およ
び濃度の薄いｎ-型不純物層を複数個形成することによ
り、図３に示したｐｉｎダイオードと同様の効果が得ら
れる。なお、図１１に示したようなｐｉｎダイオードに
おいて、ｉ層とｎ+型カソード層との間に形成される比
較的濃い濃度の不純物層(図１１中では第１ｎ型不純物
層１３ａ，第２ｎ-型不純物層１４ｂ)は、拡散により形
成しても良い。
に、エピタキシャル成長あるいは基板の張り合わせによ
り、ｉ層とｎ+型カソード層との間にｎ型不純物層およ
び濃度の薄いｎ-型不純物層を複数個形成することによ
り、図３に示したｐｉｎダイオードと同様の効果が得ら
れる。なお、図１１に示したようなｐｉｎダイオードに
おいて、ｉ層とｎ+型カソード層との間に形成される比
較的濃い濃度の不純物層(図１１中では第１ｎ型不純物
層１３ａ，第２ｎ-型不純物層１４ｂ)は、拡散により形
成しても良い。
【００５７】次に、ｐｉｎダイオードにおける逆回復終
了時の急激な電流低下を緩和する方法として、ｐｉｎダ
イオードにおけるｎ+型カソード付近のライフタイム
を、ｎ+型カソード層以外の領域におけるライフタイム
と比較して長くする方法を説明する。
了時の急激な電流低下を緩和する方法として、ｐｉｎダ
イオードにおけるｎ+型カソード付近のライフタイム
を、ｎ+型カソード層以外の領域におけるライフタイム
と比較して長くする方法を説明する。
【００５８】図１２は、厚さが５００μｍのｐｉｎダイ
オードにおいて、種々の加速エネルギーで電子線照射し
た際のシリコン中の深さに対する吸収量(規格化した吸
収量)分布特性図であり、電子銃とシリコン(基板)との
間に９０ｃｍのエアギャップが存在したモデルのシミュ
レーション結果を示すものである。前記吸収量とライフ
タイムとは強い相関を有し、その吸収量が大きくなるほ
どライフタイムは短くなる。そのため、図１２により、
加速エネルギーに対するライフタイム分布を読み取るこ
とができる。
オードにおいて、種々の加速エネルギーで電子線照射し
た際のシリコン中の深さに対する吸収量(規格化した吸
収量)分布特性図であり、電子銃とシリコン(基板)との
間に９０ｃｍのエアギャップが存在したモデルのシミュ
レーション結果を示すものである。前記吸収量とライフ
タイムとは強い相関を有し、その吸収量が大きくなるほ
どライフタイムは短くなる。そのため、図１２により、
加速エネルギーに対するライフタイム分布を読み取るこ
とができる。
【００５９】図１２に示すように、電子線の加速電圧が
０．５ＭｅＶの場合(曲線ａ)、ｐｉｎダイオードにおけ
る照射される側の表面(深さ０μｍ；以下、照射面と称
する)に近くなるほどライフタイムは短く、その照射面
から遠くなるに連れて電子線によるライフタイムの影響
が無くなることを読み取れる。前記加速電圧が１ＭｅＶ
(曲線ｂ)の場合には、ｐｉｎダイオードにおける照射面
からの深さ２００μｍ付近が最もライフタイムが短くな
り、その深さ２００μｍ付近から遠くなるに連れてライ
フタイムが長くなっていることを読み取れる。前記加速
電圧が２ＭｅＶ（曲線ｃ），５ＭｅＶ(曲線ｄ)の場合に
は、ｐｉｎダイオードにおける照射面から遠くなるに連
れてライフタイムがそれぞれ短くなっていることを読み
取れる。
０．５ＭｅＶの場合(曲線ａ)、ｐｉｎダイオードにおけ
る照射される側の表面(深さ０μｍ；以下、照射面と称
する)に近くなるほどライフタイムは短く、その照射面
から遠くなるに連れて電子線によるライフタイムの影響
が無くなることを読み取れる。前記加速電圧が１ＭｅＶ
(曲線ｂ)の場合には、ｐｉｎダイオードにおける照射面
からの深さ２００μｍ付近が最もライフタイムが短くな
り、その深さ２００μｍ付近から遠くなるに連れてライ
フタイムが長くなっていることを読み取れる。前記加速
電圧が２ＭｅＶ（曲線ｃ），５ＭｅＶ(曲線ｄ)の場合に
は、ｐｉｎダイオードにおける照射面から遠くなるに連
れてライフタイムがそれぞれ短くなっていることを読み
取れる。
【００６０】図１２に示したようなライフタイム分布に
よりｐｉｎダイオードの厚さを考慮し、ｐｉｎダイオー
ドにおけるｎ型カソード層付近のライフタイムを長くす
る電子線の照射方法について、本発明の実施の第８形態
により説明する。
よりｐｉｎダイオードの厚さを考慮し、ｐｉｎダイオー
ドにおけるｎ型カソード層付近のライフタイムを長くす
る電子線の照射方法について、本発明の実施の第８形態
により説明する。
【００６１】本実施の第８形態における電子線照射方法
は、図１３Ａ(概略構成図)，Ｂ(不純物濃度分布図)，Ｃ
(吸収量分布図)に示すように、ｐｉｎダイオードにおけ
るｐ型アノード層２側の端部から中加速電圧および低加
速電圧の電子線を照射する。または、図１４Ａ(概略構
成図)，Ｂ(不純物濃度分布図)，Ｃ(吸収量分布図)の説
明図に示すように、ｐｉｎダイオードにおけるｎ+型カ
ソード層３側の端部から中加速電圧または高加速電圧の
電子線を照射しても良い。
は、図１３Ａ(概略構成図)，Ｂ(不純物濃度分布図)，Ｃ
(吸収量分布図)に示すように、ｐｉｎダイオードにおけ
るｐ型アノード層２側の端部から中加速電圧および低加
速電圧の電子線を照射する。または、図１４Ａ(概略構
成図)，Ｂ(不純物濃度分布図)，Ｃ(吸収量分布図)の説
明図に示すように、ｐｉｎダイオードにおけるｎ+型カ
ソード層３側の端部から中加速電圧または高加速電圧の
電子線を照射しても良い。
【００６２】図１３，１４に示すように、比較的低い加
速電圧の電子線をｐｉｎダイオードにおけるｐ型アノー
ド層２側の端部から照射する、または比較的高い加速電
圧の電子線をｐｉｎダイオードにおけるｎ+型カソード
層３側の端部から照射することにより、ｐｉｎダイオー
ドにおけるライフタイムを制御することが可能となる。
なお、本実施の第８形態におけるｐｉｎダイオードのラ
イフタイムを長くする位置は、電流の急激な減少が起こ
る直前の印加電圧によって生じる電界において、ｉ層１
側の一端とｎ+型カソード層３との間である。そのた
め、単に素子全体でカソード側のライフタイムを長くす
れば良いというものではない。
速電圧の電子線をｐｉｎダイオードにおけるｐ型アノー
ド層２側の端部から照射する、または比較的高い加速電
圧の電子線をｐｉｎダイオードにおけるｎ+型カソード
層３側の端部から照射することにより、ｐｉｎダイオー
ドにおけるライフタイムを制御することが可能となる。
なお、本実施の第８形態におけるｐｉｎダイオードのラ
イフタイムを長くする位置は、電流の急激な減少が起こ
る直前の印加電圧によって生じる電界において、ｉ層１
側の一端とｎ+型カソード層３との間である。そのた
め、単に素子全体でカソード側のライフタイムを長くす
れば良いというものではない。
【００６３】本実施の第８形態におけるライフタイム制
御方法は電子線を照射したものであるが、その電子線以
外にプロトン，ヘリウム等の荷電粒子の照射を行う場合
には、半値幅が狭くなってしまうため、高い加速電圧に
より前記半値幅を広げる、または素子に対して種々の方
向から照射を行うことにより、前記電子線の照射と同様
の効果が得られる。そこで、プロトン，ヘリウム等の荷
電粒子の照射によるライフタイム制御方法において、本
発明の実施の第９〜第１１形態により説明する。
御方法は電子線を照射したものであるが、その電子線以
外にプロトン，ヘリウム等の荷電粒子の照射を行う場合
には、半値幅が狭くなってしまうため、高い加速電圧に
より前記半値幅を広げる、または素子に対して種々の方
向から照射を行うことにより、前記電子線の照射と同様
の効果が得られる。そこで、プロトン，ヘリウム等の荷
電粒子の照射によるライフタイム制御方法において、本
発明の実施の第９〜第１１形態により説明する。
【００６４】本実施の第９形態におけるライフタイム制
御方法は、図１５Ａ(概略構成図)，Ｂ(不純物濃度分布
図)，Ｃ(吸収量分布図)に示すように、ｐｉｎダイオー
ドにおけるｐ型アノード層２側の端部から、同じ種類の
荷電粒子を複数回照射(複合照射)する。なお、図１５に
示すライフタイム制御方法の場合、そのｐｉｎダイオー
ドにおけるｐ型アノード層２側の端部からのみ複合照射
が行われているが、その複合照射をｐｉｎダイオードに
おけるｎ+型カソード層３側の端部から、或いは前記２
回の複合照射をそれぞれ別の方向(ｐｉｎダイオードの
ｐ型アノード層２側およびｎ+型カソード層３側の端部)
から行っても良い。
御方法は、図１５Ａ(概略構成図)，Ｂ(不純物濃度分布
図)，Ｃ(吸収量分布図)に示すように、ｐｉｎダイオー
ドにおけるｐ型アノード層２側の端部から、同じ種類の
荷電粒子を複数回照射(複合照射)する。なお、図１５に
示すライフタイム制御方法の場合、そのｐｉｎダイオー
ドにおけるｐ型アノード層２側の端部からのみ複合照射
が行われているが、その複合照射をｐｉｎダイオードに
おけるｎ+型カソード層３側の端部から、或いは前記２
回の複合照射をそれぞれ別の方向(ｐｉｎダイオードの
ｐ型アノード層２側およびｎ+型カソード層３側の端部)
から行っても良い。
【００６５】前記照射深さを調整するには、加速電圧を
変化させる、或いは照射源と被照射源との間にシリコン
またはアルミニウム等から成る板を介在させ、その板の
厚さを種々調整することにより行われる。その際、電流
の急激な減少が起こる直前の印加電圧によって生じる電
界において、ｉ層１側の一端とｎ+型カソード３層との
間の領域の吸収量は、そのｉ層１側の一端からｎ+型カ
ソード層３との間の領域以外の部分と比較して少なくな
るようにｐｉｎダイオードの設計を行う。
変化させる、或いは照射源と被照射源との間にシリコン
またはアルミニウム等から成る板を介在させ、その板の
厚さを種々調整することにより行われる。その際、電流
の急激な減少が起こる直前の印加電圧によって生じる電
界において、ｉ層１側の一端とｎ+型カソード３層との
間の領域の吸収量は、そのｉ層１側の一端からｎ+型カ
ソード層３との間の領域以外の部分と比較して少なくな
るようにｐｉｎダイオードの設計を行う。
【００６６】本実施の第１０形態におけるライフタイム
制御方法は、図１６Ａ(概略構成図)，Ｂ(不純物濃度分
布図)，Ｃ(吸収量分布図)に示すように、ｐｉｎダイオ
ードにおけるｐ型アノード層２側の端部からそれぞれ異
なる種類の荷電粒子(プロトン，ヘリウム等)を複合照射
する。なお、図１６に示すライフタイム制御方法の場
合、そのｐｉｎダイオードにおけるｐ型アノード層２側
の端部からのみ複合照射が行われているが、その複合照
射をｐｉｎダイオードにおけるｎ+型カソード層３側の
端部、或いは複合照射をそれぞれ別の方向(ｐｉｎダイ
オードのｐ型アノード層２側およびｎ+型カソード層３
側の端部)から行っても良い。
制御方法は、図１６Ａ(概略構成図)，Ｂ(不純物濃度分
布図)，Ｃ(吸収量分布図)に示すように、ｐｉｎダイオ
ードにおけるｐ型アノード層２側の端部からそれぞれ異
なる種類の荷電粒子(プロトン，ヘリウム等)を複合照射
する。なお、図１６に示すライフタイム制御方法の場
合、そのｐｉｎダイオードにおけるｐ型アノード層２側
の端部からのみ複合照射が行われているが、その複合照
射をｐｉｎダイオードにおけるｎ+型カソード層３側の
端部、或いは複合照射をそれぞれ別の方向(ｐｉｎダイ
オードのｐ型アノード層２側およびｎ+型カソード層３
側の端部)から行っても良い。
【００６７】前記複合照射における照射深さを調整する
には、加速電圧を変化させる、或いは照射源と被照射体
との間にシリコンまたはアルミニウム等から成る板を介
在させ、その板の厚さを種々調整することにより行われ
る。その際、電流の急激な減少が起こる直前の印加電圧
によって生じる電界において、ｉ層１側の一端とｎ+型
カソード層３との間の領域の吸収量は、そのｉ層１側の
一端とｎ+型カソード層３との間の領域以外の部分と比
較して少なくなるようにｐｉｎダイオードの設計を行
う。
には、加速電圧を変化させる、或いは照射源と被照射体
との間にシリコンまたはアルミニウム等から成る板を介
在させ、その板の厚さを種々調整することにより行われ
る。その際、電流の急激な減少が起こる直前の印加電圧
によって生じる電界において、ｉ層１側の一端とｎ+型
カソード層３との間の領域の吸収量は、そのｉ層１側の
一端とｎ+型カソード層３との間の領域以外の部分と比
較して少なくなるようにｐｉｎダイオードの設計を行
う。
【００６８】本実施の第１０形態におけるライフタイム
制御方法以外で、金または白金等のライフタイムキラー
をｐｉｎダイオードにおけるｐ型アノード層２側の端部
から拡散することにより、電流の急激な減少が起こる直
前の印加電圧によって生じる電界において、ｉ層１側の
一端とｎ+型カソード層３との間の領域のライフタイム
を長くする方法においても、本実施の第１０形態におけ
る照射方法と同様の効果が得られる。
制御方法以外で、金または白金等のライフタイムキラー
をｐｉｎダイオードにおけるｐ型アノード層２側の端部
から拡散することにより、電流の急激な減少が起こる直
前の印加電圧によって生じる電界において、ｉ層１側の
一端とｎ+型カソード層３との間の領域のライフタイム
を長くする方法においても、本実施の第１０形態におけ
る照射方法と同様の効果が得られる。
【００６９】次に、本発明の実施の第１１形態における
ライフタイム制御方法を、図１７Ａ(概略構成図)，Ｂ
(不純物濃度分布図)，Ｃ(吸収量分布図)の説明図に基づ
いて説明する。なお、図１３に示すものと同様なものに
は同一符号を付して、その詳細な説明を省略する。
ライフタイム制御方法を、図１７Ａ(概略構成図)，Ｂ
(不純物濃度分布図)，Ｃ(吸収量分布図)の説明図に基づ
いて説明する。なお、図１３に示すものと同様なものに
は同一符号を付して、その詳細な説明を省略する。
【００７０】ｐｉｎダイオードにおける導通時のキャリ
ア分布は、ホールの供給源となるアノード層の濃度、電
子の供給源となるカソード層の濃度、そしてライフタイ
ムによって決定される。そこで、図１７に示すように、
ｐｉｎダイオードにおけるｐ型アノード層２側の端部と
ｎ+型カソード層３側の端部とから荷電粒子を照射し
て、荷電粒子の吸収分布曲線αで示すように、ｐｉｎダ
イオードのｉ層１におけるｐ型アノード層２側とｎ+型
カソード層３側とにライフタイムの短い層をそれぞれ設
けることにより、それら２つのライフタイムの短い層間
にあるｉ層１の不純物濃度は低くなる。なお、図１７中
の曲線βは導通時のキャリア濃度分布、曲線γは前記の
ライフタイム制御を行わない時のキャリア濃度分布を示
すものである。
ア分布は、ホールの供給源となるアノード層の濃度、電
子の供給源となるカソード層の濃度、そしてライフタイ
ムによって決定される。そこで、図１７に示すように、
ｐｉｎダイオードにおけるｐ型アノード層２側の端部と
ｎ+型カソード層３側の端部とから荷電粒子を照射し
て、荷電粒子の吸収分布曲線αで示すように、ｐｉｎダ
イオードのｉ層１におけるｐ型アノード層２側とｎ+型
カソード層３側とにライフタイムの短い層をそれぞれ設
けることにより、それら２つのライフタイムの短い層間
にあるｉ層１の不純物濃度は低くなる。なお、図１７中
の曲線βは導通時のキャリア濃度分布、曲線γは前記の
ライフタイム制御を行わない時のキャリア濃度分布を示
すものである。
【００７１】図１７に示すようなキャリア濃度分布によ
り、電流の急激な減少が起こる直前の印加電圧によって
生じる電界において、ｉ層１側の一端とｎ+型カソード
層３との間の領域のキャリア濃度が高くなるように、前
記ｐｉｎダイオードのｐ型アノード層２側の端部とｎ+
型カソード層３側の端部とからの荷電粒子照射の位置お
よび強度を制御する。前記のように、荷電粒子照射の位
置および強度を制御することにより、ｐｉｎダイオード
における逆回復電流を良好に制御することができる。
り、電流の急激な減少が起こる直前の印加電圧によって
生じる電界において、ｉ層１側の一端とｎ+型カソード
層３との間の領域のキャリア濃度が高くなるように、前
記ｐｉｎダイオードのｐ型アノード層２側の端部とｎ+
型カソード層３側の端部とからの荷電粒子照射の位置お
よび強度を制御する。前記のように、荷電粒子照射の位
置および強度を制御することにより、ｐｉｎダイオード
における逆回復電流を良好に制御することができる。
【００７２】以上示したことから、本実施の第１〜第７
形態によるｐｉｎダイオードにおいて、本実施の第８〜
第１１形態に示すライフタイムの制御方法を適用するこ
とにより、設計耐圧と逆回復時の急峻な電流減少による
誘導電圧をより低減することができ、ｐｉｎダイオード
の動作をより安定させる効果が得られる。
形態によるｐｉｎダイオードにおいて、本実施の第８〜
第１１形態に示すライフタイムの制御方法を適用するこ
とにより、設計耐圧と逆回復時の急峻な電流減少による
誘導電圧をより低減することができ、ｐｉｎダイオード
の動作をより安定させる効果が得られる。
【００７３】
【発明の効果】以上示したように本発明によれば、順方
向電圧降下の増大がほとんど無い状態で、設計耐圧と逆
回復時の急峻な電流減少をより効果的に緩和し、その電
流減少による誘導電圧を低減することができ、安定した
ダイオードの動作を実現することができる。このような
効果は、拡散プロセスを用いた場合においても得られ
る。
向電圧降下の増大がほとんど無い状態で、設計耐圧と逆
回復時の急峻な電流減少をより効果的に緩和し、その電
流減少による誘導電圧を低減することができ、安定した
ダイオードの動作を実現することができる。このような
効果は、拡散プロセスを用いた場合においても得られ
る。
【図１】本発明の実施の第１形態におけるｐｉｎダイオ
ードの説明図。
ードの説明図。
【図２】本発明の実施の第２形態におけるｐｉｎダイオ
ードの説明図。
ードの説明図。
【図３】本発明の実施の第３形態におけるｐｉｎダイオ
ードの説明図。
ードの説明図。
【図４】本発明の実施の第４形態におけるｐｉｎダイオ
ード(Ｎｉ＞Ｎｎ-)の説明図。
ード(Ｎｉ＞Ｎｎ-)の説明図。
【図５】本発明の実施の第４形態におけるｐｉｎダイオ
ード(Ｎｉ＝Ｎｎ-)の説明図。
ード(Ｎｉ＝Ｎｎ-)の説明図。
【図６】本発明の実施の第４形態におけるｐｉｎダイオ
ード(Ｎｉ＜Ｎｎ-)の説明図。
ード(Ｎｉ＜Ｎｎ-)の説明図。
【図７】本発明の実施の第５形態におけるｐｉｎダイオ
ード(ｎ-型不純物層１０)の説明図。
ード(ｎ-型不純物層１０)の説明図。
【図８】本発明の実施の第５形態におけるｐｉｎダイオ
ード(ｎ-型不純物層１０ａ，１０ｂ)の説明図。
ード(ｎ-型不純物層１０ａ，１０ｂ)の説明図。
【図９】本発明の実施の第６形態におけるｐｉｎダイオ
ード(ｎ型不純物層１１のみ)の説明図。
ード(ｎ型不純物層１１のみ)の説明図。
【図１０】本発明の実施の第６形態におけるｐｉｎダイ
オード(ｎ型不純物層１１とｎ-型不純物層１２)の説明
図。
オード(ｎ型不純物層１１とｎ-型不純物層１２)の説明
図。
【図１１】本発明の実施の第７形態におけるｐｉｎダイ
オードの説明図。
オードの説明図。
【図１２】シリコン中の深さに対する吸収量分布図。
【図１３】本発明の実施の第８形態におけるライフタイ
ム制御方法(アノード側)の説明図。
ム制御方法(アノード側)の説明図。
【図１４】本発明の実施の第８形態におけるライフタイ
ム制御方法(カソード側)の説明図。
ム制御方法(カソード側)の説明図。
【図１５】本発明の実施の第９形態におけるライフタイ
ム制御方法の説明図。
ム制御方法の説明図。
【図１６】本発明の実施の第１０形態におけるライフタ
イム制御方法の説明図。
イム制御方法の説明図。
【図１７】本発明の実施の第１１形態におけるライフタ
イム制御方法の説明図。
イム制御方法の説明図。
【図１８】一般的に知られているｐｉｎダイオードの説
明図。
明図。
【図１９】スナバ回路を用いたｐｉｎダイオードの回路
図。
図。
【図２０】一般的に知られているｐｉｎダイオードの電
流・電圧波形図。
流・電圧波形図。
【図２１】一般的に知られているｐｉｎダイオードのア
ノード電流特性図。
ノード電流特性図。
【図２２】一般的に知られているｐｉｎダイオードの電
子濃度特性図。
子濃度特性図。
【図２３】一般的に知られているｐｉｎダイオードホー
ル濃度特性図。
ル濃度特性図。
【図２４】一般的に知られているｐｉｎダイオード電界
強度特性図。
強度特性図。
１…ｉ層 ２…ｐ型アノード層 ３…ｎ+型カソード層 ６，１１…ｎ型不純物層 ７ａ，１３ａ…第１ｎ型不純物層 ７ｂ，１３ｂ…第２ｎ型不純物層 ８…ｎ型拡散層 ９，１０，１２…ｎ-型不純物層 １０ａ，１４ａ…第１ｎ-型不純物層 １０ｂ，１４ｂ…第２ｎ-型不純物層
Claims (15)
- 【請求項１】 低濃度のｎ型半導体から成る基板の一方
の端部にはｐ型半導体から成るアノード層を形成すると
共に、前記基板の他方の端部には比較的高濃度のｎ型半
導体から成るカソード層を形成し、前記アノード層とカ
ソード層との間にｉ層を形成して構成された半導体素子
において、 前記カソード層とｉ層との間に、前記カソード層と比較
して低濃度のｎ型半導体から成る不純物層を設けたこと
を特徴とする半導体素子。 - 【請求項２】 前記不純物層の厚さは、前記ｉ層の厚さ
と比較して薄くしたことを特徴とする請求項１記載の半
導体素子。 - 【請求項３】 真空の誘電率をε0、半導体材料の比誘
電率をε、電子の電荷量をｑ、バンドギャップをＥｇ、
前記ｉ層の濃度をＮｉ、前記ｉ層の厚さをＷｉ、前記不
純物層の濃度をＮｎ、前記不純物層の厚さをＷｎ、前記
不純物層における電界が０の部分と前記Ｗｉとの間の距
離をＷｎ’、最大電界強度をＥｍａｘ、前記ｉ層とｎ型
不純物層との濃度差によって電界の傾きが変化する際の
電界強度をＥｉｎｆ、設計耐圧をＶｂ、前記アノード層
とｉ層との接合で得られる最大の耐電圧値をＶｂｍとし
て 前記Ｖｂは(Ｅｍａｘ＋Ｅｉｎｆ)Ｗｉ／２＋ＥｉｎｆＷ
ｎ’／２、 前記Ｅｍａｘは前記ｉ層の濃度Ｎｉの関数(２Ｖｂｍ／
(２ε0εＶｂｍ／ｑＮｉ)1/2)、 前記ＥｉｎｆはＥｍａｘ−ｑＮｉＷｉ／ε0ε、 前記Ｗｎ’はＥｉｎｆ／(ｑＮｎ／ε0ε)、 前記Ｖｂｍは６０(１０16／Ｎｉ)3/4×(Ｅｇ／１．１)
3/2、となるようにし、 前記ＷｎからＷｎ’を引いた距離が前記基板のカソード
側に生じる電界の厚さと比較して厚くするように、前記
ｉ層の濃度，厚さおよび前記不純物層の濃度，厚さを設
計したことを特徴とする請求項１記載の半導体素子。 - 【請求項４】 低濃度のｎ型半導体から成る基板の一方
の端部にはｐ型半導体から成るアノード層を形成すると
共に、前記基板の他方の端部には比較的高濃度のｎ型半
導体から成るカソード層を形成し、前記アノード層とカ
ソード層との間にｉ層を形成して構成された半導体素子
において、 前記ｉ層とカソード層との間に、それぞれ前記ｉ層の濃
度と比較して高濃度のｎ型半導体から成る不純物層を複
数段設けたことを特徴とする半導体素子。 - 【請求項５】 前記不純物層は、前記ｉ層の濃度Ｎｉと
比較して高濃度のｎ型半導体から成る第１不純物層と、
前記第１不純物層と比較して高濃度のｎ型半導体から成
る第２不純物層と、から成ることを特徴とする請求項４
記載の半導体素子。 - 【請求項６】 前記不純物層をＣ段設け、前記ｉ層の濃
度をＮｉ，厚さをＷｉとし、前記基板の深さ方向の任意
の距離をｘ、そのｘにおける電界をＥ(x)，厚さを
Ｗ(x)，濃度をＮ(x)とし、Ｃ段目の不純物層の電界をＥ
(c)，厚さをＷ(c)とし、前記Ｃ段目の不純物層における
電界が０の部分と前記Ｗｉとの間の距離をＷ(c)’と
し、設計耐圧をＶｂとして、下記の数式、 【数１】 が成り立つようにすると共に、前記Ｗ(c)からＷ(c)’を
引いた距離が前記カソード側に生じる電界の距離と比較
して長くするように、前記Ｗ(x)，Ｎ(x)をそれぞれ設計
したことを特徴とする請求項４記載の半導体素子。 - 【請求項７】 請求項６記載の半導体素子において、 真空の誘電率をε0、半導体材料の比誘電率をε、電子
の電荷量をｑ、前記アノード層とｉ層との接合で得られ
る最大の耐電圧値をＶｂｍとして、Ｅ(0)は(２Ｖｂｍ／
(２ε0εＶｂｍ／ｑＮｉ)1/2)、Ｅ(n)（ｎ≠０）は、 【数２】 となることを特徴とする半導体素子。 - 【請求項８】 前記複数段の不純物層は、濃度分布の式
が近似的にガウス分布となるように基板の距離ｄ０から
ピーク濃度Ｎｎの拡散を行って形成し、 前記ｄ０と、前記拡散による濃度がｉ層の濃度Ｎｉの２
倍になる部分との間の距離をＷｄとして、 【数３】 が成り立つようにし、 前記Ｎ(x)の式におけるｘの微小区間△ｘを前記設計耐
圧Ｖｂの式のＷ(x)とすると共に、前記微小区間△ｘの
濃度をＮ(x)として求めた耐圧が設計耐圧となるよう
に、前記Ｎｎ，ｄ０，Ｗｄを設計したことを特徴とする
請求項６または７記載の半導体素子。 - 【請求項９】 低濃度のｎ型半導体から成る基板の一方
の端部にはｐ型半導体から成るアノード層を形成すると
共に、前記基板の他方の端部には比較的高濃度のｎ型半
導体から成るカソード層を形成し、前記アノード層とカ
ソード層との間にｉ層を形成して構成された半導体素子
のライフタイム制御方法において、 電流の急激な減少が起こる直前の印加電圧によって生じ
る電界で、前記ｉ層側の一端とカソード層との間のライ
フタイムを長くするように、前記基板のアノード側から
比較的低加速電圧の電子線照射を行ったことを特徴とす
るライフタイム制御方法。 - 【請求項１０】 前記基板のアノード側から比較的低加
速電圧の電子線照射を行う代わりに、前記基板のカソー
ド側から比較的高加速電圧の電子線照射を行ったことを
特徴とする請求項９記載のライフタイム制御方法。 - 【請求項１１】 低濃度のｎ型半導体から成る基板の一
方の端部にはｐ型半導体から成るアノード層を形成する
と共に、前記基板の他方の端部には比較的高濃度のｎ型
半導体から成るカソード層を形成し、前記アノード層と
カソード層との間にｉ層を形成して構成された半導躰素
子のライフタイム制御方法において、 電子線，プロトン，ヘリウム等の荷電粒子のうち、何れ
か１種類の荷電粒子を前記基板に対して少なくとも２回
以上照射し、電流の急激な減少が起こる直前の印加電圧
によって生じる電界で、ｉ層側の一端とカソード層との
間のライフタイムを長くするように制御したことを特徴
とするライフタイム制御方法。 - 【請求項１２】 前記電子線，プロトン，ヘリウム等の
荷電粒子のうち、それぞれ異なる種類の荷電粒子を前記
基板に対して複数回照射したことを特徴とする請求項１
１記載のライフタイム制御方法。 - 【請求項１３】 前記荷電粒子は、前記基板のアノード
側，カソード側，またはアノード側およびカソード側に
対して照射したことを特徴とする請求項１１または１２
記載のライフタイム制御方法。 - 【請求項１４】 低濃度のｎ型半導体から成る基板の一
方の端部にはｐ型半導体から成るアノード層を形成する
と共に、前記基板の他方の端部には比較的高濃度のｎ型
半導体から成るカソード層を形成し、前記アノード層と
カソード層との間にｉ層を形成して構成された半導体素
子のライフタイム制御方法において、 前記ｉ層におけるアノード側とカソード側とにライフタ
イムの短い層を設けることにより、電流の急激な減少が
起こる直前の印加電圧によって生じる電界で、ｉ層側の
一端とカソード層との間のライフタイムを長くするよう
に制御したことを特徴とするライフタイム制御方法。 - 【請求項１５】 請求項１〜８記載の半導体素子におい
て、 請求項９〜１４記載のライフタイム制御方法を適用した
ことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11021637A JP2000223720A (ja) | 1999-01-29 | 1999-01-29 | 半導体素子およびライフタイム制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11021637A JP2000223720A (ja) | 1999-01-29 | 1999-01-29 | 半導体素子およびライフタイム制御方法 |
Publications (1)
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|---|---|
| JP2000223720A true JP2000223720A (ja) | 2000-08-11 |
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