JP2004039842A

JP2004039842A - 半導体装置およびその製造方法

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Publication number: JP2004039842A
Application number: JP2002194399A
Authority: JP
Inventors: Tatsuya Naito; 内藤　達也; Michio Nemoto; 根本　道生; Hiroshi Kanamaru; 金丸　浩
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-07-03
Filing date: 2002-07-03
Publication date: 2004-02-05
Anticipated expiration: 2022-07-03
Also published as: JP4000927B2

Abstract

【課題】順方向電圧降下とそのばらつきの低減を図り、順方向電圧降下と逆回復損失のトレードオフの改善を図り、ソフトリカバリー化を図る。
【解決手段】アンチモンを導入したｎカソード層１に、リンをドープさせながらエピタキシャル成長層２０を形成し、このエピタキシャル成長層２０の不純物濃度を、ｎ^＋層１側から中央部（Ｘｐ）までは、徐々に増大させ、中央部（Ｘｐ）からエピタキシャル成長層２０表面へ向かって、不純物濃度を徐々に減少させる。このエピタキシャル成長層２０の表面層にｐアノード層３を形成し、ｎカソード層１の表面層に１×１０^１８ｃｍ^−３以上の表面濃度のＡｓを導入してｎ^＋層４を形成する。このｎ^＋層４を形成することで、カソード電極６とのオーミック性が確保され、オン電圧（順方向電圧降下）とそのばらつきを低減できる。また、オン電圧とターンオフ損失のトレードオフも改善できる。また、ｎドリフト層の中央部Ｘｐの濃度を高めることでソフトリカバリー化することができる。
【選択図】　　　　図３

Description

【０００１】
【発明の属する技術分野】
この発明は、電力用半導体整流素子（電力用ダイオード）などの半導体装置に関する。
【０００２】
【従来の技術】
電力用半導体整流素子（ダイオード）は様々な用途に利用されているが、近年では電力用などで高周波回路に使われるようになり、高速性（逆回復動作時間を短くすることでスイッチング速度を速くする）と低損失性（低Ｖｆ（順方向電圧降下）、低Ｅｒｒ（逆回復損失））が強く求められている。さらに放射ノイズの抑制などのためにソフトリカバリーも同時に強く求められている。
【０００３】
図１０は、従来型ｐｉｎダイオードの要部断面図である。また、図１１は、図１０のＹ−Ｙ線での不純物プロファイルの図である。
図１０および図１１において、厚さ５００μｍでアンチモン（Ｓｂ）を含むｎ型の低比抵抗（約１０ｍΩ−ｃｍ）の半導体基板（ｎカソード層５１）上に、リン（Ｐ）をドープしながらエピタキシャル成長させることで、厚さ１２０μｍで５０Ω−ｃｍのエピタキシャル成長層１００を形成ししたウエハを作成する。このウエハに、７×１０^１３ｃｍ^−２のドーズ量でボロンのイオン注入を行い、１１５０℃にて熱処理を加えてｐアノード層５３を形成する。このｐアノード層５３とｎカソード層５１に挟まれたエピタキシャル成長層１００がｎドリフト層５２である。アノード側表面には、Ａｌ−１％Ｓｉでアノード電極５５を形成する。その後、総厚が３００μｍとなるよう裏面側から研削し、裏面側に蒸着などによりカソード電極５６を形成する。尚、図中の５７はｐアノード層５５とｎ型のエピタキシャル成長層１００を絶縁する絶縁膜である。この絶縁膜５７が除去し、アノード電極５５とｐカノード層５３をショットキー接合させる場合もある。
【０００４】
ここで半導体と金属電極間で良好なオーミックコンタクトを取る方法として、例えば、特開２０００−５８８６７号公報にて開示されているように、アンチモン基板の裏面側（ｎカソード層５１の表面に相当する）にリンを照射し、高濃度層の図示しないｎ^＋層を形成し、その上へＡｌを蒸着等でカソード電極を形成することでオーミックコンタクトとる方法がある。なお、アンチモン基板は上述のように比抵抗が低くても１０ｍΩ−ｃｍ程度、すなわち不純物濃度が１×１０^１８ｃｍ^−３程度である。これは、アンチモンのシリコン（Ｓｉ）中の固溶限界による。
【０００５】
一方、特開２０００−２２３７１９号公報にて開示されているように、上記ｎ型低比抵抗基板の不純物を砒素とする方法もある。このように砒素の基板（ｎカソード層５１に相当する）とすることで、基板のｎ型不純物濃度を１×１０^１９／ｃｍ^３以上にできる。これは、砒素の固溶度がアンチモンよりも高いためである。よって、基板の比抵抗をアンチモンよりも低くすることができるので、例えばダイオードの順方向導通時に、基板での電圧降下を低くできる。例えば、２００Ａ／ｃｍ^２　の電流密度に対して、アンチモン基板１０ｍΩ−ｃｍが３００μｍある場合では、ｎカソード層の部分の電圧降下は０．０６Ｖであるのに対して、砒素基板１ｍΩ−ｃｍが３００μｍの場合は、電圧降下は０．００６Ｖとなる。
【０００６】
【発明が解決しようとする課題】
ダイオードは、順方向電圧降下Ｖｆと逆回復損失Ｅｒｒの間にトレードオフの関係がある。例えばＶｆを下げるように少数キャリアのライフタイムを大きくすると、蓄積キャリアが増加するため、Ｅｒｒが増加する。このトレードオフを改善する方法の一つは、ドリフト層の厚さを小さくすることである。こうすれば、Ｖｆは、厚さが薄くなる分だけ減少し、かつ蓄積キャリアも減少するためにＥｒｒも小さくできる。しかしながら、ドリフト層の厚さを減らす方法は、ドリフト層に蓄積する蓄積キャリアを減らすことから逆回復電流がハードリカバリーとなること、さらに、ｐｉｎ構造の耐圧保持のための厚みは必要となり、厚さの低減には限界がある。
【０００７】
また、前記トレードオフを改善する他方の方法の一つとしては、半導体基板自身の抵抗成分および電極（特に裏面カソード側）との接触抵抗を減らす方法がある。これを達成する方法として、前記したように、一つは砒素基板を用いること、一つはカソード電極と半導体基板（例えばアンチモン基板）の境界にｎ型の高濃度層を形成する方法である。
【０００８】
砒素基板を高濃度とした場合の問題点は、この基板上に、エピタキシャル成長でドリフト層を形成すると、その界面で、オートドープおよび熱処理により、砒素がエピタキシャル成長層１００側、つまりｎドリフト層５２側へ入り込んでしまい、砒素の不純物プロファイルが、図１１の点線Ｃで示すように変化して、ｎドリフト層５２の厚みが小さくなることである。
【０００９】
ダイオードの逆回復特性には、ドリフト層の厚さが大きな影響を与える。上述の高温処理をすると、プロファイルが数μｍのオーダーで設計よりもずれ、ドリフト層の厚さが小さくなる。そのために蓄積キャリアが少なくなってハードリカバリーになるといった影響が出る。さらに、砒素のエピタキシャル成長は難易度が高く、製造コストが高くなる。
【００１０】
一方、アンチモン基板の問題点は、固溶度が低く、アンチモン基板の比抵抗が高くなることと、比抵抗が高いため、基板（ｎカソード層）とカソード電極との接触抵抗が増加し、また、接触抵抗のバラツキが増加することである。前述のように特開２０００−５８８６７号公報では、リンにより高濃度層のｎ^＋層を形成し、Ａｌをカソード電極に用いている。しかしながら、リンの拡散係数が高く、１０００℃では約１×１０^−１３ｃｍ^２／ｓｅｃあり、熱処理時に活性化だけでなく基板内へリンが拡散して、カソード電極と接合するｎカソード層表面の濃度を十分高くできない場合が生じる。そのため、ｎカソード層とカソード電極との接触抵抗が増加し、また、接触抵抗のバラツキが増加する場合が生じる。
【００１１】
この発明の目的は、前記の課題を解決して、順方向電圧降下（オン電圧）の低減を図り、順方向電圧降下と逆回復損失のトレードオフの改善を図り、ソフトリカバリー特性の向上を図ることができる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、ｎ型の第１半導体層と、該第１半導体層の一方の主面に形成され、該第１半導体層より低不純物濃度のｎ型の第２の半導体層と、該第２半導体層の表面に形成され、該第２半導体層より高不純物濃度のｐ型の第３半導体層と、前記第１半導体層の他方の主面に砒素を導入してなり、前記第１半導体層より高不純物濃度で、所定の表面濃度を有するｎ型の第４半導体層と、前記第３半導体層上に形成された第１主電極と、前記第４半導体層上に形成された第２主電極とからなる構成とする。
【００１３】
また、前記第１半導体層は、砒素以外のｎ型の不純物を導入した半導体基板であるとよい。
また、前記第２半導体層は、その不純物濃度が、第１半導体層および第３半導体層に向かって徐々に減少するものであるとよい。
また、前記第４半導体層の表面濃度は１×１０^１８ｃｍ^−３以上であるとよい。
【００１４】
また、前記第２主電極をチタンで形成するとよい。
また、ｎ型の第１半導体層の一方の主面に該第１半導体層より低不純物濃度のｎ型の第２半導体層を形成する工程と、該第２半導体層の表面に該第２半導体層より高不純物濃度のｐ型の第３半導体層を形成する工程と、前記第１半導体層の他方の主面に砒素を導入し、前記第１半導体層より高不純物濃度で所定の表面濃度を有するｎ型の第４半導体層を形成する工程と、前記第３半導体層上に第１主電極を形成する工程と、前記第４半導体層上に第２主電極を形成する工程と、からなる製造方法とする。
【００１５】
また、前記第４半導体層を形成する工程は、１×１０^１４ｃｍ^−２以上のドーズ量の砒素でイオン注入する工程と、９００℃以上で熱処理する工程からなる製造方法とする。
また、前記第３半導体層を形成する工程の熱処理温度は、第４半導体層を形成する工程の熱処理温度より高いとよい。
【００１６】
この発明の特徴は、カソード電極とｎ型の半導体基板の間に前記高濃度層を砒素を導入して形成することで、オーミック接触を良好にし、Ｖｆを低減し、ばらつきを大幅に改善することができる。また、Ｖｆが改善されることでＶｆとＥｒｒのトレードオフが改善せきる。さらに、ｎドリフト層中に高濃度箇所を形成することで、逆回復中の電界の広がりを緩和させ、カソード側にキャリアを多く残すことでソフトリカバリー（低ｄｊｒ／ｄｔ）を実現することができる。
【００１７】
【発明の実施の形態】
図１は、この発明の第１実施例の要部断面図である。また、図２は、図１のＹ−Ｙ線で切断した不純物プロファイルを示す図である。
図１および図２において、厚さ５００μｍで、アンチモンを含むｎ型の５×１０^１７ｃｍ^−３の不純物濃度の半導体基板（ｎカソード層１となる）上に、リンをドープしながらエピタキシャル成長させることで、１×１０^１４ｃｍ^−３の不純物濃度で厚み１２０μｍのエピタキシャル成長層１０を形成する。このエピタキシャル成長層１０に、７×１０^１３ｃｍ^−２のドーズ量でボロンのイオン注入を行い、１１５０℃にて熱処理を加えて拡散深さ３μｍ程度でｐアノード層３を形成する。このｐアノード層３の表面濃度は５×１０^１７ｃｍ^−３程度である。ｎカソード層１とｐアノード層３に挟まれたエピタキシャル成長層１０がｎドリフト層である。アノード側表面には、主にＡｌ−１％Ｓｉ（アルミシリコン）をアノード電極５として形成する。
【００１８】
その後、総厚が３００μｍとなるよう裏面側から研削し、裏面側のｎカソード層１の表面層に、２×１０^１４ｃｍ^−２ドーズ量の砒素を、加速電圧１００ｋｅＶでイオン注入し、１１００℃で熱処理して、拡散１μｍ程度のｎ^＋層４を形成する。ｎ^＋層４の表面濃度は２×１０^１８ｃｍ^−３程度となる。ｎ^＋層４上にチタンを蒸着してカソード電極６を形成し、カソード電極６とｎ^＋層４とのオーミック接触を確保する。このチタンは、熱的に安定性が高く、成膜も容易であり、製造コストも低いため、ｎ型シリコンへのオーミック電極として最も望ましい金属である。
【００１９】
尚、チタンの上へニッケル（Ｎｉ）、金（Ａｕ）を重ねて蒸着してカソード電極６を形成する。金は、はんだ付けを容易にし、酸化を防ぐ働きをする。また、図中の７はｐアノード層５とｎ型のエピタキシャル成長層１０を絶縁する絶縁膜である。この絶縁膜７を除去し、アノード電極５とｐカノード層３をショットキー接合させる場合もある。
【００２０】
ｎ^＋層４の形成において、リンを用いず砒素を用いたのは、リンと比べて、砒素は拡散係数が小さいため、拡散深さを浅くできて、表面濃度を高くできるためである。
また、砒素でｎ^＋層４を形成したの場合、イオン注入後の拡散温度（アニール温度）を１１００℃にしたときは、拡散係数が小さいために、拡散深さ（ｎ^＋層４の深さ）は１μｍ以上に深くならない。また、ｎ^＋層４は、ｐアノード層３形成次の熱処理温度（１１５０℃）より低温で処理しているので、ｐアノード層３形成プロセスより後で形成しても、ｐアノード層３の濃度に与える影響は小さい。
【００２１】
このように、従来のｐｉｎ構造のダイオードに、カソード電極とアンチモンが不純物として導入されたｎカソード層１との間に、砒素を不純物とするｎ^＋層４を形成することでコンタクト抵抗を小さくし、Ｖｆを低減することができる。また、Ｅｒｒはｎ^＋層４を形成することで、変化しないために、ＶｆとＥｒｒのトレードオフは改善される。
【００２２】
図３は、この発明の第２実施例の半導体装置の要部断面図である。また、図４は、図３のＹ−Ｙ線で切断した不純物プロファイルを示す図である。
図３および図４において、５×１０^１７ｃｍ^−３程度の不純物濃度のアンチモンを導入した、ｎカソード層１となる半導体基板上に、リンをドープさせながらエピタキシャル成長層２０を形成する。エピタキシャル成長層を形成するする際に、リンの濃度を制御することにより、不純物濃度が、ｎ^＋層１側から中央部（Ｘｐ）までは、１×１０^１４ｃｍ^−３から１×１０^１５ｃｍ^−３まで徐々に増大させ、中央部（Ｘｐ）からエピタキシャル成長層２０表面へ向かって、１×１０^１５ｃｍ^−３から８×１０^１３ｃｍ^−３まで徐々に減少したエピタキシャル成長層２０を得る。ｎ^＋層１側から中央部までは５５μｍとし、中央部からエピタキシャル成長層２０の表面までは６０μｍとする。従って、エピタキシャル成長層２０の厚みは１１５μｍとなる。尚、このエピタキシャル成長層２０に形成されるｎドリフト層８の不純物プロファイルを実線Ａのように、ｐアノード層３とｎカソード層１の両端近傍で、低い一定の不純物濃度として、Ｘｐに向かって徐々に不純物濃度を増加させる場合と、点線Ｂのように一定の濃度の箇所を設けずに、ｐアノード層３とｎカソード層１の両端からＸｐに向かって徐々に増加させる場合がある。
【００２３】
実線Ａのような不純物プロファイルでエピタキシャル成長される方が、製造工程としては容易である。
前記のエピタキシャル成長層２０の表面層に、７×１０^１３ｃｍ^−３のドーズ量のボロン（Ｂ）で、加速電圧１００ｋｅＶでイオン注入し、１１５０℃で９０分アニールして、表面濃度が１×１０^１８ｃｍ^−３程度で、拡散深さが３μｍ程度のｐアノード層３を形成する。また、ｎカソード層１の表面層に、２×１０^１４ｃｍ^−２ドーズ量の砒素を、加速電圧１００ｋｅＶでイオン注入し、１１００℃で熱処理して、表面濃度が２×１０^１８ｃｍ^−３程度で、拡散深さが１μｍ程度のｎ^＋層４を形成する。ｎ^＋層４上にチタンを蒸着してカソード電極６を形成し、このカソード電極とｎ^＋層４とのオーミック接触を確保する。前記のｐアノード層３とｎカソード層１に挟まれたエピタキシャル成長層２０はｎドリフト層８であり、その挟まれた領域の厚みは１１２μｍ程度である。
【００２４】
このように、カソード電極６とアンチモンが不純物として導入されたｎカソード層１との間に、砒素を不純物とするｎ^＋層４を形成することでコンタクト抵抗を小さくし、Ｖｆを低減することができる。また、ｎドリフト層１の中央部の濃度を高くすることで、図１と比べて、中央部付近での空乏層の伸びが抑制され、ｎカソード層１付近でキャリア量が増加して、逆回復特性（ソフトリカバリー特性）がさらに改善される。
【００２５】
図１および図３の半導体装置において、不純物が砒素で形成されるｎ^＋層４の表面濃度が１×１０^１８ｃｍ^−３未満では、ｎ^＋層４とカソード電極６とのオーミック性の確保が困難であるため、ｎ^＋層４の表面濃度は１×１０^１８ｃｍ^−３以上がよい。さらに、好ましくは、１×１０^１９ｃｍ^−３以上がよい。また、この表面濃度を確保するために、イオン注入時のドーズ量は１×１０^１４ｃｍ^−２以上がよい。また好ましくは１×１０^１５ｃｍ^−２以上がよい。
【００２６】
また、ｎカソード層１のアンチモンの濃度は、１×１０^１７ｃｍ^−３未満では、このｎカソード層１内での電圧降下が大きく（Ｖｆの増大につながる）なるため、１×１０^１７ｃｍ^−３以上とするとよい。好ましくは、５×１０^１７ｃｍ^−３以上がよい。しかし、シリコンに対するアンチモンの固溶限界は１０^１８ｃｍ^−３のオーダーの濃度であり、それ以上表面濃度を高めることができない。
【００２７】
また、ｎ^＋層１を拡散係数の小さい砒素で形成することで、拡散係数の大きなリンで形成する場合と比べて表面濃度を高くできる。
図５は、図３の半導体装置におけるｎ^＋層のドーズ量とＶｆの関係を示す図である。横軸の高濃度層はｎ^＋層４のことである。熱処理温度は、１０００℃である。図よりドーズ量が１×１０^１４ｃｍ^−２未満となると急激にＶｆが増加している。これは、オーミック性が損なわれるためである。従って、ドーズ量を１×１０^１４ｃｍ^−２以上とすることで低いＶｆを安定して確保することができる。同様にＶｆのばらつきも大幅に改善していることが分かる。このときのｎ^＋層４の表面濃度は、１×１０^１８ｃｍ^−３以上である。なお、図１の半導体装置においても同様のことが言える。
【００２８】
図６は、図３の半導体装置におけるイオン注入後の熱処理温度とＶｆの関係を示す図である。横軸の高濃度層はｎ^＋層４のことである。砒素のドーズ量は１×１０^１５ｃｍ^−２である。図より熱処理温度を９００℃以下とすると急激にＶｆが増加していることが分かる。これは、砒素のイオン注入時に発生した欠陥が十分回復されていないためである。従って、熱処理温度を９００℃以上とすることが必要である。さらに、熱処理温度を９００℃以上にするとＶｆのばらつきも大幅に改善していることが分かる。この傾向は、砒素のドーズ量が１×１０^１４ｃｍ^−２以上において変わらない。なお、図１の半導体装置においても同様のことが言える。
【００２９】
本発明によれば、Ｖｆを低くし、Ｖｆのばらつきを抑制することができる。これは、白金を拡散した場合や電子線照射を行った場合に顕著になる。つぎに、白金を導入した場合を例に図３に示す構成と、比較例として図３の構成でｎ^＋層４を有しないものを比較する。
図７は、白金を導入した場合の白金拡散温度とＶｆの関係およびＶｆのバラツキの関係を示した図である。図中の裏面Ａｓ有りは、図３の半導体装置で、ｎ^＋層４がある場合である。一方、裏面Ａｓなしは、図３の半導体装置のｎ^＋層４を形成しない場合（比較例：図示せず）である。どちらも、半導体装置には白金を導入している。また、図中のばらつきは標準偏差で示した。
【００３０】
８００℃から９５０℃の白金拡散温度範囲で、ｎ^＋層４が有る方（裏面Ａｓ有りの方）が、Ｖｆが低く、ばらつきも小さい。
また、通常、白金拡散を行った半導体装置では、Ｖｆのばらつきは大きくなる傾向にあるが、ｎ^＋層４を形成することで、Ｖｆのばらつきを小さくできる。
図８は、ＶｆとＥｒｒのトレードオフを示す図である。図中の裏面Ａｓ有りは、図３の半導体装置で、ｎ^＋層４がある場合である。一方、裏面Ａｓなしは、図３の半導体装置のｎ^＋層４を形成しない場合（図示せず）である。双方の半導体装置には白金を導入している。また、図中のばらつきは標準偏差で示した。
【００３１】
ｎ^＋層４を形成することで、Ｖｆは低下する。しかし、通常のライフタイムを制御した場合とは異なり、逆回復電流は大きくならないために、Ｅｒｒの増大はない。そのため、裏面Ａｓ有り（ｎ^＋層４有り）の場合のＶｆとＥｒｒのトレードオフ曲線は、裏面Ａｓなし（ｎ^＋層４なし）の場合のＶｆとＥｒｒのトレーオフ曲線を、Ｖｆの小さい方に移動させた形となり、Ｅｒｒが増大せずに、Ｖｆのみが低い方にシフトする。その結果、裏面Ａｓ有り（ｎ^＋層有り）にすることで、Ｖｆが低い方にシフトした分だけ、ＶｆとＥｒｒのトレードオフが改善される。
【００３２】
図９は、Ｅｒｒとｄｊｒ／ｄｔのトレードオフ関係を示す図である。点線は図１の半導体装置の場合で、実線は図３の半導体装置である。これらの半導体装置で、Ｅｒｒとｄｊｒ／ｄｔのトレードオフを比較した。
図３の半導体装置では、ｎドリフト層８が中央部（Ｘｐ）が高濃度になっているため、逆回復中の電界の広がりが緩和される。そのため、カソード側にキャリアが多く残り、図１の半導体装置よりソフトリカバリーとなる（ｄｊｒ／ｄｔが小さくなる）。このようにｎ^＋層４を形成し、ｎドリフト層２の不純物プロファイルを図４のようにすることで、Ｖｆを小さくすることができ、かつ逆回復特性（ソフトリカバリー特性）も大幅に改善することができる。
【００３３】
【発明の効果】
この発明のように、カソード電極とｎカソード層の間に、表面濃度が１×１０^１８ｃｍ^−３のＡｓで高濃度層（ｎ^＋層）を形成することで、Ｖｆを小さくできて、且つ、Ｖｆのばらつきも小さくできる。
また、Ｖｆが小さくできることで、ＶｆとＥｒｒのトレードオフを改善できる。
【００３４】
また、ｎドリフト層の不純物濃度を中央部で高めることで、逆回復特性の改善（ソフトリカバリー化）を図ることができる。ソフトリカバリー化することで、低放射ノイズの半導体装置とすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の要部断面図
【図２】図１のＹ−Ｙ線で切断した不純物プロファイルを示す図
【図３】この発明の第２実施例の半導体装置の要部断面図
【図４】図３のＹ−Ｙ線で切断した不純物プロファイルを示す図
【図５】図３の半導体装置におけるｎ^＋層のドーズ量とＶｆの関係を示す図
【図６】図３の半導体装置におけるイオン注入後の熱処理温度とＶｆの関係を示す図
【図７】図７は、白金を導入した場合の白金拡散温度とＶｆとＶｆのバラツキの関係を示した図
【図８】ＶｆとＥｒｒのトレードオフを示す図
【図９】Ｅｒｒとｄｊｒ／ｄｔのトレードオフ関係を示す図
【図１０】従来型ｐｉｎダイオードの要部断面図
【図１１】図１０のＹ−Ｙ線での不純物プロファイルの図
【符号の説明】
１　　ｎカソード層
２、８　ｎドリフト層
３　　ｐアノード層
４　　ｎ^＋層
５　　アノード電極
６　　カソード電極
７　　絶縁膜
１０、２０　エピタキシャル成長層

Claims

ｎ型の第１半導体層と、該第１半導体層の一方の主面に形成され、該第１半導体層より低不純物濃度のｎ型の第２の半導体層と、該第２半導体層の表面に形成され、該第２半導体層より高不純物濃度のｐ型の第３半導体層と、前記第１半導体層の他方の主面に砒素を導入してなり、前記第１半導体層より高不純物濃度で、所定の表面濃度を有するｎ型の第４半導体層と、前記第３半導体層上に形成された第１主電極と、前記第４半導体層上に形成された第２主電極とからなることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１半導体層は、砒素以外のｎ型の不純物を導入した半導体基板であることを特徴とする半導体装置。
請求項１または請求項２の記載において、
前記第２半導体層は、その不純物濃度が、第１半導体層および第３半導体層に向かって徐々に減少するものであることを特徴とする半導体装置。
請求項１〜請求項３のいずれか１項に記載の半導体装置において、
前記第４半導体層の表面濃度は１×１０^１８ｃｍ^−３以上であることを特徴とする半導体装置。
請求項１〜請求項３のいずれか１項に記載の半導体装置において、
前記第２主電極をチタンで形成したことを特徴とする半導体装置。
ｎ型の第１半導体層の一方の主面に該第１半導体層より低不純物濃度のｎ型の第２半導体層を形成する工程と、該第２半導体層の表面に該第２半導体層より高不純物濃度のｐ型の第３半導体層を形成する工程と、前記第１半導体層の他方の主面に砒素を導入し、前記第１半導体層より高不純物濃度で所定の表面濃度を有するｎ型の第４半導体層を形成する工程と、前記第３半導体層上に第１主電極を形成する工程と、前記第４半導体層上に第２主電極を形成する工程と、からなる半導体装置の製造方法。
請求項６に記載の半導体装置の製造方法において、前記第４半導体層を形成する工程は、
１×１０^１４ｃｍ^−２以上のドーズ量の砒素でイオン注入する工程と、
９００℃以上で熱処理する工程からなることを特徴とする半導体装置の製造方法。
請求項６または請求項７に記載の半導体装置の製造方法において、
前記第３半導体層を形成する工程の熱処理温度は、第４半導体層を形成する工程の熱処理温度より高いことを特徴とする半導体装置の製造方法。