CN103748689B - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

Info

Publication number
CN103748689B
CN103748689B CN201280040922.4A CN201280040922A CN103748689B CN 103748689 B CN103748689 B CN 103748689B CN 201280040922 A CN201280040922 A CN 201280040922A CN 103748689 B CN103748689 B CN 103748689B
Authority
CN
China
Prior art keywords
layer
semiconductor substrate
type
heat treatment
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280040922.4A
Other languages
English (en)
Other versions
CN103748689A (zh
Inventor
桐泽光明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN103748689A publication Critical patent/CN103748689A/zh
Application granted granted Critical
Publication of CN103748689B publication Critical patent/CN103748689B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66128—Planar diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在高浓度的锑掺杂的n型半导体基板（n型阴极层（1））的上表面形成成为n‑型漂移层（2）的n型外延层（10）。在n‑型漂移层（2）的表面形成p型阳极层（3）。在n型阴极层（1）的下表面以与n型阴极层（1）的杂质浓度相同程度或者为n型阴极层（1）的杂质浓度以上的杂质浓度形成n型接触层（4）。以与该n型接触层（4）接触的方式形成阴极电极（6）。在该n型接触层（4）掺杂磷，并且通过500℃以下的低温热处理使得在没有完全再结晶化的状态下使晶格缺陷残留。由此，在二极管或者MOSFET等中，能够使晶片的裂痕为最小限度，且能够确保晶片背面的半导体层和金属电极的良好的欧姆接触。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
电力用二极管被用作各种用途，但近年来被用于电力用等中高频电路，对高速性以及低损耗性（低Vf（正向电压降）、低Err（反向恢复损耗））的需求强劲。而且，在兼顾高速性以及低损耗性的同时，对于将抑制辐射噪声等作为目的的软恢复特性的需求强劲。以下，说明p-i-n（p-intrinsic-n）二极管的构造方法。
图9是表示现有的半导体装置的制造过程中的状态的截面图。首先，准备厚度为625μm，锑（Sb）掺杂的低电阻率（约20mΩcm）的n型半导体基板（锑掺杂基板）。该n型半导体基板为n型阴极层51。接着，通过在半导体基板上一边掺杂磷（P）一边进行外延生长，从而制作形成了厚度为60μm、电阻率为20Ωcm的n型外延层100的晶片（图9（a））。
接着，通过在晶片的正面（n型外延层100侧的面），以7.0×1013/cm2的掺杂量进行硼（P）的离子注入，然后在1150℃的温度下进行热处理，从而在n型外延层100的表面层有选择地形成p型阳极层53（图9（b））。被该p型阳极层53和n型阴极层51夹持的n型外延层100成为n-型漂移层52。
接着，对背面（n型阴极层51侧的面）进行研磨、蚀刻68，使晶片的总厚度达到例如300μm（图9（c））。接着，为了在进行了晶片的研磨、蚀刻68的背面获得良好的欧姆接触，在进行了砷（As）的离子注入之后，在1000℃以上的温度下进行热处理，在晶片的进行了研磨的背面形成n型接触层54（图9（d））。
接着，在晶片的正面由铝（Al）等形成阳极电极55（图9（e））。然后，在晶片背面通过蒸镀等沉积阴极电极56（图9（f）），完成现有的p-i-n二极管的制作。图中的符号57是使阳极电极55和n型外延层100在终端结构区域绝缘的层间绝缘膜。关于这种现有技术的二极管的结构以及制造方法，例如，在以下的专利文献1中被提出。
另外，作为实现半导体基板（晶片）和金属电极的欧姆接触的方法，提出了将半导体基板通过蚀刻等薄型化之后，离子注入与半导体基板为同一导电类型的杂质，通过800℃左右的热处理将杂质活化，从而在半导体表面形成高浓度层而获得良好的欧姆接触的方法（例如，参见以下专利文献2）。
另外，作为另一种方法，为了回避由高温热处理对半导体基板的正面侧的装置结构造成的不良影响，提出了实施低温热处理的方法（例如，参见以下专利文献3）。在以下的专利文献3中公开了在半导体基板背面进行了离子注入之后，作为背面电极而层叠的金属层中，最先沉积钛（Ti）层，在400℃以下的低温下进行30分钟以下的短时间热处理之后，使作为其余的背面电极的金属层沉积。这时，在n型硅基板的情况下，在基板背面离子注入的杂质为砷（As）。
另外，作为另一种方法，提出了使掺杂在低电阻率的n型半导体基板的n型杂质为砷的方法（例如，参见以下专利文献4）。如以下的专利文献4那样，通过使n型半导体基板为掺杂砷的n型半导体基板（砷掺杂基板），从而能够使n型半导体基板的n型杂质浓度成为1.0×1019/cm3以上。这是因为砷的固体溶解度比锑的固体溶解度高。如此，砷掺杂基板的杂质浓度高达能够与金属电极形成欧姆接触的程度，因此不需要通过离子注入等而形成高浓度的杂质层，能够在基板本身形成背面电极。
现有技术文献
专利文献
专利文献1：日本特开2004-39842号公报
专利文献2：日本特开昭49-22080号公报
专利文献3：日本特开平4-214671号公报
专利文献4：日本特开2000-58867号公报
发明内容
技术问题
近年来，在电力用功率器件中，对于提高热循环耐受量的高可靠性的需求强劲，为了实现高可靠性，需要使芯片的厚度比现有的芯片的厚度薄。而且，配合用于使芯片的厚度比现有的芯片的厚度薄的晶片的薄型化，为了降低成本，推进晶片尺寸的大直径化，降低由晶片薄型化造成的裂纹不合格率成为重大课题。在不进行大的设备投资的情况下，为了抑制由薄型化造成的晶片的裂纹，在使晶片薄型化之后如何减少工序数量变得非常重要。
在前述的图9所示的现有p-i-n二极管的制造方法中，将晶片的背面研磨而薄型化，在晶片的进行了研磨的背面进行砷的离子注入，进行高温热处理之后，形成包括正面电极的正面元件结构和背面电极。采用该方法的情况下，由于晶片在薄的状态下经历正面元件结构的形成工序以及背面电极的形成工序，因此存在以下问题：避免晶片产生裂纹和/或避免在晶片正面以及背面产生划痕等的晶片的操作（搬运）变得困难，合格率降低。另外，晶片背面的n型接触层54形成时，需要在1000℃左右的温度下进行砷的离子注入之后的热处理，容易产生晶片的翘曲。因此还存在以下问题：由于该翘曲损坏了晶片正面的平坦性，在之后的工序中，正面电极形成等的图案的形成变得困难。
另外，如前所述，锑掺杂基板的问题在于：固体溶解度低，且与砷掺杂基板的电阻率相比电阻率高，以及由电阻率高导致与阴极电极的接触电阻增加，另外，与阴极电极的接触电阻的不均匀增加。作为解决这些问题的方法，如上述专利文献2，也可有如下方法：将半导体基板薄型化之后，通过在800℃以上的高温下对由高浓度离子注入而被导入到晶片背面的杂质（磷）进行热处理，从而形成用于得到欧姆接触的高浓度层。
但是，在采用如上述专利文献2的方法的情况下，通常作为正面电极被使用的铝的熔点为660℃左右，因此将会在晶片被薄型化了的状态下实施铝成膜和/或蚀刻等多个工序。其结果，产生了如下新问题：施加由晶片夹具等引起的机械应力的频率增加，晶片破裂的概率显著增高。
另一方面，在半导体基板以高浓度进行磷的离子注入的情况下，会产生在注入面残留很多缺陷，根据注入掺杂量而导致离子注入层非结晶化的情况。但是，在如上述专利文献3那样，热处理的温度比800℃低的情况下，离子注入层的结晶性不会恢复，残留很多缺陷。如此，在残留很多缺陷，未恢复结晶性的情况下，被导入的杂质不会被电活性化。因此，存在与电极的接触电阻变大，二极管的正向电压降变大的问题。
如前述的专利文献4那样，在不使用锑掺杂基板而使用砷掺杂基板的情况下，可以不需要在阴极侧形成高浓度杂质层，而在正面电极等正面元件结构全部形成之后，可以将晶片薄型化之后立即形成阴极电极。因此，针对被薄型化了的晶片进行的工序只有背面电极形成工序，因此可以有效地防止晶片的裂纹。但是，存在通常砷掺杂基板比锑掺杂基板的成本高的问题。而且，还存在以下问题：在砷掺杂基板上形成了n型外延层的晶片，根据来自外延生长中的砷掺杂基板的自掺杂，容易使晶片面内的电阻值变得不均匀，从而使元件特性不均匀。
本发明为了解决上述现有技术的问题，其目的在于提供一种能够减少制造工艺流程中的晶片的裂纹，且能够确保半导体层与金属电极的良好的欧姆接触的半导体装置以及半导体装置的制造方法。
技术方案
为了解决上述问题，达到本发明的目的，本发明的半导体装置具有以下特征。在第1导电型半导体基板的背面设置比所述半导体基板杂质浓度高的高浓度的第1导电型的接触层。设置与所述接触层接触的第1电极。在所述接触层掺杂磷。所述接触层的最大载流子浓度比1.0×1018/cm3大，且比5.0×1019/cm3小。所述接触层的其从与所述第1电极的边界向所述半导体基板内的扩散深度为0.5μm以下。
另外，本发明的半导体装置优选为，在所述发明中，使所述接触层的最大载流子浓度比3.0×1018/cm3大，且比1.0×1019/cm3小。另外，本发明的半导体装置优选为，在所述发明中，在所述半导体基板掺杂锑，所述半导体基板的锑浓度为1.0×1018/cm3以上、3.0×1018/cm3以下。另外，本发明的半导体装置优选为，在所述发明中，在所述第1电极的与所述接触层接触的一侧的部分含有钛。
另外，本发明的半导体装置，在所述发明中还具备在所述半导体基板的正面设置的、比所述半导体基板的杂质浓度低的低浓度的第1导电型的漂移层。优选所述漂移层的厚度和所述半导体基板的厚度的总厚度比300μm小。
另外，本发明的半导体装置，在所述发明中，在所述漂移层的相对于所述半导体基板侧为相反侧的表面层设置第2导电型的基极区域。也可以设置被电连接于所述基极区域的第2电极。
另外，本发明的半导体装置，在所述发明中，在所述基极区域的内部设置比所述漂移层的杂质浓度高的高浓度的第1导电型的源极区域。也可以在所述基极区域的被所述源极区域与所述漂移层夹持的部分的表面隔着绝缘膜设置的栅电极。
另外，为了解决所述问题，达到本发明的目的，本发明的半导体装置的制造方法具有以下特征。首先，研磨掺杂有锑的第1导电型的半导体基板的背面而进行使所述半导体基板薄型化的工序。接着，进行在所述半导体基板的进行了研磨的背面离子注入第1导电型杂质的工序。接着，通过在340℃以上500℃以下的温度下进行30分钟以上的热处理，从而进行使注入到所述半导体基板的所述第1导电型杂质活性化，形成所述半导体基板的背面的表面层的第1导电型的接触层的工序。接着，进行形成与所述接触层接触的第1电极的工序。
另外，本发明的半导体装置的制造方法优选为，在所述发明中，所述第1导电型杂质为磷。另外，本发明的半导体装置的制造方法优选为，在所述发明中，所述经离子注入而掺杂的所述第1导电型杂质的掺杂量为4.0×1013/cm2以上5.6×1014/cm2以下。
另外，本发明的半导体装置的制造方法优选为，在所述发明中，设所述热处理的温度为x（℃），所述第1导电型杂质的掺杂量为y（/cm2）时，满足y＝-5.7×1014+2.012×1012x，且满足0.9y≦x≦1.1y。
另外，本发明的半导体装置的制造方法优选为，在所述发明中，所述离子注入的加速能量为5keV以上、50keV以下。另外，本发明的半导体装置的制造方法优选为，在所述发明中，所述第1电极的金属膜含有钛。
另外，本发明的半导体装置的制造方法，在所述发明中，在研磨所述半导体基板的背面之前，进行在所述半导体基板的正面外延生长比所述半导体基板的杂质浓度低的低浓度的第1导电型漂移层的工序。优选为，在研磨所述半导体基板之后，所述漂移层的厚度和所述半导体基板的厚度的总厚度比300μm小。
另外，本发明的半导体装置的制造方法，在所述发明中，在形成所述漂移层之后、研磨所述半导体基板之前进行在所述漂移层的相对于所述半导体基板侧为相反侧的表面层形成第2导电型的基极区域的工序。接着，优选进行形成电连接于所述基极区域的第2电极的工序。
本发明的半导体装置的构成的要点在于，在第1导电型半导体基板的背面形成的第1导电型接触层，具有以下（1）～（3）所示的3个特征：（1）在第1导电型接触层掺杂磷，并且在使再结晶化不完全进行的状态下使晶格缺陷残留；（2）第1导电型接触层的最大载流子浓度比1.0×1018/cm3大且比5.0×1019/cm3小；（3）从第1导电型接触层的下表面（与第1电极的界面）向第1导电型半导体基板内的扩散深度为0.5μm以下。
另外，本发明的半导体装置的制造方法的要点在于：在340℃以上500℃以下的温度下进行为了形成第1导电型接触层而被离子注入的第1导电型杂质的热处理工序。
因此，根据所述本发明，通过形成具有所述特征（1）～（3）的第1导电型接触层，即使对被离子注入了的第1导电型杂质在500℃以下的低温下进行热处理，也能够使第1导电型接触层与第1电极的接触成为与在高温下进行热处理（800℃以上）的情况相同程度的低电阻欧姆接触。
另外，根据所述本发明，在500℃以下的低温下的热处理能够使第1导电型接触层和第1电极欧姆接触，因此能够在研磨第1导电型半导体基板的背面而使其薄型化之前，在第1导电型半导体基板的正面形成正面元件结构。据此，能够减少将第1导电型半导体基板薄型化之后处理的工序数量。因此，能够减少在制造工艺流程中，向各制造工序操作（搬运）第1导电型半导体基板（晶片）的处理。
有益效果
如上所述，通过应用本发明，能够提供一种能够减少制造工艺流程中的晶片的裂纹，并且，能够确保半导体层和金属电极的良好的欧姆接触的半导体装置以及半导体装置的制造方法。
附图说明
图1是表示本发明的实施方式1的半导体装置的主要部分的截面图。
图2是表示本发明的实施方式1的半导体装置的制造过程中的状态的截面图。
图3是表示本发明的实施例1的半导体装置的正向电压特性与背面磷离子注入掺杂量的关系的特性图。
图4是表示本发明的实施例2的半导体装置的正向电压特性与背面接触热处理温度的关系的特性图。
图5是表示本发明的实施例3的半导体装置的制造方法的背面磷离子注入掺杂量与背面接触热处理温度的关系的特性图。
图6是表示本发明的实施例4的半导体装置的背面载流子浓度分布的特性图。
图7是表示本发明的实施例5的半导体装置的正向电压特性与背面接触热处理时间的关系的特性图。
图8是表示本发明的实施方式2的半导体装置的主要部分的截面图。
图9是表示现有的半导体装置的制造过程中的状态的截面图。
符号说明
1、51 n型阴极层
2、52 n-型漂移层
3、53 p型阳极层
4、54 n型接触层
5、55 阳极电极
6、56 阴极电极
7、57 层间绝缘膜
10、100 n型外延层
11 p型保护环层
12 场板
13 p型基极层
14 n型源极层
15 p型接触层
16 栅电极
17 栅氧化膜
18、68 研磨、蚀刻
19 背面磷离子注入
20 钝化膜
21 源电极
22 漏电极
23 活性区域
24 终端结构区域
25 n型漏极层
69 砷离子注入
具体实施方式
以下参照附图来详细说明本发明的半导体装置以及半导体装置的制造方法的优选的实施方式。在本说明书以及附图中，在记作n或者p的层和/或区域分别表示电子或者空穴为多数载流子。另外，在n和/或p上标记的+以及-分别表示与未标记的层和/或区域相比杂质浓度高以及杂质浓度低的意思。另外，以下的实施方式的说明以及附图中，针对相同的构成使用同一符号，并省略重复的说明。
另外，在各实施方式中，将第1导电型作为n型，第2导电型作为p型进行说明，但也可以将第1导电型作为p型，第2导电型作为n型。另外，在本发明中，使用装置、元件、芯片或者半导体芯片的表达方式，均表示同一对象。另外，本说明书晶片是指切断成为独立芯片之前的硅基板。另外，也会将硅基板的正面写作上表面，背面写作下表面。半导体并不限定为硅。另外，在半导体芯片中，将形成正面电极且在导通状态时流通电流的区域作为“活性区域”。另外，将从活性区域的端部到芯片的外周端部的，作为包围活性区域的区域，而且缓和在给形成于芯片上的元件施加电压时产生的芯片表面的电场强度的结构部作为“终端结构区域”。
（实施方式1）
以二极管为例说明实施方式1的半导体装置的结构。图1是表示本发明的实施方式1的半导体装置的主要部分的截面图。如图1所示，在实施方式1的二极管中，在掺杂高浓度的锑的n型半导体基板（n型阴极层1）的上表面，形成n型外延层10。该半导体基板是主要由提拉（CZ）法制造的单晶硅基板。
在该硅基板掺杂的锑（Sb）的杂质浓度为作为在硅的熔融温度（1414℃）附近的固体溶解度的1.0×1018/cm3以上3.0×1018/cm3以下左右的高浓度。如果是这种高浓度的锑掺杂基板，二极管将会成为低电阻、低正向电压，因此优选。另外，n型外延层10成为n-型漂移层2。n-型漂移层2的杂质浓度比n型阴极层1的杂质浓度低。当在二极管施加反向偏置电压时，耗尽层在该n-型漂移层2的内部扩散。
在n-型漂移层2的表面（相对于n型阴极层1侧相反侧的面），形成作为流通主电流的区域的活性区域23和用于缓和耗尽层的电场强度的终端结构区域24。终端结构区域24包围活性区域23的外周。在活性区域23的表面形成比n-型漂移层2的浓度高的高浓度的p型阳极层3（也称作p型基极层）。在该p型阳极层3和n-型漂移层2之间形成pn结。在p型阳极层3的表面形成阳极电极5，与p型阳极层3欧姆接触。
也可以采用在活性区域23的表面有选择地形成p型阳极层3，在活性区域23的表面的未形成p型阳极层3的区域使n-型漂移层2和阳极电极5肖特基接触的结构。在终端结构区域24的表面形成层间绝缘膜7、p型保护环层11、以及与p型保护环层11接触的场板12。也可以在终端结构区域24形成已知的降低表面电场（リサーフ：resurf）结构来代替保护环结构。
在n-型漂移层2的表面以从终端结构区域24到达活性区域23的端部的方式形成钝化膜20。对于该钝化膜20使用已知的聚酰亚胺等的树脂膜、氮化硅膜、硅氧化膜等。另一方面，在n型阴极层1的下表面（相对于n-型漂移层2侧为相反侧的面）以与n型阴极层1等同或其以上的杂质浓度形成n型接触层4，在该n型接触层4以欧姆接触（ohmic contact）的方式形成阴极电极6。
实施方式1的二极管的构成的要点在于n型接触层4，n型接触层4具有以下（1）～（3）所示的3个特征：（1）在n型接触层4掺杂磷（P），并且在使再结晶化不完全进行的状态下使晶格缺陷（主要是点缺陷）残留；（2）n型接触层4的最大载流子浓度比1.0×1018/cm3大且比5.0×1019/cm3小；（3）从n型接触层4的下表面（与阴极电极的界面）向n型阴极层1内的扩散深度为0.5μm以下。
通过形成具有上述（1）～（3）的3个特征的n型接触层4，本发明虽然对为了形成n型接触层4而被离子注入的磷在500℃以下的低温下进行热处理（后述的背面接触热处理），但也能够形成与在高温下进行热处理（800℃以上）的情况相同程度的低电阻的二极管。特别地，通过上述（1）～（3）的3个特征而得到的低电阻化的效果是在现有技术中无法得到的优异的效果。以后述的实施例1～5说明由上述（1）～（3）的3个特征带来的优异的作用效果。
接着，使用图2说明实施方式1的二极管的制造方法。图2是表示本发明的实施方式1的半导体装置的制造过程中的状态的截面图。首先，准备n型低电阻率的CZ硅基板（约20mΩcm），该硅基板通过CZ法制作，厚度为625μm，掺杂锑（Sb）至大约固体溶解度。该硅基板为n型阴极层1。研磨该硅基板的表面进行镜面加工，通过在该被镜面加工了的硅基板表面上一边掺杂磷一边进行外延生长，从而制作形成了厚度为60μm、电阻率为20Ωcm的n型外延层10的晶片（图2（a））。
接着，通过在晶片的正面（n型外延层10侧的面）以7.0×1013/cm2的掺杂量进行硼的离子注入，然后在1150℃的温度下进行热处理，从而在活性区域23的晶片的正面的表面层形成p型阳极层3（图2（b））。被该p型阳极层3和n型阴极层1夹持的n型外延层10成为n-型漂移层2。接着，在p型阳极层3的表面由含有铝的金属膜形成阳极电极5（图2（c））。然后，对晶片的背面（n型阴极层1侧的面）进行研磨和蚀刻18，以使晶片的残留的总厚度为例如200μm的厚度（图2（d））。
接着，在进行了晶片的研磨、蚀刻18的背面以从4.0×1013/cm2到5.6×1014/cm2的掺杂量、以加速能量5keV以上50keV以下进行例如磷的离子注入（以下，称为背面磷离子注入）19（图2（e））。接着，在340℃以上500℃以下的温度下进行热处理，在晶片的背面的表面层形成n型接触层4。以下将在形成该n型接触层4时的热处理称为“背面接触热处理”。若背面磷离子注入19的加速能量在所述的范围，则能够形成低电阻的n型接触层4。另外，通过使背面磷离子注入19的掺杂量为上述的范围，以上述温度范围进行背面接触热处理，从而能够形成具有前述的（1）～（3）所示的本发明的3个特征的n型接触层4。
接着，通过在n型接触层4上蒸镀钛（Ti）膜形成阴极电极6，确保阴极电极6和n型接触层4的欧姆接触（图2（f）），从而完成图1所示的实施方式1的二极管。作为阴极电极6的构成材料的钛热稳定性高，容易成膜，且制造成本低，因此作为对n型硅的欧姆电极是优选的金属。也可以在钛膜上重叠地蒸镀镍（Ni）膜、银（Ag）膜或者金（Au）膜来形成阴极电极6。
形成n型接触层4的背面接触热处理可以在形成成为阴极电极6的金属膜（层积）之前进行。其理由如下。当在例如由蒸镀装置在晶片背面蒸镀成为阴极电极6的钛膜之后在400℃左右的温度下进行背面接触热处理，然后在晶片温度降低时在钛膜上进一步蒸镀成为阴极电极6的镍膜和金膜的情况下，由残留在晶片的热而造成镍膜内的镍析出到金膜表面。在该状态下从蒸镀装置取出晶片时，析出到金膜的表面的镍被氧化。金膜表面的氧化了的镍在封装为模具等时，用于接合电极板和芯片背面的阴极电极6的焊料的相对于芯片背面的阴极电极6的浸润性降低。据此，存在在焊料和阴极电极6之间容易产生空间（空隙）的问题。因此，形成n型接触层4的背面接触热处理优选在形成成为阴极电极6的金属膜（层积）之前进行。另外，即使在晶片背面使成为阴极电极6的全部的金属膜层积之后再进行背面接触热处理的情况下，也会有镍析出到金膜表面，因此也产生与钛膜层积之后进行背面接触热处理的情况相同的问题。因此，优选为在使金属膜层积之前进行背面接触热处理。
优选为，从背面研磨了晶片时的晶片残留厚度（晶片的总厚度）不比n-型漂移层2的厚度薄（即，n型阴极层1残留）的情况下，使n型阴极层1的厚度和n-型漂移层2的厚度共计不到300μm。这是因为芯片厚度越薄，硅基板的热容量越小，热循环耐受量提高。另外，若考虑晶片的裂纹不合格，进一步优选为晶片残留厚度比120μm厚且比300μm薄。
（实施例1）
接着，说明本发明的半导体装置的正向电压特性和背面磷离子注入19的掺杂量的关系。图3是表示本发明的实施例1的半导体装置的正向电压特性和背面磷离子注入掺杂量的关系的特性图。在图3中示出背面接触热处理的温度为380℃时的背面磷离子注入19的掺杂量和二极管的正向电压（Vf）特性的关系。正向电压（Vf）的定义为在纵向和横向分别为5mm的二极管芯片的阳极电极、阴极电极之间施加正向偏置电压，在正向电流为5安培（A）时的阳极电极、阴极电极之间的正向电压降的值。该正向电流的电流密度取决于活性区域23的面积，例如为30A/cm2左右（其他实施例中相同）。
如现有技术中，在未在锑掺杂基板的背面侧形成用于欧姆接触的n型接触层的情况下（以下，作为比较例1）、正向电压值（以下，作为Vf值）约为1.1～1.2V（未图示）。另外，在锑掺杂基板的背面实施磷离子注入，并在800℃以上的高温下进行热处理的情况下（以下，作为比较例2）的Vf值约为0.8V（未图示）。与比较例2的Vf值的差值0.3V～0.4V是由比较例1的锑掺杂基板导致的接触损失（由接触电阻导致的电压降）。在使用砷掺杂基板的情况下（以下，作为比较例3）同样地，Vf值约为0.8V（未图示）。
另一方面，根据图3所示的结果，确认了在1.25×1014/cm2以下的背面磷离子注入19的掺杂量的情况下，Vf值比1.0V高，而且在比1.0×1014/cm2低的掺杂量时，Vf值与不进行背面磷离子注入19的比较例1的Vf值为相同程度的1.15V左右。如此，将Vf值比1.0V高时的背面磷离子注入19的掺杂量的范围设为区域A。背面磷离子注入19的掺杂量在区域A的情况只是表示用于降低锑掺杂基板背面的接触电阻的n型杂质量不足。
相反地，在背面磷离子注入19的掺杂量为2.5×1014/cm2以上的情况下，Vf值迅速升高。特别地，确认了在背面磷离子注入19的掺杂量为3.0×1014/cm2时Vf值为1.3V以上，远远超过根据比较例1的锑掺杂基板造成的接触损失。将该背面磷离子注入19的掺杂量的范围设为区域C。在背面磷离子注入19的掺杂量在区域C的情况下，推测在背面磷离子注入19时在锑掺杂基板产生的Si损伤（破坏）在380℃的温度的热处理下无法恢复而大量残留，除了接触电阻增加之外，还增加由锑掺杂基板造成的接触损失。
与此相对地，在背面磷离子注入19的掺杂量在1.0×1014/cm2以上2.7×1014/cm2以下的情况下（区域A的高掺杂量侧以及区域C的低掺杂量侧），能够形成相比于如比较例1那样未形成n型接触层的情况的Vf值（1.1～1.2V）更小的Vf值（Vf值为1.1V以下）。如此，将与比较例1的Vf值相比成为低电阻的效果作为本发明的第1效果。另外，本发明在背面磷离子注入19的掺杂量为1.25×1014/cm2以上2.5×1014/cm2以下的情况下，显示出能够使Vf值比所述Vf值进一步小0.1V以上（Vf值为1.0V以下）的显著的低电阻化的效果。将该低电阻化的效果作为第2效果。另外，如此，将能够使Vf值比未进行背面磷离子注入19的比较例1的Vf值小0.1V以上的背面磷离子注入19的掺杂量的范围作为区域B。
而且，在背面磷离子注入19的掺杂量为1.6×1014/cm2以上2.3×1014/cm2以下的情况下（区域B的中间附近的掺杂量），虽然是低温热处理，但也能够使Vf值减小到与根据高温热处理（800℃以上）形成n型接触层的比较例2的Vf值相同程度（Vf值为不到1.0V，或0.9V以下）。而且，即使所述范围内的背面磷离子注入19的掺杂量有变化，Vf值也在最小值（0.85V）以及最小值的5％左右的范围内，几乎不发生变化，因此成为Vf特性稳定的背面磷离子注入19的掺杂量的范围。如此，能够稳定地实现低电阻化的效果是在现有的构成中无法得到的优异的效果，将该效果作为第3效果。另外，将显示该第3效果的背面磷离子注入19的掺杂量的范围，即Vf值不到1.0V，而且显示出最小值（0.85V）以及最小值的5％左右的偏移的范围内的掺杂量作为最佳掺杂量（图3中点线矩形包围的部分）。
若概括以上的本发明的作用效果，则可以确认实现下述（a）～（c）的3点的作用效果：（a）显示出第1～3的效果的背面磷离子注入19的掺杂量并不是1.0×1015/cm2以上的所谓的高掺杂量，而是与其相比足够低的掺杂量；（b）背面接触热处理的温度为380℃，可以说是在低温（500℃以下）下的热处理；（c）即使在所述（a）、（b）条件下进行，也能够显示出与进行高温（800℃以上）热处理的比较例2的值同等的Vf值。在已知的固相外延生长中磷的掺杂量为1.0×1015/cm2以上，因此背面磷离子注入19的掺杂量为比已知的固相外延生长小接近一个数量级的掺杂量。上述（a）～（c）所示的作用效果是在锑掺杂基板的表面（在本发明表示为背面）进行了磷离子注入所造成的固有的现象，是现有技术中无法得到的优异的作用效果。如此，能够得到所述（a）～（c）所示的优异的作用效果的物理成因被推测为：是n型接触层4的掺杂物（这里为磷原子）和高浓度基板的掺杂物（这里为锑原子）以及残留晶格缺陷（主要为点缺陷）的相互作用的结果。
（实施例2）
接着，说明本发明的半导体装置的正向电压特性和背面接触热处理的温度的关系。图4是表示本发明的实施例2的半导体装置的正向电压特性和背面接触热处理温度的关系的特性图。在图4中示出包括实施例1（380℃）的4种背面接触热处理的温度（350℃、380℃、420℃、470℃）下的背面磷离子注入19的掺杂量和二极管的Vf特性的关系。
根据图4所示的结果，在热处理温度为350℃的情况下，确认了用于取得如前述的欧姆接触的显示出第1效果的背面磷离子注入19的掺杂量范围为5.0×1013/cm2以上1.8×1014/cm2以下的范围。而且，确认了显示出第2效果的背面磷离子注入19的掺杂量范围为7.0×1013/cm2以上1.7×1014/cm2以下的范围。而且，确认了显示出第3效果的背面磷离子注入19的掺杂量范围，即最佳掺杂量为1.0×1014/cm2以上1.5×1014/cm2以下的范围。
在热处理温度为420℃的情况下，确认了显示出第1效果的背面磷离子注入19的掺杂量范围为1.7×1014/cm2以上3.7×1014/cm2以下的范围。而且，确认了显示出第2效果的背面磷离子注入19的掺杂量范围为2.1×1014/cm2以上3.4×1014/cm2以下的范围。而且，确认了显示出第3效果的背面磷离子注入19的最佳掺杂量为2.4×1014/cm2以上3.1×1014/cm2以下的范围。
在热处理温度为470℃的情况下，确认了显示出第1效果的背面磷离子注入19的掺杂量范围为2.4×1014/cm2以上4.8×1014/cm2以下的范围。而且，确认了显示出第2效果的背面磷离子注入19的掺杂量范围为2.8×1014/cm2以上4.7×1014/cm2以下的范围。而且，确认了显示出第3效果的背面磷离子注入19的最佳掺杂量为3.3×1014/cm2以上4.4×1014/cm2以下的范围。
另外，虽然未图示，但在热处理温度为340℃的情况下，确认了显示出第1效果的背面磷离子注入19的掺杂量范围为4.0×1013/cm2以上1.6×1014/cm2以下的范围。而且，确认了显示出第2效果的背面磷离子注入19的掺杂量范围为6.0×1013/cm2以上1.4×1014/cm2以下的范围。而且，确认了显示出第3效果的背面磷离子注入19的最佳掺杂量为9.0×1013/cm2以上1.4×1014/cm2以下的范围。
同样地，虽然未图示，但在热处理温度为500℃的情况下，确认了显示出第1效果的背面磷离子注入19的掺杂量范围为3.2×1014/cm2以上5.6×1014/cm2以下的范围。而且，确认了显示出第2效果的背面磷离子注入19的掺杂量范围为3.6×1014/cm2以上5.3×1014/cm2以下的范围。而且，确认了显示出第3效果的背面磷离子注入19的最佳掺杂量为4.1×1014/cm2以上5.0×1014/cm2以下的范围。
如此，确认了背面接触热处理的温度越高，背面磷离子注入19的最佳掺杂量越高、其掺杂量范围越宽。另外，确认了在热处理温度为380℃以上时，Vf值的最小值并不根据热处理温度而改变，几乎成为固定值。这是由在实施例1所述的所述（a）～（c）所示的作用效果造成的，可获得所述（a）～（c）所示的作用效果的成因被推测为也与实施例1相同。
根据以上的结果，也考虑到离子注入装置和/或热处理装置的仪器误差等，可获得Vf值比在锑掺杂基板的背面侧未形成取得欧姆接触的n型接触层的情况下（比较例1）的Vf值（1.1V）小的本发明的第1效果。同样地，可获得Vf值比1.1～1.2V小0.1V以上，成为1.0V以下的本发明的第2效果。另外，可获得相对于背面磷离子注入19的掺杂量的变化而言，Vf值不到1.0V，而且落入Vf值的最小值以及最小值的5％的范围内的本发明的第3的效果。
因此，实现第1效果的背面磷离子注入19的掺杂量的下限为背面接触热处理的热处理温度为340℃时的4.0×1013/cm2以上。实现第1效果的背面磷离子注入19的掺杂量的上限为背面接触热处理的热处理温度为500℃时的5.6×1014/cm2以下。另外，实现第2效果的背面磷离子注入19的掺杂量的下限为背面接触热处理的热处理温度为340℃时的6.0×1013/cm2以上。实现第2效果的背面磷离子注入19的掺杂量的上限为背面接触热处理的热处理温度为500℃时的5.3×1014/cm2以下。实现第3效果的背面磷离子注入19的掺杂量的下限为背面接触热处理的热处理温度为340℃时的9.0×1013/cm2以上。实现第3效果的背面磷离子注入19的掺杂量的上限为背面接触热处理的热处理温度为500℃时的5.0×1014/cm2以下。
更进一步地，在实现第3效果的背面磷离子注入19的掺杂量的所述范围中，作为Vf值为0.9V以下，几乎不依赖背面接触热处理的温度，落入最小值以及最小值的5％的范围内的条件，进一步优选为热处理温度为380℃以上500℃以下，背面磷离子注入19的掺杂量为1.6×1014/cm2以上5.0×1014/cm2以下。
（实施例3）
接着，说明本发明的半导体装置的制造方法的背面磷离子注入19的最佳掺杂量和背面接触热处理的温度的关系。图5是表示本发明的实施例3的半导体装置的制造方法的背面磷离子注入掺杂量和背面接触热处理温度的关系的特性图。在图5中以一次函数示出在实施例2说明的图4所示的4种背面接触热处理温度上增加了340℃以及500℃的2个点的背面接触热处理温度（在图5表示为磷离子注入后的热处理温度）时的最佳背面磷离子注入19的掺杂量（最佳掺杂量，在图5表示为最佳磷离子注入掺杂量）的关系。各6个点的背面接触热处理温度中纵向误差棒是在各个背面接触热处理温度下的背面磷离子注入19的最佳掺杂量（的范围）。对于在各6个点的背面接触热处理温度中Vf值最小时的背面磷离子注入19的掺杂量，用实线表示以一次函数拟合各点的拟合函数。虚线为分别通过拟合函数的y值的±10％的线。
根据图5所示的结果，可知背面磷离子注入19的最佳掺杂量能够很好地被拟合为直线。设背面磷离子注入19后的热处理温度为x（℃）、背面磷离子注入19的掺杂量的拟合值为y（/cm2）时，以一次函数拟合时的函数式可表示为下述（A）式。
y＝－5.7×1014＋2.012×1012x （A）
决定系数为0.99。即，背面接触热处理温度在340℃以上500℃以下的范围背面磷离子注入19的最佳掺杂量能够用所述（A）式充分记述。而且，由纵向误差棒表示的背面磷离子注入19的最佳掺杂量（的范围）与所述（A）式表示的拟合函数的y值的±10％的范围很好地重合，即使在不到380℃的背面接触热处理温度下最多也只有一半的偏差。因此，关于340℃以上500℃以下的范围的任意的背面接触热处理温度x，只要将背面磷离子注入19的掺杂量设定在所述（A）式所示的拟合函数的y值的±10％的范围（0.9y≦x≦1.1y），则肯定能够实现第3效果。另外，同样地，在从340℃到500℃的所有范围的任意的背面接触热处理温度下，只要将背面磷离子注入19的掺杂量设定在上述（A）式所示的拟合函数的y值的±10％的范围，则肯定能够实现第2效果。
背面接触热处理的温度可以根据表面的装置结构而适当地变更。例如在晶片正面的阳极电极5侧作为钝化膜20形成有机物的聚酰亚胺之后，使晶片薄型化而应用本发明的情况下，使热处理温度为400℃以下。优选的是比聚酰亚胺的固化（干燥）温度低的背面接触热处理温度。其理由如下。聚酰亚胺形成图案之后，通常通过在320℃～400℃的温度下进行固化而进行酰亚胺化。在通过固化而酰亚胺化时，在膜中包含的水分和/或有机溶剂等作为气体而随着固化温度的上升而增多。因此，在比聚酰亚胺干燥温度高的温度下进行背面磷离子注入19后的背面接触热处理的情况下，由于从聚酰亚胺膜中进一步产生有机气体，并粘附（污染）在n型阴极层1，从而造成n型接触层4和阴极电极6的接触变得恶化。
相反地，在背面磷离子注入19后的背面接触热处理温度比聚酰亚胺固化温度低的情况下，有机气体在固化中出尽，因此在背面磷离子注入19后的背面接触热处理中几乎不产生有机气体，不会对n型阴极层1产生污染。因此，作为一例，可以如下形成n型接触层4。首先，在钝化膜20为聚酰亚胺的情况下，在400℃的温度下进行聚酰亚胺固化。接着，制作了整个正面结构之后，将晶片从背面薄型化至预定晶片厚度（研磨、蚀刻18）。然后，在晶片的进行了研磨的背面以2.0×1014/cm2的掺杂量进行背面磷离子注入19，在380℃的温度下进行背面接触热处理。其后，在晶片背面蒸镀阴极电极6。据此，能够获得n型接触层4和阴极电极6的欧姆接触而能够获得适当的装置特性。
例如，在没有正面的钝化膜20的情况下，背面磷离子注入19后的背面接触热处理温度能够上升至500℃左右。在比500℃高的背面接触热处理温度的情况下，由于在正面的阳极电极5使用的铝和接触面的硅相互扩散而导致Si析出，从而使阳极侧的接触电阻增大。因此，背面接触热处理温度优选为500℃左右的温度是上限。在背面接触热处理温度为500℃左右的情况下，从图5可知，背面磷离子注入19的掺杂量4.5×1014/cm2左右为最佳。
另外，例如，在钝化膜20为氮化硅（SiN）膜和/或氧化硅（SiO2）膜等的Si系的情况下，虽然也取决于成膜方法和/或条件，但能够使背面磷离子注入19后的背面接触热处理温度在340℃～450℃左右的宽范围。在Si系的钝化膜20的情况下，通过在460℃以上的温度下进行背面接触热处理，从而使得阳极电极5的铝和钝化膜20反应，增加发生漏电流故障的频率而影响可靠性特性。因此，优选为使背面接触热处理温度的上限为450℃左右。
（实施例4）
验证了本发明的半导体装置的n型接触层4的载流子浓度。能够通过使用已知的扩展电阻（SR）测量仪测定n型接触层4的掺杂浓度分布，由此评价n型接触层4的载流子浓度。图6是表示本发明的实施例4的半导体装置的背面载流子浓度分布的特性图。在图6中示出在n型阴极层1的表面（基板的背面），以背面接触热处理的各热处理温度的最佳掺杂量进行了背面磷离子注入19之后进行背面接触热处理时的、由SR测定测得的载流子浓度（通常为掺杂浓度）分布。
图6（a）是在背面磷离子注入19的掺杂量为2.0×1014/cm2时背面接触热处理的热处理温度为380℃的情况下的载流子浓度分布。图6（b）是在背面磷离子注入19的掺杂量为2.7×1014/cm2时背面接触热处理的热处理温度为420℃的情况下的载流子浓度分布。在SR测量中使用Solid-State Measurement公司的SSM-2000，将样品安装在预定的角度的台上，测量进行了倾斜研磨的研磨面的扩展电阻。背面磷离子注入19的加速能量为40keV。这些条件为：背面磷离子注入19的掺杂量均为最佳掺杂量，图6（a）、6（b）所示的样品的Vf值分别为最小值的0.85V、0.83V。另外，这些Vf值与比较例2的高温热处理的值（0.8V）为相同程度。
在图6（a）的情况下，从基板背面开始（阴极电极6和n型接触层4的边界）的深度比0.2μm深的区域（即，作为基板的n型阴极层1的内部，朝向基板正面的一侧）的载流子浓度表示锑掺杂基板的杂质浓度（1.3×1018/cm2）。另一方面，在从基板背面开始的深度比0.2μm浅且约比0.03μm深的区域，载流子浓度比锑掺杂基板的杂质浓度低。在从基板背面开始的深度比0.02μm浅的最表面一层的区域，比锑掺杂基板的浓度高。
另外，在图6（b）的情况下，在从基板背面开始的深度约为从0.05μm到0.3μm的区域中，载流子浓度比锑掺杂基板的杂质浓度低。在从基板背面开始的深度为比0.05μm浅且比0.01μm深的区域中，载流子浓度比锑掺杂基板的杂质浓度高。而且，在作为最表面一层的从基板背面开始的深度比0.01μm浅的区域中，载流子浓度再次成为比锑掺杂基板的杂质浓度低。
考虑到所述的加速能量的背面磷离子注入19的射程为0.05～0.06μm的情况下，n型接触层4形成在从基板背面（n型阴极层1的表面）开始深度为0.1～0.2μm左右为止的区域。然而，磷离子的射程附近的SR测量的载流子浓度比锑掺杂基板的锑浓度低。根据这两个条件的SR测量得到的n型接触层4载流子浓度分布的最大浓度为与锑掺杂基板相同程度或比其稍高的程度。
该载流子浓度分布是清楚地显示出上述的本发明的特征（1）～（3）的分布。即，由于是低温热处理（500℃以下），所以在不使磷离子的射程附近的结晶晶格充分地再结晶化的状态下晶格缺陷（点缺陷、位错等）残留。通过晶格缺陷残留，使射程附近的载流子移动度（该情况下为电子的移动度）比理想值降低。另一方面，在测量器内置的换算软件等中编入有根据扩散电阻换算载流子浓度的换算式，由于通常在该换算式使用理想的移动度的值，因此在实际的移动度降低的情况下，杂质浓度也相应地被较低地算出。即，该图6（a）、6（b）的射程附近的载流子浓度均是受该移动度降低所影响的浓度。因此，通过由SR测量器评价本发明的半导体装置的n型接触层4的载流子浓度分布，从而成为如图6那样的载流子浓度分布。
若n型接触层4的实际的活性化浓度（真实的掺杂浓度）的最大浓度至少不比1.0×1018/cm2高，则不会成为如该图6那样的载流子浓度分布。这是因为SR测量的载流子浓度的最大值比锑掺杂基板的锑浓度高。即，根据n型接触层4的实际的活性化浓度比锑掺杂基板的锑浓度高，从而使n型阴极层1和阴极电极6成为良好的低电阻欧姆接触。该情况下，n型接触层4的SR测量的载流子浓度必须是至少1.0×1018/cm3以上。
n型接触层4的载流子浓度分布通常为高斯分布。背面磷离子注入19的掺杂量为5.0×1014/cm2时、若假设磷的电活性化率为100％，则n型接触层4的最大浓度为5.0×1019/cm3左右。因此，在以背面接触热处理温度和其热处理温度中的最佳背面磷离子注入19的掺杂量（最佳掺杂量）来形成n型接触层4的情况下，n型接触层4的载流子浓度分布的最大浓度最大可以是5.0×1019/cm3。这里，活性化率被定义为关于电活性化了的真实的掺杂浓度分布，在n型接触层4的整个区域（0～0.3μm左右）对真实的掺杂浓度进行了积分的积分浓度除以注入掺杂量而得到的值。在此，真实的掺杂浓度能够通过已知的C－V（电容－施加电压）测量获得。实际上活性化率不会达到100％，因此n型接触层4的最大浓度比5.0×1019/cm3低。在根据低温进行的背面接触热处理中，从省略图示的验证结果而确认活性化率为30％左右或其以下。因此，根据n型接触层4的SR测量而得到的载流子浓度分布的最大浓度为1.0×1019/cm3左右或该值以下，因此优选选择。
另一方面，如前所述，根据本发明的3个特征，由于晶格缺陷残留，因此载流子移动度降低。但是，如前述的实施例4所述，只要n型接触层4的载流子浓度分布的最大浓度比锑掺杂基板的锑浓度1.0×1018/cm3高，就能够获得n型接触层4和阴极电极6的良好的低电阻欧姆接触。而且，若n型接触层4的载流子浓度分布的最大浓度比3.0×1018/cm3高，则肯定比锑掺杂基板的锑浓度高，因此优选。
另外，就n型接触层4的深度而言，n型接触层4的载流子浓度与锑掺杂基板（n型阴极层1）的锑浓度一致的位置比0.5μm浅，则在与阴极电极6接触的最外层附近能够使载流子浓度最大，因此优选。而且，优选为n型接触层4的深度比0.3μm浅。
（实施例5）
接着，背面磷离子注入19后的背面接触热处理的温度保持时间可以进行30分钟以上。图7是表示本发明的实施例5的半导体装置的正向电压特性和背面接触热处理时间的关系的特性图。根据图7所示的结果，虽然根据背面接触热处理温度的不同多少有点不同，但是确认了二极管的Vf值在不到30分钟的背面接触热处理时间下显示为1.0V以上，在30～60分钟的背面接触热处理时间中大幅降低后，在60分钟（1小时）以上的背面接触热处理时间下几乎无变化。其原因推测为在背面接触热处理时间不到30分钟的情况下，进行了背面磷离子注入19的磷杂质的活性化不充分。因此，背面磷离子注入19后的背面接触热处理时间优选为30分钟以上，更优选为1小时以上。
如上所述，根据实施方式1，通过形成具有上述（1）～（3）的特征的n型接触层，即使对被离子注入了的第1导电型杂质在500℃以下的低温下进行热处理，也能够使第1导电型接触层和第1电极的接触成为与在高温下进行热处理（800℃以上）的情况相同程度的低电阻的欧姆接触。
另外，根据上述本发明，由于可以根据500℃以下的低温的背面接触热处理就能使n型接触层和阴极电极为欧姆接触，因此能够在研磨而薄型化晶片的背面之前，在晶片的正面形成正面元件结构。据此，能够减少将晶片薄型化之后的处理的工序数，因此能够减少在制造工艺流程中由晶片夹头等施加机械应力。因此，能够抑制在晶片产生裂纹和/或划痕。另外，能够使制造过程中的热处理温度低，因此能够减少晶片的翘曲。
根据实施方式1，即使在使用锑掺杂基板的情况下，也能够获得n型接触层和阴极电极的良好的欧姆接触，因此不需要使用比锑固体溶解度高的砷来制作的高浓度的砷掺杂基板。据此，能够回避在使用砷掺杂基板的情况下产生的问题。
（实施方式2）
以绝缘栅极场效应晶体管（MOSFET）为例说明实施方式2的半导体装置。图8是表示本发明的实施方式2的半导体装置的主要部分的截面图。在图8中示出将本发明的半导体装置的n型接触层4应用于纵型绝缘栅极场效应晶体管（MOSFET）的例子。即，实施方式2的半导体装置与实施方式1的半导体装置（二极管）的区别点在于，在n-型漂移层2的表面形成MOS栅（包括金属－氧化膜－半导体的绝缘栅）的结构。MOS栅结构可以是已知的结构，例如可以是图8所示的结构。
具体地，在n-型漂移层2的表面（相对于n型漏极层25侧相反侧的面）有选择地形成p型基极层13。在p型基极层13的内部，有选择地形成n型源极层14。另外，也可以在p型基极层13的内部，为了降低p型基极层13与源电极21的接触电阻而形成p型接触层15。该n型源极层14、p型基极层13以及n-型漂移层2在硅基板表面相互相邻。在p型基极层13的被n型源极层14和n-型漂移层2夹持的部分的表面，隔着栅氧化膜（绝缘膜）17形成有栅电极16。
栅电极16隔着层间绝缘膜7与源电极21绝缘。该源电极21与p型基极层13和n型源极层14连接。另一方面，在掺杂锑的硅基板（n型漏极层25）的背面，与实施方式1同样地，形成具有上述（1）～（3）的特征的n型接触层4。以与n型接触层4接触的方式形成漏电极22。这种实施方式2的MOSFET的制造方法可以在实施方式1的二极管的制造方法中形成正面元件结构时形成MOS栅结构。
在图8中示出平面栅型的MOSFET，但也可以是已知的槽栅型MOSFET。
如上所述，根据实施方式2，通过将本发明应用于MOSFET而设置具有上述（1）～（3）的特征的n型接触层4，从而与实施方式1同样地实现上述（a）～（c）的作用效果，这方面与实施方式1完全相同。即，根据实施方式2，能够实现n型接触层4和漏电极22的低电阻的欧姆接触。
（实施方式3）
说明实施方式3的半导体装置。也可以将实施方式2的半导体装置（MOSFET）应用于智能电源开关（IPS）。IPS是在同一个n-型漂移层2的表面除了图8所示的实施方式2的纵型MOSFET和已知的终端耐压结构之外，还具备控制用CMOS（互补型MOS）电路、电平转换电路、分离电路间的电位的分离区域等的开关元件。通过在该IPS的硅基板（n型漏极层25）的背面形成具有本发明的半导体装置的上述（1）～（3）的特征的n型接触层4，从而能够与实施方式2同样地实现n型接触层4和漏电极22的低电阻的欧姆接触。
如上所述，根据实施方式3，能够获得与实施方式1、2同样的效果。
在上述的本发明中，以二极管、MOSFET以及IPS为例进行说明，但不局限于上述实施方式而能够应用于使半导体层和金属电极的电接触成为欧姆接触的各种构成的装置。另外，在各实施方式中，为了在锑掺杂基板的背面形成n型接触层，在锑掺杂基板的背面进行磷离子注入（背面磷离子注入），但作为用于该离子注入的掺杂物，可以使用磷以外的n型杂质。另外，在各实施方式中设第1导电型为n型，第2导电型为p型，但本发明即使设第1导电型为p型，第2导电型为n型也同样成立。
产业上利用的可能性
如以上所述，本发明的半导体装置以及半导体装置的制造方法用于在电源电路和/或马达驱动用变换器等的电力变换装置中使用的电力半导体装置。

Claims (14)

1.一种半导体装置，其特征在于，具备：
第1导电型的半导体基板；
在所述半导体基板的背面设置的、比所述半导体基板的杂质浓度高的高浓度的第1导电型接触层；
与所述接触层接触的第1电极，
其中，
在所述接触层掺杂磷后，在340℃以上、500℃以下的温度下进行热处理，当设所述热处理的温度为x(℃)时，所述磷的掺杂量的拟合函数y(/cm2)值被设定在y＝-5.7×1014+2.012×1012x的±10％的范围内，
所述接触层的最大载流子浓度比1.0×1018/cm3大，且比5.0×1019/cm3小，
所述接触层的其从与所述第1电极的边界向所述半导体基板内的扩散深度为0.5μm以下。
2.如权利要求1所述的半导体装置，其特征在于，
所述接触层的最大载流子浓度比3.0×1018/cm3大，且比1.0×1019/cm3小。
3.如权利要求1所述的半导体装置，其特征在于，
在所述半导体基板掺杂锑，所述半导体基板的锑浓度为1.0×1018/cm3以上、3.0×1018/cm3以下。
4.如权利要求1所述的半导体装置，其特征在于，
在所述第1电极的与所述接触层接触的一侧的部分含有钛。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于，
还具备在所述半导体基板的正面设置的、比所述半导体基板的杂质浓度低的低浓度的第1导电型的漂移层，
所述漂移层的厚度和所述半导体基板的厚度的总厚度比300μm小。
6.如权利要求5所述的半导体装置，其特征在于，还具备：
在所述漂移层的相对于所述半导体基板侧为相反侧的表面层设置的第2导电型的基极区域；和
被电连接于所述基极区域的第2电极。
7.如权利要求6所述的半导体装置，其特征在于，还具备：
在所述基极区域的内部设置的、比所述漂移层的杂质浓度高的高浓度的第1导电型的源极区域；和
在所述基极区域的被所述源极区域与所述漂移层夹持的部分的表面隔着绝缘膜设置的栅电极。
8.一种半导体装置的制造方法，其特征在于，包含：
研磨掺杂有锑的第1导电型的半导体基板的背面而使所述半导体基板薄型化的工序；
在所述半导体基板的进行了研磨的背面进行第1导电型杂质的离子注入的工序；
通过在340℃以上、500℃以下的温度下进行30分钟以上的热处理，使注入到所述半导体基板的所述第1导电型杂质活性化，形成所述半导体基板的背面的表面层的第1导电型的接触层的工序；和
形成与所述接触层接触的第1电极的工序，
所述第1导电型杂质为磷。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，
所述经离子注入而掺杂的所述第1导电型杂质的掺杂量为4.0×1013/cm2以上、5.6×1014/cm2以下。
10.如权利要求8所述的半导体装置的制造方法，其特征在于，
当设所述热处理的温度为x(℃)时，所述第1导电型杂质的掺杂量的拟合函数y(/cm2)值被设定在y＝-5.7×1014+2.012×1012x的±10％的范围内。
11.如权利要求8所述的半导体装置的制造方法，其特征在于，
所述离子注入的加速能量为5keV以上、50keV以下。
12.如权利要求8所述的半导体装置的制造方法，其特征在于，
所述第1电极含有钛。
13.如权利要求8～12中任一项所述的半导体装置的制造方法，其特征在于，还包括在研磨所述半导体基板的背面之前，在所述半导体基板的正面外延生长比所述半导体基板的杂质浓度低的低浓度第1导电型漂移层的工序，
其中，在研磨所述半导体基板之后，所述漂移层的厚度和所述半导体基板的厚度的总厚度比300μm小。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，
在形成所述漂移层之后、研磨所述半导体基板之前进行在所述漂移层的相对于所述半导体基板侧为相反侧的表面层形成第2导电型的基极区域的工序，以及形成被电连接于所述基极区域的第2电极的工序。
CN201280040922.4A 2011-09-08 2012-09-06 半导体装置以及半导体装置的制造方法 Active CN103748689B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-195969 2011-09-08
JP2011195969 2011-09-08
PCT/JP2012/072822 WO2013035817A1 (ja) 2011-09-08 2012-09-06 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN103748689A CN103748689A (zh) 2014-04-23
CN103748689B true CN103748689B (zh) 2017-02-15

Family

ID=47832257

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280040922.4A Active CN103748689B (zh) 2011-09-08 2012-09-06 半导体装置以及半导体装置的制造方法

Country Status (6)

Country Link
US (3) US9059325B2 (zh)
EP (1) EP2733746B1 (zh)
JP (1) JP5761354B2 (zh)
KR (1) KR101923127B1 (zh)
CN (1) CN103748689B (zh)
WO (1) WO2013035817A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2545502C2 (ru) * 2013-08-22 2015-04-10 Открытое акционерное общество "Интерсофт Евразия" Сенсор ионизирующего излучения
EP2996152B1 (en) * 2014-09-15 2017-03-15 ABB Schweiz AG High frequency power diode and method for manufacturing the same
US11570209B2 (en) 2015-10-28 2023-01-31 Qomplx, Inc. Detecting and mitigating attacks using forged authentication objects within a domain
US9659879B1 (en) * 2015-10-30 2017-05-23 Taiwan Semiconductor Manufacturing Company Semiconductor device having a guard ring
CN106129108B (zh) * 2016-08-29 2023-08-22 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆
JP6737987B2 (ja) * 2016-11-28 2020-08-12 株式会社デンソー 半導体装置の製造方法
US11295949B2 (en) * 2019-04-01 2022-04-05 Vishay SIliconix, LLC Virtual wafer techniques for fabricating semiconductor devices
RU190587U1 (ru) * 2019-04-15 2019-07-04 Закрытое акционерное общество "ГРУППА КРЕМНИЙ ЭЛ" Полупроводниковый прибор
US11694897B2 (en) * 2021-06-16 2023-07-04 Applied Materials, Inc. Backside wafer dopant activation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039842A (ja) * 2002-07-03 2004-02-05 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5430276B2 (zh) 1972-06-19 1979-09-29
JPH01169970A (ja) 1987-12-25 1989-07-05 Hitachi Ltd 半導体装置
DE69033234T2 (de) 1990-02-20 2000-02-03 St Microelectronics Srl Verfahren zur mehrschichtigen Metallisierung der Rückseite einer Halbleiterscheibe
US5342793A (en) 1990-02-20 1994-08-30 Sgs-Thomson Microelectronics, S.R.L. Process for obtaining multi-layer metallization of the back of a semiconductor substrate
JP3069631B2 (ja) * 1994-08-24 2000-07-24 セイコーインスツルメンツ株式会社 光電変換半導体装置の製造方法
JP2000058867A (ja) * 1998-08-03 2000-02-25 Hitachi Ltd 半導体装置及びその製造方法
JP2001110746A (ja) * 1999-10-12 2001-04-20 Matsushita Electric Ind Co Ltd 炭化珪素への電極形成法および半導体素子
DE10055446B4 (de) * 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10155442A1 (de) * 2001-11-12 2003-05-28 Osram Opto Semiconductors Gmbh Ohmsche Kontaktstruktur und Verfahren zu deren Herstellung
DE10330571B8 (de) * 2003-07-07 2007-03-08 Infineon Technologies Ag Vertikale Leistungshalbleiterbauelemente mit Injektionsdämpfungsmittel im Rand bereich und Herstellungsverfahren dafür
JP4903439B2 (ja) * 2005-05-31 2012-03-28 株式会社東芝 電界効果トランジスタ
JP2007194514A (ja) * 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法
JP2007305609A (ja) * 2006-04-10 2007-11-22 Matsushita Electric Ind Co Ltd 半導体装置
JP4922080B2 (ja) 2006-09-20 2012-04-25 本田技研工業株式会社 排風ダクトを備える車両搭載内燃機関
DE102006046845B4 (de) * 2006-10-02 2013-12-05 Infineon Technologies Austria Ag Halbleiterbauelement mit verbesserter Robustheit
DE102007020039B4 (de) 2007-04-27 2011-07-14 Infineon Technologies Austria Ag Verfahren zur Herstellung einer vertikal inhomogenen Platin- oder Goldverteilung in einem Halbleitersubstrat und in einem Halbleiterbauelement, derart hergestelltes Halbleitersubstrat und Halbleiterbauelement
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP4532536B2 (ja) * 2007-12-19 2010-08-25 トヨタ自動車株式会社 半導体装置
ITTO20080046A1 (it) * 2008-01-18 2009-07-19 St Microelectronics Srl Schiera di fotodiodi operanti in modalita' geiger reciprocamente isolati e relativo procedimento di fabbricazione
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
JP4535151B2 (ja) * 2008-03-19 2010-09-01 株式会社デンソー 炭化珪素半導体装置の製造方法
US10566462B2 (en) 2009-07-30 2020-02-18 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8598673B2 (en) * 2010-08-23 2013-12-03 Discovery Semiconductors, Inc. Low-noise large-area photoreceivers with low capacitance photodiodes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039842A (ja) * 2002-07-03 2004-02-05 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP2733746B1 (en) 2019-05-22
KR101923127B1 (ko) 2018-11-28
US9412832B2 (en) 2016-08-09
US20140159150A1 (en) 2014-06-12
US20150228779A1 (en) 2015-08-13
JP5761354B2 (ja) 2015-08-12
US9496151B2 (en) 2016-11-15
JPWO2013035817A1 (ja) 2015-03-23
KR20140057546A (ko) 2014-05-13
EP2733746A4 (en) 2015-03-18
US9059325B2 (en) 2015-06-16
US20150228752A1 (en) 2015-08-13
EP2733746A1 (en) 2014-05-21
CN103748689A (zh) 2014-04-23
WO2013035817A1 (ja) 2013-03-14

Similar Documents

Publication Publication Date Title
CN103748689B (zh) 半导体装置以及半导体装置的制造方法
CN104969360B (zh) 半导体装置
CN105977154B (zh) 一种基于扩散工艺具有双缓冲层快恢复二极管芯片制造方法
CN106128946B (zh) 半导体装置及半导体装置的制造方法
CN103890920B (zh) 半导体装置以及半导体装置的制造方法
CN105793991B (zh) 半导体装置
CN106062966A (zh) 半导体装置及半导体装置的制造方法
CN104134663B (zh) 具有减小振荡的功率开关模块及其制造方法
CN102903633A (zh) 用于制备阳极短路的场阑绝缘栅双极晶体管的方法
CN102569067A (zh) 一种平面高压超快软恢复二极管的制造方法
CN109841616A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
CN102270640B (zh) 大电流整晶圆全压接平板式封装的igbt及其制造方法
JP6225649B2 (ja) 絶縁ゲートバイポーラトランジスタおよびその製造方法
CN109103094B (zh) 一种混合pin/肖特基快恢复二极管的制备方法
FR2750799A1 (fr) Dispositif a semiconducteurs empechant le deverrouillage et procede de fabrication de ce dispositif
CN104681433B (zh) 一种fs‑igbt的制备方法
CN101431073A (zh) 一种齐纳管集成电路结构及其制造方法
CN104701355B (zh) 逆导型igbt半导体器件及制造方法
CN107078156A (zh) 具有降低翘曲风险的反向导通闸控双极导通装置及方法
CN104681434B (zh) 一种fs‑igbt的制备方法
CN103219236B (zh) 集电区碳注入内透明集电极igbt制造技术
JP2005079232A (ja) 高速スイッチングダイオードおよびその製造法
US9960158B2 (en) Semiconductor device
CN102931228B (zh) 逆导igbt器件及制造方法
CN103426905B (zh) 半导体结构、具有其的半导体器件和用于制造其的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant