CN109841616A - 碳化硅半导体装置及碳化硅半导体装置的制造方法 - Google Patents

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Abstract

本发明提供能够以低成本稳定地抑制堆垛层错的扩展的碳化硅半导体装置及碳化硅半导体装置的制造方法。碳化硅半导体装置具备第一导电型的半导体基板；第一导电型的第一半导体层；第二导电型的第二半导体层；第一导电型的第一半导体区；隔着栅绝缘膜设置在与被夹在第一半导体区与第一半导体层之间的第二半导体层的表面上的至少一部分相对的区域的栅电极；以及设置在第一半导体区和第二半导体层的表面的第一电极。浓度为1×1013/cm3以上且1×1015/cm3以下的质子被注入到半导体基板的、从第一半导体层侧的表面起算2μm以上的第一区，以及第一半导体层的、从半导体基板侧的表面起算3μm以上的第二区。

Description

碳化硅半导体装置及碳化硅半导体装置的制造方法
技术领域
本发明涉及碳化硅半导体装置及碳化硅半导体装置的制造方法。
背景技术
以往，作为控制高电压、大电流的功率半导体装置的构成材料而使用硅(Si)。功率半导体装置具有双极晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：绝缘栅型场效应晶体管)等多个种类，将这些种类的半导体装置结合用途来区别使用。
例如，双极晶体管、IGBT与MOSFET相比电流密度高，能够进行大电流化，但是不能够高速地进行开关。具体地，双极晶体管以数kHz程度的开关频率为使用极限，IGBT以数十kHz程度的开关频率为使用极限。另一方面，功率MOSFET与双极晶体管、IGBT相比虽然电流密度低，难以大电流化，但是能够进行高达数MHz程度的高速开关动作。
然而，在市场上，对兼备大电流和高速性的功率半导体装置的需求强烈，并致力于IGBT、功率MOSFET的改良，当前正在进行几乎接近材料极限的程度的开发。从功率半导体装置的观点出发正在进行取代硅的半导体材料的研究，碳化硅(SiC)作为能够制作(制造)在低通态电压、高速特性、高温特性方面优异的下一代的功率半导体装置的半导体材料而引人注目。
其背景是因为SiC是化学性质非常稳定的材料，带隙宽达3eV，并且在高温下也能够作为半导体而非常稳定地使用。另外，最大电场强度也比硅大一个数量级以上。由于SiC有很大可能超越硅中的材料极限，因此在功率半导体用途，尤其是对MOSFET来说，今后的拓展受到很大期待。尤其是，对其低通态电阻寄予期望，而能够期望在维持高耐压特性不变的状态下具有更低的通态电阻的碳化硅MOSFET。
对于现有的碳化硅半导体装置的结构，以沟槽结构的纵向型MOSFET为例进行说明。图30是示出现有的碳化硅半导体装置的结构的截面图。如图30所示，在n+型碳化硅半导体基板101的正面堆积有高浓度n型外延层102，在高浓度n型外延层102的表面堆积有n-型漂移层103。在n-型漂移层103的表面选择性地设有p+型基区104。
在碳化硅半导体装置的p+型基区104侧，形成有沟槽结构。具体地，沟槽115从p+型基区104的与n+型碳化硅半导体基板101侧相反的一侧的表面贯通p+型基区104而到达n-型漂移层103。沿着沟槽115的内壁，在沟槽115的底部和侧壁形成有栅绝缘膜105，在沟槽115内的栅绝缘膜105的内侧形成有栅电极106。另外，在p+型基区104的表面选择性地设有n+型源区108、p+型接触区107。
这里，图31是示出现有的碳化硅半导体装置的杂质浓度的图。图31示出图30的A-A1部分的杂质浓度，纵轴表示从p+型接触区107的表面起算的深度，横轴表示杂质浓度。另外，横轴的虚线表示n+型碳化硅半导体基板101与高浓度n型外延层102之间的界面。如图31所示，p+型接触区107的杂质浓度比p+型基区104的杂质浓度高，并且杂质浓度按照n-型漂移层103、高浓度n型外延层102、n+型碳化硅半导体基板101的顺序依次升高。
另外，层间绝缘膜109被设置为覆盖填入到沟槽115的栅电极106。源电极110经由在层间绝缘膜109开口而成的接触孔与n+型源区108和p+型接触区107接触。在n+型碳化硅半导体基板101的背面设有漏电极(未图示)。
这样的结构的纵向型MOSFET在源极-漏极间作为体二极管而内置由p+型基区104和n-型漂移层103形成的寄生pn二极管。该寄生pn二极管能够通过将高电位施加到源电极110而进行动作，并从p+型接触区107经由p+型基区104、n-型漂移层103和高浓度n型外延层102向n+型碳化硅半导体基板101的方向(在图30中以箭头B示出的方向)流通有电流。据此，在MOSFET中，与IGBT不同地，内置有寄生pn二极管，因此能够省略用于变换器的续流二极管(FWD：Free Wheeling Diode)，有益于低成本化以及小型化。以下，将MOSFET的寄生pn二极管称作内置二极管。
图32是示出现有的碳化硅半导体装置的空穴密度的图。另外，图33是示出现有的碳化硅半导体装置的电子密度的图。图32、图33示出图30的A-A1部分的空穴密度、电子密度，纵轴表示从p+型接触区107的表面起算的深度，横轴分别表示空穴密度、电子密度。另外，横轴的虚线表示n+型碳化硅半导体基板101与高浓度n型外延层102之间的界面。
如图32、图33所示，空穴存在于p+型接触区107，电子存在于n+型碳化硅半导体基板101和高浓度n型外延层102，因此，当电流流通于内置二极管时，空穴从p+型接触区107被注入，在n-型漂移层103或者n+型碳化硅半导体基板101中产生电子和空穴的复合。这时，如果n+型碳化硅半导体基板101的晶体有缺陷，则因产生的与带隙相当的复合能量(3eV)而导致存在于n+型碳化硅半导体基板101的作为晶体缺陷的一种的基面位错发生移动，被夹在2个基面位错之间的堆垛层错扩展。这里，图34是示出现有的碳化硅半导体装置的堆垛层错的截面图。图35是示出现有的碳化硅半导体装置的堆垛层错的俯视图。在图34中，示出基面位错111生长为堆垛层错112的例子。图35是施加电流后发生了堆垛层错的元件的PL(PhotoLuminescence：光致发光)图像的例子，能够看出产生了三角堆垛层错113和带状堆垛层错114。
如果堆垛层错扩展，则因为堆垛层错使电流难以流通，因此MOSFET的通态电阻和内置二极管的正向电压上升。如果这样的动作持续，则堆垛层错累积性地扩展，因此在变换器电路产生的损耗随时间增加，发热量也变大，从而成为装置故障的原因。为了防止该问题能够做出以下对策：将SiC-SBD(Schottky Barrier Diode：肖特基势垒二极管)与MOSFET反向并联连接，使电流不在MOSFET的内置二极管流通。
另外，如图30那样，通过设置高浓度n型外延层102，从而能够使堆垛层错不生长。通过形成这样的高掺杂层，从而导入寿命控制体，捕获来自n-型漂移层103的空穴，而抑制堆垛层错的产生以及其面积扩大。
另外，存在如下技术。即，在外延生长时或外延生长后，利用由过渡金属掺杂，或者电子或质子照射技术产生的固有内部生长缺陷和外部生成固有缺陷的任一种来导入寿命控制体，由此在边界层内使少数载流子减少(以下，参见专利文献1)。另外，存在如下技术。即，通过至少将质子(proton)、氦(He)、稀有气体、铂(Pt)、钒(V)、第四组离子等注入到碳化硅半导体基板来形成晶体缺陷(以下，参见专利文献2)。
现有技术文献
专利文献
专利文献1：日本专利第4939777号公報
专利文献2：美国专利申请公开第2017/0012102号说明书
发明内容
技术问题
然而，高浓度n型外延层102例如需要5μm～10μm的膜厚和2×1018/cm3以上的杂质浓度。这样厚的高浓度n型外延层102的成膜具有由外延生长的生产量降低而导致的成本增加、由缺陷密度増加而导致的成品率降低以及导致基板的电阻增大的问题。另外，具有基于高浓度n型外延层102的寿命的精度依赖于浓度、膜厚而偏差大的问题。
本发明为了解决上述现有技术的问题点，其目的在于，提供能够以低成本稳定地抑制堆垛层错的扩展的碳化硅半导体装置及碳化硅半导体装置的制造方法。
技术方案
为了解决上述课题，达到本发明的目的，本发明涉及的碳化硅半导体装置具有以下特征。在第一导电型的半导体基板上设有杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。在上述第一半导体层的、与上述半导体基板侧相反的一侧设有第二导电型的第二半导体层。在上述第二半导体层的、与上述第一半导体层相反的一侧的表面层选择性地设有杂质浓度比上述半导体基板的杂质浓度高的第一导电型的第一半导体区。在与被夹在上述第一半导体区和上述第一半导体层之间的上述第二半导体层的表面上的至少一部分相对的区域隔着栅绝缘膜设有栅电极。在上述第一半导体区和上述第二半导体层的表面设有第一电极。浓度为1×1013/cm3以上且
1×1015/cm3以下的质子被注入到上述半导体基板的、从上述第一半导体层侧的表面起算2μm以上的第一区，以及上述第一半导体层的、从上述半导体基板侧的表面起算3μm以上的第二区。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，浓度小于1×1013/cm3的质子被注入到上述第一半导体层的、除上述第二区以外的区域。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，质子被注入到上述栅绝缘膜。
另外，本发明的碳化硅半导体装置的特征在于，在上述发明中，代替上述质子而注入氦。
为了解决上述的课题，达成本发明的目的，本发明的碳化硅半导体装置具有以下特征。在第二导电型的半导体基板上设有第一导电型的第一半导体层。在上述第一半导体层的、与上述半导体基板侧相反的一侧设有第二导电型的第二半导体层。在上述第二半导体层的、与上述第一半导体层相反的一侧的表面层选择性地设有杂质浓度比上述第一半导体层的杂质浓度高的第一导电型的第一半导体区。在与被夹在上述第一半导体区和上述第一半导体层之间的上述第二半导体层的表面上的至少一部分相对的区域隔着栅绝缘膜设有栅电极。质子被注入到上述半导体基板的、从上述第一半导体层侧的表面起算为第一预定深度的第一区，上述第一半导体层的、从上述半导体基板侧的表面起算为第二预定深度的第二区，上述第一半导体层的、从上述第二半导体层侧的表面起算为第三预定深度的第三区，以及上述第二半导体层的、从上述第一半导体层侧的表面起算为第四预定深度的第四区。
为了解决上述的课题，达成本发明的目的，本发明的碳化硅半导体装置的制造方法具有以下特征。首先，进行第一工序，在第一导电型的半导体基板上形成杂质浓度比上述半导体基板的杂质浓度低的第一导电型的第一半导体层。接着，进行第二工序，在上述第一半导体层的、与上述半导体基板侧相反的一侧形成第二导电型的第二半导体层。接着，进行第三工序，在上述第二半导体层的、与上述第一半导体层相反的一侧的表面层选择性地形成杂质浓度比上述半导体基板的杂质浓度高的第一导电型的第一半导体区。接着，进行第四工序，在与被夹在上述第一半导体区与上述第一半导体层之间的上述第二半导体层的表面上的至少一部分相对的区域隔着栅绝缘膜形成栅电极。接着，进行第五工序，将质子照射到上述半导体基板的、从上述第一半导体层侧的表面起算2μm以上的第一区，以及上述第一半导体层的、上述半导体基板侧的表面起算3μm以上的第二区，将质子的浓度设为1×1013/cm3以上且1×1015/cm3以下。接着，进行第六工序，在上述第一半导体区和上述第二半导体层的表面形成第一电极。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第五工序中，从上述半导体基板的上述第一电极侧照射质子，在上述第六工序之后，包括在420℃以下进行热处理的第七工序。
另外，本发明的碳化硅半导体装置的制造方法的特征在于，在上述发明中，在上述第五工序中，从上述半导体基板的与上述第一电极相反的一侧照射质子，在上述第六工序之后，包括在420℃以下进行热处理的第七工序。
为了解决上述的课题，达成本发明的目的，本发明的碳化硅半导体装置的制造方法具有以下特征。首先，进行第一工序，在第二导电型的半导体基板上形成第一导电型的第一半导体层。接着，进行第二工序，在上述第一半导体层的、与上述半导体基板侧相反的一侧形成第二导电型的第二半导体层。接着，进行第三工序，在上述第二半导体层的、与上述第一半导体层相反的一侧的表面层选择性地形成杂质浓度比上述半导体基板的杂质浓度高的第一导电型的第一半导体区。接着，进行第四工序，在与被夹在上述第一半导体区与上述第一半导体层之间的上述第二半导体层的表面上的至少一部分相对的区域隔着栅绝缘膜形成栅电极。接着，进行第五工序，将质子照射到所述半导体基板的、从所述第一半导体层侧的表面起算为第一预定深度的第一区，所述第一半导体层的、从所述半导体基板侧的表面起算为第二预定深度的第二区，所述第一半导体层的、从所述第二半导体层侧的表面起算为第三预定深度的第三区，以及所述第二半导体层的、从所述第一半导体层侧的表面起算为第四预定深度的第四区。
根据上述的发明，作为寿命控制体，质子被注入到第一导电型的半导体基板与第一导电型的第一半导体层之间的界面附近。据此，能够降低第一导电型的半导体基板与第一导电型的第一半导体层之间的界面的空穴密度，抑制晶体缺陷的生长。因此，本发明的碳化硅半导体装置能够使电流在内置二极管流通，能够用于在内置二极管流通反馈电流的变换器。
另外，在通过外延生长形成第一导电型的第一半导体层时，寿命的精度依赖于浓度、膜厚而导致偏差大。另一方面，在本发明中，由于质子照射通过离子注入来进行，因此寿命控制体的可控性好，能够稳定地形成。另外，由于通过离子注入来进行，因此能够以比外延生长低的成本制作。
技术效果
根据本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法，起到能够以低成本稳定地抑制堆垛层错的扩展的效果。
附图说明
图1是示出实施方式1的碳化硅半导体装置的结构的截面图。
图2是示出实施方式1的碳化硅半导体装置的质子浓度的图。
图3是示出实施方式1的碳化硅半导体装置的空穴密度的图。
图4是示出实施方式1的碳化硅半导体装置的DLTS信号的图。
图5是示出实施方式1的碳化硅半导体装置的制造的一部分的流程图。
图6是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其1)。
图7是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其2)。
图8是示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(其3)。
图9是示出实施方式2的碳化硅半导体装置的结构的截面图。
图10是示出实施方式2的碳化硅半导体装置的质子浓度的图。
图11是示出实施方式2的碳化硅半导体装置的空穴密度的图。
图12是示出实施方式2的碳化硅半导体装置的内置二极管的特性的图。
图13是示出实施方式2的碳化硅半导体装置的反向恢复时的电流特性的图。
图14是示出实施方式3的碳化硅半导体装置的制造过程中的状态的截面图。
图15是示出实施方式3的碳化硅半导体装置的质子浓度的图。
图16是示出实施方式3的碳化硅半导体装置的空穴密度的图。
图17是示出实施方式4的碳化硅半导体装置的结构的截面图。
图18是示出实施方式4的碳化硅半导体装置的氦浓度的图。
图19是示出实施方式4的碳化硅半导体装置的空穴密度的图。
图20是示出实施方式5的碳化硅半导体装置的结构的截面图。
图21是示出实施方式5的碳化硅半导体装置的质子浓度的图。
图22是示出实施方式5的碳化硅半导体装置的空穴密度的图。
图23是示出实施方式5的碳化硅半导体装置的IcVce特性的图。
图24是示出实施方式6的碳化硅半导体装置的结构的截面图。
图25是示出实施方式6的碳化硅半导体装置的质子浓度的图。
图26是示出实施方式6的碳化硅半导体装置的CV特性的图。
图27是示出实施例的碳化硅半导体装置的质子浓度的图。
图28是示出实施例的碳化硅半导体装置的空穴密度的图。
图29是示出现有例的碳化硅半导体装置的空穴密度的图。
图30是示出现有的碳化硅半导体装置的结构的截面图。
图31是示出现有的碳化硅半导体装置的杂质浓度的图。
图32是示出现有的碳化硅半导体装置的空穴密度的图。
图33是示出现有的碳化硅半导体装置的电子密度的图。
图34是示出现有的碳化硅半导体装置的堆垛层错的截面图。
图35是示出现有的碳化硅半导体装置的堆垛层错的俯视图。
符号说明
1、101 n+型碳化硅半导体基板
2 n型边界层
3、103 n-型漂移层
4、104 p+型基区
5、105 栅绝缘膜
6、106 栅电极
7、107 p+型接触区
8、108 n+型源区
9、109 层间绝缘膜
10、110 源电极
15、115 沟槽
16 p型碳化硅半导体基板
17 n+型发射区
18 发射电极
102 高浓度n型外延层
111 基面位错
112 堆垛层错
113 三角堆垛层错
114 带状堆垛层错
具体实施方式
以下参照附图，对本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法的优选实施方式进行详细地说明。在本说明书和附图中，对于前缀有n或p的层、区域来说，分别表示电子或空穴为多数载流子。另外，标记于n和p的+或-，分别表示与不标记+或-的层和区域相比杂质浓度高或杂质浓度低。在此，在以下的实施方式的说明和附图中，对相同的构成标记相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的标记上，“-”表示标记于紧随其后的指数的横杠，而在指数前标记“-”表示负指数。
(实施方式1)
图1是示出实施方式1的碳化硅半导体装置的结构的截面图。在实施方式1中，示出碳化硅半导体装置是MOSFET的情况。如图1所示，实施方式1的碳化硅半导体装置在n+型碳化硅半导体基板(第一导电型的半导体基板)1的第一主面(正面)，例如(0001)面(Si面)，堆积有n型边界层2、n-型漂移层3(合称为第一导电型的第一半导体层)。
n+型碳化硅半导体基板1例如是掺杂了氮(N)的碳化硅单晶基板。n型边界层2以比n+型碳化硅半导体基板1低的杂质浓度掺杂有例如氮。n型边界层2是为了不使n+型碳化硅半导体基板1的晶体缺陷传导至n-型漂移层3而设置的。n-型漂移层3是以比n+型碳化硅半导体基板1低的杂质浓度掺杂有例如氮的低浓度n型漂移层。以下，将n+型碳化硅半导体基板1、n型边界层2、n-型漂移层3和后述的p+型基区(第二导电型的第二半导体层)4合并作为碳化硅半导体基体。
在n+型碳化硅半导体基板1的第二主面(背面，即碳化硅半导体基体的背面)设置有背面电极(未图示)。背面电极构成漏电极。在背面电极的表面设置有漏电极焊垫(未图示)。
在碳化硅半导体基体的第一主面侧(p+型基区4侧)形成有沟槽结构。具体地，沟槽15从p+型基区4的相对于n+型碳化硅半导体基板1侧相反的一侧(碳化硅半导体基体的第一主面侧)的表面贯通p+型基区4而到达n-型漂移层3。沿着沟槽15的内壁，在沟槽15的底部和侧壁形成有栅绝缘膜5，在沟槽15内的栅绝缘膜5的内侧形成有栅电极6。利用栅绝缘膜5，将栅电极6与n-型漂移层3以及p+型基区4绝缘。栅电极6的一部分也可以从沟槽15的上方(源电极10侧)向源电极10侧突出。
在n-型漂移层3的基体第一主面侧设有p+型基区4。在p+型基区4的内部，在基体第一主面侧选择性地设有n+型源区(第一导电型的第一半导体区)8和p+型接触区7。n+型源区8与沟槽15接触。另外，n+型源区8和p+型接触区7相互接触。
在图1中，虽然仅图示了4个沟槽MOS结构，但也可以并排配置更多的沟槽结构的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构。
层间绝缘膜9被设置为在碳化硅半导体基体的第一主面侧的整个面覆盖填入到沟槽15的栅电极6。源电极10通过在层间绝缘膜9开口而成的接触孔与n+型源区8和p+型接触区7接触。源电极10利用层间绝缘膜9而与栅电极6电绝缘。在源电极10上设有源电极焊垫(未图示)。在源电极10与层间绝缘膜9之间可以设置例如防止金属原子从源电极10向栅电极6侧扩散的势垒金属(未图示)。
在实施方式1的碳化硅半导体装置中，作为寿命控制体，质子被注入到n+型碳化硅半导体基板1与n型边界层2之间的界面附近。该质子成为寿命控制体，能够使n+型碳化硅半导体基板1与n型边界层2之间的界面的空穴密度降低2个数量级以上。据此，能够减少空穴与电子的复合，抑制晶体缺陷的生长。
图2是示出实施方式1的碳化硅半导体装置的质子浓度的图。图2示出图1的A-A1部分的质子浓度，纵轴表示从p+型接触区7的与n+型碳化硅半导体基板1侧相反一侧的表面起算的深度，横轴表示质子浓度。另外，横轴的虚线表示n+型碳化硅半导体基板1与n型边界层2之间的界面。
如图1、图2所示，质子被注入到例如n+型碳化硅半导体基板1的、从n型边界层2侧的表面起算深度为h1(例如，2μm)以上的区域，以及n型边界层2的、从n+型碳化硅半导体基板1侧的表面起算深度为h2(例如，3μm)以上的区域。质子的浓度为1×1013/cm3以上且1×1015/cm3以下。这是因为，如果浓度比1×1013/cm3低，则不能作为寿命控制体充分地发挥功能，如果比1×1015/cm3高，则电流不在内置二极管流通。
例如，通过将质子的浓度设定为1×1014/cm3，从而能够使n+型碳化硅半导体基板1与n型边界层2之间的界面处的空穴密度为1×1015/cm3以下，能够使得在1500A/cm2的电流密度下晶体缺陷也不产生。
另外，图3是示出实施方式1的碳化硅半导体装置的空穴密度的图。图3示出图1的A-A1部分的空穴密度，纵轴表示从p+型接触区7的与n+型碳化硅半导体基板1侧相反一侧的表面起算的深度，横轴表示空穴密度。另外，横轴的虚线表示n+型碳化硅半导体基板1与n型边界层2之间的界面。如图3所示，与现有例(参见图32)相比，n+型碳化硅半导体基板1与n型边界层2之间的界面处的空穴密度得到了降低。
这里，图4是示出实施方式1的碳化硅半导体装置的DLTS信号的图。在图4中，纵轴表示DLTS信号的强度，横轴表示温度，单位是K(开尔文)。DLTS(Deep Level TransientSpectroscopy：深能级瞬态谱)法是能够高灵敏度地测定半导体中的杂质和/或缺陷的方法，图4示出进行了质子注入的碳化硅半导体的DLTS信号和未进行质子注入的碳化硅半导体的DLTS信号。如图4所示，能够看出在未进行质子注入的碳化硅半导体中，在300K具有峰值，在进行了质子注入的碳化硅半导体中，在300K和420K具有峰值。因此，通过DLTS法能够检测将质子注入到n+型碳化硅半导体基板1与n型边界层2之间的界面的碳化硅半导体装置。
(实施方式1的碳化硅半导体装置的制造方法)
接着，对实施方式1的碳化硅半导体装置的制造方法进行说明。图5是示出实施方式1的碳化硅半导体装置的制造的一部分的流程图。图6至图8是示意地示出实施方式1的碳化硅半导体装置的制造过程中的状态的截面图。在图5中，详细记载了本发明的质子照射所涉及的工序。
首先，准备由n型的碳化硅制成的n+型碳化硅半导体基板1。然后，在该n+型碳化硅半导体基板1的第一主面上外延生长n型边界层2，该n型边界层2是在掺杂n型的杂质例如氮原子的同时，由碳化硅制成的。接着，在该n型边界层2上外延生长n-型漂移层3，该n-型漂移层3是在掺杂n型的杂质例如氮原子的同时，由碳化硅制成的。在图6中示出到此为止的状态。
接着，在n-型漂移层3的表面上，形成掺杂了铝等p型杂质的p+型基区4。接着，在p+型基区4的表面上以例如氧化膜形成通过光刻而具有预定的开口部的离子注入用掩模。在该开口部进行磷(P)等n型的杂质的离子注入，在p+型基区4的表面的一部分形成n+型源区8。n+型源区8的杂质浓度设定为比p+型基区4的杂质浓度高。
接着，去除用于形成n+型源区8的离子注入用掩模，以同样的方法形成具有预定的开口部的离子注入用掩模，并在p+型基区4的表面的一部分进行铝等p型的杂质的离子注入，形成p+型接触区7。p+型接触区7的杂质浓度设定为比p+型基区4的杂质浓度高。在图7示出到此为止的状态。
接着，在1700℃程度的惰性气体气氛中进行热处理(退火)，实施n+型源区8、p+型接触区7的活性化处理。在此，可以如上所述通过一次热处理使各离子注入区域一起活性化，也可以在每次进行离子注入时进行热处理而使其活性化。
接着，在p+型基区4的表面上，以例如氧化膜形成通过光刻而具有预定的开口部的沟槽形成用掩模。接着，通过干蚀刻形成贯通p+型基区4到达n-型漂移层3的沟槽15。接着，去除沟槽形成用掩模。
接着，沿着n+型源区8和p+型接触区7的表面、以及沟槽15的底部和侧壁形成栅绝缘膜5。该栅绝缘膜5可以根据在氧气氛中的1000℃程度的温度的热处理，通过热氧化而形成。另外，该栅绝缘膜5也可以由通过高温氧化(High Temperature Oxide：HTO)等这样的化学反应进行堆积的方法来形成。
接着，在栅绝缘膜5上，设置掺杂了例如磷原子的多晶硅层。该多晶硅层可以以填入沟槽15内的方式形成。通过利用光刻将该多晶硅层进行图案化并使该多晶硅层残留在沟槽15内部，从而形成栅电极6。
接着，以覆盖栅绝缘膜5和栅电极6的方式，将例如磷玻璃成膜为1μm程度的厚度，形成层间绝缘膜9(步骤S1)。接着，可以以覆盖层间绝缘膜9的方式形成由钛(Ti)或者氮化钛(TiN)构成的势垒金属(未图示)。接着，通过光刻对层间绝缘膜9和栅绝缘膜5进行图案化，形成使n+型源区8和p+型接触区7露出的接触孔(步骤S2)。然后，进行热处理(回流)使层间绝缘膜9平坦化。
接着，从碳化硅半导体基体的第一主面侧(p+型基区4侧)照射质子(步骤S3)。如图8的箭头C那样，质子照射到n+型碳化硅半导体基板1和n型边界层2之间的界面附近。在图8示出到此为止的状态。
接着，在接触孔内和层间绝缘膜9上，形成成为源电极10的镍(Ni)等导电性的膜(步骤S4)。通过光刻对该导电性的膜进行图案化，仅在接触孔内残留源电极10。
接着，在n+型碳化硅半导体基板1的第二主面上设置镍等的背面电极。然后，在420℃以下的温度下进行热处理(退火)(步骤S5)。这是因为，在比420℃高的温度下，由注入的质子引起的晶体缺陷消失，不再作为寿命控制体发挥功能。然后，形成与n+型源区8、p+型接触区7和n+型碳化硅半导体基板1欧姆接触的源电极10和背面电极。
接着，在碳化硅半导体基体的第一主面上，通过溅射法堆积5μm程度的厚度的铝膜，并通过光刻以覆盖源电极10和层间绝缘膜9的方式去除铝，形成源电极焊垫。
接着，在背面电极的表面，通过依次层积例如钛(Ti)、镍和金(Au)，从而形成漏电极焊垫(未图示)。如以上那样，图1所示的碳化硅半导体装置完成。
如以上说明，根据实施方式1的碳化硅半导体装置，作为寿命控制体，质子被注入到n+型碳化硅半导体基板与n型边界层之间的界面附近。据此，能够使n+型碳化硅半导体基板与n型边界层之间的界面的空穴密度降低，并抑制晶体缺陷的生长。因此，实施方式1的碳化硅半导体装置能够在内置二极管流通电流，能够应用于在内置二极管流通反馈电流的变换器。
另外，在以外延生长形成高浓度n型外延层时，寿命的精度依赖于浓度、膜厚而偏差大。另一方面，在实施方式1中，由于质子照射以离子注入的方式进行，因此寿命控制体的可控性好，能够稳定地形成。另外，由于以离子注入的方式进行，因此能够以与外延生长相比较低的成本制作。
(实施方式2)
图9是示出实施方式2的碳化硅半导体装置的结构的截面图。实施方式2的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同点在于，在n-型漂移层3也注入有质子。
如图9所示，质子被注入到n-型漂移层3的、从n型边界层2侧的表面起算深度为h3的区域。深度h3例如是n-型漂移层3的膜厚。图10是示出实施方式2的碳化硅半导体装置的质子浓度的图。图10示出图9的A-A1部分的质子浓度，纵轴表示从p+型接触区7的与n+型碳化硅半导体基板1侧相反一侧的表面起算的深度，横轴表示质子浓度。另外，横轴的虚线表示n+型碳化硅半导体基板1与n型边界层2之间的界面。
如图10所示，n-型漂移层3的质子的浓度比注入到n+型碳化硅半导体基板1、n型边界层2的质子的浓度低。通过将低浓度的质子注入到n-型漂移层3，从而能够降低碳化硅半导体装置的Qrr(反向恢复电荷量)，并能够在用于变换器等的情况下降低开关损耗。
另外，图11是示出实施方式2的碳化硅半导体装置的空穴密度的图。图11示出图9的A-A1部分的空穴密度，纵轴表示从p+型接触区7的与n+型碳化硅半导体基板1侧相反一侧的表面起算的深度，横轴表示空穴密度。另外，横轴的虚线表示n+型碳化硅半导体基板1与n型边界层2之间的界面。图12是示出实施方式2的碳化硅半导体装置的内置二极管的特性的图。在图12中，纵轴表示正向电流，单位为A。另外，横轴表示正向电压，单位为V。
如图11所示，在注入了质子的情况下，与没有注入质子的情况相比n-型漂移层3的空穴密度降低。然而，如图12所示，正向电流降低得少，处于能够使用内置二极管的范围内。另外，图13是示出实施方式2的碳化硅半导体装置的反向恢复时的电流特性的图。在图13中，纵轴表示电流，横轴表示时间。如图13所示，可知在注入了质子的情况下，反向恢复时电流降低得少，Qrr降低。
(实施方式2的碳化硅半导体装置的制造方法)
实施方式2的碳化硅半导体装置是在实施方式1的碳化硅半导体装置的制造方法中，通过在将质子从碳化硅半导体基体的第一主面侧(p+型基区4侧)照射到n+型碳化硅半导体基板1与n型边界层2之间的界面附近之前，或者进行了照射之后，也将质子照射到n-型漂移层3而制造。
如以上说明，根据实施方式2的碳化硅半导体装置，作为寿命控制体，质子被注入到n+型碳化硅半导体基板与n型边界层之间的界面附近。据此，具有与实施方式1相同的效果。另外，在实施方式2中，质子也被注入到n-型漂移层3。据此，能够降低碳化硅半导体装置的Qrr，能够在用于变换器等的情况下降低开关损耗。
(实施方式3)
实施方式3的碳化硅半导体装置的结构与实施方式1的碳化硅半导体装置的结构相同，因此省略说明。实施方式3的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同点在于，质子从背面注入。
(实施方式3的碳化硅半导体装置的制造方法)
图14是示出实施方式3的碳化硅半导体装置的制造过程中的状态的截面图。实施方式3的碳化硅半导体装置是通过在实施方式1的碳化硅半导体装置的制造方法中，在将质子照射到n+型碳化硅半导体基板1与n型边界层2之间的界面附近时，如图14的箭头C那样从n+型碳化硅半导体基板1的第二主面(背面，即碳化硅半导体基体的背面)照射质子而制造。
在从背面照射质子的情况下，例如基板的膜厚为100μm的情况下，以4MeV的加速电压照射质子。通过从背面照射质子，从而能够防止质子进入到栅绝缘膜5，碳化硅半导体装置的阈值不发生变化。
这里，图15是示出实施方式3的碳化硅半导体装置的质子浓度的图。图16是示出实施方式3的碳化硅半导体装置的空穴密度的图。图15、图16示出图1的A-A1部分的质子浓度、空穴密度，纵轴表示从p+型接触区7的与n+型碳化硅半导体基板1侧相反一侧的表面起算的深度，横轴分别表示质子浓度、空穴密度。另外，横轴的虚线表示n+型碳化硅半导体基板1与n型边界层2之间的界面。如图15、图16所示，在从背面照射质子的情况下，质子浓度、空穴密度也和从第一主面侧照射质子的情况相同。
如以上说明，根据实施方式3的碳化硅半导体装置，作为寿命控制体，质子被从背面注入到n+型碳化硅半导体基板与n型边界层之间的界面附近。据此，具有与实施方式1相同的效果。另外，在实施方式3中，由于防止质子进入到栅绝缘膜，因此碳化硅半导体装置的阈值不发生变化。
(实施方式4)
图17是示出实施方式4的碳化硅半导体装置的结构的截面图。实施方式4的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同点在于，代替质子而注入氦(He)。
如图17所示，氦被注入到例如，n+型碳化硅半导体基板1的、从n型边界层2侧的表面起算深度为h1’以上的区域，以及n型边界层2的、从n+型碳化硅半导体基板1侧的表面起算深度为h2’以上的区域。这里，h1’、h2’的值可以是与质子情况下的h1(例如，2μm)、h2(例如，3μm)相同的值。
与质子相同地，氦成为寿命控制体，能够使n+型碳化硅半导体基板1与n型边界层2之间的界面的空穴密度降低2个数量级以上。据此，能够减少空穴与电子的复合，抑制晶体缺陷的生长。
这里，图18是示出实施方式4的碳化硅半导体装置的氦浓度的图。图19是示出实施方式4的碳化硅半导体装置的空穴密度的图。图18、图19示出图17的A-A1部分的氦浓度、空穴密度，纵轴表示从p+型接触区7的表面起算的深度，横轴分别表示氦浓度、空穴密度。另外，横轴的虚线表示n+型碳化硅半导体基板1与n型边界层2之间的界面。如图18、图19所示，在注入了氦的情况下，也能够使n+型碳化硅半导体基板1与n型边界层2之间的界面的空穴密度降低2个数量级以上。
(实施方式4的碳化硅半导体装置的制造方法)
实施方式4的碳化硅半导体装置是通过在实施方式1的碳化硅半导体装置的制造方法中代替照射质子，而将氦从碳化硅半导体基体的第一主面侧(p+型基区4侧)照射到n+型碳化硅半导体基板1与n型边界层2之间的界面附近而制造。氦例如以3.5MeV的加速电压进行照射。
如以上说明，根据实施方式4的碳化硅半导体装置，作为寿命控制体，氦被注入到n+型碳化硅半导体基板与n型边界层之间的界面附近。据此，具有与实施方式1相同的效果。
(实施方式5)
图20是示出实施方式5的碳化硅半导体装置的结构的截面图。在实施方式5中，示出碳化硅半导体装置是IGBT的情况。如图20所示，设有p型碳化硅半导体基板16，并在p+型基区4的内部，在基体第一主面侧选择性地设有n+型发射区17。
另外，发射电极18介由在层间绝缘膜9开口而成的接触孔，与n+型发射区17和p+型接触区7接触。在p型碳化硅半导体基板16的第二主面(背面，即碳化硅半导体基体的背面)设有背面电极(未图示)。背面电极构成集电极。在背面电极的表面设有集电极焊垫(未图示)。实施方式5的碳化硅半导体装置的其他结构与实施方式1的碳化硅半导体装置相同。
在实施方式5的碳化硅半导体装置中，作为寿命控制体，质子被注入到p型碳化硅半导体基板16与n型边界层2之间的界面附近，以及n-型漂移层3与p+型基区4之间的界面附近。由于IGBT进行双极动作，因此晶体缺陷也从n-型漂移层3与p+型基区4之间的界面生长，从而质子也被注入到n-型漂移层3与p+型基区4之间的界面附近。
该质子成为寿命控制体，能够降低p型碳化硅半导体基板16与n型边界层2之间的界面和n-型漂移层3与p+型基区4之间的界面的空穴密度。据此，能够减少空穴与电子的复合，抑制晶体缺陷的生长。
图21是示出实施方式5的碳化硅半导体装置的质子浓度的图。图21示出图20的A-A1部分的质子浓度，纵轴表示从p+型接触区7的表面起算的深度，横轴表示质子浓度。另外，横轴的虚线L1表示p型碳化硅半导体基板16与n型边界层2之间的界面，横轴的虚线L2表示n-型漂移层3与p+型基区4之间的界面。
如图20、图21所示，质子被注入到，例如p型碳化硅半导体基板16的、从n型边界层2侧的表面起算深度为h1”以上的区域、以及n型边界层2的、从p型碳化硅半导体基板16侧的表面起算深度为h2”以上的区域。另外，质子被注入到，例如n-型漂移层3的、从p+型基区4侧的表面起算深度为h4”以上的区域，以及p+型基区4的、从n-型漂移层3侧的表面起算深度为h3”以上的区域。
另外，图22是示出实施方式5的碳化硅半导体装置的空穴密度的图。图22示出图20的A-A1部分的空穴密度，纵轴表示从p+型接触区7的表面起算的深度，横轴表示空穴密度。另外，横轴的虚线L1表示p型碳化硅半导体基板16与n型边界层2之间的界面，横轴的虚线L2表示n-型漂移层3与p+型基区4之间的界面。如图22所示，在p型碳化硅半导体基板16与n型边界层2之间的界面，以及n-型漂移层3与p+型基区4之间的界面处的空穴密度降低。
图23是示出实施方式5的碳化硅半导体装置的IcVce特性的图。在图23中，纵轴表示集电极电流Ic，单位为A。另外，横轴表示集电极-发射极间电压，单位为V。如图23所示，即使在注入质子而使空穴密度减少的情况下，IGBT的特性也不会大幅改变。
(实施方式5的碳化硅半导体装置的制造方法)
实施方式5的碳化硅半导体装置是通过在实施方式1的碳化硅半导体装置的制造方法中，在将质子照射到p型碳化硅半导体基板16与n型边界层2之间的界面附近之前，或者进行了照射之后，将质子照射到n-型漂移层3与p+型基区4之间的界面附近而制造。
如以上说明，根据实施方式5的碳化硅半导体装置，作为寿命控制体，质子被注入到p型碳化硅半导体基板与n型边界层之间的界面附近，以及n-型漂移层与p+型基区之间的界面附近。据此，在IGBT中也具有与实施方式1相同的效果。
(实施方式6)
图24是示出实施方式6的碳化硅半导体装置的结构的截面图。实施方式6的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同点在于，质子也被注入到栅绝缘膜5。
图25是示出实施方式6的碳化硅半导体装置的质子浓度的图。图25示出图24的A-A1部分的质子浓度，纵轴表示从p+型接触区7的表面起算的深度，横轴表示质子浓度。另外，横轴的虚线表示n+型碳化硅半导体基板1与n型边界层2之间的界面。如图24、图25所示，质子被注入到从p+型基区4的源电极10侧的表面起算深度为h3的区域。深度h3是设有栅绝缘膜5的沟槽15的深度。
图26是示出实施方式6的碳化硅半导体装置的CV特性的图。在图26中，纵轴表示栅绝缘膜5的电容量，单位为F。横轴表示栅极电压，单位为V。如图26所示，通过由质子注入引起栅绝缘膜5的空穴密度降低，从而提高CV特性。因此，利用质子注入能够制造高品质的栅绝缘膜5。
(实施方式6的碳化硅半导体装置的制造方法)
实施方式6的碳化硅半导体装置是通过在实施方式1的碳化硅半导体装置的制造方法中，在将质子从碳化硅半导体基体的第一主面侧(p+型基区4侧)照射到n+型碳化硅半导体基板1与n型边界层2之间的界面附近之前，或者照射之后，也将质子照射到栅绝缘膜5而制造。
如以上说明，根据实施方式6的碳化硅半导体装置，作为寿命控制体，质子被注入到n+型碳化硅半导体基板与n型边界层之间的界面附近。据此，具有与实施方式1相同的效果。另外，在实施方式6中，质子也被注入到栅绝缘膜5。据此，能够制造高品质的栅绝缘膜5，能够使CV特性提高。
(实施例)
图27是示出实施例的碳化硅半导体装置的质子浓度的图。另外，图28是示出实施例的碳化硅半导体装置的空穴密度的图。另外，图29是示出现有例的碳化硅半导体装置的空穴密度的图。在图27中，纵轴表示质子浓度。单位为/cm3。另外，横轴表示从n-型漂移层3的表面起算的深度，单位为μm。在图28、图29中，纵轴表示空穴密度，单位为/cm3。另外，横轴表示从n-型漂移层3的表面起算的深度，单位为μm。
图27是对实施方式1的碳化硅半导体装置进行了拟合的情况下的质子浓度。图28是对实施方式1的碳化硅半导体装置和现有例的碳化硅半导体装置进行了拟合的情况下的空穴密度。图27、图28是在实施方式1的碳化硅半导体装置中不设置n型边界层2的情况下的例子。另外，图29是对现有例的碳化硅半导体装置进行了拟合的情况下的空穴密度。
如图28、图29所示，可知质子成为寿命控制体，在n+型碳化硅半导体基板1与n-型漂移层3之间的界面处，空穴密度比没有质子注入的情况低。
以上，本发明在不脱离本发明的主旨的范围内能够进行各种变更，在上述的各实施方式中，例如各部分的尺寸、杂质浓度等根据所要求的规格等进行各种设定。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但对本发明而言将第一导电型设为p型，将第二导电型设为n型也同样成立。另外，本发明对于具有MOS结构的半导体装置进行了说明，但也能够应用于双极半导体装置。
工业上的可利用性
如以上所述，本发明的碳化硅半导体装置及碳化硅半导体装置的制造方法对于使用将二极管反向并联连接到碳化硅MOSFET的变换器电路的电力变换装置、各种工业用机械等的电源装置等有用。

Claims (9)

1.一种碳化硅半导体装置，其特征在于，具备：
第一导电型的半导体基板；
第一导电型的第一半导体层，其被设置于所述半导体基板上，且杂质浓度比所述半导体基板的杂质浓度低；
第二导电型的第二半导体层，其被设置于所述第一半导体层的、与所述半导体基板侧相反的一侧；
第一导电型的第一半导体区，其被选择性地设置于所述第二半导体层的、与所述第一半导体层相反的一侧的表面层，且杂质浓度比所述半导体基板的杂质浓度高；
栅电极，其隔着栅绝缘膜设置于与被夹在所述第一半导体区和所述第一半导体层之间的所述第二半导体层的表面上的至少一部分相对的区域；以及
第一电极，其被设置于所述第一半导体区和所述第二半导体层的表面，
浓度为1×1013/cm3以上且1×1015/cm3以下的质子被注入到所述半导体基板的、从所述第一半导体层侧的表面起算2μm以上的第一区，以及所述第一半导体层的、从所述半导体基板侧的表面起算3μm以上的第二区。
2.如权利要求1所记载的碳化硅半导体装置，其特征在于，
浓度小于1×1013/cm3的质子被注入到所述第一半导体层的、除所述第二区以外的区域。
3.如权利要求1或2所记载的碳化硅半导体装置，其特征在于，
质子被注入到所述栅绝缘膜。
4.如权利要求1至3中任一项所记载的碳化硅半导体装置，其特征在于，
代替所述质子而注入氦。
5.一种碳化硅半导体装置，其特征在于，具备：
第二导电型的半导体基板；
第一导电型的第一半导体层，其被设置于所述半导体基板上；
第二导电型的第二半导体层，其被设置于所述第一半导体层的、与所述半导体基板侧相反的一侧；
第一导电型的第一半导体区，其被选择性地设置于所述第二半导体层的、与所述第一半导体层相反的一侧的表面层，且杂质浓度比所述第一半导体层的杂质浓度高；以及
栅电极，其隔着栅绝缘膜设置于与被夹在所述第一半导体区和所述第一半导体层之间的所述第二半导体层的表面上的至少一部分相对的区域，
质子被注入到所述半导体基板的、从所述第一半导体层侧的表面起算为第一预定深度的第一区，所述第一半导体层的、从所述半导体基板侧的表面起算为第二预定深度的第二区，所述第一半导体层的、从所述第二半导体层侧的表面起算为第三预定深度的第三区，以及所述第二半导体层的、从所述第一半导体层侧的表面起算为第四预定深度的第四区。
6.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在第一导电型的半导体基板上形成第一导电型的第一半导体层，所述第一半导体层的杂质浓度比所述半导体基板的杂质浓度低；
第二工序，在所述第一半导体层的、与所述半导体基板侧相反的一侧形成第二导电型的第二半导体层；
第三工序，在所述第二半导体层的、与所述第一半导体层相反的一侧的表面层选择性地形成第一导电型的第一半导体区，所述第一半导体区的杂质浓度比所述半导体基板的杂质浓度高；
第四工序，将栅电极隔着栅绝缘膜形成于与被夹在所述第一半导体区和所述第一半导体层之间的所述第二半导体层的表面上的至少一部分相对的区域；
第五工序，将质子照射到所述半导体基板的、从所述第一半导体层侧的表面起算2μm以上的第一区，以及所述第一半导体层的、从所述半导体基板侧的表面起算3μm以上的第二区，将质子的浓度设为1×1013/cm3以上且1×1015/cm3以下；以及
第六工序，在所述第一半导体区和所述第二半导体层的表面形成第一电极。
7.如权利要求6所记载的碳化硅半导体装置的制造方法，其特征在于，
在所述第五工序中，从所述半导体基板的所述第一电极侧照射质子，
在所述第六工序之后，包括在420℃以下进行热处理的第七工序。
8.如权利要求6所记载的碳化硅半导体装置的制造方法，其特征在于，
在所述第五工序中，从所述半导体基板的与所述第一电极相反的一侧照射质子；
在所述第六工序之后，包括在420℃以下进行热处理的第七工序。
9.一种碳化硅半导体装置的制造方法，其特征在于，包括：
第一工序，在第二导电型的半导体基板上形成第一导电型的第一半导体层；
第二工序，在所述第一半导体层的、与所述半导体基板侧相反的一侧形成第二导电型的第二半导体层；
第三工序，在所述第二半导体层的、与所述第一半导体层相反的一侧的表面层选择性地形成第一导电型的第一半导体区，所述第一半导体区的杂质浓度比所述半导体基板的杂质浓度高；
第四工序，将栅电极隔着栅绝缘膜形成于与被夹在所述第一半导体区和所述第一半导体层之间的所述第二半导体层的表面上的至少一部分相对的区域；
第五工序，将质子照射到所述半导体基板的、从所述第一半导体层侧的表面起算为第一预定深度的第一区，所述第一半导体层的、从所述半导体基板侧的表面起算为第二预定深度的第二区，所述第一半导体层的、从所述第二半导体层侧的表面起算为第三预定深度的第三区，以及所述第二半导体层的、从所述第一半导体层侧的表面起算为第四预定深度的第四区。
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