JP7292233B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
例えば、トランジスタなどの半導体装置において、特性変動が小さいことが望まれる。
特許第５９９２０９４号公報
本発明の実施形態は、特性変動を小さくできる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、第１素子領域を含む。第１素子領域は、第１半導体領域、第２半導体領域、第３半導体領域、第１導電層及び第２導電層を含む。前記第１半導体領域は、第１部分領域、第２部分領域及び第３部分領域を含み、第１導電形である。前記第１部分領域から前記第１導電層への第２方向は、前記第２部分領域から前記第１部分領域への第１方向と交差する。前記第２方向において、前記第３部分領域は、前記第２部分領域と前記第２導電層との間にある。前記第２導電層は、前記第３部分領域とショットキー接触する。前記第２半導体領域は、前記第１半導体部分を含み第２導電形である。前記第１半導体部分は、前記第２方向において前記第１部分領域と前記第１導電層との間にある。前記第３半導体領域は、前記第１導電形である。前記第３半導体領域の少なくとも一部は、前記第２方向において前記第１部分領域と前記第１半導体部分との間にある。前記第３半導体領域における前記第１導電形の不純物の濃度は、前記第１部分領域における前記第１導電形の前記不純物の濃度よりも高い。
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を例示する模式図である。 図３は、第１実施形態に係る半導体装置の特性を例示する模式的断面図である。 図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図５は、半導体装置の特性を例示するグラフ図である。 図６は、半導体装置の特性を例示するグラフ図である。 図７は、実施形態に係る半導体装置を例示する模式図である。 図８（ａ）及び図８（ｂ）は、半導体装置の特性を例示するグラフ図である。 図９（ａ）及び図９（ｂ）は、半導体装置の特性を例示するグラフ図である。 図１０は、半導体装置の特性を例示するグラフ図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図１に示すように、実施形態に係る半導体装置１１０は、第１素子領域Ｅ１を含む。半導体装置１１０は、後述する第２素子領域を含んでもよい。第２素子領域は、例えばセル領域である。後述するように、第１素子領域Ｅ１の少なくとも一部は、第２素子領域の外側に設けられる。第１素子領域Ｅ１は、例えば、終端領域である。
第１素子領域Ｅ１は、第１半導体領域１１、第２半導体領域１２、第３半導体領域１３、第１導電層３１及び第３導電層３２を含む。
第１半導体領域１１は、第１部分領域１１ａ、第２部分領域１１ｂ及び第３部分領域１１ｃを含む。第１半導体領域１１は、第１導電形である。第２部分領域１１ｂから第１部分領域１１ａへの第１方向は、第２部分領域１１ｂから第３部分領域１１ｃへの第２方向と交差する。
第１方向をＸ軸方向とする。Ｘ軸方向に対して垂直な１つの方向をＺ軸方向とする。Ｘ軸方向及びＺ軸方向に対して垂直な方向をＹ軸方向とする。第２方向は、例えば、Ｚ軸方向である。
第１部分領域１１ａから第１導電層３１への第２方向（Ｚ軸方向）は、第２部分領域１１ｂから第１部分領域１１ａへの第１方向と交差する。
第２方向（Ｚ軸方向）において、第３部分領域１１ｃは、第２部分領域１１ｂと第２導電層３２との間にある。例えば、第２導電層３２から第１導電層３１への方向は、第１方向（Ｘ軸方向）に沿う。第２導電層３２は、第３部分領域１１ｃとショットキー接触する。例えば、第３部分領域１１ｃと第２導電層３２によりショットキーバリアダイオードＤ１が形成される。
第２半導体領域１２は、第１半導体部分１２ａを含む。第２半導体領域１２は、第２導電形である。第１半導体部分１２ａは、第２方向（Ｚ軸方向）において、第１部分領域１１ａと第１導電層３１との間にある。
第１導電層３１は、第２半導体領域１２と電気的に接続される。第１半導体領域１１の第１部分領域１１ａ、第２半導体領域１２及び第１導電層３１により、例えば、寄生ｐｎダイオードＤ２が形成される。
第３半導体領域１３は、第１導電形である。
例えば、第１導電形はｎ形であり、第２導電形はｐ形である。実施形態において、第１導電形がｐ形であり、第２導電形がｎ形でもよい。以下では、第１導電形はｎ形であり、第２導電形はｐ形とする。
第３半導体領域１３の少なくとも一部は、第２方向（Ｚ軸方向）において、第１部分領域１１ａと第１半導体部分１２ａとの間にある。第３半導体領域１３は、第３部分領域１１ｃに繋がる。例えば、第３半導体領域１３と第３部分領域１１ｃとの間に、電流が流れることが可能である。
例えば、第３半導体領域１３における第１導電形の不純物の濃度は、第１部分領域１１ａにおける第１導電形の不純物の濃度よりも高い。例えば、第３半導体領域１３における第１導電形の不純物の濃度は、前記第２部分領域１１ｂにおける第１導電形の不純物の濃度よりも高い。例えば、第３半導体領域１３における第１導電形の不純物の濃度は、第３部分領域１１ｃにおける第１導電形の不純物の濃度よりも高い。
例えば、第３半導体領域１３が設けられることで、第１部分領域１１ａ及び第２半導体領域１２による寄生ｐｎダイオードＤ２がオンし難くなる。寄生ｐｎダイオードＤ２がオンするＸ軸方向における位置が、ショットキーバリアダイオードＤ１のＸ軸方向における位置から遠くなる。
このような構成により、例えば、第２導電層３２から第３部分領域１１ｃに向けて注入される電子電流と、第１導電層３１から第２半導体領域１２に向けて注入されるホール電流と、の空間的な位置が分離される。これにより、電子とホールとの再結合が抑制される。再結合が抑制されることで、半導体内部における欠陥の拡張が抑制できる。例えば、半導体内部において欠陥の生成が抑制できる。これにより、半導体装置の特性変動が抑制できる。例えば、半導体装置の破壊が抑制できる。実施形態によれば、特性変動を小さくできる半導体装置を提供できる。例えば、高い信頼性が得られる。
第１半導体領域１１、第２半導体領域１２及び第３半導体領域１３は、例えば、ＳｉＣを含む。半導体領域がＳｉＣを含む場合に、再結合が生じると、積層欠陥が拡大し、特性劣化が生じやすい。特性劣化は、例えば、ダイオードのオン電圧Ｖｆの劣化を含む。特性劣化は、例えば、ＭＯＳＦＥＴのオン抵抗Ｒｏｎの劣化を含む。特性劣化は、例えば、ＭＯＳＦＥＴのしきい値電圧Ｖｔｈの劣化を含む。半導体領域がＳｉＣを含む場合に、上記の第３半導体領域１３が設けられることで再結合が抑制されるため、特性変動を効果的に小さくできる。例えば、高い信頼性が得られる。
図１に示すように、半導体装置１１０は、第１電極５１及び第２電極５２を含んでもよい。第１電極５１から第２電極５２への方向は、第２方向（Ｚ軸方向）に沿う。この例では、第１電極５１と第２電極５２との間に、第１半導体領域１１の少なくとも一部がある。第１半導体領域１１と第２電極５２との間に、第１導電層３１及び第２導電層３２がある。第１導電層３１及び第２導電層３２は、第２電極５２と電気的に接続される。例えば、第２導電層３２は、第２半導体領域１２と接している。
後述するように、セル領域がトランジスタなどを含む場合に、第１電極５１は、例えばドレイン電極に対応し、第２電極５２は、ソース電極に対応する。
図１に示すように、この例では、第１素子領域Ｅ１は、第４半導体領域１４をさらに含む。第４半導体領域１４は、第２導電形（例えばｐ形）である。第４半導体領域１４は、第２方向（Ｚ軸方向）において、第１半導体部分１２ａと第１導電層３１との間に設けられる。第４半導体領域１４における第２導電形の不純物の濃度は、第２半導体領域１２（例えば、第１半導体部分１２ａ）における第２導電形の不純物の濃度よりも高い。
１つの例において、第１導電層３１は、第４半導体領域１４とオーミック接触する。
この例では、第１素子領域Ｅ１は、第１化合物領域４１ａをさらに含む。第１化合物領域４１ａは、第４半導体領域１４と第１導電層３１との間に設けられる。第１導電層３１は、第１化合物領域４１ａを介して、第４半導体領域１４と電気的に接続される。第１化合物領域４１ａは、例えば、シリサイドを含む。第１化合物領域４１ａは、例えば、ニッケルを含むシリサイド（例えば、ＮｉＳｉ２）を含む。第１化合物領域４１ａが設けられることで、良好な電気的な接続が得られる。
図１に示すように、第１半導体領域１１は、第４部分領域１１ｄをさらに含んでもよい。第１方向（Ｘ軸方向）において、第１部分領域１１ａは、第２部分領域１１ｂと第４部分領域１１ｄとの間にある。第４部分領域１１ｄから第３半導体領域１３の一部への方向は、第２方向（Ｚ軸方向）に沿う。例えば、第３半導体領域１３は、Ｘ軸方向に沿って、第１導電層３１よりも長く設けられる。これにより、例えば、電子電流と、ホール電流と、の空間的な位置を効果的に分離することができる。
図１に示すように、第２半導体領域１２は、第２半導体部分１２ｂをさらに含んでもよい。第２半導体部分１２ｂは、第１方向（Ｘ軸方向）において、第３部分領域１１ｃと第４半導体領域１４との間にある。例えば、第１半導体領域１１は、第５部分領域１１ｅをさらに含む。第５部分領域１１ｅは、第１方向（Ｘ軸方向）において、第２部分領域１１ｂと第１部分領域１１ａとの間にある。第３半導体領域１３の一部は、第２方向（Ｚ軸方向）において、第５部分領域１１ｅと第２半導体部分１２ｂとの間にある。このような第３半導体領域１３において、第３部分領域１１ｃとの安定した接続が得られる。
図１に示すように、第１素子領域Ｅ１は、第３導電層３３と、第２導電形（例えばｐ形）の第５半導体領域１５と、第１導電形（例えばｎ形）の第６半導体領域１６と、をさらに含んでもよい。
第１半導体領域１１は、第６部分領域１１ｆをさらに含む。第２部分領域１１ｂは、第１方向（Ｘ軸方向）において、第６部分領域１１ｆと第１部分領域１１ａとの間にある。第５半導体領域１５は、第３半導体部分１５ｃを含む。第６部分領域１１ｆの少なくとも一部は、第２方向（Ｚ軸方向）において、第６部分領域１１ｆと第３半導体部分１５ｃと、の間にある。第６半導体領域１６は、第３部分領域１１ｃに繋がる。第６半導体領域１６における第１導電形の不純物の濃度は、第３部分領域１１ｃにおける第１導電形の不純物の濃度よりも高い。
例えば、第６部分領域１１ｆ、第５半導体領域１５及び第３導電層３３により、例えば、別の寄生ｐｎダイオードＤ２が形成される。第６半導体領域１６が設けられることで、例えば、第２導電層３２から第３部分領域１１ｃに向けて注入される電子電流と、第３導電層３３から第５半導体領域１５に向けて注入されるホール電流と、の空間的な位置が分離される。これにより、電子とホールとの再結合が抑制される。再結合が抑制されることで、半導体領域における欠陥が抑制できる。これにより、半導体装置の特性の変動が抑制できる。実施形態によれば、特性変動を小さくできる半導体装置を提供できる。例えば、高い信頼性が得られる。
１つの例において、第３半導体領域１３と第６半導体領域１６との間の第１方向（Ｘ軸方向）に沿う距離は、第２導電層３２の第１方向に沿う長さよりも短い。
図１に示すように、第１素子領域Ｅ１は、第２導電形の第７半導体領域１７をさらに含んでもよい。第７半導体領域１７は、第２方向（Ｚ軸方向）において、第３半導体部分１５ｃと第３導電層３３との間に設けられる。第７半導体領域１７における第２導電形の不純物の濃度は、第５半導体領域１５（例えば、第３半導体部分１５ｃ）における第２導電形の不純物の濃度よりも高い。
図１に示すように、第１素子領域Ｅ１は、第２化合物領域４１ｂをさらに含んでもよい。第２化合物領域４１ｂは、例えば、シリサイド（例えばＮｉＳｉ２など）を含む。第２化合物領域４１ｂは、第７半導体領域１７と第３導電層３３との間に設けられる。第３導電層３３は、第２化合物領域４１ｂを介して、第７半導体領域１７と電気的に接続される。
図１に示すように、第１半導体領域１１は、第７部分領域１１ｇをさらに含んでもよい。第１方向（Ｘ軸方向）において、第６部分領域１１ｆは、第７部分領域１１ｇと第２部分領域１１ｂとの間に設けられる。第１半導体領域１１は、第８部分領域１１ｈをさらに含んでもよい。第１方向（Ｘ軸方向）において、第８部分領域１１ｈは、第６部分領域１１ｆと第２部分領域１１ｂとの間に設けられる。
第５半導体領域１５は、第４半導体部分１５ｄを含んでもよい。第４半導体部分１５ｄは、Ｘ軸方向において、第７半導体領域１７と第３部分領域１１ｃとの間に設けられる。第４半導体部分１５ｄは、Ｚ軸方向において、第８部分領域１１ｈと第４半導体部分１５ｄとの間に設けられる。第６半導体領域１６の一部は、第２方向（Ｚ軸方向）において、第７部分領域１１ｇと第５半導体領域１５との間にある。
図１に示すように、第１素子領域Ｅ１は、第８半導体領域１８を含んでもよい。第８半導体領域１８は、例えば、第１導電形である。第８半導体領域１８は、例えば、基板でよい。第８半導体領域１８は、例えば、ＳｉＣ基板でもよい。
例えば、第８半導体領域１８の上に、第１半導体領域１１がエピタキシャル成長により形成されてもよい。例えば、第１半導体領域１１の一部に不純物が導入されて、上記の第２～第７半導体領域１２～１７が形成される。
これらの半導体領域がＳｉＣを含む場合、ｎ形の不純物は、例えば、Ｎ、Ｐ及びＡｓよりなる群から選択された少なくともいずれかを含む。ｐ形の不純物は、例えば、Ｂ、Ａｌ及びＧａよりなる群から選択された少なくともいずれかを含む。
第１半導体領域１１における第１導電形の不純物の濃度は、例えば、１．１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下である。
第２半導体領域１２及び第５半導体領域１５における第２導電形の不純物の濃度は、例えば、５×１０１８／ｃｍ３以上１×１０１９／ｃｍ３以下である。
第３半導体領域１３及び第６半導体領域１６における第１導電形の不純物の濃度は、例えば、５×１０１５／ｃｍ３以上５×１０１７／ｃｍ３以下である。第３半導体領域１３及び第６半導体領域１６における第１導電形の不純物の濃度は、例えば、６×１０１６／ｃｍ３以上２×１０１７／ｃｍ３以下であることが好ましい。
第４半導体領域１４及び第７半導体領域１７における第２導電形の不純物の濃度は、例えば、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。
第８半導体領域１８における第１導電形の不純物の濃度は、例えば、１×１０１８／ｃｍ３以上１×１０２０／ｃｍ３以下である。上記の半導体領域における不純物のプロファイルの例については、後述する。
第１半導体領域１１の少なくとも一部は、例えば、ｎ領域である。第３部分領域１１ｃは、例えばｎ－領域である。第２半導体領域１２及び第５半導体領域１５は、例えば、ｐ領域である。第３半導体領域１３及び第６半導体領域１６は、例えば、ｎ＋領域である。第４半導体領域１４及び第７半導体領域１７は、例えばｐ＋領域である。
第１導電層３１、第２導電層３２及び第３導電層３３は、Ｔｉ、Ｎｉ、Ｍｏ、及び、ポリシリコンよりなる群から選択された少なくとも１つを含む。
図１に示すように、第１素子領域Ｅ１は、絶縁部材６０を含んでもよい。絶縁部材６０は、例えば、上記の各種の半導体領域と、第２電極５２との間に設けられる。絶縁部材６０は、例えば、酸化シリコン（例えばＳｉＯ２など）を含む。
図２（ａ）及び図２（ｂ）は、第１実施形態に係る半導体装置を例示する模式図である。
図２（ａ）は、平面図である。図２（ｂ）は、図２（ａ）のＡ１－Ａ１線断面図である。
図２（ａ）及び図２（ｂ）に示すように、半導体装置１１０は、第１素子領域Ｅ１に加えて、第２素子領域Ｅ２（セル領域）をさらに含む。第２素子領域Ｅ２は、トランジスタＴｒ１及びダイオードＤ３の少なくともいずれかを含む。第１素子領域Ｅ１の少なくとも一部は、第２素子領域Ｅ２の外側に設けられる。第１素子領域Ｅ１に、図１に例示した構成が設けられる。図２（ａ）には、ゲート電極（配線ＧＰ）の形状が例示されている。第２素子領域Ｅ２（セル領域）において、ダイオードＤ３は、例えば、ショットキーバリアダイオードである。第２素子領域Ｅ２において、トランジスタＴｒ１（例えばＭＯＳトランジスタ）における寄生ｐｎダイオードは、ダイオードＤ３（ショットキーバリアダイオード）によりクランプされる。これにより、寄生ｐｎダイオードによる意図しない電荷（例えばホール）の注入が抑制される。
一方、第１素子領域Ｅ１（終端領域）において、上記の第３半導体領域１３及び第６半導体領域１６が設けられない場合、第１素子領域Ｅ１の寄生ｐｎダイオードＤ２がオン状態となりやすい。このため、ショットキーバリアダイオードＤ１からの電子電流と、寄生ｐｎダイオードＤ２からのホール電流と、の間の距離が短い。このため、再結合が生じやすい。
実施形態においては、第３半導体領域１３及び第６半導体領域１６が設けられる。これにより、ショットキーバリアダイオードＤ１からの電子電流と、寄生ｐｎダイオードＤ２からのホール電流と、の間の距離が長くなる。これにより、再結合が効果的に抑制される。
図３は、第１実施形態に係る半導体装置の特性を例示する模式的断面図である。
図３に示すように、第２導電層３２から電子Ｅｃが第１半導体領域１１に向かって流れる。実施形態においては、第３半導体領域１３が設けられているため、電子Ｅｃは、第３部分領域１１ｃから第３半導体領域１３に向かって流れる。電子Ｅｃの流れ（電子電流）が、Ｘ軸方向に沿って（Ｘ－Ｙ平面に沿って）広がる。電子ＥｃがＸ軸方向に沿って流れる領域においては、寄生ｐｎダイオードＤ２はオンし難い。このため、電子ＥｃがＸ軸方向に沿って流れる領域には、第１導電層３１からのホールＨｃが入り難い。ホールＨｃは、第２導電層３２から見て、Ｘ軸方向に遠い領域に流れる。
電子Ｅｃの密度は、第２導電層３２の直下で高く、第２導電層３２から離れると、低い。ホールＨｃが流れる領域においては、電子の密度は低い。これにより、電子とホールとの再結合が抑制される。
図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図４に示すように、実施形態に係る半導体装置１１０において、第４半導体領域１４は、第１端ｅ１及び第２端ｅ２を含む。第１端ｅ１から第２端ｅ２への方向は、第１方向（Ｘ軸方向）に沿う。第１端ｅ１の第１方向（Ｘ軸方向）における位置は、第３部分領域１１ｃの第１方向（Ｘ軸方向）における位置と、第２端ｅ２の第１方向（Ｘ軸方向）における位置と、の間にある。例えば、第１端ｅ１の第１方向（Ｘ軸方向）における位置は、第３部分領域１１ｃと第２半導体領域１２との間の境界ｂｆ１の第１方向（Ｘ軸方向）における位置と、第２端ｅ２の第１方向（Ｘ軸方向）における位置と、の間にある。
第３半導体領域１３は、第３端ｅ３及び第４端ｅ４を含む。第３端ｅ３から第４端ｅ４への方向は、第１方向（Ｘ軸方向）に沿う。第４端ｅ４の位置は、第２半導体領域１２の外縁の位置と一致してもよい。第４端ｅ４の位置は、第１素子領域Ｅ１の外縁の位置と一致しても良い。第１端ｅ１の第１方向（Ｘ軸方向）における位置は、第３端ｅ３の第１方向における位置と、第４端ｅ４の第１方向における位置と、の間にある。
例えば、上記の境界ｂｆ１の第１方向における位置は、第３端ｅ３の第１方向における位置と、第１端ｅ１の第１方向における位置と、の間にある。境界ｂｆ１の第１方向における位置が、第３端ｅ３の第１方向における位置と一致してもよい。
第２端ｅ２の第１方向（Ｘ軸方向）における位置は、第１端ｅ１の第１方向における位置と、第４端ｅ４の第１方向における位置と、の間にある。第３部分領域１１ｃと第２半導体領域１２との間の境界ｂｆ１の第１方向（Ｘ軸方向）における位置と、第２端ｅ２の第１方向における位置と、の間の第１方向における距離を第１距離ｄ１とする。第２端ｅ２の第１方向における位置と、第４端ｅ４の第１方向における位置と、の間の第１方向における距離を第２距離ｄ２とする。第２距離ｄ２は、第４半導体領域１４からからみて、Ｘ軸方向に沿って第３半導体領域１３が延出している領域の長さに対応する。
実施形態において、第２距離ｄ２は、第１距離ｄ１よりも長いことが好ましい。これにより、電子Ｅｃの密度が高い位置から、ホールＨｃが実質的に注入される位置を遠ざけることができる。
実施形態において、例えば、第２距離ｄ２は、第１距離ｄ１の２倍以上でもよい。第２距離ｄ２は、第１距離ｄ１の３倍以上でもよい。第２距離ｄ２は、第１距離ｄ１の５倍以上でもよい。第２距離ｄ２は、第１距離ｄ１の１０倍以上でもよい。
実施形態に係る１つの例において、第２距離ｄ２は、例えば、５μｍ以上である。第２距離ｄ２は、例えば、１０μｍ以下でもよい。
図４に示すように、第３半導体領域１３の第２方向（Ｚ軸方向）に沿う長さを厚さｔ１３とする。厚さｔ１３は、例えば、０．１μｍ以上２μｍ以下である。厚さｔ１３は、例えば、０．２μｍ以上２μｍ以下でもよい。例えば、厚さｔ１３は、第２距離ｄ２の０．００１倍以上１倍以下である。
１つの例において、第３半導体領域１３の第２方向に沿う厚さｔ１３は、第１半導体部分１２ａの第２方向に沿う厚さｔ１２の０．１倍以上５倍以下である。
第１導電層３１と第２導電層３２との間の第１方向（Ｘ軸方向）に沿う距離を第３距離ｄ３とする。第３距離ｄ３は、例えば、０．５μｍ以上２μｍ以下である。第３距離ｄ３が０．５μｍ以上であることで、例えば、製造が容易になる。第１距離ｄ１が２μｍ以下であることで、半導体装置の小型化が容易になる。
図４に示すように、第２部分領域１１ｂと第３部分領域１１ｃとの間の境界を第１境界ｂ１とする。第１部分領域１１ａと第３半導体領域１３との間の境界を第２境界ｂ２とする。第３半導体領域１３と第２半導体領域１２との間の境界を第３境界ｂ３とする。第１境界ｂ１は、例えば、第３部分領域１１ｃの下端に対応する。第２境界ｂ２は、例えば、第３半導体領域１３の下端に対応する。第３境界ｂ３は、例えば、第２半導体領域１２の下端に対応する。
例えば、第１境界ｂ１の第２方向（Ｚ軸方向）における位置は、第２境界ｂ２の第２方向における位置と、第３境界ｂ３の第２方向における位置と、の間にある。これにより、例えば、第３部分領域１１ｃから第３半導体領域１３に流れる電流が、第３部分領域１１ｃから第２部分領域１１ｂに流れる電流よりも多くなる。例えば、第３半導体領域１３の電位と、第２半導体領域１２の電位と、の差が小さくなる。例えば、Ｘ軸方向において、より遠くまで寄生ｐｎダイオードＤ２をクランプすることが可能になる。
図５は、半導体装置の特性を例示するグラフ図である。
図５の横軸は、ドレイン電圧Ｖｄである。図５の縦軸は、ドレイン電流Ｉｄである。図５には、実施形態に係る半導体装置１１０の特性の測定結果に加えて、第１参考例の半導体装置１１９の特性の測定結果が例示されている。半導体装置１１９においては、ショットキーダイオードが設けられていない。これを除く半導体装置１１９の構成は、半導体装置１１０の構成と同様である。
図５に示すように、半導体装置１１０においては、半導体装置１１９に比べて、同じドレイン電圧Ｖｄにおけるドレイン電流Ｉｄの絶対値が小さい。これは、半導体装置１１０においては、第１素子領域Ｅ１の寄生ｐｎダイオードＤ２に基づく電流が、半導体装置１１９に比べて小さいことに起因すると考えられる。
図６は、半導体装置の特性を例示するグラフ図である。
図６の横軸は、ドレイン電圧Ｖｄである。図６の縦軸は、パラメータＰＩｄである。パラメータＰＩｄは、ドレイン電流Ｉｄのドレイン電圧Ｖｄの変化に対する２階微分に対応する。
図６に示すように、半導体装置１１９においては、ピークｐ１とピークｐ２とが観測される。ピークｐ１は、第１素子領域Ｅ１の寄生ｐｎダイオードＤ２に起因する。ピークｐ２は、第２素子領域Ｅ２のダイオードＤ３に起因する。図６に示すように、半導体装置１１０においては、これらのピークが観測されない。半導体装置１１９においては、上記のピークに対応する発光が観測される。半導体装置１１０においては、発光は観測されない。
図７は、実施形態に係る半導体装置を例示する模式図である。
図７は、半導体装置１１０の半導体領域における不純物の濃度のプロファイルを例示している。図７は、図１のＸ１－Ｘ２線分におけるプロファイルに対応する。図７の横軸は、Ｚ軸方向における位置ｐＺである。縦軸は、第１導電形の不純物の濃度Ｃ１、及び、第２導電形の不純物の濃度Ｃ２である。図７に示すように、第３半導体領域１３は、第１導電形の不純物と、第２導電形の不純物と、を含む。第２導電形の不純物の濃度Ｃ２は、第３半導体領域１３の位置に「裾野」を有する。
図７に示すように、第２半導体領域１２は、領域１２ｐ、領域１２ｑ及び領域１２ｒを含んでもよい。第３半導体領域１３と領域１２ｒとの間に、領域１２ｑがある。第３半導体領域１３と領域１２ｑとの間に、領域１２ｐがある。領域１２ｒは、例えば、表面側領域である。領域１２ｑは、例えば、中間領域である。領域１２ｐは、深い領域である。領域１２ｒにおける第２導電形の不純物濃度は、例えば、１×１０１５／ｃｍ３以上１×１０１８／ｃｍ３以下である。このような濃度により、例えば、しきい値電圧が適切に調整される。領域１２ｑにおける第２導電形の不純物濃度は、例えば、１×１０１７／ｃｍ３以上１×１０１８／ｃｍ３以下である。このような濃度により、例えば、パンチスルーが抑制できる。領域１２ｐにおける第２導電形の不純物濃度は、例えば、１×１０１６／ｃｍ３以上１×１０１７／ｃｍ３以下である。このような濃度により、例えば、高い耐圧が得られる。
実施形態において、第４半導体領域１４及び第７半導体領域１７のＺ軸方向における位置は、例えば、領域１２ｑのＺ軸方向における位置に対応してもよい。
図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）及び図１０は、半導体装置の特性を例示するグラフ図である。
これらの図には、以下の第１～第６条件ＣＣ１～ＣＣ６の半導体装置の特性に関するシミュレーション結果が示されている。第１条件ＣＣ１においては、終端領域にショットキーバリアダイオードが設けられていない。第２～第６条件ＣＣ２～ＣＣ６においては、終端領域にショットキーバリアダイオードが設けられている。第２条件ＣＣ２においては、図１に例示した構成において、第３半導体領域１３が設けられていない。
第３～第６条件ＣＣ３～ＣＣ６は、図１に例示した構成を有する。第３半導体領域１３の厚さｔ１３は、第３半導体領域１３の第１導電形の不純物のピークの半値全幅とする。第３条件ＣＣ３においては、第３半導体領域１３における第１導電形の不純物濃度のピークは、６×１０１６／ｃｍ３であり、厚さｔ１３は、０．１μｍである。第４条件ＣＣ４においては、第３半導体領域１３における第１導電形の不純物濃度のピークは、１．２×１０１６／ｃｍ３であり、厚さｔ１３は、０．１μｍである。第５条件ＣＣ５においては、第３半導体領域１３における第１導電形の不純物濃度のピークは、１．２×１０１７／ｃｍ３であり、厚さｔ１３は、０．１５μｍである。第６条件ＣＣ６においては、第３半導体領域１３における第１導電形の不純物濃度のピークは、１．２×１０１７／ｃｍ３であり、厚さｔ１３は、０．２μｍである。
図８（ａ）の縦軸は、ドレイン電流Ｉｄである。図８（ｂ）の縦軸は、ショットキーバリアダイオードに流れる電流ＩＳＢＤである。図９（ａ）の縦軸は、第１導電層３１から流れるホール電流Ｉｈである。図９（ｂ）の縦軸は、第１導電層３１から流れる電子電流Ｉｅである。これらの特性において、ドレイン電圧は４Ｖである。
図８（ａ）に示すように、第３～第６条件ＣＣ３～ＣＣ６においては、大きいドレイン電流Ｉｄが得られる。図８（ｂ）に示すように、第３～第６条件ＣＣ３～ＣＣ６においては、電流ＩＳＢＤは大きい。図９（ａ）に示すように、第３～第６条件ＣＣ３～ＣＣ６においては、ホール電流Ｉｈは小さい。図９（ｂ）に示すように、第３条件ＣＣ３においては、電子電流Ｉｅは小さい。第４～第６条件ＣＣ４～ＣＣ６においては、電子電流Ｉｅは実質的に生じない。
図１０の縦軸は、ドリフト領域におけるＳＲＨ（Shockley-Read-Hall）再結合の積分値ＩＲである。図１０に示すように、第３～第６条件ＣＣ３～ＣＣ６においては、ＳＲＨ再結合の、第１素子領域Ｅ１内の積分値ＩＲが小さい。この傾向は、第３半導体領域１３における第１導電形の不純物濃度のピークが高いとき、または、厚さｔ１３が厚いときに増長する。
実施形態において、不純物の濃度に関する情報は、例えば、ＳＩＭＳ分析（Secondary Ion Mass Spectrometry）などにより得られる。半導体領域の端は、例えば、不純物の濃度のピークの１／２の濃度が得られる位置としてもよい。半導体領域の幅は、例えば、不純物の濃度に関しての半値全幅としてもよい。
実施形態によれば、特性変動を小さくできる半導体装置を提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体領域、導電層、化合物領域、電極及び絶縁部材などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１～１８…第１～第８半導体領域、 １１ａ～１１ｈ…第１～第８部分領域、 １２ａ、１２ｂ…第１、第２半導体部分、 １２ｐ～１２ｒ…領域、 １５ｃ、１５ｄ…第３、第４半導体部分、 ３１～３３…第１～第３導電層、 ４１ａ、４１ｂ…第１、第２化合物領域、 ５１、５２…第１、第２電極、 ６０…絶縁部材、 １１０、１１９…半導体装置、 Ｃ１、Ｃ２…濃度、 ＣＣ１～ＣＣ６…第１～第６条件、 Ｄ１…ショットキーバリアダイオード、 Ｄ２…寄生ｐｎダイオード、 Ｄ３…ダイオード、 Ｅ１、Ｅ２…第１、第２素子領域、 Ｅｃ…電子、 ＧＰ…配線、 Ｈｃ…ホール、 ＩＲ…積分値、 ＩＳＢＤ…電流、 Ｉｄ…ドレイン電流、 Ｉｅ…電子電流、 Ｉｈ…ホール電流、 ＰＩｄ…パラメータ、 Ｔｒ１…トランジスタ、 Ｖｄ…ドレイン電圧、 ｂ１～ｂ３…第１～第３境界、 ｂｆ１…境界、 ｄ１～ｄ２…第１～第３距離、 ｅ１～ｅ４…第１～第４端、 ｐ１、ｐ２…ピーク、 ｐＺ…位置、 ｔ１２、ｔ１３…厚さ

Claims (18)

  1. 第１部分領域、第２部分領域及び第３部分領域を含む第１導電形の第１半導体領域と、
    第１導電層であって、前記第１部分領域から前記第１導電層への第２方向は、前記第２部分領域から前記第１部分領域への第１方向と交差する、前記第１導電層と、
    第２導電層であって、前記第２方向において、前記第３部分領域は、前記第２部分領域と前記第２導電層との間にあり、前記第２導電層は、前記第３部分領域とショットキー接触する、前記第２導電層と、
    第１半導体部分を含む第２導電形の第２半導体領域であって、前記第１半導体部分は、前記第２方向において前記第１部分領域と前記第１導電層との間にある、前記第２半導体領域と、
    前記第１導電形の第３半導体領域であって、前記第３半導体領域の少なくとも一部は、前記第２方向において前記第１部分領域と前記第１半導体部分との間にあり、前記第３半導体領域における前記第１導電形の不純物の濃度は、前記第１部分領域における前記第１導電形の前記不純物の濃度よりも高い、前記第３半導体領域と、
    を含む第１素子領域を備え、
    前記第１素子領域は、前記第２導電形の第４半導体領域をさらに含み、
    前記第４半導体領域は、前記第２方向において、前記第１半導体部分と前記第１導電層との間に設けられ、
    前記第４半導体領域における前記第２導電形の不純物の濃度は、前記第１半導体部分における前記第２導電形の前記不純物の濃度よりも高く、
    前記第４半導体領域は、第１端及び第２端を含み、
    前記第１端から前記第２端への方向は、前記第１方向に沿い、
    前記第１端の前記第１方向における位置は、前記第３部分領域の前記第１方向における位置と、前記第２端の前記第１方向における位置と、の間にあり、
    前記第３半導体領域は、第３端及び第４端を含み、
    前記第３端から前記第４端への方向は、前記第１方向に沿い、
    前記第１端の前記第１方向における前記位置は、前記第３端の前記第１方向における位置と、前記第４端の前記第１方向における位置と、の間にあり、
    前記第２端の前記第１方向における前記位置は、前記第１端の前記第１方向における前記位置と、前記第４端の前記第１方向における前記位置と、の間にあり、
    前記第２端の前記第１方向における前記位置と、前記第４端の前記第１方向における前記位置と、の間の前記第１方向における第２距離は、前記第３部分領域と前記第２半導体領域との間の境界の前記第１方向における位置と、前記第２端の前記第１方向における前記位置と、の間の前記第１方向における第１距離よりも長い、半導体装置。
  2. 前記境界の前記第１方向における前記位置は、前記第３端の前記第１方向における前記位置と、前記第１端の前記第１方向における前記位置と、の間にある、請求項１記載の半導体装置。
  3. 第１部分領域、第２部分領域及び第３部分領域を含む第１導電形の第１半導体領域と、
    第１導電層であって、前記第１部分領域から前記第１導電層への第２方向は、前記第２部分領域から前記第１部分領域への第１方向と交差する、前記第１導電層と、
    第２導電層であって、前記第２方向において、前記第３部分領域は、前記第２部分領域と前記第２導電層との間にあり、前記第２導電層は、前記第３部分領域とショットキー接触する、前記第２導電層と、
    第１半導体部分を含む第２導電形の第２半導体領域であって、前記第１半導体部分は、前記第２方向において前記第１部分領域と前記第１導電層との間にある、前記第２半導体領域と、
    前記第１導電形の第３半導体領域であって、前記第３半導体領域の少なくとも一部は、前記第２方向において前記第１部分領域と前記第１半導体部分との間にあり、前記第３半導体領域における前記第１導電形の不純物の濃度は、前記第１部分領域における前記第１導電形の前記不純物の濃度よりも高い、前記第３半導体領域と、
    を含む第１素子領域を備え、
    前記第１素子領域は、前記第２導電形の第４半導体領域をさらに含み、
    前記第４半導体領域は、前記第２方向において、前記第１半導体部分と前記第１導電層との間に設けられ、
    前記第４半導体領域における前記第２導電形の不純物の濃度は、前記第１半導体部分における前記第２導電形の前記不純物の濃度よりも高く、
    前記第４半導体領域は、第１端及び第２端を含み、
    前記第１端から前記第２端への方向は、前記第１方向に沿い、
    前記第１端の前記第１方向における位置は、前記第３部分領域の前記第１方向における位置と、前記第２端の前記第１方向における位置と、の間にあり、
    前記第３半導体領域は、第３端及び第４端を含み、
    前記第３端から前記第４端への方向は、前記第１方向に沿い、
    前記第１端の前記第１方向における前記位置は、前記第３端の前記第１方向における位置と、前記第４端の前記第１方向における位置と、の間にあり、
    前記第２端の前記第１方向における前記位置は、前記第１端の前記第１方向における前記位置と、前記第４端の前記第１方向における前記位置と、の間にあり、
    前記第３部分領域と前記第２半導体領域との間の境界の前記第１方向における位置は、前記第３端の前記第１方向における前記位置と、前記第１端の前記第１方向における前記位置と、の間にある、半導体装置。
  4. 前記第１導電層は、前記第４半導体領域とオーミック接触する、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体領域における前記第１導電形の前記不純物の前記濃度は、前記第３部分領域における前記第１導電形の前記不純物の濃度よりも高い、請求項１～４のいずれか１つに記載の半導体装置。
  6. トランジスタ及びダイオードの少なくともいずれかを含む第２素子領域をさらに備え、
    前記第１素子領域の少なくとも一部は、前記第２素子領域の外側に設けられた、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１素子領域は、第１化合物領域をさらに含み、
    前記第１化合物領域は、前記第４半導体領域と前記第１導電層との間に設けられ、
    前記第１導電層は、前記第１化合物領域を介して、前記第４半導体領域と電気的に接続された、請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第１化合物領域は、シリサイドを含む、請求項７記載の半導体装置。
  9. 前記第１半導体領域は、第４部分領域をさらに含み、
    前記第１方向において前記第１部分領域は前記第２部分領域と前記第４部分領域との間にあり、
    前記第４部分領域から前記第３半導体領域の一部への方向は、前記第２方向に沿う、請求項１～８のいずれか１つに記載の半導体装置。
  10. 前記第１導電層と前記第２導電層との間の前記第１方向に沿う長さは、０．５μｍ以上２μｍ以下である、請求項１～９のいずれか１つに記載の半導体装置。
  11. 前記第２部分領域と前記第３部分領域との間の境界の前記第２方向における位置は、前記第１部分領域と前記第３半導体領域との間の境界の前記第２方向における位置と、前記第３半導体領域と前記第２半導体領域との間の境界の前記第２方向における位置と、の間にある、請求項１～１０のいずれか１つに記載の半導体装置。
  12. 前記第２半導体領域は、第２半導体部分をさらに含み、
    前記第２半導体部分は、前記第１方向において、前記第３部分領域と前記第４半導体領域との間にあり、
    前記第１半導体領域は、第５部分領域をさらに含み、
    前記第３半導体領域の一部は、前記第２方向において、前記第５部分領域と前記第２半導体部分との間にある、請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第１素子領域は、
    第３導電層と、
    前記第２導電形の第５半導体領域と、
    前記第１導電形の第６半導体領域と、
    をさらに含み、
    前記第１半導体領域は、第６部分領域をさらに含み、
    前記第５半導体領域は、第３半導体部分を含み、
    前記第２部分領域は、前記第１方向において前記第６部分領域と前記第１部分領域との間にあり、
    前記第６半導体領域の少なくとも一部は、前記第２方向において前記第６部分領域と前記第３半導体部分と、の間にあり、
    前記第６半導体領域は、前記第３部分領域に繋がり、前記第６半導体領域における前記第１導電形の不純物の濃度は、前記第３部分領域における前記第１導電形の前記不純物の前記濃度よりも高い、請求項１～１２のいずれか１つに記載の半導体装置。
  14. 前記第１素子領域は、前記第２導電形の第７半導体領域をさらに含み、
    前記第７半導体領域は、前記第２方向において、前記第３半導体部分と前記第３導電層との間に設けられ、
    前記第７半導体領域における前記第２導電形の不純物の濃度は、前記第３半導体部分における前記第２導電形の前記不純物の濃度よりも高い、請求項１３記載の半導体装置。
  15. 前記第１素子領域は、シリサイドを含む第２化合物領域をさらに含み、
    前記第２化合物領域は、前記第７半導体領域と前記第３導電層との間に設けられ、
    前記第３導電層は、前記第２化合物領域を介して、前記第７半導体領域と電気的に接続された、請求項１４記載の半導体装置。
  16. 前記第３半導体領域と前記第６半導体領域との間の前記第１方向に沿う距離は、前記第２導電層の前記第１方向に沿う長さよりも短い、請求項１３～１５のいずれか１つに記載の半導体装置。
  17. 第１電極と、
    第２電極と、
    をさらに備え、
    前記第１電極から前記第２電極への方向は、前記第２方向に沿い、
    前記第１電極と前記第２電極との間に前記第１半導体領域の少なくとも一部があり、
    前記第１半導体領域と前記第２電極との間に、前記第１導電層及び前記第２導電層があり、
    前記第１導電層及び前記第２導電層は、前記第２電極と電気的に接続された、請求項１～１６のいずれか１つに記載の半導体装置。
  18. 前記第１半導体領域、前記第２半導体領域及び前記第３半導体領域は、ＳｉＣを含む、請求項１～１７のいずれか１つに記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006511961A (ja) 2002-12-20 2006-04-06 クリー　インコーポレイテッド 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法
JP2010225878A (ja) 2009-03-24 2010-10-07 Denso Corp ショットキーバリアダイオードを備えた半導体装置およびその製造方法
JP2015029046A (ja) 2013-07-01 2015-02-12 株式会社東芝 半導体装置
JP5992094B2 (ja) 2013-04-03 2016-09-14 三菱電機株式会社 半導体装置
JP2017055009A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2541609B1 (en) * 2010-02-23 2019-07-03 Yoshitaka Sugawara Semiconductor device
JP2012089702A (ja) * 2010-10-20 2012-05-10 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
TWI451498B (zh) * 2011-12-28 2014-09-01 Pfc Device Corp 具快速反應速度的金氧半ｐ－ｎ接面二極體及其製作方法
JP6037664B2 (ja) * 2012-06-07 2016-12-07 株式会社 日立パワーデバイス 半導体装置およびその製造方法
US9184229B2 (en) * 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US9209252B2 (en) * 2013-12-18 2015-12-08 Taiwan Semiconductor Manufacturing Company Limited Formation of nickel silicon and nickel germanium structure at staggered times
JP6170856B2 (ja) * 2014-03-14 2017-07-26 株式会社東芝 半導体装置
WO2016052261A1 (ja) 2014-10-01 2016-04-07 三菱電機株式会社 半導体装置
JP6168370B2 (ja) 2015-12-17 2017-07-26 ローム株式会社 ＳｉＣ電界効果トランジスタ
US11189720B2 (en) 2017-02-24 2021-11-30 Mitsubishi Electric Corporation Silicon carbide semiconductor device and power converter
JP6799515B2 (ja) 2017-09-20 2020-12-16 株式会社東芝 半導体装置
JP7052322B2 (ja) * 2017-11-28 2022-04-12 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6782263B2 (ja) * 2018-02-07 2020-11-11 株式会社東芝 半導体装置、基板、半導体装置の製造方法、及び、基板の製造方法
CN108682695B (zh) * 2018-08-07 2023-12-22 济南晶恒电子有限责任公司 一种大电流低正向压降碳化硅肖特基二极管芯片及其制备方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006511961A (ja) 2002-12-20 2006-04-06 クリー　インコーポレイテッド 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法
JP2010225878A (ja) 2009-03-24 2010-10-07 Denso Corp ショットキーバリアダイオードを備えた半導体装置およびその製造方法
JP5992094B2 (ja) 2013-04-03 2016-09-14 三菱電機株式会社 半導体装置
JP2015029046A (ja) 2013-07-01 2015-02-12 株式会社東芝 半導体装置
JP2017055009A (ja) 2015-09-11 2017-03-16 株式会社東芝 半導体装置

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