JP2017055009A - 半導体装置 - Google Patents

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Abstract

【課題】逆バイアス時の素子破壊の抑制を可能とする半導体装置を提供する。【解決手段】半導体装置１００は、素子領域に形成されたトレンチの底部にｐ型領域２８を設けるトレンチ型ＪＢＳである。第１の面に設けられた第アノード電極１２と、第２の面に設けられたカソード電極１４と、半導体層２０内に設けられ、一部が第アノード電極１２と接するｎ−型の半導体領域２０と、素子領域内の半導体領域２０とアノード電極１２との間に設けられたｐ型のアノード領域２２と、アノード領域２２とアノード電極１２との間に設けられ、アノード電極１２と電気的に接続され、アノード領域２２よりも不純物濃度の高いｐ＋型のアノード領域２４と、終端領域内のｎ−半導体領域２０と第１の面との間に設けられ、アノード電極１２と電気的に接続され、第２の面との間の距離が、第２の面とアノード領域２２との距離よりも大きいｐ−型のリサーフ領域２６と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ショットキーバリアダイオード（ＳＢＤ）やＳＢＤの一種のＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）では、順方向のサージ電流対策として、素子領域内にＰｉＮダイオードを設ける場合がある。素子領域内にＰｉＮダイオード部を設けることで、ＰｉＮダイオード部の伝導度変調を利用して大きなサージ電流を流すことを可能としている。
また、ＳＢＤやＪＢＳでは、逆バイアス時の素子領域の端部の電界強度を緩和し、素子破壊を抑制するために、素子領域の周囲の終端領域に終端構造を設ける。終端構造は、例えば、リサーフやガードリングである。
逆バイアス時の素子破壊を抑制する観点から、素子領域のジャンクション破壊耐圧を終端構造のジャンクション破壊耐圧よりも低くすることが望ましい。
特開２０１３−１１５３９４号公報
本発明が解決しようとする課題は、逆バイアス時の素子破壊の抑制を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面を有する半導体層の一部である素子領域と、前記半導体層の一部であり、前記素子領域を囲む終端領域と、前記第１の面に設けられた第１の電極と、前記第２の面に設けられた第２の電極と、前記半導体層内に設けられ、一部が前記第１の電極と接する第１導電型の第１の半導体領域と、前記素子領域内の前記第１の半導体領域と前記第１の電極との間に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域と前記第１の電極との間に設けられ、前記第１の電極と電気的に接続され、前記第２の半導体領域よりも第２導電型の不純物濃度の高い第２導電型の第３の半導体領域と、前記終端領域内の前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続され、前記第２の面との間の距離が、前記第２の面と前記第２の半導体領域との距離よりも大きい第２導電型の第４の半導体領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 比較形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を有する半導体層の一部である素子領域と、半導体層の一部であり、素子領域を囲む終端領域と、第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、半導体層内に設けられ、一部が第１の電極と接する第１導電型の第１の半導体領域と、素子領域内の第１の半導体領域と第１の電極との間に設けられた第２導電型の第２の半導体領域と、第２の半導体領域と第１の電極との間に設けられ、第１の電極と電気的に接続され、第２の半導体領域よりも第２導電型の不純物濃度の高い第２導電型の第３の半導体領域と、終端領域内の第１の半導体領域と第１の面との間に設けられ、第１の電極と電気的に接続され、第２の面との間の距離が、第２の面と第２の半導体領域との距離よりも大きい第２導電型の第４の半導体領域と、を備える。
本実施形態の半導体装置は、第１の面と第２の面を有する半導体層と、第１の面に設けられた第１の電極と、第２の面に設けられた第２の電極と、半導体層内に設けられ、一部が第１の電極と接する第１導電型の第１の半導体領域と、第１の半導体領域と第１の電極との間の半導体層内に設けられた第２導電型の第２の半導体領域と、第２の半導体領域と第１の電極との間の半導体層内に設けられ、第１の電極と電気的に接続され、第２の半導体領域よりも第２導電型の不純物濃度の高い第２導電型の第３の半導体領域と、半導体層内に第２の半導体領域を囲んで設けられ、第１の電極と電気的に接続され、第２の面との間の距離が、第２の面と第２の半導体領域との距離よりも大きい第２導電型の第４の半導体領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。図２は、本実施形態の半導体装置の模式上面図である。図２は、半導体層の第１の面側の不純物領域を示す。図１は、図２のＡ−Ａ’断面に相当する。
本実施形態の半導体装置はＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）である。本実施形態のＪＢＳ１００は、素子領域に形成されたトレンチの底部にｐ型領域を設けるトレンチ型ＪＢＳ１００である。
ＪＢＳ１００の半導体層は、素子領域と終端領域を備える。素子領域は、終端領域に囲まれる。
素子領域は、ＪＢＳ１００の順バイアス時に主に電流が流れる領域として機能する。終端領域は、ＪＢＳ１００の逆バイアス時に、素子領域の端部に印加される電界の強度を緩和し、ＪＢＳ１００の素子耐圧を向上させる領域として機能する。
ＪＢＳ１００は、ＳｉＣ層（半導体層）１０、アノード電極（第１の電極）１２、カソード電極（第２の電極）１４、フィールド酸化膜１６、シリサイド層３０を備える。ＳｉＣ層１０は、第１の面と第２の面を備える。アノード電極１２は、ＳｉＣ層１０の第１の面に設けられる。カソード電極１４は、ＳｉＣ層１０の第２の面に設けられる。フィールド酸化膜１６はＳｉＣ層１０の第１の面に設けられる。
ＳｉＣ層１０は、ｎ＋型のカソード領域（第６の半導体領域）１８、ｎ−型のドリフト領域（第１の半導体領域）２０、ｐ型の第１のアノード領域（第２の半導体領域）２２、ｐ＋型の第２のアノード領域（第３の半導体領域）２４、ｐ−型のリサーフ領域（第４の半導体領域）２６、ｐ型領域（第５の半導体領域）２８、ｐ型のエッジ領域２３、ｐ＋型のエッジコンタクト領域２５を備える。
ｐ型の第１のアノード領域（第２の半導体領域）２２、ｐ＋型の第２のアノード領域（第３の半導体領域）２４、及び、ｐ型領域（第５の半導体領域）２８は、素子領域に設けられる。ｐ−型のリサーフ領域（第４の半導体領域）２６は、終端領域に設けられる。
ＳｉＣ層１０は、単結晶のＳｉＣ（炭化珪素）である。ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣである。ＳｉＣ層１０の第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のカソード領域１８は、ＳｉＣ層１０内に設けられる。ｎ＋型のカソード領域１８は、カソード電極１４とｎ−型のドリフト領域２０との間に設けられる。
ｎ＋型のカソード領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０１８以上１×１０２１ｃｍ−３以下である。ｎ＋型のカソード領域１８のｎ型不純物の不純物濃度は、ｎ−型のドリフト領域２０のｎ型不純物の不純物濃度よりも高い。ｎ−型のドリフト領域２０の一部は、アノード電極１２に接する。
ｎ−型のドリフト領域２０は、ＳｉＣ層１０内に設けられる。ｎ−型のドリフト領域２０は、ｎ＋型のカソード領域１８上に設けられる。
ｎ−型のドリフト領域２０は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０１５以上２×１０１６ｃｍ−３以下である。ｎ−型のドリフト領域２０の厚さは、例えば、３μｍ以上３０μｍ以下である。
なお、ｎ＋型のカソード領域１８と、ｎ−型のドリフト領域２０との間に、ｎ型不純物の不純物濃度が、ｎ＋型のカソード領域１８の不純物濃度と、ｎ−型のドリフト領域２０の不純物濃度との間の濃度のｎ型のバッファ層（図示せず）が設けられても構わない。
ｐ型の第１のアノード領域２２は、ＳｉＣ層１０内に設けられる。ｐ型の第１のアノード領域２２は、ｎ−型のドリフト領域２０とアノード電極１２との間に設けられる。
ｐ型の第１のアノード領域２２は、第１の面に形成されたトレンチの底部に設けられる。ｐ型の第１のアノード領域２２は、例えば、第１の面にトレンチを形成した後、ｐ型不純物をＳｉＣ層１０にイオン注入することにより形成される。トレンチの深さは、例えば、０．３μｍ以上１．０μｍ以下である。
ｐ型の第１のアノード領域２２は、例えば、図２に示すようにｐ＋型の第２のアノード領域２４を囲むように設けられる。
ｐ型の第１のアノード領域２２は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
第１の面を基準とするｐ型の第１のアノード領域２２の深さは、例えば、０．７μｍ以上２．０μｍ以下である。ｐ型の第１のアノード領域２２の幅（図１中の“ｗ１”）は、例えば、５．０μｍ以上２０．０μｍ以下である。
ｐ＋型の第２のアノード領域２４は、ＳｉＣ層１０内に設けられる。ｐ＋型の第２のアノード領域２４は、ｐ型の第１のアノード領域２２とアノード電極１２との間に設けられる。ｐ＋型の第２のアノード領域２４は、ｐ型の第１のアノード領域２２の中に設けられる。ｐ＋型の第２のアノード領域２４は、アノード電極１２と電気的に接続される。
ｐ＋型の第２のアノード領域２４は、第１の面に形成されたトレンチの底部に設けられる。ｐ＋型の第２のアノード領域２４は、例えば、第１の面にトレンチを形成した後、トレンチの一部が開口したマスク材をマスクに、ｐ型不純物をＳｉＣ層１０にイオン注入することにより形成される。トレンチの深さは、例えば、０．３μｍ以上１．０μｍ以下である。
ｐ＋型の第２のアノード領域２４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ＋型の第２のアノード領域２４の不純物濃度は、ｐ型の第１のアノード領域２２の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第１の面を基準とするｐ＋型の第２のアノード領域２４の深さは、例えば、０．５μｍ以上１．２μｍ以下である。ｐ＋型の第２のアノード領域２４の幅は、例えば、２．０μｍ以上１５．０μｍ以下である。
ｐ型のエッジ領域２３は、ＳｉＣ層１０内に設けられる。ｐ型のエッジ領域２３は、は、ｎ−型のドリフト領域２０とアノード電極１２との間に設けられる。
ｐ型のエッジ領域２３は、第１の面に形成されたトレンチの底部に設けられる。ｐ型のエッジ領域２３は、例えば、第１の面にトレンチを形成した後、ｐ型不純物をＳｉＣ層１０にイオン注入することにより形成される。トレンチの深さは、例えば、０．３μｍ以上１．０μｍ以下である。ｐ型のエッジ領域２３は、例えば、ｐ型の第１のアノード領域２２と同一のプロセスステップで、同時形成される。
ｐ型のエッジ領域２３は、例えば、図２に示すように素子領域の外周部に環状に設けられる。
ｐ型のエッジ領域２３は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
第１の面を基準とするｐ型のエッジ領域２３の深さは、例えば、０．７μｍ以上２．０μｍ以下である。ｐ型のエッジ領域２３の深さは、ｐ型の第１のアノード領域２２に等しい。
ｐ＋型のエッジコンタクト領域２５は、ＳｉＣ層１０内に設けられる。ｐ＋型のエッジコンタクト領域２５は、ｐ型のエッジ領域２３とアノード電極１２との間に設けられる。ｐ＋型のエッジコンタクト領域２５は、ｐ型のエッジ領域２３の中に設けられる。ｐ＋型のエッジコンタクト領域２５は、アノード電極１２と電気的に接続される。ｐ＋型のエッジコンタクト領域２５は、例えば、図２に示すように素子領域の外周部に環状に設けられる。
ｐ＋型のエッジコンタクト領域２５は、第１の面に形成されたトレンチの底部に設けられる。ｐ＋型のエッジコンタクト領域２５は、例えば、第１の面にトレンチを形成した後、トレンチの一部が開口したマスク材をマスクに、ｐ型不純物をＳｉＣ層１０にイオン注入することにより形成される。トレンチの深さは、例えば、０．３μｍ以上１．０μｍ以下である。ｐ＋型のエッジコンタクト領域２５は、例えば、ｐ＋型の第２のアノード領域２４と同一のプロセスステップで、同時形成される。
ｐ＋型のエッジコンタクト領域２５は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ＋型のエッジコンタクト領域２５の不純物濃度は、ｐ型のエッジ領域２３の不純物濃度よりも高い。ｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第１の面を基準とするｐ＋型のエッジコンタクト領域２５の深さは、例えば、０．５μｍ以上１．２μｍ以下である。
ｐ型のリサーフ領域２６は、ＳｉＣ層１０内に設けられる。ｐ型のリサーフ領域２６は、ｐ型の第１のアノード領域２２とｐ型領域２８とを囲んで設けられる。ｐ型のリサーフ領域２６は、アノード電極１２と電気的に接続される。
第２の面とｐ型のリサーフ領域２６との距離（図１中の“ｄ２”）は、第２の面とｐ型の第１のアノード領域２２との距離（図１中の“ｄ１”）よりも大きい。すなわち、ｄ２＞ｄ１である。言い換えれば、第１の面を基準とするｐ型のリサーフ領域２６の深さは、第１の面を基準とする第１のアノード領域２２の深さよりも浅い。
ｎ＋型のカソード領域１８の厚さは略一定であるため、ｎ＋型のカソード領域１８とｐ型のリサーフ領域２６との距離は、ｎ＋型のカソード領域１８とｐ型の第１のアノード領域２２との距離よりも大きい。言い換えれば、ｎ＋型のカソード領域１８とｐ型のリサーフ領域２６との間のｎ−型のドリフト領域２０の厚さは、ｎ＋型のカソード領域１８とｐ型の第１のアノード領域２２との間のｎ−型のドリフト領域２０の厚さよりも厚い。
ｐ型のリサーフ領域２６は、ＪＢＳ１００の耐圧を向上させるための終端構造である。
ｐ型のリサーフ領域２６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
ｐ型のリサーフ領域２６のｐ型不純物の不純物濃度は、ｐ型の第１のアノード領域２２、ｐ型のエッジ領域２３のｐ型不純物の不純物濃度よりも低い。
複数のｐ型領域２８は、ｐ型のリサーフ領域２６に囲まれたＳｉＣ層１０内に設けられる。ｐ型領域２８の幅（図１中の“ｗ２”）は、ｐ型の第１のアノード領域２２の幅（図１中の“ｗ１”）よりも狭い。すなわち、ｗ２＜ｗ１である。ｐ型領域２８は、アノード電極１２と接する。
ｐ型領域２８は、例えば、図２に示すようにストライプ形状である。
第２の面とｐ型のリサーフ領域２６との距離（図１中の“ｄ２”）は、第２の面とｐ型領域２８との距離（図１中の“ｄ３”）よりも大きい。すなわち、ｄ２＞ｄ３である。言い換えれば、第１の面を基準とするｐ型のリサーフ領域２６の深さは、第１の面を基準とするｐ型領域２８の深さよりも浅い。
ｐ型領域２８は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
第１の面を基準とするｐ型領域２８の深さは、例えば、０．７μｍ以上２．０μｍ以下である。ｐ型領域２８の幅（図１中の“ｗ２”）は、例えば、１．０μｍ以上３．０μｍ以下である。ｐ型領域２８とｐ型領域２８との間隔は、例えば、１．０μｍ以上５．０μｍ以下である。
ｐ型領域２８は、第１の面に形成されたトレンチの底部に設けられる。ｐ型領域２８は、例えば、第１の面にトレンチを形成した後、ｐ型不純物をＳｉＣ層１０にイオン注入することにより形成される。トレンチの深さは、例えば、０．３μｍ以上１．０μｍ以下である。
例えば、第２の面とｐ型の第１のアノード領域２２との間の距離（図１中の“ｄ１”）が、第２の面とｐ型領域２８との距離（図１中の“ｄ３”）と略同一である。すなわち、ｄ１＝ｄ３である。また、ｐ型の第１のアノード領域２２のｐ型不純物の不純物濃度が、ｐ型領域２８のｐ型不純物の不純物濃度と略同一である。
例えば、同一のプロセスステップで、ｐ型領域２８と、ｐ型の第１のアノード領域２２を形成する。例えば、ｐ型領域２８形成用のトレンチとｐ型の第１のアノード領域２２形成用のトレンチを同時形成する。その後、トレンチの底部にｐ型不純物をイオン注入し、活性化アニールにより活性化する。
このプロセスステップにより、第２の面とｐ型の第１のアノード領域２２との間の距離（図１中の“ｄ１”）が、第２の面とｐ型領域２８との距離（図１中の“ｄ３”）と略同一になる。また、ｐ型の第１のアノード領域２２のｐ型不純物の不純物濃度が、ｐ型領域２８のｐ型不純物の不純物濃度と略同一になる。
シリサイド層３０は、ｐ＋型の第２のアノード領域２４とアノード電極１２との間に設けられる。シリサイド層３０は、例えば、ニッケルシリサイド層、又は、チタンシリサイド層である。シリサイド層２０の膜厚は、例えば、０．０５μｍ以上０．３μｍ以下である。
フィールド酸化膜１６は、ｐ型のリサーフ領域２６上に設けられる。フィールド酸化膜１６は、例えば、シリコン酸化膜である。フィールド酸化膜１６は、開口部を備える。フィールド酸化膜１６の膜厚は、例えば、０．２μｍ以上１．０μｍ以下である。
アノード電極１２は、フィールド酸化膜１６の開口部で、ｎ−型のドリフト領域２０、シリサイド層３０、ｐ型領域２８に接する。アノード電極１２は、ｐ型の第１のアノード領域２２上に設けられたトレンチ及びｐ型領域２８上に設けられたトレンチを埋め込んでいる。言い換えれば、ｐ型の第１のアノード領域２２上のアノード電極１２の一部が、ｎ−型のドリフト領域２０に挟まれている。また、ｐ型領域２８上のアノード電極１２の一部が、ｎ−型のドリフト領域２０に挟まれている。
アノード電極１２は、ｎ−型のドリフト領域２０と、第１の面上及びトレンチの側面で接する。ｎ−型のドリフト領域２０とアノード電極１２との間のコンタクトは、ショットキーコンタクトである。
アノード電極１２は金属である。アノード電極１２は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
カソード電極１４は、ｎ＋型のカソード領域１８に接して設けられる。カソード電極１４とｎ＋型のカソード領域１８とのコンタクトは、オーミックコンタクトである。
カソード電極１４は金属である。カソード電極１４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
次に、本実施形態のＪＢＳ１００の作用及び効果について説明する。
図３は、比較形態の半導体装置の模式断面図である。比較形態の半導体装置は、ＪＢＳである。比較形態のＪＢＳ９００は、本実施形態のＪＢＳ１００と異なり、トレンチを備えないプレーナ型ＪＢＳである。
ＪＢＳ９００は、ｐ型の第１のアノード領域２２及びｐ型領域２８が、トレンチ底部ではなく、第１の面に設けられる。第２の面とｐ型のリサーフ領域２６との距離（図３中の“ｄ２”）は、第２の面とｐ型の第１のアノード領域２２との距離（図３中の“ｄ１”）よりも小さい。すなわち、ｄ２＜ｄ１である。
また、第２の面とｐ型のリサーフ領域２６との距離（図３中の“ｄ２”）は、第２の面とｐ型領域２８との距離（図３中の“ｄ３”）よりも小さい。すなわち、ｄ２＜ｄ３である。
ＪＢＳ９００は、ｎ−型のドリフト領域２０とｐ型の第１のアノード領域２２との間に、ｎ型領域３２を備える。ｎ型領域３２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０１７以上１×１０１９ｃｍ−３以下である。ｎ型領域３２のｎ型不純物の不純物濃度は、ｎ−型のドリフト領域２０のｎ型不純物の不純物濃度よりも高い。
ＪＢＳ９００は、ｐ型領域２８を設けることで、ＪＢＳ９００に逆バイアスが印加された場合、ｐ型領域２８の間のｎ−型のドリフト領域２０が空乏層でピンチオフされる。したがって、ＪＢＳ９００の逆電流（ＩＲ）の低減が可能である。
更に、ＪＢＳ９００は、素子領域内にアノード電極１２、シリサイド層３０、ｐ＋型の第２のアノード領域２４、ｐ型の第１のアノード領域２２、ｎ型領域３２、ｎ−型のドリフト領域２０、カソード電極２６で構成されるＰｉＮダイオード部を備える。ＰｉＮダイオード部を備えることで、順方向の大きなサージ電流を流すことが可能になる。
また、ＪＢＳ９００は、ＰｉＮダイオード部にｎ型領域３２を設けることでｐｎジャンクションのプロファイルを急峻にし、ＰｉＮダイオード部のジャンクション破壊耐圧を、ｐ型のリサーフ領域２６で形成される終端構造のジャンクション破壊耐圧よりも低くしている。
したがって、逆バイアス時のジャンクション破壊が、終端構造よりもＰｉＮダイオード部で生じやすくなる。ＰｉＮダイオード部では、ジャンクション破壊が、終端構造よりも広い面積領域で生じる。このため、ジャンクション破壊による発熱等が抑制され、素子破壊が抑制される。
もっとも、ＪＢＳ９００では、ＰｉＮダイオード部のジャンクション破壊耐圧を、ｐ型のリサーフ領域２６で形成される終端構造のジャンクション破壊耐圧よりも低くするために、ｎ型領域３２を形成するための追加的なプロセスステップが必要となる。また、ｎ型領域３２を設けることで、結晶欠陥等に起因する逆バイアス時のＰｉＮダイオード部のジャンクションリーク電流が増大し、ＪＢＳ９００の逆電流（ＩＲ）が大きくなる恐れがある。
また、ＪＢＳ９００では、ｐ型領域２８やｐ型の第１のアノード領域２２が素子領域に設けられる。このため、アノード電極１２とｎ−型のドリフト領域２０との接触面積、すなわちショットキーコンタクトの面積が小さくなり、ＪＢＳ９００の順電圧（ＶＦ）が増大する。
本実施形態のＪＢＳ１００では、第２の面とｐ型のリサーフ領域２６との距離（図１中の“ｄ２”）は、第２の面とｐ型の第１のアノード領域２２との距離（図１中の“ｄ１”）よりも大きい。すなわち、ｄ２＞ｄ１である。
したがって、ＰｉＮダイオード部の下のｎ−型のドリフト領域２０の厚さが、ＪＢＳ９００と比較して薄くなる。ＰｉＮダイオード部のジャンクション破壊耐圧は、ｎ−型のドリフト領域２０の厚さが薄くなることによって低下する。したがって、本実施形態のＪＢＳ１００では、ｎ型領域３２を設けることなく、ＰｉＮダイオード部のジャンクション破壊耐圧を低下させることが可能となる。
特に、ＰｉＮダイオード部の下のｎ−型のドリフト領域２０の厚さを、リサーフ領域２６下のｎ−型のドリフト領域２０の厚さよりも薄くすることで、逆バイアス時のジャンクション破壊が、終端構造よりもＰｉＮダイオード部で生じやすくなる。
また、ｎ型領域３２を設けないため、ＪＢＳ９００と比較して、逆電流（ＩＲ）の低減が可能となる。
更に、トレンチ型ＪＢＳとすることで、順電圧（ＶＦ）を低減させることが可能となる。順電圧（ＶＦ）の低減は、例えば、トレンチの側面で、アノード電極１２とｎ−型のドリフト領域２０とを接触させ、ショットキーコンタクトの面積を増大させることで実現できる。
ＪＢＳ１００は、トレンチ型ＪＢＳとすることで、順電圧（ＶＦ）と逆電流（ＩＲ）とのトレードオフを改善することが可能となる。
また、本実施形態のＪＢＳ１００によれば、同一のプロセスステップで、トレンチ型ＪＢＳと、ジャンクション破壊耐圧の低いＰｉＮダイオード部を、容易に形成することが可能となる。特に、ＳｉＣ層の場合、例えば、Ｓｉ（シリコン）層と比較して、イオン注入による深い不純物領域の形成が困難である。したがって、トレンチ型ＪＢＳのトレンチ形成を利用して、深いｐ型の第１のアノード領域２２を形成できるプロセスステップは有効である。
なお、逆バイアス時のジャンクション破壊を、終端構造よりもＰｉＮダイオード部で生じやすくする観点から、ｐ型のリサーフ領域２６のｐ型不純物の不純物濃度は、ｐ型の第１のアノード領域２２のｐ型不純物の不純物濃度よりも低いことが望ましい。
また、アノード電極１２と、ｐ型の第１のアノード領域２２との間の抵抗を低減する観点から、シリサイド層３０が設けられることが望ましい。
以上、本実施形態によれば、逆バイアス時の素子破壊の抑制を可能とするＪＢＳ１００が実現できる。また、逆電流（ＩＲ）が低減したＪＢＳ１００が実現できる。また、順電圧（ＶＦ）が低減したＪＢＳ１００が実現できる。
（第２の実施形態）
本実施形態の半導体装置は、第５の半導体領域を備えない点以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図４は、本実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置はＳＢＤである。本実施形態のＳＢＤ２００は、第１の実施形態のＪＢＳ１００と異なり、ｐ型領域２８を備えない。
ＳＢＤ２００は、素子領域と終端領域を備える。素子領域は、終端領域に囲まれる。
ＳＢＤ２００は、ＳｉＣ層（半導体層）１０、アノード電極（第１の電極）１２、カソード電極（第２の電極）１４、フィールド酸化膜１６、シリサイド層３０を備える。ＳｉＣ層１０は、第１の面と第２の面を備える。アノード電極１２は、ＳｉＣ層１０の第１の面に設けられる。カソード電極１４は、ＳｉＣ層１０の第２の面に設けられる。フィールド酸化膜１６は半導体層１０の第１の面に設けられる。
ＳｉＣ層１０は、ｎ＋型のカソード領域（第６の半導体領域）１８、ｎ−型のドリフト領域（第１の半導体領域）２０、ｐ型の第１のアノード領域（第２の半導体領域）２２、ｐ＋型の第２のアノード領域（第３の半導体領域）２４、ｐ−型のリサーフ領域（第４の半導体領域）２６、ｐ型のエッジ領域２３、ｐ＋型のエッジコンタクト領域２５を備える。
ｐ型の第１のアノード領域２２は、第１の面に形成されたトレンチの底部に設けられる。ｐ型の第１のアノード領域２２は、例えば、第１の面にトレンチを形成した後、ｐ型不純物をＳｉＣ層１０にイオン注入することにより形成される。
第２の面とｐ型のリサーフ領域２６との距離（図４中の“ｄ２”）は、第２の面とｐ型の第１のアノード領域２２との距離（図４中の“ｄ１”）よりも大きい。すなわち、ｄ２＞ｄ１である。言い換えれば、第１の面を基準とするｐ型のリサーフ領域２６の深さは、第１の面を基準とする第１のアノード領域２２の深さよりも浅い。
本実施形態によれば、第１の実施形態と同様の作用により、逆バイアス時の素子破壊の抑制を可能とするＳＢＤ２００が実現できる。
第１及び第２の実施形態では、半導体層としてＳｉＣ層を例に説明したが、ＳｉＣ層にかえて、例えば、Ｓｉ（シリコン）層を用いたダイオードにも、本発明を適用することが可能である。
また、第１及び第２の実施形態では、ＳｉＣとして４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。
また、第１及び第２の実施形態では、半導体層がＳｉＣ層の場合に、第１の面として（０００１）面に対し０度以上８度以下傾斜した面、第２の面として（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明したが、その他の面方位の面を用いることも可能である。
また、第１及び第２の実施形態では、ｎ型不純物として窒素（Ｎ）を例示したが、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。また、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。
また、第１及び第２の実施形態では、第１導電型としてｎ型、第２導電型としてｐ型を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
また、第１の実施形態では、トレンチの側面に、アノード電極１２のショットキーコンタクトとを設ける場合を例に説明したが、例えば、トレンチの側面をｐ型領域２８で覆う形態とすることも可能である。
また、第１の実施形態では、トレンチ型ＪＢＳを例に説明したが、ｐ型領域２８を第１の面に設けるプレーナ型ＪＢＳに本発明を適用することも可能である。
また、第１のアノード領域２２の形状は、図２の形状に限定されるものではなく、例えば、ストライプ形状、ドット形状等、その他の形状とすることも可能である。また、ｐ型領域２８の形状は、図２の形状に限定されるものではなく、リング形状、ドット形状等、その他の形状とすることも可能である。
また、第１及び第２の実施形態では、第１のアノード領域２２上にトレンチを設ける場合を例に説明したが、トレンチを設けず、第１のアノード領域２２が第１の面に設けられる形態とすることも可能である。この形態の場合、第１のアノード領域２２は、例えば、ｐ型不純物の高加速イオン注入で形成する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ層（半導体層）
１２ アノード電極（第１の電極）
１４ カソード電極（第２の電極）
１８ ｎ＋型のカソード領域（第６の半導体領域）
２０ ｎ−型のドリフト領域（第１の半導体領域）
２２ ｐ型の第１のアノード領域（第２の半導体領域）
２４ ｐ＋型の第２のアノード領域（第３の半導体領域）
２６ ｐ−型のリサーフ領域（第４の半導体領域）
２８ ｐ型領域（第５の半導体領域）
３０ シリサイド層
１００ ＪＢＳ（半導体装置）
２００ ＳＢＤ（半導体装置）

Claims (13)

  1. 第１の面と第２の面を有する半導体層の一部である素子領域と、
    前記半導体層の一部であり、前記素子領域を囲む終端領域と、
    前記第１の面に設けられた第１の電極と、
    前記第２の面に設けられた第２の電極と、
    前記半導体層内に設けられ、一部が前記第１の電極と接する第１導電型の第１の半導体領域と、
    前記素子領域内の前記第１の半導体領域と前記第１の電極との間に設けられた第２導電型の第２の半導体領域と、
    前記第２の半導体領域と前記第１の電極との間に設けられ、前記第１の電極と電気的に接続され、前記第２の半導体領域よりも第２導電型の不純物濃度の高い第２導電型の第３の半導体領域と、
    前記終端領域内の前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続され、前記第２の面との間の距離が、前記第２の面と前記第２の半導体領域との距離よりも大きい第２導電型の第４の半導体領域と、
    を備える半導体装置。
  2. 前記第４の半導体領域の第２導電型の不純物濃度が、前記第２の半導体領域の第２導電型の不純物濃度よりも低い請求項１記載の半導体装置。
  3. 前記素子領域内に設けられ、前記第１の電極に電気的に接続され、前記第２の半導体領域よりも幅の狭い第２導電型の複数の第５の半導体領域を、更に、備える請求項１又は請求項２記載の半導体装置。
  4. 前記第２の面と前記第４の半導体領域との間の距離が、前記第２の面と前記第５の半導体領域との間の距離よりも大きい請求項３記載の半導体装置。
  5. 前記第２の面と前記第２の半導体領域との間の距離が、前記第２の面と前記第５の半導体領域との間の距離と略同一であり、前記第２の半導体領域の第２導電型の不純物濃度が、前記第５の半導体領域の第２導電型の不純物濃度と略同一である請求項３又は請求項４記載の半導体装置。
  6. 前記第５の半導体領域と前記第１の電極とが接する請求項３乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第２の半導体領域上の前記第１の電極の一部が前記第１の半導体領域の間に挟まれた請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記第５の半導体領域上の前記第１の電極の一部が前記第１の半導体領域の間に挟まれた請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記第２の電極と前記第１の半導体領域との間に設けられ、前記第１の半導体領域よりも第１導電型の不純物濃度の高い第１導電型の第６の半導体領域を、更に備える請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記第１の半導体領域と前記第１の電極との間のコンタクトは、ショットキーコンタクトである請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記半導体層はＳｉＣ層である請求項１乃至請求項１０いずれか一項記載の半導体装置。
  12. 前記第３の半導体領域と前記第１の電極との間に設けられたシリサイド層を、更に備える請求項１乃至請求項１１いずれか一項記載の半導体装置。
  13. 第１の面と第２の面を有する半導体層の一部である素子領域と、
    前記半導体層の一部であり、前記素子領域を囲む終端領域と、
    前記第１の面に設けられた第１の電極と、
    前記第２の面に設けられた第２の電極と、
    前記半導体層内に設けられ、一部が前記第１の電極と接する第１導電型の第１の半導体領域と、
    前記素子領域内の前記第１の半導体領域と前記第１の電極との間に設けられた第２導電型の第２の半導体領域と、
    前記第２の半導体領域と前記第１の電極との間に設けられ、前記第１の電極と電気的に接続され、前記第２の半導体領域よりも第２導電型の不純物濃度の高い第２導電型の第３の半導体領域と、
    前記終端領域内の前記第１の半導体領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続され、前記第１の面を基準とする深さが、前記第１の面を基準とする前記第２の半導体領域の深さよりも浅い第２導電型の第４の半導体領域と、
    を備える半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054193A (ja) * 2017-09-19 2019-04-04 株式会社東芝 半導体装置
US10658467B2 (en) 2018-09-19 2020-05-19 Kabushiki Kaisha Toshiba Semiconductor device
JP2021145024A (ja) * 2020-03-11 2021-09-24 株式会社東芝 半導体装置
JP2021153096A (ja) * 2020-03-24 2021-09-30 株式会社東芝 半導体装置
JPWO2021019888A1 (ja) * 2019-07-29 2021-11-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355132B2 (en) 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
US10510905B2 (en) * 2017-07-06 2019-12-17 Cree, Inc. Power Schottky diodes having closely-spaced deep blocking junctions in a heavily-doped drift region
US10333005B2 (en) 2017-09-06 2019-06-25 Semiconductor Components Industries, Llc Merged P-intrinsic-N (PIN) Schottky diode
SE541466C2 (en) 2017-09-15 2019-10-08 Ascatron Ab A concept for silicon carbide power devices
SE541402C2 (en) 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet
SE541291C2 (en) 2017-09-15 2019-06-11 Ascatron Ab Feeder design with high current capability
SE541290C2 (en) 2017-09-15 2019-06-11 Ascatron Ab A method for manufacturing a grid
JP6827433B2 (ja) * 2018-03-02 2021-02-10 株式会社東芝 半導体装置
US11171248B2 (en) 2019-02-12 2021-11-09 Semiconductor Components Industries, Llc Schottky rectifier with surge-current ruggedness
JP7410800B2 (ja) * 2020-05-29 2024-01-10 株式会社東芝 半導体装置
JP2022140933A (ja) 2021-03-15 2022-09-29 株式会社東芝 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186040A (ja) * 2004-12-27 2006-07-13 Nippon Inter Electronics Corp 半導体装置及びその製造方法
JP2008300506A (ja) * 2007-05-30 2008-12-11 Denso Corp ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2012094683A (ja) * 2010-10-27 2012-05-17 National Institute Of Advanced Industrial & Technology ワイドバンドギャップ半導体装置
WO2013015421A1 (ja) * 2011-07-28 2013-01-31 ローム株式会社 半導体装置
JP2013120784A (ja) * 2011-12-06 2013-06-17 Toyota Motor Corp 半導体装置
WO2013145545A1 (ja) * 2012-03-30 2013-10-03 三菱電機株式会社 半導体装置
WO2014038282A1 (ja) * 2012-09-06 2014-03-13 住友電気工業株式会社 ワイドギャップ半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901699B2 (en) * 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
US7728402B2 (en) * 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
TWI433322B (zh) 2010-12-24 2014-04-01 Bor Wen Liou 具雙金屬陽極的蕭基能障二極體
JP5550589B2 (ja) 2011-03-23 2014-07-16 株式会社東芝 半導体装置
JP2013115394A (ja) 2011-12-01 2013-06-10 Hitachi Ltd ジャンクションバリアショットキーダイオード
JP2014175377A (ja) 2013-03-07 2014-09-22 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
CN104282732B (zh) 2013-07-01 2017-06-27 株式会社东芝 半导体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186040A (ja) * 2004-12-27 2006-07-13 Nippon Inter Electronics Corp 半導体装置及びその製造方法
JP2008300506A (ja) * 2007-05-30 2008-12-11 Denso Corp ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2012094683A (ja) * 2010-10-27 2012-05-17 National Institute Of Advanced Industrial & Technology ワイドバンドギャップ半導体装置
WO2013015421A1 (ja) * 2011-07-28 2013-01-31 ローム株式会社 半導体装置
JP2013120784A (ja) * 2011-12-06 2013-06-17 Toyota Motor Corp 半導体装置
WO2013145545A1 (ja) * 2012-03-30 2013-10-03 三菱電機株式会社 半導体装置
WO2014038282A1 (ja) * 2012-09-06 2014-03-13 住友電気工業株式会社 ワイドギャップ半導体装置およびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054193A (ja) * 2017-09-19 2019-04-04 株式会社東芝 半導体装置
US10658467B2 (en) 2018-09-19 2020-05-19 Kabushiki Kaisha Toshiba Semiconductor device
JPWO2021019888A1 (ja) * 2019-07-29 2021-11-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7231040B2 (ja) 2019-07-29 2023-03-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2021145024A (ja) * 2020-03-11 2021-09-24 株式会社東芝 半導体装置
JP7292233B2 (ja) 2020-03-11 2023-06-16 株式会社東芝 半導体装置
JP2021153096A (ja) * 2020-03-24 2021-09-30 株式会社東芝 半導体装置
JP7305591B2 (ja) 2020-03-24 2023-07-10 株式会社東芝 半導体装置

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