TWI596783B - Semiconductor device - Google Patents

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TWI596783B TW105107238A TW105107238A TWI596783B TW I596783 B TWI596783 B TW I596783B TW 105107238 A TW105107238 A TW 105107238A TW 105107238 A TW105107238 A TW 105107238A TW I596783 B TWI596783 B TW I596783B
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Hiroshi Kono
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Toshiba Kk
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Description

半導體裝置 [相關申請案]
本申請案享有以日本專利申請案2015-179130號(申請日：2015年9月11日)為基礎申請案之優先權。本申請案係藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
於肖特基能障二極體(SBD，Schottky Barrier Diode)或作為SBD中之一種的JBS(Junction Barrier Schottky diode，結能障肖特基二極體)中，作為順向突波電流對策，有於元件區域內設置PiN二極體之情形。藉由於元件區域內設置PiN二極體部，能夠利用PiN二極體部之傳導率調變而使較大的突波電流流過。
再者，於SBD或JBS中，為緩和逆向偏壓時之元件區域之端部的電場強度、抑制元件破壞，於元件區域周圍之終端區域設置終端構造。終端構造例如係降低表面電場或保護環。
就抑制逆向偏壓時之元件破壞之觀點而言，較理想為使元件區域之結(junction)破壞耐壓低於終端構造之結破壞耐壓。
本發明之實施形態提供一種能夠抑制逆向偏壓時之元件破壞之半導體裝置。
實施形態之半導體裝置包括：元件區域，其係具有第一面與第 二面之半導體層之一部分；終端區域，其係上述半導體層之一部分，且包圍上述元件區域；第一電極，其設置於上述第一面；第二電極，其設置於上述第二面；第一導電型之第一半導體區域，其設置於上述半導體層內，且一部分與上述第一電極相接；第二導電型之第二半導體區域，其設置於上述元件區域內之上述第一半導體區域與上述第一電極之間；第二導電型之第三半導體區域，其設置於上述第二半導體區域與上述第一電極之間，與上述第一電極電性連接，且第二導電型之雜質濃度高於上述第二半導體區域；及第二導電型之第四半導體區域，其設置於上述終端區域內之上述第一半導體區域與上述第一面之間，與上述第一電極電性連接，且與上述第二面之間之距離大於上述第二面與上述第二半導體區域之距離。
10‧‧‧SiC層(半導體層)
12‧‧‧陽極電極(第一電極)
14‧‧‧陰極電極(第二電極)
16‧‧‧場氧化膜
18‧‧‧n+型之陰極區域(第六半導體區域)
20‧‧‧n-型之漂移區域(第一半導體區域)
22‧‧‧p型之第一陽極區域(第二半導體區域)
23‧‧‧p型之邊緣區域
24‧‧‧p+型之第二陽極區域(第三半導體區域)
25‧‧‧p+型之邊緣接觸區域
26‧‧‧p-型之降低表面電場區域(第四半導體區域)
28‧‧‧p型區域(第五半導體區域)
30‧‧‧矽化物層
100‧‧‧JBS(半導體裝置)
200‧‧‧SBD(半導體裝置)
d1~d3‧‧‧距離
w1、w2‧‧‧寬度
圖1係第一實施形態之半導體裝置之示意剖視圖。
圖2係第一實施形態之半導體裝置之示意俯視圖。
圖3係比較形態之半導體裝置之示意剖視圖。
圖4係第二實施形態之半導體裝置之示意剖視圖。
以下，一邊參照附圖一邊對本發明之實施形態進行說明。此外，於以下之說明中，對同一部件等標註同一符號，對已說明一次之部件等適當省略其說明。
再者，於以下說明中，n+、n、n-及p+、p、p-之記述係表示各導電型中之雜質濃度之相對性的高低。即，n+表示與n相比n型之雜質濃度相對性地較高，且n-表示與n相比n型之雜質濃度相對性地較低。再者，p+表示與p相比p型雜質濃度相對性地較高，且p-表示與p相比p型雜質濃度相對性地較低。此外，亦存在將n+型、n-型僅記為n型，且將p+型、p-型僅記為p型之情形。
雜質濃度例如能夠由SIMS(Secondary Ion Mass Spectrometry，次級離子質譜法)測定。而且，雜質濃度之相對性的高低例如亦能夠根據由SCM(Scanning Capacitance Microscopy，掃描電容顯微鏡)求出之載子濃度之高低而判斷。再者，雜質區域之深度等距離例如能夠由SIMS求出。而且，雜質區域之深度等距離例如能夠根據SCM像與AFM(Atomic Force Microscope，原子力顯微鏡)像之合成圖像而求出。
(第一實施形態)
本實施形態之半導體裝置包括：元件區域，其係具有第一面與第二面之半導體層之一部分；終端區域，其係半導體層之一部分，且包圍元件區域；第一電極，其設置於第一面；第二電極，其設置於第二面；第一導電型之第一半導體區域，其設置於半導體層內，且一部分與第一電極相接；第二導電型之第二半導體區域，其設置於元件區域內之第一半導體區域與第一電極之間；第二導電型之第三半導體區域，其設置於第二半導體區域與第一電極之間，與第一電極電性連接，且第二導電型之雜質濃度高於第二半導體區域；及第二導電型之第四半導體區域，其設置於終端區域內之第一半導體區域與第一面之間，與第一電極電性連接，且與第二面之間之距離大於第二面與第二半導體區域之距離。
本實施形態之半導體裝置包括：半導體層，具有第一面與第二面；第一電極，其設置於第一面；第二電極，其設置於第二面；第一導電型之第一半導體區域，其設置於半導體層內，且一部分與第一電極相接；第二導電型之第二半導體區域，其設置於第一半導體區域與第一電極之間之半導體層內；第二導電型之第三半導體區域，其設置於第二半導體區域與第一電極之間之半導體層內，與第一電極電性連接，且第二導電型之雜質濃度高於第二半導體區域；及第二導電型之 第四半導體區域，於半導體層內包圍第二半導體區域而設置，與第一電極電性連接，且與第二面之間之距離大於第二面與第二半導體區域之距離。
圖1係本實施形態之半導體裝置之示意剖視圖。圖2係本實施形態之半導體裝置的示意俯視圖。圖2表示半導體層之第一面側之雜質區域。圖1相當於圖2之A-A'剖面。
本實施形態之半導體裝置係JBS(Junction Barrier Schottky diode)。本實施形態之JBS100係於元件區域所形成之溝槽之底部設置p型區域之溝槽型JBS100。
JBS100之半導體層包括元件區域與終端區域。元件區域被終端區域包圍。
元件區域係作為於JBS100之順向偏壓時電流主要流過之區域而發揮功能。終端區域係作為使於JBS100之逆向偏壓時施加至元件區域之端部的電場的強度緩和，從而使JBS100之元件耐壓提高的區域而發揮功能。
JBS100包括SiC層(半導體層)10、陽極電極(第一電極)12、陰極電極(第二電極)14、場氧化膜16、及矽化物層30。SiC層10包括第一面與第二面。陽極電極12設置於SiC層10之第一面。陰極電極14設置於SiC層10之第二面。場氧化膜16設置於SiC層10之第一面。
SiC層10包括n+型之陰極區域(第六半導體區域)18、n-型之漂移區域(第一半導體區域)20、p型之第一陽極區域(第二半導體區域)22、p+型之第二陽極區域(第三半導體區域)24、p-型之降低表面電場區域(第四半導體區域)26、p型區域(第五半導體區域)28、p型之邊緣區域23、及p+型之邊緣接觸區域25。
p型之第一陽極區域(第二半導體區域)22、p+型之第二陽極區域(第三半導體區域)24、及p型區域(第五半導體區域)28設置於元件區 域。P-型之降低表面電場區域(第四半導體區域)26設置於終端區域。
SiC層10係單晶之SiC(碳化矽)。SiC層10例如係4H-SiC。以SiC層10之第一面係相對於(0001)面傾斜0度以上、8度以下之面、且第二面係相對於(000-1)面傾斜0度以上、8度以下之面之情形為例進行說明。(0001)面被稱為矽面。(000-1)面被稱為碳面。
n+型之陰極區域18設置於SiC層10內。n+型之陰極區域18設置於陰極電極14與n-型之漂移區域20之間。
n+型之陰極區域18含有n型雜質。n型雜質例如係氮(N)。n型雜質之雜質濃度例如為1×1018cm-3以上、1×1021cm-3以下。n+型之陰極區域18之n型雜質之雜質濃度高於n-型之漂移區域20之n型雜質之雜質濃度。n-型之漂移區域20之一部分與陽極電極12相接。
n-型之漂移區域20設置於SiC層10內。n-型之漂移區域20設置於n+型之陰極區域18上。
n-型之漂移區域20含有n型雜質。n型雜質例如係氮(N)。n型雜質之雜質濃度例如為1×1015cm-3以上、2×1016cm-3以下。n-型之漂移區域20之厚度例如為3μm以上、30μm以下。
此外，亦可於n+型之陰極區域18與n-型之漂移區域20之間設置如下濃度之n型之緩衝層(未圖示)，即，該n型之緩衝層之n型雜質之雜質濃度係於n+型之陰極區域18之雜質濃度與n-型之漂移區域20之雜質濃度之間。
p型之第一陽極區域22設置於SiC層10內。p型之第一陽極區域22設置於n-型之漂移區域20與陽極電極12之間。
p型之第一陽極區域22設置於第一面上所形成之溝槽之底部。p型之第一陽極區域22例如係於第一面上形成溝槽之後，藉由將p型雜質離子注入至SiC層10而形成。溝槽之深度例如為0.3μm以上、1.0μm以下。
如圖2所示，p型之第一陽極區域22例如係以包圍p+型之第二陽極區域24之方式而設置。
p型之第一陽極區域22含有p型雜質。p型雜質例如係鋁(Al)。p型雜質之雜質濃度例如為5×1016cm-3以上、5×1018cm-3以下。
以第一面為基準之p型之第一陽極區域22之深度例如為0.7μm以上、2.0μm以下。p型之第一陽極區域22之寬度(圖1中之“w1”)例如為5.0μm以上、20.0μm以下。
p+型之第二陽極區域24設置於SiC層10內。p+型之第二陽極區域24係設置於p型之第一陽極區域22與陽極電極12之間。p+型之第二陽極區域24係設置於p型之第一陽極區域22中。p+型之第二陽極區域24與陽極電極12電性連接。
P+型之第二陽極區域24設置於第一面上所形成之溝槽之底部。p+型之第二陽極區域24例如係於第一面上形成溝槽之後，藉由將溝槽之一部分開口之掩膜材用作掩膜，將p型雜質離子注入至SiC層10而形成。溝槽之深度例如為0.3μm以上、1.0μm以下。
p+型之第二陽極區域24含有p型雜質。p型雜質例如係鋁(Al)。p+型之第二陽極區域24之雜質濃度高於p型之第一陽極區域22之雜質濃度。p型雜質之雜質濃度例如為1×1019cm-3以上、1×1021cm-3以下。
以第一面為基準之p+型之第二陽極區域24之深度例如為0.5μm以上、1.2μm以下。p+型之第二陽極區域24之寬度例如為2.0μm以上、15.0μm以下。
p型之邊緣區域23設置於SiC層10內。p型之邊緣區域23係設置於n-型之漂移區域20與陽極電極12之間。
p型之邊緣區域23設置於第一面上所形成之溝槽之底部。p型之邊緣區域23例如係於第一面上形成溝槽之後，藉由將p型雜質離子注入至SiC層10而形成。溝槽之深度例如為0.3μm以上、1.0μm以下。p 型之邊緣區域23例如與p型之第一陽極區域22於同一過程步驟中同時形成。
如圖2所示，p型之邊緣區域23例如係以環狀設置於元件區域之外周部。
p型之邊緣區域23含有p型雜質。p型雜質例如係鋁(Al)。p型雜質之雜質濃度例如為5×1016cm-3以上、5×1018cm-3以下。
以第一面為基準之p型之邊緣區域23之深度例如為0.7μm以上、2.0μm以下。p型之邊緣區域23之深度與p型之第一陽極區域22相等。
p+型之邊緣接觸區域25設置於SiC層10內。p+型之邊緣接觸區域25設置於p型之邊緣區域23與陽極電極12之間。p+型之邊緣接觸區域25設置於p型之邊緣區域23中。p+型之邊緣接觸區域25與陽極電極12電性連接。如圖2所示，p+型之邊緣接觸區域25例如係以環狀設置於元件區域之外周部。
p+型之邊緣接觸區域25設置於第一面上所形成之溝槽之底部。p+型之邊緣接觸區域25例如係於第一面上形成溝槽之後，藉由將溝槽之一部分開口之掩膜材用作掩膜，將p型雜質離子注入至SiC層10而形成。溝槽之深度例如為0.3μm以上、1.0μm以下。p+型之邊緣接觸區域25例如與p+型之第二陽極區域24於同一個過程步驟中同時形成。
p+型之邊緣接觸區域25含有p型雜質。p型雜質例如係鋁(Al)。p+型之邊緣接觸區域25之雜質濃度高於p型之邊緣區域23之雜質濃度。p型雜質之雜質濃度例如為1×1019cm-3以上、1×1021cm-3以下。
以第一面為基準之p+型之邊緣接觸區域25之深度例如為0.5μm以上、1.2μm以下。
p型之降低表面電場區域26設置於SiC層10內。p型之降低表面電場區域26係以包圍p型之第一陽極區域22與p型區域28之方式設置。p型之降低表面電場區域26與陽極電極12電性連接。
第二面與p型之降低表面電場區域26之距離(圖1中之“d2”)大於第二面與p型之第一陽極區域22之距離(圖1中之“d1”)。即，d2>d1。換而言之，以第一面為基準之p型之降低表面電場區域26之深度較以第一面為基準之第一陽極區域22之深度淺。
n+型之陰極區域18之厚度大致固定，故n+型之陰極區域18與p型之降低表面電場區域26之距離大於n+型之陰極區域18與p型之第一陽極區域22之距離。換而言之，n+型之陰極區域18與p型之降低表面電場區域26之間的n-型之漂移區域20之厚度較n+型之陰極區域18與p型之第一陽極區域22之間的n-型之漂移區域20之厚度厚。
p型之降低表面電場區域26係用以使JBS100之耐壓提高的終端構造。
p型之降低表面電場區域26含有p型雜質。p型雜質例如係鋁(Al)。p型雜質之雜質濃度例如為1×1016cm-3以上、1×1018cm-3以下。
p型之降低表面電場區域26之p型雜質之雜質濃度低於p型之第一陽極區域22、p型之邊緣區域23之p型雜質之雜質濃度。
複數個p型區域28設置於被p型之降低表面電場區域26所包圍之SiC層10內。p型區域28之寬度(圖1中之“w2”)較p型之第一陽極區域22之寬度(圖1中之“w1”)窄。即，w2<w1。p型區域28與陽極電極12相接。
如圖2所示，p型區域28例如為條紋形狀。
第二面與p型之降低表面電場區域26之距離(圖1中之“d2”)大於第二面與p型區域28之距離(圖1中之“d3”)。即，d2>d3。換而言之，以第一面為基準之p型之降低表面電場區域26之深度較以第一面為基準之p型區域28之深度淺。
p型區域28含有p型雜質。p型雜質例如係鋁(Al)。p型雜質之雜質濃度例如為5×1016cm-3以上、5×1018cm-3以下。
以第一面為基準之p型區域28之深度例如為0.7μm以上、2.0μm以下。p型區域28之寬度(圖1中之“w2”)例如為1.0μm以上、3.0μm以下。p型區域28與p型區域28之間隔例如為1.0μm以上、5.0μm以下。
p型區域28設置於第一面上所形成之溝槽之底部。p型區域28例如係於第一面上形成溝槽之後，藉由將p型雜質離子注入至SiC層10而形成。溝槽之深度例如為0.3μm以上、1.0μm以下。
例如，第二面與p型之第一陽極區域22之間之距離(圖1中之“d1”)和第二面與p型區域28之距離(圖1中之“d3”)大致相同。即，d1=d3。再者，p型之第一陽極區域22之p型雜質之雜質濃度與p型區域28之p型雜質之雜質濃度大致相同。
例如，於同一過程步驟中，形成p型區域28與p型之第一陽極區域22。例如，同時形成p型區域28形成用之溝槽與p型之第一陽極區域22形成用之溝槽。之後，將p型雜質離子注入至溝槽之底部，藉由活化退火而活化。
利用該過程步驟而使第二面與p型之第一陽極區域22之間之距離(圖1中之“d1”)和第二面與p型區域28之距離(圖1中之“d3”)成為大致相同。而且，使p型之第一陽極區域22之p型雜質之雜質濃度與p型區域28之p型雜質之雜質濃度成為大致相同。
矽化物層30設置於p+型之第二陽極區域24與陽極電極12之間。矽化物層30例如係矽化鎳層或矽化鈦層。矽化物層20之膜厚例如為0.05μm以上、0.3μm以下。
場氧化膜16設置於p型之降低表面電場區域26上。場氧化膜16例如係氧化矽膜。場氧化膜16包括開口部。場氧化膜16之膜厚例如為0.2μm以上、1.0μm以下。
陽極電極12係於場氧化膜16之開口部，與n-型之漂移區域20、矽 化物層30、及p型區域28相接。陽極電極12填埋設置於p型之第一陽極區域22上之溝槽及設置於p型區域28上之溝槽。換而言之，p型之第一陽極區域22上之陽極電極12之一部分被夾於n-型之漂移區域20。而且，p型區域28上之陽極電極12之一部分被夾於n-型之漂移區域20。
陽極電極12與n-型之漂移區域20於第一面上及溝槽之側面相接。n-型之漂移區域20與陽極電極12之間的接觸係肖特基接觸。
陽極電極12為金屬。陽極電極12例如係鈦(Ti)與鋁(Al)之積層膜。
陰極電極14與n+型之陰極區域18相接而設置。陰極電極14與n+型之陰極區域18的接觸係歐姆接觸。
陰極電極14為金屬。陰極電極14例如係鈦(Ti)與鋁(Al)之積層膜。
繼而，對本實施形態之JBS100之作用及效果進行說明。
圖3係比較形態之半導體裝置之示意剖視圖。比較形態之半導體裝置係JBS。與本實施形態之JBS100不同，比較形態之JBS900係不包括溝槽之平面型JBS。
JBS900中，p型之第一陽極區域22及p型區域28係設置於第一面而並非溝槽底部。第二面與p型之降低表面電場區域26之距離(圖3中之“d2”)小於第二面與p型之第一陽極區域22之距離(圖3中之“d1”)。即，d2<d1。
再者，第二面與p型之降低表面電場區域26之距離(圖3中之“d2”)小於第二面與p型區域28之距離(圖3中之“d3”)。即，d2<d3。
JBS900中，於n-型之漂移區域20與p型之第一陽極區域22之間包括n型區域32。n型區域32含有n型雜質。n型雜質例如係氮(N)。n型雜質之雜質濃度例如為1×1017cm-3以上、1×1019cm-3以下。n型區域32 之n型雜質之雜質濃度高於n-型之漂移區域20之n型雜質之雜質濃度。
JBS900中，藉由設置p型區域28，從而於對JBS900施加逆向偏壓之情形時，p型區域28之間的n-型之漂移區域20被空乏層夾斷。故而，能夠降低JBS900之逆向電流(IR)。
進而，JBS900於元件區域內包括包含陽極電極12、矽化物層30、p+型之第二陽極區域24、p型之第一陽極區域22、n型區域32、n-型之漂移區域20、及陰極電極26之piN二極體部。因包括PiN二極體部故而能夠流過順向較大的突波電流。
再者，JBS900中，藉由於PiN二極體部設置n型區域32而使pn接面之分佈陡峭，使PiN二極體部之接面破壞耐壓低於形成於p型之降低表面電場區域26的終端構造之接面破壞耐壓。
故而，逆向偏壓時之接面破壞較終端構造更易產生於PiN二極體部。於PiN二極體部，接面破壞產生於較終端構造更大之面積區域。故而，可抑制由接面破壞導致之發熱等，從而抑制元件破壞。
然而，JBS900中，為使PiN二極體部之接面破壞耐壓低於形成於p型之降低表面電場區域26的終端構造之接面破壞耐壓，需要用以形成n型區域32之追加性過程步驟。再者，因設置n型區域32故而存在如下擔憂，即，由結晶缺陷引起之逆向偏壓時之PiN二極體部的接面漏電流增大，從而JBS900之逆向電流(IR)變大。
再者，JBS900中，將p型區域28或p型之第一陽極區域22設置於元件區域。故而，陽極電極12與n-型之漂移區域20之接觸面積、即肖特基接觸之面積變小，JBS900之順向電壓(VF)增大。
本實施形態之JBS100中，第二面與p型之降低表面電場區域26之距離(圖1中之“d2”)大於第二面與p型之第一陽極區域22之距離(圖1中之“d1”)。即，d2>d1。
故而，與JBS900相比，PiN二極體部下之n-型之漂移區域20之厚 度變薄。PiN二極體部之接面破壞耐壓因n-型之漂移區域20之厚度變薄而降低。故而，本實施形態之JBS100中，無須設置n型區域32便能夠使PiN二極體部之接面破壞耐壓降低。
尤其藉由使PiN二極體部下之n-型之漂移區域20之厚度較降低表面電場區域26下之n-型之漂移區域20之厚度薄，而使逆向偏壓時之接面破壞較終端構造更易產生於PiN二極體部。
再者，因未設置n型區域32，故與JBS900相比，能夠降低逆向電流(IR)。
進而，藉由形成為溝槽型JBS而能夠使順向電壓(VF)降低。順電壓(VF)的降低例如可藉由於溝槽之側面使陽極電極12與n-型之漂移區域20接觸，使肖特基接觸之面積增大而實現。
JBS100藉由形成為溝槽型JBS而能夠改善順向電壓(VF)與逆向電流(IR)之折中。
再者，根據本實施形態之JBS100，能夠於同一過程步驟中容易地形成溝槽型JBS與接面破壞耐壓較低的PiN二極體部。尤其於SiC層之情形時，例如與Si(矽)層相比，較難藉由離子注入而形成較深之雜質區域。故而，利用溝槽型JBS之溝槽形成而能形成較深的p型之第一陽極區域22的過程步驟較為有效。
此外，就較終端構造更易在PiN二極體部產生逆向偏壓時之接面破壞之觀點而言，較理想為p型之降低表面電場區域26之p型雜質之雜質濃度低於p型之第一陽極區域22之p型雜質之雜質濃度。
再者，就降低陽極電極12與p型之第一陽極區域22之間的電阻之觀點而言，較理想為設置矽化物層30。
以上，根據本實施形態，可實現能夠抑制逆向偏壓時之元件破壞之JBS100。而且，可實現逆向電流(IR)降低之JBS100。而且，可實現順向電壓(VF)降低的JBS100。
(第二實施形態)
本實施形態之半導體裝置不包括第五半導體區域，除此之外，與第一實施形態相同。故而，對於與第一實施形態重複之內容省略記述。
圖4係本實施形態之半導體裝置之示意剖視圖。
本實施形態之半導體裝置係SBD。與第一實施形態之JBS100不同，本實施形態之SBD200不包括p型區域28。
SBD200包括元件區域與終端區域。元件區域被終端區域包圍。
SBD200包括SiC層(半導體層)10、陽極電極(第一電極)12、陰極電極(第二電極)14、場氧化膜16、及矽化物層30。SiC層10包括第一面與第二面。陽極電極12設置於SiC層10之第一面。陰極電極14設置於SiC層10之第二面。場氧化膜16設置於半導體層10之第一面。
SiC層10包括n+型之陰極區域(第六半導體區域)18、n-型之漂移區域(第一半導體區域)20、p型之第一陽極區域(第二半導體區域)22、P+型之第二陽極區域(第三半導體區域)24、p-型之降低表面電場區域(第四半導體區域)26、p型之邊緣區域23、及p+型之邊緣接觸區域25。
p型之第一陽極區域22設置於第一面上所形成之溝槽之底部。p型之第一陽極區域22例如係於第一面形成溝槽之後，藉由將p型雜質離子注入至SiC層10而形成。
第二面與p型之降低表面電場區域26之距離(圖4中之“d2”)大於第二面與p型之第一陽極區域22之距離(圖4中之“d1”)。即，d2>d1。換而言之，以第一面為基準之p型之降低表面電場區域26之深度較以第一面為基準之第一陽極區域22之深度淺。
根據本實施形態，利用與第一實施形態相同之作用，可實現能夠抑制逆向偏壓時之元件破壞之SBD200。
第一及第二實施形態中，作為半導體層係以SiC層為例進行了說 明，但對於代替SiC層而使用例如Si(矽)層之二極體，亦能夠應用本發明。
再者，於第一及第二實施形態中，作為SiC例示出4H-SiC之情形，但亦能夠使用3C-SiC、6H-SiC等其它晶型。
再者，於第一及第二實施形態中，於半導體層係SiC層之情形時，以將相對於(0001)面傾斜0度以上、8度以下之面作為第一面，且將相對於(000-1)面傾斜0度以上、8度以下之面作為第二面之情形為例進行了說明，但亦能夠使用其它面方位之面。
再者，於第一及第二實施形態中，作為n型雜質例示出氮(N)，但亦能夠應用磷(P)、砷(As)、銻(Sb)等。再者，作為p型雜質例示出鋁(Al)，但亦能夠使用硼(B)。
再者，於第一及第二實施形態中，作為第一導電型以n型為例，且作為第二導電型以p型為例進行了說明，但亦能夠將第一導電型設為p型，且將第二導電型設為n型。
再者，於第一實施形態中，以於溝槽之側面設置陽極電極12之肖特基接觸之情形為例進行了說明，但亦能夠設為例如由p型區域28覆蓋溝槽之側面的形態。
再者，於第一實施形態中，以溝槽型JBS為例進行了說明，但亦能夠將本發明應用於將p型區域28設置於第一面之平面型JBS。
再者，第一陽極區域22之形狀並不限定於圖2之形狀，例如亦能夠設為條紋形狀、點形狀等其它形狀。而且，p型區域28之形狀並不限定於圖2之形狀，亦能夠設為環形狀、點形狀等其它形狀。
再者，於第一及第二實施形態中，係以於第一陽極區域22上設置溝槽之情形為例進行了說明，但亦能夠設為不設置溝槽而將第一陽極區域22設置於第一面的形態。該形態之情形時，第一陽極區域22例如以p型雜質之高加速離子注入而形成。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非旨在限定發明之範圍。該等新穎的實施形態能夠以其它各種形態實施，且可於不脫離發明之宗旨之範圍內進行各種省略、置換、及變更。例如，亦可將一實施形態之構成要素置換或變更為其它實施形態之構成要素。該等實施形態或其變化包含於發明之範圍或宗旨，並且包含於申請專利範圍中所記載之發明及其等價之範圍。
10‧‧‧SiC層(半導體層)
12‧‧‧陽極電極(第一電極)
14‧‧‧陰極電極(第二電極)
16‧‧‧場氧化膜
18‧‧‧n+型之陰極區域(第六半導體區域)
20‧‧‧n-型之漂移區域(第一半導體區域)
22‧‧‧p型之第一陽極區域(第二半導體區域)
23‧‧‧p型之邊緣區域
24‧‧‧p+型之第二陽極區域(第三半導體區域)
25‧‧‧p+型之邊緣接觸區域
26‧‧‧p-型之降低表面電場區域(第四半導體區域)
28‧‧‧p型區域(第五半導體區域)
30‧‧‧矽化物層
100‧‧‧JBS(半導體裝置)
d1~d3‧‧‧距離
w1、w2‧‧‧寬度

Claims (13)

  1. 一種半導體裝置，其包括：元件區域，其係具有第一面與第二面之半導體層之一部分；終端區域，其係上述半導體層之一部分，且包圍上述元件區域；第一電極，其設置於上述第一面；第二電極，其設置於上述第二面；第一導電型之第一半導體區域，其設置於上述半導體層內，且一部分與上述第一電極相接；第二導電型之第二半導體區域，其設置於上述元件區域內之上述第一半導體區域與上述第一電極之間；第二導電型之第三半導體區域，其設置於上述第二半導體區域與上述第一電極之間，與上述第一電極電性連接，且第二導電型之雜質濃度高於上述第二半導體區域；及第二導電型之第四半導體區域，其設置於上述終端區域內之上述第一半導體區域與上述第一面之間，與上述第一電極電性連接，且與上述第二面之間之距離大於上述第二面與上述第二半導體區域之間之距離。
  2. 如請求項1之半導體裝置，其中上述第四半導體區域之第二導電型之雜質濃度低於上述第二半導體區域之第二導電型之雜質濃度。
  3. 如請求項1之半導體裝置，其進而包括第二導電型之複數個第五半導體區域，其設置於上述元件區域內，與上述第一電極電性連接，且寬度較上述第二半導體區域窄。
  4. 如請求項3之半導體裝置，其中上述第二面與上述第四半導體區 域之間之距離大於上述第二面與上述第五半導體區域之間之距離。
  5. 如請求項3之半導體裝置，其中上述第二面與上述第二半導體區域之間之距離和上述第二面與上述第五半導體區域之間之距離大致相同，且上述第二半導體區域之第二導電型之雜質濃度與上述第五半導體區域之第二導電型之雜質濃度大致相同。
  6. 如請求項3之半導體裝置，其中上述第五半導體區域與上述第一電極相接。
  7. 如請求項1至6中任一項之半導體裝置，其中上述第二半導體區域上之上述第一電極之一部分被夾於上述第一半導體區域之間。
  8. 如請求項1至6中任一項之半導體裝置，其中上述第五半導體區域上之上述第一電極之一部分被夾於上述第一半導體區域之間。
  9. 如請求項1至6中任一項之半導體裝置，其進而包括第一導電型之第六半導體區域，其設置於上述第二電極與上述第一半導體區域之間，且第一導電型之雜質濃度高於上述第一半導體區域。
  10. 如請求項1至6中任一項之半導體裝置，其中上述第一半導體區域與上述第一電極之間之接觸係肖特基接觸。
  11. 如請求項1至6中任一項之半導體裝置，其中上述半導體層係SiC層。
  12. 如請求項1至6中任一項之半導體裝置，其中進而包括設置於上述第三半導體區域與上述第一電極之間的矽化物層。
  13. 一種半導體裝置，其包括：元件區域，其係具有第一面與第二面之半導體層之一部分； 終端區域，其係上述半導體層之一部分，包圍上述元件區域；第一電極，其設置於上述第一面；第二電極，其設置於上述第二面；第一導電型之第一半導體區域，其設置於上述半導體層內，且一部分與上述第一電極相接；第二導電型之第二半導體區域，其設置於上述元件區域內之上述第一半導體區域與上述第一電極之間；第二導電型之第三半導體區域，其設置於上述第二半導體區域與上述第一電極之間，與上述第一電極電性連接，且第二導電型之雜質濃度高於上述第二半導體區域；及第二導電型之第四半導體區域，其設置於上述終端區域內之上述第一半導體區域與上述第一面之間，與上述第一電極電性連接，且以上述第一面為基準之深度較以上述第一面為基準之上述第二半導體區域之深度淺。
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