JP2014175377A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】炭化珪素半導体装置において、形成面積を抑制しつつ効率的に電界集中の発生を防止できる終端構造を、熱拡散を必要としないイオン注入プロセスで形成する。
【解決手段】炭化珪素半導体装置は、ｎ型半導体基板１と、ｎ型半導体基板１上に形成されたｎ型半導体層２と、ｎ型半導体層２に形成されたショットキーダイオードを備える。ショットキーダイオードとして能動的に機能する活性領域５の外周には、内周側から外周側へ向けて不純物濃度が連続的に減少し、且つ、６０μｍ以上、２００μｍ以下の幅を有するｐ型領域４を備える終端領域６が設けられる。
【選択図】図１

Description

本発明は、炭化珪素を用いて形成される半導体装置（炭化珪素半導体装置）に関し、特に、半導体素子の外周に設けられる終端構造の構成および形成方法に関する。
炭化珪素などのワイドギャップ半導体は、シリコンと比較して絶縁破壊耐量が高いため、ワイドギャップ半導体の基板は、シリコン基板よりも不純物濃度を高めて低抵抗化することができる。この低抵抗化により、電力制御に用いられるダイオードやトランジスタ等の半導体素子のスイッチング動作における損失を低減できる。また、炭化珪素は、熱伝導度が高く、機械的強度にも優れており、小型で低損失、高効率なパワー半導体体装置（パワーデバイス）の実現が期待されている。
パワーデバイスとしての半導体装置に逆方向電圧が印加されると、半導体素子として能動的に機能する活性領域に空乏層が形成されて電圧が保持されるが、その空乏層の特定の箇所に電界が集中すると、半導体装置の耐圧が低下する。この電界集中は、半導体層における活性領域の端部（外周部）で生じやすい。そのため、半導体装置には、耐圧保持構造として、活性領域の外周に半導体層とは逆の導電型の不純物注入領域を有する終端構造が設けられる。終端構造の領域（終端領域）では、半導体層と不純物注入領域との間のｐｎ接合により空乏層の広がりが促進されるので、電界集中が緩和されて半導体装置の耐圧を高めることができる。
終端構造には様々な種類があるが、ガードリング構造やＪＴＥ（Junction Termination Extension）構造などが一般的である。
例えば、ガードリング構造は、不純物濃度が比較的高い不純物注入領域のリングが、半導体素子の周りを囲む構成を有している。複数のリングは、径が小さいものから順に半導体装置の内側から外側へ向けて並べて配置されており、半導体装置に逆方向電圧が印加されたときは、各リングが電圧を分担して保持することで、電界集中の発生が抑制される。しかし、半導体装置に要求される耐圧が大きくなると、リングの本数を増やす必要が生じ、リングの幅や間隔の最適化が困難になって所望の耐圧を得ることが難しくなるという問題や、終端領域の面積が大きくなるという問題が生じる。
一方、ＪＴＥ構造は、不純物注入領域が不純物濃度の異なる複数の領域を含み、半導体装置の内側から外側へ向けて不純物濃度が段階的に低くなる構成を有している（例えば、下記の特許文献１）。この構成により高い耐圧が得られるが、その最外周部は不純物濃度が低いため、その部分では空乏層が十分に広がりにくい。そのため、終端領域の外端部で電界集中を十分に緩和できないという問題がある。
また、内周側から外周側へ向けて不純物濃度が低くなると共に、半導体層の表面からの深さが浅くなる構成の不純物注入領域を有する終端構造も提案されている（例えば特許文献２〜４）。この終端構造では、不純物注入領域の外端部で横方向に空乏層が伸びやすくなり、その部分での電界集中を緩和することができる。
特に、特許文献２の終端構造は、内周側から外周側へ向けて不純物濃度が連続的に変化する不純物注入領域を有するＶＬＤ（Variation of Lateral Doping）構造として知られている。ＶＬＤ構造は、終端領域の外側ほど開口の密度が小さくなるマスクを用いて不純物を離散的にイオン注入し、その後の熱処理によって各開口の下注入された不純物を拡散させ、不純物濃度が連続的に変化する一体的な不純物注入領域を形成している。
特表２０００−５１６７６７号公報 特開昭６１−０８４８３０号公報 特開２００３−３０３９５６号公報 特許第４１８６９１９号公報
特許文献で２のＶＬＤ構造は、熱処理により不純物を半導体層内に拡散させて形成されるが、熱処理での温度分布制御が難しいため、各箇所の不純物濃度を精度よく規定することが困難である。また、炭化珪素半導体は不純物の拡散係数が非常に小さいため、ＶＬＤ構造は、炭化珪素半導体装置には適さない。
特許文献３では、イオン注入によって半導体装置の深さ方向にも不純物濃度の分布を与えることで、ＶＬＤ構造に似た終端構造を実現しているが、終端構造を形成するイオン注入プロセスが複雑になる。また、横方向に関する終端構造の設計指針が示されておらず、終端領域幅の設計が未知であった。特許文献４においても、ＶＬＤ構造に似た終端構造が開示されているが、終端領域幅の縮小に向けた設計指針が未知であった。
本発明は、本発明は以上のような課題を解決するためになされたものであり、炭化珪素半導体装置において、形成面積を小さく抑えつつ、効率的に電界集中を抑制できる終端構造を、熱拡散を必要としないイオン注入プロセスで形成することを目的とする。
本発明に係る炭化珪素半導体装置は、炭化珪素よりなる半導体基板と、前記半導体基板の上に形成された、炭化珪素よりなる第１導電型の半導体層と、前記半導体層に形成された半導体素子と、前記半導体素子の外周における前記半導体層の表層部に形成された第２導電型領域を含む終端構造とを備え、前記第２導電型領域は、内周側から外周側へ向けて不純物濃度が連続的に減少し、且つ、６０μｍ以上、２００μｍ以下の幅を有しているものである。
本発明に係る炭化珪素半導体装置では、第２導電型領域の幅が、効率的に電界集中を緩和できる範囲に設定されているため、高い体圧を維持しつつ、終端領域の幅を狭くできる。また、当該第２導電型領域の形成は、連続的に厚さが変化する注入マスクを用いることにより、イオン注入プロセスのみで可能なため、不純物の拡散係数が非常に小さい炭化珪素半導体装置にも適している。
実施の形態１に係る炭化珪素半導体装置（ショットキーダイオード）の構成を示す断面図である。 実施の形態１に係る炭化珪素半導体装置の終端構造の形成方法を示す工程図である。 実施の形態１に係る炭化珪素半導体装置の終端構造の形成方法を示す工程図である。 実施の形態１に係る終端構造のｐ型領域を形成するイオン注入における、不純物の注入濃度プロファイルの例を示す図である。 実施の形態１に係る終端構造のｐ型領域における不純物濃度と耐圧との関係のシミュレーション結果を示す図である。 実施の形態１に係る終端構造のｐ型領域の幅と耐圧との関係のシミュレーション結果を示す図である。 実施の形態１に係る炭化珪素半導体装置の耐圧特性を示す図である。 実施の形態２に係る炭化珪素半導体装置（ＪＢＳダイオード）の構成を示す断面図である。 実施の形態３に係る炭化珪素半導体装置（ＭＯＳＦＥＴ）の構成を示す断面図である。 実施の形態３に係る炭化珪素半導体装置の終端構造の形成方法を示す工程図である。
＜実施の形態１＞
図１は、実施の形態１に係る炭化珪素半導体装置であるショットキーダイオードの構成を示す断面図である。図１には、ショットキーダイオードが形成された活性領域５の外端部と、その外周に設けられる終端構造の形成領域６（以下「終端領域」）を含む断面が示されている。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、本発明は、第１導電型をｐ型、第２導電型をｎ型とした場合にも適用可能である。
ショットキーダイオードは、炭化珪素のｎ型半導体基板１とその上にエピタキシャル成長させた炭化珪素のｎ型半導体層２とからなるエピタキシャル基板を用いて形成されている。活性領域５におけるｎ型半導体層２上には、当該ｎ型半導体層２とショットキー接触するショットキー電極（アノード電極）３が形成されている。また、図示は省略するが、ｎ型半導体基板１の裏面にはショットキーダイオードのカソード電極となる裏面電極が形成されている。
終端領域６においては、ｎ型半導体層２の表層部にｐ型領域４が形成されている。ｐ型領域４は、ショットキー電極３の端部下を含む領域に形成される。本実施の形態では、ｐ型領域４が、Ａｌ（アルミニウム）のイオン注入によって形成されるものとして説明するが、ｐ型領域４はＢ（ホウ素）など他のｐ型不純物を用いて形成してもよい。また、図示は省略するが、終端領域６におけるｎ型半導体層２上には絶縁性の表面保護膜が形成される。
ｐ型領域４の不純物濃度は、その内周側（活性領域５側）から外周側（チップ端側）へ向かう方向に連続的に変化する。なお、本明細書でいうｐ型領域４の「不純物濃度」とは、単位面積当たりに注入された不純物の個数（ドーズ量）（ｃｍ−２）を指すものとする。
具体的には、ｐ型領域４の不純物濃度は、最内周部で１．５×１０１３ｃｍ−２以上、４．０×１０１３ｃｍ−２以下であり、最外周部では最内周部の１／５〜１／３の不純物濃度となっている。また、ｐ型領域４の幅（終端領域６の幅）は、６０μｍ以上、２００μｍ以下とする。
図１に示すように、ｐ型領域４の深さは、内周側から外周側へ向かう方向に連続的に減少している。そのため、例えばｐ型領域４内の単位体積当たりのドーズ量（ｃｍ−３）が均一であれば、ｐ型領域４の不純物濃度（ｃｍ−２）は、内周側から外周側へ向けて連続的に減少することになる。ｎ型半導体層２の表面（ショットキー電極３とｎ型半導体層２との界面）を基準にして、ｐ型領域４の最内周部の深さは例えば８００ｎｍ程度、ｐ型領域４の最外周部の深さは例えば２００ｎｍ程度である。
実施の形態１に係るショットキーダイオードは、以下の手順で形成される。まず、ｎ型半導体基板１上にｎ型半導体層２をエピタキシャル成長させる。次に、終端領域６におけるｎ型半導体層２の表層部に、イオン注入プロセスによりｐ型領域４を形成し、その後、活性領域５におけるｎ型半導体層２上にショットキー電極３を形成する。最後に、ｎ型半導体基板１の裏面にカソード電極を形成し、終端領域６のｎ型半導体層２上に表面保護膜を形成することにより、図１に示したショットキーダイオードの構成が完成する。
ここで、終端領域６のｐ型領域４の形成方法について、図２および図３を用いて詳細に説明する。まず、図２に示すように、ｎ型半導体２の表面上にフォトレジスト１０を形成し、当該フォトレジスト１０をフォトマスク１１を用いて露光して現像する。
本実施の形態で用いるフォトマスク１１には、終端領域６に対応する部分に、終端領域６の内周側から外周側へ向けて透過率が連続的に変化するハーフトーンマスク１１ａが設けられている。ハーフトーンマスク１１ａの各部分の透過率は、当該フォトマスク１１を用いてフォトレジスト１０を露光して現像することにより、図３の如く、終端領域６に対応する部分に、内周側から外周側へ向けて徐々に厚くなる構造（傾斜部）を有するレジストパターン１３が形成されるように調整される。
そして、このようにして形成されたレジストパターン１３をマスクにして、ｎ型半導体層２の表層部にｐ型不純物をイオン注入することで、ｐ型領域４を形成する。本実施の形態では、ｐ型不純物の注入濃度（ｃｍ−３）がボックスプロファイル（ｎ型半導体層２の深さ方向に均一なプロファイル）となるようにする。例えば図４は、注入エネルギーを９０ｋｅＶから７００ｋｅＶの範囲で変更しながらＡｌを９回イオン注入し、そのトータルでの注入濃度がボックスプロファイルとなるようにした例を示している。
レジストパターン１３の終端領域６に対応する部分（傾斜部）は、内周側から外周側へ向けて連続的に厚さが大きくなっているため、図３に示すように、ｐ型領域４は、内周側から外周側へ向けて連続的に深さが小さくなる形状になる。また、ｐ型不純物の注入濃度はボックスプロファイルなので、ｐ型領域４の各部分おける不純物濃度は、その部分におけるｐ型領域４の深さに比例する。従って、ｐ型領域４における不純物濃度は、内周側から外周側へ向けて連続的に小さくなる。
このｐ型領域４の構成により、終端領域６の外周部においても空乏層の伸びが促進され、電界集中の発生を抑制できる。この効果はＶＬＤ構造で得られる効果と同様であるが、本発明に係る終端構造は、熱拡散を用いずに所定の不純物濃度分布を得ている点でＶＬＤ構造とは全く異なり、単にＶＬＤ構造の幅や不純物濃度を最適化したものではない。
本実施の形態では、ｐ型領域４の幅が６０μｍ以上、２００μｍ以下となるように、レジストパターン１３の終端領域６に対応する部分が、６０μｍ以上、２００μｍ以下の幅で薄くなるようにした。つまり、フォトマスク１１におけるハーフトーンマスク１１ａ部分の幅を、６０μｍ以上、２００μｍ以下とした。
さらに、ｐ型領域４の不純物濃度が、最内周部で１．５×１０１３ｃｍ−２以上、４．０×１０１３ｃｍ−２以下となり、且つ、最外周部では最内周部の１／５〜１／３となるように、Ａｌの注入濃度のプロファイルやレジストパターン１３の傾斜（ハーフトーンマスク１１ａの透過率分布）などを調整している。
図５は、ｐ型領域４における最内周部の不純物濃度と耐圧との関係のシミュレーション結果を示す図である。ｐ型領域４の最内周部の不純物濃度が１．５×１０１３ｃｍ−２以下の範囲と、４．０×１０１３ｃｍ−２以上の範囲では、耐圧が３３００Ｖ以下に低下することが分かる。また、ｐ型領域４の不純物濃度を４．０×１０１３ｃｍ−２以上にすると、ｎ型半導体層２の内部に電界が集中するという問題も生じる。本実施の形態では、ｐ型領域４の最内周部の濃度を１．５×１０１３ｃｍ−２以上、４．０×１０１３ｃｍ−２以下にしているため、十分な耐圧を確保できる。
また、図６は、終端構造の幅（ｐ型領域４の幅）と耐圧との関係のシミュレーション結果を示す図である。ｐ型領域４の最内周部の不純物濃度が１．５×１０１３ｃｍ−２以上の場合、ｐ型領域４の幅を６０μｍよりも狭くすると耐圧が大きく低下する。つまりｐ型領域４の幅を６０μｍ以上にすることで、効率的に電界集中を緩和でき、体圧を向上させることができる。なお、ｐ型領域４の幅を大きくすれば体圧は向上するが、その分、終端領域６の幅が広くなり活性領域５の面積が犠牲になるため、効率的とは言えない。この効率性の観点から、ｐ型領域４の幅は２００μｍ以下とする。
図７は、実施の形態１に係る炭化珪素半導体装置の耐圧特性を実測した結果を示す図である。ｐ型領域４の幅は１９０μｍとしている。図５のシミュレーション結果と同様に、ｐ型領域４の最内周部の不純物濃度が１．５×１０１３ｃｍ−２以上、２．５×１０１３ｃｍ−２以下の範囲で、３３００Ｖ以上の高い耐圧が得られることが確認できた。
本実施の形態に係る炭化珪素半導体装置によれば、ｐ型領域４の幅が６０μｍ以上、２００μであることにより、終端領域６の面積を抑えつつ、電界集中を効率的に緩和でき、炭化珪素半導体装置の高耐圧化に寄与できる。さらに、最内周部の不純物濃度を１．５×１０１３ｃｍ−２以上、２．５×１０１３ｃｍ−２以下とすることで、より高い体圧が得られる。特に、耐圧が３３００Ｖ以上に規定される炭化珪素半導体装置に効果的である。
また、本発明は、特許文献で２のＶＬＤ構造のように不純物を熱拡散させて形成するものではなく、イオン注入プロセスのみで形成可能であるので、濃度分布の制御を容易に行えるという利点もある。特に、炭化珪素半導体は不純物の拡散係数が小さいため、本発明の適用は非常に有効である。
＜実施の形態２＞
実施の形態１では、本発明に係る終端構造を、ショットキーダイオードに適用した例を示したが、本発明は、その他の半導体素子に対しても適用可能である。
実施の形態２では、本発明の終端構造を、ジャンクションバリアショットキー（ＪＢＳ）ダイオードに適用した例を示す。図８は、当該ＪＢＳダイオードの構成を示す図である。図８においては、図１に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの説明は省略する。
ＪＢＳダイオードでは、ｎ型半導体層２におけるショットキー電極３との接触面に、選択的にｐ型の不純物領域（以下「ｐ型ＪＢＳ領域」）２０が形成される。終端領域６は、ＪＢＳダイオードとして機能する活性領域５の外周に設けられ、ｐ型領域４はショットキー電極３の端部下を含む領域に形成される。
本発明をＪＢＳダイオードに適用することで、終端領域６での電界集中を抑制しつつ、活性領域５内の電界集中も抑制できる。よって、ｎ型半導体層２の表面における電界強度を均一化でき、高耐圧な炭化珪素半導体装置が得られる。
＜実施の形態３＞
実施の形態３では、本発明の終端構造を、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Filed Effect Transistor）に適用した例を示す。図９は、当該ＭＯＳＦＥＴの構成を示す図である。図９においても、図１に示したものと同様の機能を有する要素には同一符号を付してあるので、それらの説明は省略する。
ＭＯＳＦＥＴは、ｎ型半導体層２に形成されたｐ型ウェル領域３０と、ｐ型ウェル領域３０内に選択的に形成されたｎ型ソース領域３１と、ｎ型半導体層２上にゲート絶縁膜３２を介して配設されたゲート電極３３とを備えた構造を有している。終端領域６は、ＭＯＳＦＥＴとして機能する活性領域５の外周に設けられ、ｐ型領域４はｐ型ウェル領域３０の外端部に隣接して設けられる。本実施の形態でも、実施の形態１と同様の効果が得られる。
また、ＭＯＳＦＥＴの製造過程において、ｐ型領域４はｐ型ウェル領域３０と同時に形成してもよい。すなわち、図１０に示すように、ｐ型ウェル領域３０を形成するイオン注入工程で用いるレジストパターン１４において、ｐ型ウェル領域３０に対応する開口部の外側に隣接させて、内周側から外周側へ向けて連続的に厚くなる傾斜部を設ければ、ｐ型領域４はｐ型ウェル領域３０と同時に形成できる。それにより、製造工程の簡略化を図ることができる。
さらに、図１０のように、終端領域６の最内周部でレジストパターン１４の厚さが０になるようにすれば、ｐ型ウェル領域３０とｐ型領域４との境界で不純物濃度が連続的になり、その部分での電界集中の発生を抑制できるという効果も得られる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ ｎ型半導体基板、２ ｎ型半導体層、３ ショットキー電極、４ ｐ型領域、５ 活性領域、６ 終端領域、１０ フォトレジスト、１１ フォトマスク、１１ａ ハーフトーンマスク、１３，１４ レジストパターン、２０ ｐ型ＪＢＳ領域、３０ ｐ型ウェル領域、３１ ｎ型ソース領域、３２ ゲート絶縁膜、３３ ゲート電極。

Claims (9)

  1. 炭化珪素よりなる半導体基板と、
    前記半導体基板の上に形成された、炭化珪素よりなる第１導電型の半導体層と、
    前記半導体層に形成された半導体素子と、
    前記半導体素子の外周における前記半導体層の表層部に形成された第２導電型領域を含む終端構造とを備え、
    前記第２導電型領域は、内周側から外周側へ向けて不純物濃度が連続的に減少し、且つ、６０μｍ以上、２００μｍ以下の幅を有している
    ことを特徴とする炭化珪素半導体装置。
  2. 前記第２導電型領域は、内周側から外周側へ向けて深さが連続的に減少している
    請求項１記載の炭化珪素半導体装置。
  3. 前記第２導電型領域は、最内周部の不純物濃度が１．５×１０１３ｃｍ−２以上、４．０×１０１３ｃｍ−２以下である
    請求項１または請求項２記載の炭化珪素半導体装置。
  4. 前記半導体素子は、前記半導体層上にショットキー接触する電極を含むショットキーダイオードまたはジャンクションバリアショットキーダイオードであり、
    前記第２導電型領域は、前記電極の端部下を含む領域に形成されている
    請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置。
  5. 前記半導体素子は、第２導電型のウェル領域を含むＭＯＳトランジスタであり、
    前記第２導電型領域は、前記ウェル領域の外端部に隣接して形成されている
    請求項１から請求項３のいずれか一項記載の炭化珪素半導体装置。
  6. 前記ウェル領域と前記第２導電型領域との境界で不純物濃度が連続的に変化している
    請求項５記載の炭化珪素半導体装置。
  7. ３３００Ｖ以上の耐圧を有する
    請求項１から請求項６のいずれか一項記載の炭化珪素半導体装置。
  8. （ａ）炭化珪素よりなる第１導電型の半導体層に半導体素子を形成する工程と、
    （ｂ）前記半導体素子の外周の終端領域において、前記半導体層の表層部に第２導電型領域を形成する工程とを備え、
    前記工程（ｂ）は、
    （ｂ−１）前記半導体層上にフォトレジストを形成する工程と、
    （ｂ−２）前記フォトレジストを、フォトマスクを用いて露光して現像することで、レジストパターンを形成する工程と、
    （ｂ−３）前記レジストパターンをマスクに用いるイオン注入により、前記第２導電型領域を形成する工程とを含み、
    前記工程（ｂ−２）において、
    前記フォトマスクは、前記終端領域に対応する部分に内周側から外周側へ向けて透過率が連続的に変化する幅６０μｍ以上、２００μｍ以下のハーフトーンマスクを有しており、
    前記レジストパターンにおける前記終端領域に対応する部分は外周側ほど厚く形成される
    ことを特徴とする炭化珪素半導体装置の製造方法。
  9. 前記半導体素子は、第２導電型のウェル領域を含むＭＯＳトランジスタであり、
    前記ウェル領域は、前記工程（ｂ−３）の前記イオン注入により、前記第２導電型領域と同時に形成される
    請求項８記載の炭化珪素半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9577046B1 (en) 2015-09-11 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor device
CN107112353A (zh) * 2014-12-23 2017-08-29 Abb瑞士股份有限公司 反向传导半导体装置
WO2018168069A1 (ja) * 2017-03-15 2018-09-20 住友電気工業株式会社 半導体装置
US10347713B2 (en) 2017-09-15 2019-07-09 Kabushiki Kaisha Toshiba Semiconductor device having a triple region resurf structure
CN111755504A (zh) * 2020-07-13 2020-10-09 电子科技大学 一种横向变掺杂终端结构及设计方法和制备方法
CN112382653A (zh) * 2020-07-13 2021-02-19 电子科技大学 横向变掺杂终端结构及设计方法和制备方法
CN112447820A (zh) * 2019-08-28 2021-03-05 飞锃半导体（上海）有限公司 具有渐变结深的芯片终端结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008252143A (ja) * 2008-07-17 2008-10-16 Mitsubishi Electric Corp 半導体装置
JP2010147252A (ja) * 2008-12-18 2010-07-01 Sharp Corp イオン注入方法、および半導体装置の製造方法
JP2010267783A (ja) * 2009-05-14 2010-11-25 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008252143A (ja) * 2008-07-17 2008-10-16 Mitsubishi Electric Corp 半導体装置
JP2010147252A (ja) * 2008-12-18 2010-07-01 Sharp Corp イオン注入方法、および半導体装置の製造方法
JP2010267783A (ja) * 2009-05-14 2010-11-25 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107112353A (zh) * 2014-12-23 2017-08-29 Abb瑞士股份有限公司 反向传导半导体装置
JP2018504778A (ja) * 2014-12-23 2018-02-15 アーベーベー・シュバイツ・アーゲー 逆導通半導体装置
JP7030515B2 (ja) 2014-12-23 2022-03-07 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト 逆導通半導体装置
US9577046B1 (en) 2015-09-11 2017-02-21 Kabushiki Kaisha Toshiba Semiconductor device
WO2018168069A1 (ja) * 2017-03-15 2018-09-20 住友電気工業株式会社 半導体装置
JP2018156987A (ja) * 2017-03-15 2018-10-04 住友電気工業株式会社 半導体装置
US10903374B2 (en) 2017-03-15 2021-01-26 Sumitomo Electric Industries, Ltd. Schottky semiconductor device with junction termination extensions
US10347713B2 (en) 2017-09-15 2019-07-09 Kabushiki Kaisha Toshiba Semiconductor device having a triple region resurf structure
CN112447820A (zh) * 2019-08-28 2021-03-05 飞锃半导体（上海）有限公司 具有渐变结深的芯片终端结构及其制造方法
CN112382653A (zh) * 2020-07-13 2021-02-19 电子科技大学 横向变掺杂终端结构及设计方法和制备方法
CN111755504A (zh) * 2020-07-13 2020-10-09 电子科技大学 一种横向变掺杂终端结构及设计方法和制备方法
CN111755504B (zh) * 2020-07-13 2024-02-23 电子科技大学 一种横向变掺杂终端结构及设计方法和制备方法
CN112382653B (zh) * 2020-07-13 2024-02-23 电子科技大学 横向变掺杂终端结构及设计方法和制备方法

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