CN106531813B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106531813B
CN106531813B CN201610130543.4A CN201610130543A CN106531813B CN 106531813 B CN106531813 B CN 106531813B CN 201610130543 A CN201610130543 A CN 201610130543A CN 106531813 B CN106531813 B CN 106531813B
Authority
CN
China
Prior art keywords
region
type
semiconductor
electrode
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610130543.4A
Other languages
English (en)
Other versions
CN106531813A (zh
Inventor
堀阳一
大田刚志
河野洋志
山下敦子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN106531813A publication Critical patent/CN106531813A/zh
Application granted granted Critical
Publication of CN106531813B publication Critical patent/CN106531813B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2015-179130号(申请日：2015年9月11日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
在肖特基势垒二极管(SBD，Schottky Barrier Diode)或作为SBD中的一种的JBS(Junction Barrier Schottky diode，结势垒肖特基二极管)中，作为顺向电涌电流对策，有在元件区域内设置PiN二极管的情况。通过在元件区域内设置PiN二极管部，能够利用PiN二极管部的传导率调变而使较大的电涌电流流过。
另外，在SBD或JBS中，为缓和逆向偏压时的元件区域的端部的电场强度、抑制元件破坏，在元件区域周围的终端区域设置终端构造。终端构造例如是降低表面场或保护环。
就抑制逆向偏压时的元件破坏的观点而言，较理想为使元件区域的结(junction)破坏耐压低于终端构造的结破坏耐压。
发明内容
本发明的实施方式提供一种能够抑制逆向偏压时的元件破坏的半导体装置。
实施方式的半导体装置具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，是所述半导体层的一部分，且包围所述元件区域；第一电极，设置在所述第一面；第二电极，设置在所述第二面；第一导电型的第一半导体区域，设置在所述半导体层内，且一部分与所述第一电极相接；第二导电型的第二半导体区域，设置在所述元件区域内的所述第一半导体区域与所述第一电极之间；第二导电型的第三半导体区域，设置在所述第二半导体区域与所述第一电极之间，与所述第一电极电连接，且第二导电型的杂质浓度高于所述第二半导体区域；及第二导电型的第四半导体区域，设置在所述终端区域内的所述第一半导体区域与所述第一面之间，与所述第一电极电连接，且与所述第二面之间的距离大于所述第二面与所述第二半导体区域的距离。
附图说明
图1是第一实施方式的半导体装置的示意剖视图。
图2是第一实施方式的半导体装置的示意俯视图。
图3是比较形态的半导体装置的示意剖视图。
图4是第二实施方式的半导体装置的示意剖视图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。此外，在以下的说明中，对同一部件等标注同一符号，对已说明一次的部件等适当省略其说明。
另外，在以下说明中，n+、n、n-及p+、p、p-的记述是表示各导电型中的杂质浓度的相对性的高低。即，n+表示与n相比n型的杂质浓度相对性地较高，且n-表示与n相比n型的杂质浓度相对性地较低。另外，p+表示与p相比p型杂质浓度相对性地较高，且p-表示与p相比p型杂质浓度相对性地较低。此外，也存在将n+型、n-型仅记为n型，且将p+型、p-型仅记为p型的情况。
杂质浓度例如能够由SIMS(Secondary Ion Mass Spectrometry，次级离子质谱法)测定。而且，杂质浓度的相对性的高低例如也能够根据由SCM(Scanning CapacitanceMicroscopy，扫描电容显微镜)求出的载子浓度的高低而判断。另外，杂质区域的深度等距离例如能够由SIMS求出。而且，杂质区域的深度等距离例如能够根据SCM像与AFM(AtomicForce Microscope，原子力显微镜)像的合成图像而求出。
(第一实施方式)
本实施方式的半导体装置具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，是半导体层的一部分，且包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内，且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
本实施方式的半导体装置具备：半导体层，具有第一面与第二面；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内，且一部分与第一电极相接；第二导电型的第二半导体区域，设置在第一半导体区域与第一电极之间的半导体层内；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间的半导体层内，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，在半导体层内包围第二半导体区域而设置，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
图1是本实施方式的半导体装置的示意剖视图。图2是本实施方式的半导体装置的示意俯视图。图2表示半导体层的第一面侧的杂质区域。图1相当于图2的A-A'剖面。
本实施方式的半导体装置是JBS(Junction Barrier Schottky diode)。本实施方式的JBS100是在元件区域所形成的沟槽的底部设置p型区域的沟槽型JBS100。
JBS100的半导体层具备元件区域与终端区域。元件区域被终端区域包围。
元件区域是作为在JBS100的顺向偏压时电流主要流过的区域而发挥功能。终端区域是作为使在JBS100的逆向偏压时施加至元件区域的端部的电场的强度缓和，从而使JBS100的元件耐压提高的区域而发挥功能。
JBS100具备SiC层(半导体层)10、阳极电极(第一电极)12、阴极电极(第二电极)14、场氧化膜16、及硅化物层30。SiC层10具备第一面与第二面。阳极电极12设置在SiC层10的第一面。阴极电极14设置在SiC层10的第二面。场氧化膜16设置在SiC层10的第一面。
SiC层10具备n+型的阴极区域(第六半导体区域)18、n-型的漂移区域(第一半导体区域)20、p型的第一阳极区域(第二半导体区域)22、p+型的第二阳极区域(第三半导体区域)24、p-型的降低表面场区域(第四半导体区域)26、p型区域(第五半导体区域)28、p型的边缘区域23、及p+型的边缘接触区域25。
p型的第一阳极区域(第二半导体区域)22、p+型的第二阳极区域(第三半导体区域)24、及p型区域(第五半导体区域)28设置在元件区域。P-型的降低表面场区域(第四半导体区域)26设置在终端区域。
SiC层10是单晶的SiC(碳化硅)。SiC层10例如是4H-SiC。以SiC层10的第一面是相对于(0001)面倾斜0度以上、8度以下的面、且第二面是相对于(000-1)面倾斜0度以上、8度以下的面的情况为例进行说明。(0001)面被称为硅面。(000-1)面被称为碳面。
n+型的阴极区域18设置在SiC层10内。n+型的阴极区域18设置在阴极电极14与n-型的漂移区域20之间。
n+型的阴极区域18含有n型杂质。n型杂质例如是氮(N)。n型杂质的杂质浓度例如为1×1018cm-3以上、1×1021cm-3以下。n+型的阴极区域18的n型杂质的杂质浓度高于n-型的漂移区域20的n型杂质的杂质浓度。n-型的漂移区域20的一部分与阳极电极12相接。
n-型的漂移区域20设置在SiC层10内。n-型的漂移区域20设置在n+型的阴极区域18上。
n-型的漂移区域20含有n型杂质。n型杂质例如是氮(N)。n型杂质的杂质浓度例如为1×1015cm-3以上、2×1016cm-3以下。n-型的漂移区域20的厚度例如为3μm以上、30μm以下。
此外，也可在n+型的阴极区域18与n-型的漂移区域20之间设置如下浓度的n型的缓冲层(未图示)，即，该n型的缓冲层的n型杂质的杂质浓度在n+型的阴极区域18的杂质浓度与n-型的漂移区域20的杂质浓度之间。
p型的第一阳极区域22设置在SiC层10内。p型的第一阳极区域22设置在n-型的漂移区域20与阳极电极12之间。
p型的第一阳极区域22设置在第一面上所形成的沟槽的底部。p型的第一阳极区域22例如是在第一面上形成沟槽之后，通过将p型杂质离子注入至SiC层10而形成。沟槽的深度例如为0.3μm以上、1.0μm以下。
如图2所示，p型的第一阳极区域22例如是以包围p+型的第二阳极区域24的方式而设置。
p型的第一阳极区域22含有p型杂质。p型杂质例如是铝(Al)。p型杂质的杂质浓度例如为5×1016cm-3以上、5×1018cm-3以下。
以第一面为基准的p型的第一阳极区域22的深度例如为0.7μm以上、2.0μm以下。p型的第一阳极区域22的宽度(图1中的“w1”)例如为5.0μm以上、20.0μm以下。
p+型的第二阳极区域24设置在SiC层10内。p+型的第二阳极区域24是设置在p型的第一阳极区域22与阳极电极12之间。p+型的第二阳极区域24是设置在p型的第一阳极区域22中。p+型的第二阳极区域24与阳极电极12电连接。
P+型的第二阳极区域24设置在第一面上所形成的沟槽的底部。p+型的第二阳极区域24例如是在第一面上形成沟槽之后，通过将沟槽的一部分开口的掩膜材用作掩膜，将p型杂质离子注入至SiC层10而形成。沟槽的深度例如为0.3μm以上、1.0μm以下。
p+型的第二阳极区域24含有p型杂质。p型杂质例如是铝(Al)。p+型的第二阳极区域24的杂质浓度高于p型的第一阳极区域22的杂质浓度。p型杂质的杂质浓度例如为1×1019cm-3以上、1×1021cm-3以下。
以第一面为基准的p+型的第二阳极区域24的深度例如为0.5μm以上、1.2μm以下。p+型的第二阳极区域24的宽度例如为2.0μm以上、15.0μm以下。
p型的边缘区域23设置在SiC层10内。p型的边缘区域23设置在n-型的漂移区域20与阳极电极12之间。
p型的边缘区域23设置在第一面上所形成的沟槽的底部。p型的边缘区域23例如是在第一面上形成沟槽之后，通过将p型杂质离子注入至SiC层10而形成。沟槽的深度例如为0.3μm以上、1.0μm以下。p型的边缘区域23例如与p型的第一阳极区域22在同一过程步骤中同时形成。
如图2所示，p型的边缘区域23例如是以环状设置在元件区域的外周部。
p型的边缘区域23含有p型杂质。p型杂质例如是铝(Al)。p型杂质的杂质浓度例如为5×1016cm-3以上、5×1018cm-3以下。
以第一面为基准的p型的边缘区域23的深度例如为0.7μm以上、2.0μm以下。p型的边缘区域23的深度与p型的第一阳极区域22相等。
p+型的边缘接触区域25设置在SiC层10内。p+型的边缘接触区域25设置在p型的边缘区域23与阳极电极12之间。p+型的边缘接触区域25设置在p型的边缘区域23中。p+型的边缘接触区域25与阳极电极12电连接。如图2所示，p+型的边缘接触区域25例如是以环状设置在元件区域的外周部。
p+型的边缘接触区域25设置在第一面上所形成的沟槽的底部。p+型的边缘接触区域25例如是在第一面上形成沟槽之后，通过将沟槽的一部分开口的掩膜材用作掩膜，将p型杂质离子注入至SiC层10而形成。沟槽的深度例如为0.3μm以上、1.0μm以下。p+型的边缘接触区域25例如与p+型的第二阳极区域24在同一个过程步骤中同时形成。
p+型的边缘接触区域25含有p型杂质。p型杂质例如是铝(Al)。p+型的边缘接触区域25的杂质浓度高于p型的边缘区域23的杂质浓度。p型杂质的杂质浓度例如为1×1019cm-3以上、1×1021cm-3以下。
以第一面为基准的p+型的边缘接触区域25的深度例如为0.5μm以上、1.2μm以下。
p型的降低表面场区域26设置在SiC层10内。p型的降低表面场区域26是以包围p型的第一阳极区域22与p型区域28的方式设置。p型的降低表面场区域26与阳极电极12电连接。
第二面与p型的降低表面场区域26的距离(图1中的“d2”)大于第二面与p型的第一阳极区域22的距离(图1中的“d1”)。即，d2>d1。换而言之，以第一面为基准的p型的降低表面场区域26的深度比以第一面为基准的第一阳极区域22的深度浅。
n+型的阴极区域18的厚度大致固定，故n+型的阴极区域18与p型的降低表面场区域26的距离大于n+型的阴极区域18与p型的第一阳极区域22的距离。换而言之，n+型的阴极区域18与p型的降低表面场区域26之间的n-型的漂移区域20的厚度比n+型的阴极区域18与p型的第一阳极区域22之间的n-型的漂移区域20的厚度厚。
p型的降低表面场区域26是用以使JBS100的耐压提高的终端构造。
p型的降低表面场区域26含有p型杂质。p型杂质例如是铝(Al)。p型杂质的杂质浓度例如为1×1016cm-3以上、1×1018cm-3以下。
p型的降低表面场区域26的p型杂质的杂质浓度低于p型的第一阳极区域22、p型的边缘区域23的p型杂质的杂质浓度。
多个p型区域28设置在被p型的降低表面场区域26所包围的SiC层10内。p型区域28的宽度(图1中的“w2”)比p型的第一阳极区域22的宽度(图1中的“w1”)窄。即，w2<w1。p型区域28与阳极电极12相接。
如图2所示，p型区域28例如为条纹形状。
第二面与p型的降低表面场区域26的距离(图1中的“d2”)大于第二面与p型区域28的距离(图1中的“d3”)。即，d2>d3。换而言之，以第一面为基准的p型的降低表面场区域26的深度比以第一面为基准的p型区域28的深度浅。
p型区域28含有p型杂质。p型杂质例如是铝(Al)。p型杂质的杂质浓度例如为5×1016cm-3以上、5×1018cm-3以下。
以第一面为基准的p型区域28的深度例如为0.7μm以上、2.0μm以下。p型区域28的宽度(图1中的“w2”)例如为1.0μm以上、3.0μm以下。p型区域28与p型区域28的间隔例如为1.0μm以上、5.0μm以下。
p型区域28设置在第一面上所形成的沟槽的底部。p型区域28例如是在第一面上形成沟槽之后，通过将p型杂质离子注入至SiC层10而形成。沟槽的深度例如为0.3μm以上、1.0μm以下。
例如，第二面与p型的第一阳极区域22之间的距离(图1中的“d1”)和第二面与p型区域28的距离(图1中的“d3”)大致相同。即，d1＝d3。另外，p型的第一阳极区域22的p型杂质的杂质浓度与p型区域28的p型杂质的杂质浓度大致相同。
例如，在同一过程步骤中，形成p型区域28与p型的第一阳极区域22。例如，同时形成p型区域28形成用的沟槽与p型的第一阳极区域22形成用的沟槽。之后，将p型杂质离子注入至沟槽的底部，通过活化退火而活化。
利用该过程步骤而使第二面与p型的第一阳极区域22之间的距离(图1中的“d1”)和第二面与p型区域28的距离(图1中的“d3”)成为大致相同。而且，使p型的第一阳极区域22的p型杂质的杂质浓度与p型区域28的p型杂质的杂质浓度成为大致相同。
硅化物层30设置在p+型的第二阳极区域24与阳极电极12之间。硅化物层30例如是硅化镍层或硅化钛层。硅化物层20的膜厚例如为0.05μm以上、0.3μm以下。
场氧化膜16设置在p型的降低表面场区域26上。场氧化膜16例如是氧化硅膜。场氧化膜16具备开口部。场氧化膜16的膜厚例如为0.2μm以上、1.0μm以下。
阳极电极12在场氧化膜16的开口部，与n-型的漂移区域20、硅化物层30、及p型区域28相接。阳极电极12填埋设置在p型的第一阳极区域22上的沟槽及设置在p型区域28上的沟槽。换而言之，p型的第一阳极区域22上的阳极电极12的一部分被夹在n-型的漂移区域20。而且，p型区域28上的阳极电极12的一部分被夹在n-型的漂移区域20。
阳极电极12与n-型的漂移区域20在第一面上及沟槽的侧面相接。n-型的漂移区域20与阳极电极12之间的接触是肖特基接触。
阳极电极12为金属。阳极电极12例如是钛(Ti)与铝(Al)的积层膜。
阴极电极14与n+型的阴极区域18相接而设置。阴极电极14与n+型的阴极区域18的接触是欧姆接触。
阴极电极14为金属。阴极电极14例如是钛(Ti)与铝(Al)的积层膜。
接下来，对本实施方式的JBS100的作用及效果进行说明。
图3是比较形态的半导体装置的示意剖视图。比较形态的半导体装置是JBS。与本实施方式的JBS100不同，比较形态的JBS900是不具备沟槽的平面型JBS。
JBS900中，p型的第一阳极区域22及p型区域28是设置在第一面而并非沟槽底部。第二面与p型的降低表面场区域26的距离(图3中的“d2”)小于第二面与p型的第一阳极区域22的距离(图3中的“d1”)。即，d2<d1。
另外，第二面与p型的降低表面场区域26的距离(图3中的“d2”)小于第二面与p型区域28的距离(图3中的“d3”)。即，d2<d3。
JBS900中，在n-型的漂移区域20与p型的第一阳极区域22之间具备n型区域32。n型区域32含有n型杂质。n型杂质例如是氮(N)。n型杂质的杂质浓度例如为1×1017cm-3以上、1×1019cm-3以下。n型区域32的n型杂质的杂质浓度高于n-型的漂移区域20的n型杂质的杂质浓度。
JBS900中，通过设置p型区域28，从而在对JBS900施加逆向偏压的情况下，p型区域28之间的n-型的漂移区域20被空乏层夹断。因此，能够降低JBS900的逆向电流(IR)。
进而，JBS900在元件区域内具备包含阳极电极12、硅化物层30、p+型的第二阳极区域24、p型的第一阳极区域22、n型区域32、n-型的漂移区域20、及阴极电极26的PiN二极管部。因具备PiN二极管部所以能够流过顺向较大的电涌电流。
另外，JBS900中，通过在PiN二极管部设置n型区域32而使pn接面的分布陡峭，使PiN二极管部的接面破坏耐压低于形成在p型的降低表面场区域26的终端构造的接面破坏耐压。
因此，逆向偏压时的接面破坏比终端构造更易产生在PiN二极管部。在PiN二极管部，接面破坏产生在比终端构造更大的面积区域。因此，可抑制由接面破坏导致的发热等，从而抑制元件破坏。
但是，JBS900中，为使PiN二极管部的接面破坏耐压低于形成在p型的降低表面场区域26的终端构造的接面破坏耐压，需要用以形成n型区域32的追加性的过程步骤。另外，因设置n型区域32所以存在如下担忧，即，由结晶缺陷引起的逆向偏压时的PiN二极管部的接面漏电流增大，从而JBS900的逆向电流(IR)变大。
另外，JBS900中，将p型区域28或p型的第一阳极区域22设置在元件区域。因此，阳极电极12与n-型的漂移区域20的接触面积、即肖特基接触的面积变小，JBS900的顺向电压(VF)增大。
本实施方式的JBS100中，第二面与p型的降低表面场区域26的距离(图1中的“d2”)大于第二面与p型的第一阳极区域22的距离(图1中的“d1”)。即，d2>d1。
因此，与JBS900相比，PiN二极管部下的n-型的漂移区域20的厚度变薄。PiN二极管部的接面破坏耐压因n-型的漂移区域20的厚度变薄而降低。因此，本实施方式的JBS100中，无须设置n型区域32便能够使PiN二极管部的接面破坏耐压降低。
尤其通过使PiN二极管部下的n-型的漂移区域20的厚度比降低表面场区域26下的n-型的漂移区域20的厚度薄，而使逆向偏压时的接面破坏比终端构造更易产生在PiN二极管部。
另外，因未设置n型区域32，故与JBS900相比，能够降低逆向电流(IR)。
进而，通过形成为沟槽型JBS而能够使顺向电压(VF)降低。顺电压(VF)的降低例如可通过在沟槽的侧面使阳极电极12与n-型的漂移区域20接触，使肖特基接触的面积增大而实现。
JBS100通过形成为沟槽型JBS而能够改善顺向电压(VF)与逆向电流(IR)的折中。
另外，根据本实施方式的JBS100，能够在同一过程步骤中容易地形成沟槽型JBS与接面破坏耐压较低的PiN二极管部。尤其在SiC层的情况下，例如与Si(硅)层相比，较难通过离子注入而形成较深的杂质区域。因此，利用沟槽型JBS的沟槽形成而能形成较深的p型的第一阳极区域22的过程步骤较为有效。
此外，就较终端构造更易在PiN二极管部产生逆向偏压时的接面破坏的观点而言，较理想为p型的降低表面场区域26的p型杂质的杂质浓度低于p型的第一阳极区域22的p型杂质的杂质浓度。
另外，就降低阳极电极12与p型的第一阳极区域22之间的电阻的观点而言，较理想为设置硅化物层30。
以上，根据本实施方式，可实现能够抑制逆向偏压时的元件破坏的JBS100。而且，可实现逆向电流(IR)降低的JBS100。而且，可实现顺向电压(VF)降低的JBS100。
(第二实施方式)
本实施方式的半导体装置不具备第五半导体区域，除此之外，与第一实施方式相同。因此，对于与第一实施方式重复的内容省略记述。
图4是本实施方式的半导体装置的示意剖视图。
本实施方式的半导体装置是SBD。与第一实施方式的JBS100不同，本实施方式的SBD200不具备p型区域28。
SBD200具备元件区域与终端区域。元件区域被终端区域包围。
SBD200具备SiC层(半导体层)10、阳极电极(第一电极)12、阴极电极(第二电极)14、场氧化膜16、及硅化物层30。SiC层10具备第一面与第二面。阳极电极12设置在SiC层10的第一面。阴极电极14设置在SiC层10的第二面。场氧化膜16设置在半导体层10的第一面。
SiC层10具备n+型的阴极区域(第六半导体区域)18、n-型的漂移区域(第一半导体区域)20、p型的第一阳极区域(第二半导体区域)22、P+型的第二阳极区域(第三半导体区域)24、p-型的降低表面场区域(第四半导体区域)26、p型的边缘区域23、及p+型的边缘接触区域25。
p型的第一阳极区域22设置在第一面上所形成的沟槽的底部。p型的第一阳极区域22例如是在第一面形成沟槽之后，通过将p型杂质离子注入至SiC层10而形成。
第二面与p型的降低表面场区域26的距离(图4中的“d2”)大于第二面与p型的第一阳极区域22的距离(图4中的“d1”)。即，d2>d1。换而言之，以第一面为基准的p型的降低表面场区域26的深度比以第一面为基准的第一阳极区域22的深度浅。
根据本实施方式，利用与第一实施方式相同的作用，可实现能够抑制逆向偏压时的元件破坏的SBD200。
第一及第二实施方式中，作为半导体层是以SiC层为例进行了说明，但对于代替SiC层而使用例如Si(硅)层的二极管，也能够应用本发明。
另外，在第一及第二实施方式中，作为SiC例示出4H-SiC的情况，但也能够使用3C-SiC、6H-SiC等其它晶型。
另外，在第一及第二实施方式中，在半导体层是SiC层的情况下，以将相对于(0001)面倾斜0度以上、8度以下的面作为第一面，且将相对于(000-1)面倾斜0度以上、8度以下的面作为第二面的情况为例进行了说明，但也能够使用其它面方位的面。
另外，在第一及第二实施方式中，作为n型杂质例示出氮(N)，但也能够应用磷(P)、砷(As)、锑(Sb)等。另外，作为p型杂质例示出铝(Al)，但也能够使用硼(B)。
另外，在第一及第二实施方式中，作为第一导电型以n型为例，且作为第二导电型以p型为例进行了说明，但也能够将第一导电型设为p型，且将第二导电型设为n型。
另外，在第一实施方式中，以在沟槽的侧面设置阳极电极12的肖特基接触的情况为例进行了说明，但也能够设为例如由p型区域28覆盖沟槽的侧面的形态。
另外，在第一实施方式中，以沟槽型JBS为例进行了说明，但也能够将本发明应用于将p型区域28设置在第一面的平面型JBS。
另外，第一阳极区域22的形状并不限定于图2的形状，例如也能够设为条纹形状、点形状等其它形状。而且，p型区域28的形状并不限定于图2的形状，也能够设为环形状、点形状等其它形状。
另外，在第一及第二实施方式中，是以在第一阳极区域22上设置沟槽的情况为例进行了说明，但也能够设为不设置沟槽而将第一阳极区域22设置在第一面的形态。该形态的情况下，第一阳极区域22例如以P型杂质的高加速离子注入而形成。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并非旨在限定发明的范围。这些新颖的实施方式能够以其它各种形态实施，且可在不脱离发明的宗旨的范围内进行各种省略、置换、及变更。例如，也可将一实施方式的构成要素置换或变更为其它实施方式的构成要素。这些实施方式或其变化包含于发明的范围或宗旨，并且包含于权利要求书中所记载的发明及其均等的范围。
[符号的说明]
10 SiC层(半导体层)
12 阳极电极(第一电极)
14 阴极电极(第二电极)
18 n+型的阴极区域(第六半导体区域)
20 n-型的漂移区域(第一半导体区域)
22 p型的第一阳极区域(第二半导体区域)
24 p+型的第二阳极区域(第三半导体区域)
26 p-型的降低表面场区域(第四半导体区域)
28 p型区域(第五半导体区域)
30 硅化物层
100 JBS(半导体装置)
200 SBD(半导体装置)

Claims (11)

1.一种半导体装置，其特征在于具备：
元件区域，是具有第一面与第二面的半导体层的一部分；
终端区域，是所述半导体层的一部分，且包围所述元件区域；
第一电极，设置在所述第一面；
第二电极，设置在所述第二面；
第一导电型的第一半导体区域，设置在所述半导体层内，且一部分与所述第一电极相接；
第二导电型的第二半导体区域，设置在所述元件区域内的所述第一半导体区域与所述第一电极之间；
第二导电型的第三半导体区域，设置在所述第二半导体区域与所述第一电极之间，与所述第一电极电连接，且第二导电型的杂质浓度高于所述第二半导体区域；
第二导电型的第四半导体区域，设置在所述终端区域内的所述第一半导体区域与所述第一面之间，与所述第一电极电连接，且与所述第二面之间的距离大于所述第二面与所述第二半导体区域之间的距离；以及
第二导电型的多个第五半导体区域，设置在所述元件区域内，与所述第一电极电连接，且宽度比所述第二半导体区域窄；
所述第五半导体区域上的所述第一电极的一部分被夹在所述第一半导体区域之间，所述多个第五半导体区域配置于所述第二半导体区域的周围，且所述多个第五半导体区域是以与所述第二半导体区域连接的方式所配置。
2.根据权利要求1所述的半导体装置，其特征在于：所述第四半导体区域的第二导电型的杂质浓度低于所述第二半导体区域的第二导电型的杂质浓度。
3.根据权利要求1所述的半导体装置，其特征在于：所述第二面与所述第四半导体区域之间的距离大于所述第二面与所述第五半导体区域之间的距离。
4.根据权利要求1所述的半导体装置，其特征在于：所述第二面与所述第二半导体区域之间的距离和所述第二面与所述第五半导体区域之间的距离大致相同，且所述第二半导体区域的第二导电型的杂质浓度与所述第五半导体区域的第二导电型的杂质浓度大致相同。
5.根据权利要求1所述的半导体装置，其特征在于：所述第五半导体区域与所述第一电极相接。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于：所述第二半导体区域上的所述第一电极的一部分被夹在所述第一半导体区域之间。
7.根据权利要求1至5中任一项所述的半导体装置，其特征在于：还具备第一导电型的第六半导体区域，设置在所述第二电极与所述第一半导体区域之间，且第一导电型的杂质浓度高于所述第一半导体区域。
8.根据权利要求1至5中任一项所述的半导体装置，其特征在于：所述第一半导体区域与所述第一电极之间的接触是肖特基接触。
9.根据权利要求1至5中任一项所述的半导体装置，其特征在于：所述半导体层是SiC层。
10.根据权利要求1至5中任一项所述的半导体装置，其特征在于：还具备设置在所述第三半导体区域与所述第一电极之间的硅化物层。
11.一种半导体装置，其特征在于具备：
元件区域，是具有第一面与第二面的半导体层的一部分；
终端区域，是所述半导体层的一部分，包围所述元件区域；
第一电极，设置在所述第一面；
第二电极，设置在所述第二面；
第一导电型的第一半导体区域，设置在所述半导体层内，且一部分与所述第一电极相接；
第二导电型的第二半导体区域，设置在所述元件区域内的所述第一半导体区域与所述第一电极之间；
第二导电型的第三半导体区域，设置在所述第二半导体区域与所述第一电极之间，与所述第一电极电连接，且第二导电型的杂质浓度高于所述第二半导体区域；
第二导电型的第四半导体区域，设置在所述终端区域内的所述第一半导体区域与所述第一面之间，与所述第一电极电连接，且以所述第一面为基准的深度比以所述第一面为基准的所述第二半导体区域的深度浅；以及
第二导电型的多个第五半导体区域，设置在所述元件区域内，与所述第一电极电连接，且宽度比所述第二半导体区域窄；
所述第五半导体区域上的所述第一电极的一部分被夹在所述第一半导体区域之间，所述多个第五半导体区域配置于所述第二半导体区域的周围，且所述多个第五半导体区域是以与所述第二半导体区域连接的方式所配置。
CN201610130543.4A 2015-09-11 2016-03-08 半导体装置 Active CN106531813B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015179130A JP6400544B2 (ja) 2015-09-11 2015-09-11 半導体装置
JP2015-179130 2015-09-11

Publications (2)

Publication Number Publication Date
CN106531813A CN106531813A (zh) 2017-03-22
CN106531813B true CN106531813B (zh) 2020-05-29

Family

ID=58017411

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610130543.4A Active CN106531813B (zh) 2015-09-11 2016-03-08 半导体装置

Country Status (4)

Country Link
US (1) US9577046B1 (zh)
JP (1) JP6400544B2 (zh)
CN (1) CN106531813B (zh)
TW (1) TWI596783B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
US10510905B2 (en) * 2017-07-06 2019-12-17 Cree, Inc. Power Schottky diodes having closely-spaced deep blocking junctions in a heavily-doped drift region
US10333005B2 (en) 2017-09-06 2019-06-25 Semiconductor Components Industries, Llc Merged P-intrinsic-N (PIN) Schottky diode
SE541402C2 (en) 2017-09-15 2019-09-17 Ascatron Ab Integration of a schottky diode with a mosfet
SE541290C2 (en) 2017-09-15 2019-06-11 Ascatron Ab A method for manufacturing a grid
SE541466C2 (en) 2017-09-15 2019-10-08 Ascatron Ab A concept for silicon carbide power devices
SE541291C2 (en) 2017-09-15 2019-06-11 Ascatron Ab Feeder design with high current capability
JP6730237B2 (ja) * 2017-09-19 2020-07-29 株式会社東芝 半導体装置
JP6827433B2 (ja) * 2018-03-02 2021-02-10 株式会社東芝 半導体装置
JP6995725B2 (ja) 2018-09-19 2022-01-17 株式会社東芝 半導体装置
US11171248B2 (en) 2019-02-12 2021-11-09 Semiconductor Components Industries, Llc Schottky rectifier with surge-current ruggedness
WO2021019888A1 (ja) * 2019-07-29 2021-02-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7292233B2 (ja) * 2020-03-11 2023-06-16 株式会社東芝 半導体装置
JP7305591B2 (ja) * 2020-03-24 2023-07-10 株式会社東芝 半導体装置
JP7410800B2 (ja) * 2020-05-29 2024-01-10 株式会社東芝 半導体装置
JP2022140933A (ja) 2021-03-15 2022-09-29 株式会社東芝 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1885000A2 (en) * 2006-08-01 2008-02-06 Cree Inc. Semiconductor devices including Schottky diodes with controlled breakdown and methods of fabricating same
CN104205344A (zh) * 2012-03-30 2014-12-10 三菱电机株式会社 半导体器件
CN104508824A (zh) * 2012-09-06 2015-04-08 住友电气工业株式会社 宽带隙半导体器件及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186040A (ja) * 2004-12-27 2006-07-13 Nippon Inter Electronics Corp 半導体装置及びその製造方法
US8901699B2 (en) * 2005-05-11 2014-12-02 Cree, Inc. Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection
JP4375439B2 (ja) * 2007-05-30 2009-12-02 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP2012094683A (ja) * 2010-10-27 2012-05-17 National Institute Of Advanced Industrial & Technology ワイドバンドギャップ半導体装置
TWI433322B (zh) 2010-12-24 2014-04-01 Bor Wen Liou 具雙金屬陽極的蕭基能障二極體
JP5550589B2 (ja) 2011-03-23 2014-07-16 株式会社東芝 半導体装置
JP2013030618A (ja) * 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
JP2013115394A (ja) 2011-12-01 2013-06-10 Hitachi Ltd ジャンクションバリアショットキーダイオード
JP6125748B2 (ja) * 2011-12-06 2017-05-10 トヨタ自動車株式会社 半導体装置
JP2014175377A (ja) 2013-03-07 2014-09-22 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
CN104282732B (zh) 2013-07-01 2017-06-27 株式会社东芝 半导体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1885000A2 (en) * 2006-08-01 2008-02-06 Cree Inc. Semiconductor devices including Schottky diodes with controlled breakdown and methods of fabricating same
CN104205344A (zh) * 2012-03-30 2014-12-10 三菱电机株式会社 半导体器件
CN104508824A (zh) * 2012-09-06 2015-04-08 住友电气工业株式会社 宽带隙半导体器件及其制造方法

Also Published As

Publication number Publication date
JP2017055009A (ja) 2017-03-16
TWI596783B (zh) 2017-08-21
US9577046B1 (en) 2017-02-21
JP6400544B2 (ja) 2018-10-03
TW201711208A (zh) 2017-03-16
CN106531813A (zh) 2017-03-22
US20170077236A1 (en) 2017-03-16

Similar Documents

Publication Publication Date Title
CN106531813B (zh) 半导体装置
US10566464B2 (en) Semiconductor device
JP6666224B2 (ja) 半導体装置
US9318623B2 (en) Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
US9882036B2 (en) Semiconductor device
US10930773B2 (en) Semiconductor device
US7915705B2 (en) SiC semiconductor device having outer periphery structure
US20120228636A1 (en) Schottky barrier diode
US9142687B2 (en) Semiconductor diode device
US20150144965A1 (en) Silicon carbide semiconductor device and fabrication method of silicon carbide semiconductor device
JP7305591B2 (ja) 半導体装置
US20150069414A1 (en) Semiconductor device and method for manufacturing the same
US20170263724A1 (en) Semiconductor device
JP7030665B2 (ja) 半導体装置
US9608058B1 (en) Semiconductor device
US8502237B2 (en) Semiconductor rectifying device
JP2020047683A (ja) 半導体装置
JP7249921B2 (ja) 半導体装置
CN116646406A (zh) 宽带隙半导体器件与其制造方法
US20160276441A1 (en) Semiconductor device
US20200091296A1 (en) Semiconductor device
CN116825840A (zh) 半导体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant