CN116646406A - 宽带隙半导体器件与其制造方法 - Google Patents

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Abstract

本发明提供一种宽带隙半导体器件与其制造方法。所述宽带隙半导体器件包括衬底、外延层、合并PN结肖特基(merged PN junction Schottky，MPS)二极管阵列以及围绕MPS二极管阵列的边缘终端区。外延层具有第一平面、第二平面以及位于第一平面与第二平面之间的数个沟槽。MPS二极管阵列形成于外延层的第一平面中。边缘终端区包括浮动环区以及过渡区。浮动环区具有形成于外延层的第二平面中的浮动环。过渡区位于浮动环区与MPS二极管阵列间。过渡区包括一PIN二极管，而所述PIN二极管形成于数个沟槽中以及沟槽之间的外延层上。

Description

宽带隙半导体器件与其制造方法
技术领域
本发明涉及一种半导体器件，且特别是有关于一种宽带隙半导体器件与其制造方法。
背景技术
一种硅半导体整流器件，包括具有pn结的PiN二极管，以及在半导体层和金属之间的载流子势垒具有功函数差的肖特基势垒二极管(Schottky barrier diode，SBD)，以将输入电流整流为输出整流电流。在SBD中，JBS(Junction Barrier Schottky，结势垒肖特基)二极管设置在半导体层的表面，以缓和施加到半导体层和金属之间的界面的电场。JBS包括具有与半导体层(例如n型)不同导电类型的掺杂区(例如p型)。还有一种MPS(merged PNjunction Schottky，合并PN结肖特基)二极管，其中p型区域与JBS的金属之间的接触设置为或接近欧姆连接，并在掺杂区和半导体层之间施加超过内建电位(Vbi)的电压时，通过电导调制(conductivity modulation)注入少数载流子，以降低电阻。
另一方面，碳化硅(SiC)等宽带隙半导体被期待作为下一代功率半导体装置。此宽带隙半导体相对于硅而言具有带隙宽、高击穿场强与热导率高的优点，利用此宽带隙半导体的特性，可使功率半导体器件在高温下运作时依然维持低损耗的状况得以实现。
近来，相较于Si pn二极管，由于SiC肖特基二极管具有更加出色的开关效能，故主要用作高端开关式电源供应器(switch mode power supply，SMPS)的功率因子控制(powerfactor control，PFC)单元。此外，在通电期间或线路周期关闭后，此器件常发生对浪涌电流(surge current)应力的耐受性相对较低的现象，这是由于肖特基器件单极的电阻具有显著的正温度系数，因此，急需改善其应付浪涌电流的能力。
发明内容
本发明提供一种具有增进应付浪涌电流能力的宽带隙半导体器件，以增加器件的性价比(performance/cost ratio)。
本发明还提供一种宽带隙半导体器件的制造方法。
本发明的一种宽带隙半导体器件，包括衬底、外延层、合并PN结肖特基(MPS)二极管阵列以及围绕MPS二极管阵列的边缘终端区。该外延层具有第一平面、围绕第一平面的第二平面以及位于第一平面与第二平面之间的数个沟槽，其中第二平面比第一平面更接近衬底。MPS二极管阵列形成于外延层的第一平面中。边缘终端区包括浮动环(floating ring)区以及过渡区。浮动环区具有形成于外延层的第二平面中的浮动环。过渡区位于浮动环区与MPS二极管阵列间。过渡区包括PIN二极管，而PIN二极管形成于数个沟槽中以及沟槽之间的外延层上。
在本发明的实施例中，上述的MPS二极管阵列包括：数个第一p+掺杂区以及肖特基金属层，所述第一p+掺杂区位于外延层中，以在外延层与每个第一p+掺杂区之间形成PN结；所述肖特基金属层设置于外延层上，以与第一p+掺杂区之间的外延层形成数个肖特基二极管。
在本发明的实施例中，上述的肖特基二极管被第一p+掺杂区所围绕。
在本发明的实施例中，上述的肖特基二极管的形状为条状、点状、六边形、圆形或上述形状的组合。
在本发明的实施例中，上述的第一p+掺杂区被肖特基二极管所围绕。
在本发明的实施例中，上述的肖特基金属层延伸并覆盖沟槽的侧壁与底部以及沟槽之间的外延层上。
在本发明的实施例中，上述的PIN二极管包括第二p+掺杂区，形成于沟槽的侧壁与底部以及沟槽之间的外延层上。
在本发明的实施例中，上述的每个沟槽的底部与第二平面共平面。
在本发明的实施例中，上述的数个浮动环为数个第三p+掺杂区。
本发明的一种宽带隙半导体器件的制造方法，包括在衬底上形成外延层，其中外延层具有第一平面；移除部分外延层，以形成围绕第一平面的第二平面，并在第一平面与第二平面之间形成数个沟槽；在外延层的第一平面中形成MPS二极管阵列；在数个沟槽中以及沟槽之间的外延层上形成PIN二极管；以及在外延层的第二平面中形成数个浮动环。所述MPS二极管阵列包括位在外延层中的数个第一p+掺杂区，以在外延层与每个第一p+掺杂区之间形成PN结，以及在第一p+掺杂区之间与外延层形成的数个肖特基二极管。所述PIN二极管包括第二p+掺杂区。所述数个浮动环为数个第三p+掺杂区，且第一p+掺杂区、第二p+掺杂区以及第三p+掺杂区是同时被注入。
在本发明的另一实施例中，上述形成MPS二极管阵列的步骤包括形成肖特基金属层，以在第一p+掺杂区之间与外延层形成所述肖特基二极管。
在本发明的另一实施例中，上述形成肖特基金属层的步骤包括延伸肖特基金属层，以覆盖沟槽的侧壁与底部以及沟槽之间的外延层。
在本发明的另一实施例中，上述形成第一p+掺杂区、第二p+掺杂区以及第三p+掺杂区的步骤为一步注入或两步注入。
基于上述，本发明提供的宽带隙半导体器件，所述PIN二极管是形成于MPS二极管阵列与浮动环之间的数个沟槽内。由于PIN二极管的接触面积显著地增加，所以受惠于沟槽侧壁的冶金结(metallurgy junction)，使正向偏压电流大大地提高，使得浪涌的稳健性(robustness)因此大为增强。此外，MPS二极管阵列与边缘终端区的浮动环被设置在不同平面上。因为浮动环位在比MPS二极管阵列更接近衬底的平面上，所以由于接近衬底更早电流崩溃的特性(early breakdown characteristic)，所述MPS二极管与过渡区中的所述PIN二极管会被所述浮动环屏蔽。因此，本发明的MPS二极管会具有更好的重复雪崩承受性(repetitive avalanche ruggedness performance)。此外，根据本发明的方法，位在浮动环区中的浮动环、MPS二极管的PN结以及过渡区中的PIN二极管的各掺杂区可被同时形成，从而可以有效地节省用于制造宽带隙半导体器件的成本与时间。
为让本发明的上述特征和优点能更明显易懂，下文特举数个实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的一实施例的一种宽带隙半导体器件的剖面示意图；
图2A是依照本发明上述实施例的一种宽带隙半导体器件的第一例的俯视图；
图2B是依照本发明上述实施例的一种宽带隙半导体器件的第二例的俯视图；
图2C是依照本发明上述实施例的一种宽带隙半导体器件的第三例的俯视图；
图2是依照本发明的另一实施例的一种宽带隙半导体器件的剖面示意图；
图3A～3H是依照本发明的另一实施例的一种宽带隙半导体器件的制造方法的各步骤的剖面示意图。
附图标记说明
10：宽带隙半导体器件
100：衬底
102：外延层
104：MPS二极管阵列
106：边缘终端区
108：沟槽
108a：侧壁
108b：底部
110：浮动环区
112：浮动环
114：过渡区
116：PIN二极管
118：第一p+掺杂区
120：肖特基金属层
122：PN结
124：肖特基二极管
126：第二p+掺杂区
128：顶部金属层
130：绝缘层
132：阴极金属层
300：蚀刻阻挡层
302：图案化光刻胶层
304：离子注入
108a：侧壁
108b：底部
d1、d2：深度
P1：第一平面
P2：第二平面
具体实施方式
以下将结合图式，对本发明的实施例进行说明；然而，本发明可以以多种不同的形式体现，故本发明不限于这些图式与实施例的内容。此外，为了使图式更加清楚与具体，其中各层与各个区域的大小以及相对尺寸并未依准确的比例绘示。
图1为依照本发明的一实施例的一种宽带隙半导体器件的剖面图。
请参阅图1，此实施例的宽带隙半导体器件10至少包括衬底100、外延层102、合并PN结肖特基(merged PN junction Schottky，MPS)二极管阵列104以及围绕MPS二极管阵列104的边缘终端区106。所述外延层102包括第一平面P1、围绕第一平面P1的第二平面P2、位于第一平面P1与第二平面P2之间的数个沟槽108，且第二平面P2比第一平面P1更靠近衬底100。而MPS二极管阵列104形成于外延层102的第一平面P1中。边缘终端区106包括浮动环区110以及过渡区114，浮动环区110具有形成于外延层102的第二平面P2中的数个浮动环112，而过渡区114位于浮动环区110与MPS二极管阵列104之间。在一实施例中，浮动环112的数目例如5～50。所述过渡区114包括PIN二极管116，此PIN二极管116形成于数个沟槽108中以及形成于沟槽108之间的外延层102上。在一实施例中，衬底100为N+衬底，且外延层102为N-外延层。衬底100可为高掺杂宽带半导体衬底，如碳化硅(SiC)衬底。然而，本发明并未以此为限。在其它实施例中，衬底100为硅衬底。
请再度参阅图1，所述MPS二极管阵列104包括数个第一p+掺杂区118以及一肖特基金属层120，所述第一p+掺杂区118位于外延层102中，以在外延层102与每个第一p+掺杂区118之间形成PN结122。所述肖特基金属层120设置于外延层102上，以与第一p+掺杂区118之间的外延层102形成数个肖特基二极管124。第一p+掺杂区118的深度d1例如在0.1μm与0.35μm之间。肖特基金属层120的材料包括耐火金属硅化物或耐火金属，其中耐火金属如钛(Ti)、镍(Ni)、钨(W)或钼(Mo)，而耐火金属硅化物如硅化钛、硅化镍、硅化钨或硅化钼。
如图1所示，PIN二极管116包括第二p+掺杂区126。在一实施例中，外延层102中的N型杂质浓度介于1E15 cm-3到5E16 cm-3之间，且第二p+掺杂区126包括上下两层，其中上层P型杂质浓度介于1E18 cm-3到2E19 cm-3之间、下层P型杂质浓度介于5E16 cm-3到7E17 cm-3之间。因此，第二p+掺杂区126的上层、第二p+掺杂区126的下层以及外延层102(作为漂移层)共同组成PIN二极管116。第二p+掺杂区126形成于沟槽108的侧壁108a与底部108b，并形成于沟槽108之间的外延层102上，所以此PIN二极管116相较于形成于平面上具有显著的大的接触面积。而肖特基金属层120进一步延伸覆盖沟槽108的侧壁108a与底部108b，且顶部金属层128形成于肖特基金属层120上，且延伸填满过渡区114中的每个沟槽108。此顶部金属层128的材料如铝、铜或金。由于正向偏压结电流与冶金面积成正比，因此借由沟槽侧壁冶金结可使正向偏压电流大为提高。具体而言，冶金结区包括冶金结区底部、冶金结顶部和冶金结区的额外侧壁，其中所述冶金结区底部位于沟槽108底部108b，所述冶金结顶部位于沟槽108之间的外延层102的表面，且所述冶金结区的额外侧壁位于沟槽108侧壁108a，因此，可大大地增强浪涌的稳健性(robustness)。在一实施例中，每个沟槽108的深度d2如在0.3μm与2μm之间。在一实施例中，每条沟槽108的底部108b与第二平面P2共平面，所以蚀刻沟槽108的步骤可与形成第二平面P2的步骤为相同步骤。
此外，所述数个浮动环112可为数个第三p+掺杂区，所以，以简化制造步骤的观点来看，第一p+掺杂区118、第二p+掺杂区126与第三p+掺杂区s(即浮动环112)可被同时注入。然而，本发明并不以此为限。于浮动环112表面可形成有绝缘层130，且顶部金属层128的一边缘可设置在浮动环区110与过渡区114的接口的绝缘层130上。在宽带隙半导体器件10中，衬底100背面还可形成有阴极金属层132。
图2A为根据本发明上述实施例的宽带隙半导体器件的第一例的平面图。请注意，为使图式更为清楚，在所有平面图中只绘示出p+掺杂区(如第一p+掺杂区118、第二p+掺杂区126以及浮动环112)，且第一p+掺杂区118与浮动环112的数目与图1的并不相同。
请参阅图2A，MPS二极管阵列104被过渡区114的PIN二极管116所围绕，且浮动环区110中的浮动环112被设置在过渡区114的外围，其中PN结122与肖特基二极管124沿着水平线交替排列。换句话说，图1为沿着图2A垂直线的一半的剖面图。
图2B为根据本发明上述实施例的宽带隙半导体器件的第二例的平面图。
请参阅图2B，以降低漏电流的观点来看，肖特基二极管124被第一p+掺杂区118所围绕，也就是肖特基二极管124被PN结122所围绕。在图2B中，肖特基二极管124的形状为点状，但并不以此为限，肖特基二极管124的形状可以是条状、六边形、圆形、点状或上述形状的组合。
图2C为根据本发明上述实施例的宽带隙半导体器件的第三例的平面图。
请参阅图2C，第一p+掺杂区118被肖特基二极管124所围绕，也就是说，PN结122被肖特基二极管124所围绕。
图3A到图3H为根据本发明另一实施例的一种宽带隙半导体器件的制造方法的步骤剖面图，其中使用与上述实施例相同的器件符号表示相同或相近的构件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，本实施例不再重复赘述。
请参阅图3A，于衬底100上形成外延层102，且此外延层102具有第一平面P1。于该外延层102上形成蚀刻阻挡层300，以暴露出边缘终端区106中的部分外延层102。借由使用蚀刻阻挡层300作为蚀刻罩幕，进行如非等向性蚀刻，以去除部分外延层102并形成围绕第一平面P1的第二平面P2以及在第一平面P1与第二平面P2之间形成沟槽108。在一实施例中，衬底100为N+衬底，外延层102为N-外延层。
接着，请参阅图3B，为了在外延层102中形成数个p+掺杂区，于第二平面P2与蚀刻阻挡层300上形成图案化光刻胶层302，并暴露出过渡区114、部分蚀刻阻挡层300以及位于浮动环区110中的部分外延层102。
之后，请参阅图3C，借由使用图案化光刻胶层302作为蚀刻罩幕，进行蚀刻，以将第一平面P1上暴露出的蚀刻阻挡层300以及过渡区114中的所有蚀刻阻挡层300移除。
然后，请参阅图3D，执行至少一道离子注入304，以在外延层102中同时形成第一p+掺杂区118、第二p+掺杂区126以及第三p+掺杂区。此离子注入304可为一步(one-step)注入或两步(two-step)注入。在此步骤中，形成了PIN二极管116、数个浮动环112以及位于外延层102和每个第一p+掺杂区118之间的PN结122。而PIN二极管116形成于沟槽108的侧壁108a与底部108b，因此PIN二极管116的接触面积明显比形成于平面上的还大得多。
接着，请参阅图3E，将图案化光刻胶层302移除。
然后，请参阅图3F，于浮动环112表面上形成绝缘层130，并移除蚀刻阻挡层300。若绝缘层130与蚀刻阻挡层300为相同材料，形成绝缘层130的步骤可在移除蚀刻阻挡层300之前，然后绝缘层130被保护层(未绘示)覆盖，再移除蚀刻阻挡层300。此外，若绝缘层130与蚀刻阻挡层300为不同材料，则绝缘层130的形成步骤则可在移除蚀刻阻挡层300之后进行。
之后，请参阅图3G，于外延层102上形成肖特基金属层120，以在第一p+掺杂区118之间与外延层102形成数个肖特基二极管124。所述PN结122与所述肖特基二极管124在外延层102的第一平面P1中组成MPS二极管阵列104。此肖特基金属层120可延伸并覆盖沟槽108的侧壁108a与底部108b以及沟槽108之间的外延层102上。因此，借由沟槽侧壁冶金结的帮助，而使正向偏压电流大幅地提升，使器件对于浪涌的承受性也大为改善。
接着，请参阅图3H，于肖特基金属层120上形成作为阳极的顶部金属层128，并延伸与填满过渡区114中的每个沟槽108，然后于衬底100的背面上形成阴极金属层132。
综上所述，由于本发明的宽能缝隙半导体器件具有形成在沟槽内的PIN二极管，所以PIN二极管的接触面积显著地增加，受惠于沟槽侧壁冶金结，其正向偏压电流大为提高，使承受浪涌电流的能力也大为增强。此外，MPS二极管阵列与边缘终端区的浮动环被设置在不同平面上，因此，由于接近衬底更早电流崩溃的特性，MPS二极管以及位在过渡区中的PIN二极管可被浮动环屏蔽，使本发明的二极管具有更好的重复雪崩承受性(repetitiveavalanche ruggedness performance)。根据本发明的方法，位在浮动环区中的浮动环、MPS二极管的PN结以及过渡区中的PIN二极管的各掺杂区可被同时形成，从而可以有效地节省用来制造宽带隙半导体器件的成本与时间。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种宽带隙半导体器件，其特征在于，包括：
衬底；
外延层，设置于所述衬底上，其中所述外延层具有第一平面、围绕所述第一平面的第二平面、位于所述第一平面与所述第二平面之间的数个沟槽，且所述第二平面比所述第一平面更靠近所述衬底；
合并PN结肖特基二极管阵列，形成于所述外延层的所述第一平面中；以及
边缘终端区，围绕所述合并PN结肖特基二极管阵列，其中所述边缘终端区包括：
浮动环区，具有数个浮动环，形成于所述外延层的所述第二平面中；以及
过渡区，位于所述浮动环区与所述合并PN结肖特基二极管阵列之间，其中所述过渡区包括PIN二极管，形成于所述数个沟槽中以及所述数个沟槽之间的所述外延层上。
2.根据权利要求1所述的宽带隙半导体器件，其特征在于，所述合并PN结肖特基二极管阵列包括：
数个第一p+掺杂区，位于所述外延层中，以在所述外延层与每个所述第一p+掺杂区之间形成PN结；以及
肖特基金属层，设置于所述外延层上，以与所述第一p+掺杂区之间的所述外延层形成数个肖特基二极管。
3.根据权利要求2所述的宽带隙半导体器件，其特征在于，所述数个肖特基二极管被所述第一p+掺杂区所围绕。
4.根据权利要求3所述的宽带隙半导体器件，其特征在于，所述数个肖特基二极管的形状为条状、点状、六边形、圆形或上述形状的组合。
5.根据权利要求2所述的宽带隙半导体器件，其特征在于，所述第一p+掺杂区被所述数个肖特基二极管所围绕。
6.根据权利要求2所述的宽带隙半导体器件，其特征在于，所述肖特基金属层延伸并覆盖所述数个沟槽的侧壁与底部以及所述数个沟槽之间的所述外延层上。
7.根据权利要求1所述的宽带隙半导体器件，其特征在于，所述PIN二极管包括第二p+掺杂区，形成于所述数个沟槽的侧壁与底部以及所述数个沟槽之间的所述外延层上。
8.根据权利要求1所述的宽带隙半导体器件，其特征在于，每个所述沟槽的底部与所述第二平面共平面。
9.根据权利要求1所述的宽带隙半导体器件，其特征在于，所述数个浮动环为数个第三p+掺杂区。
10.一种宽带隙半导体器件的制造方法，其特征在于，包括：
形成外延层在衬底上，其中所述外延层具有第一平面；
移除部分所述外延层，以形成围绕所述第一平面的第二平面，并在所述第一平面与所述第二平面之间形成数个沟槽；
形成合并PN结肖特基二极管阵列在所述外延层的所述第一平面中，其中所述合并PN结肖特基二极管阵列包括位在所述外延层的数个第一p+掺杂区，以在所述外延层与每个所述第一p+掺杂区之间形成的PN结，以及在所述数个第一p+掺杂区之间与所述外延层形成的数个肖特基二极管；
形成PIN二极管在所述数个沟槽中以及所述数个沟槽之间的所述外延层上，其中所述PIN二极管包括第二p+掺杂区；以及
形成数个浮动环在所述外延层的所述第二平面中，其中所述数个浮动环为数个第三p+掺杂区，且所述第一p+掺杂区、所述第二p+掺杂区以及所述第三p+掺杂区是同时被注入。
11.根据权利要求10所述的宽带隙半导体器件的制造方法，其特征在于，形成所述合并PN结肖特基二极管阵列的步骤包括形成肖特基金属层，以在所述数个第一p+掺杂区之间与所述外延层形成所述数个肖特基二极管。
12.根据权利要求11所述的宽带隙半导体器件的制造方法，其特征在于，形成所述肖特基金属层的步骤包括延伸所述肖特基金属层，以覆盖所述沟槽的侧壁与底部以及所述数个沟槽之间的所述外延层上。
13.根据权利要求10所述的宽带隙半导体器件的制造方法，其特征在于，形成所述第一p+掺杂区、所述第二p+掺杂区以及所述第三p+掺杂区的步骤为一步注入或两步注入。
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