TWI790141B - 寬能隙半導體元件與其製造方法 - Google Patents

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Abstract

一種寬能隙半導體元件與其製造方法。所述寬能隙半導體元件包括基底、磊晶層、合併PN接面蕭特基（merged PN junction Schottky，MPS）二極體陣列以及圍繞MPS二極體陣列的邊緣終端區。磊晶層具有第一平面、第二平面以及位於第一平面與第二平面之間的數個溝槽。MPS二極體陣列形成於磊晶層的第一平面中。邊緣終端區包括浮動環區以及過渡區。浮動環區具有形成於磊晶層的第二平面中的浮動環。過渡區位於浮動環區與MPS二極體陣列間。過渡區包括一PIN二極體，而所述PIN二極體形成於數個溝槽中以及溝槽之間的磊晶層上。

Description

寬能隙半導體元件與其製造方法
本發明是有關於一種半導體元件，且特別是有關於一種寬能隙半導體元件與其製造方法。
半導體整流元件(semiconductor rectifying device)，包括具有PN接面(pn junction)的PIN二極體，以及在半導體層與金屬間具有不同功函數之載子位能屏障(carrier potential barrier)的蕭特基屏障二極體(Schottky barrier diode，SBD)，以對輸入電流進行整流後輸出整流後的電流。在SBD中，接面位障蕭特基(Junction Barrier Schottky，JBS)PN接面二極體設置在半導體層表面中，以緩和施加到半導體層和金屬之間的界面電場。而JBS包括具有不同於(如n型)半導體層的導電類型的(如p型)摻雜區，還有一個合併PN接面蕭特基(merged PN junction Schottky，MPS)二極體，讓p型區與JBS的金屬於此接觸，以形成或接近歐姆連接(ohmic connection)；當在摻雜區和半導體層間施加超過內建電位(Vbi)的電壓時，得以讓少量載子注入，藉 由電導調變(conductivity modulation)來降低電阻。
此外，寬能隙半導體，如碳化矽(silicon carbide，SiC)，被視為下一代功率半導體(power semiconductor device)。此寬能隙半導體相對於矽而言具有更寬的能隙、更高的崩潰電場強度(breakdown field strength)以及更高的熱傳導，利用此寬能隙半導體的特性，可使功率半導體元件在高溫下運作時依然維持低損耗的狀況得以實現。
近來，相較於Si pn二極體，由於SiC蕭特基二極體具有更加出色的開關效能，故主要用作高端開關式電源供應器(switch mode power supply，SMPS)的功率因數控制(power factor control，PFC)單元。此外，在通電期間或線路週期關閉後，此元件常發生對突波電流(surge current)應力的耐受性相對較低的現象，這是由於蕭特基元件單極的電阻具有顯著的正向溫度係數，因此，急需改善其應付突波電流的能力。
本發明提供一種具有增進應付突波電流能力的寬能隙半導體元件，以增加元件的性價比(performance/cost ratio)。
本發明更提供一種寬能隙半導體元件的製造方法。
本發明之寬能隙半導體元件包括基底、磊晶層、合併PN接面蕭特基(MPS)二極體陣列以及圍繞MPS二極體陣列的邊緣終端區。該磊晶層具有第一平面、圍繞第一平面的第二平面以及 位於第一平面與第二平面之間的數個溝槽，其中第二平面比第一平面更接近基底。MPS二極體陣列形成於磊晶層的第一平面中。邊緣終端區包括浮動環區以及過渡區。浮動環區具有形成於磊晶層的第二平面中的浮動環。過渡區位於浮動環區與MPS二極體陣列間。過渡區包括PIN二極體，而PIN二極體形成於數個溝槽中以及溝槽之間的磊晶層上。
在本發明的一實施例中，上述的MPS二極體陣列包括：數個第一p+摻雜區以及蕭特基金屬層，所述第一p+摻雜區位於磊晶層中，以在磊晶層與每個第一p+摻雜區之間形成PN接面；所述蕭特基金屬層設置於磊晶層上，以與第一p+摻雜區之間的磊晶層形成數個蕭特基二極體。
在本發明的一實施例中，蕭特基二極體被第一p+摻雜區所圍繞。
在本發明的一實施例中，蕭特基二極體的形狀為條狀、點狀、六邊形、圓形或上述形狀之組合。
在本發明的一實施例中，第一p+摻雜區被蕭特基二極體所圍繞。
在本發明的一實施例中，蕭特基金屬層延伸並覆蓋溝槽的側壁與底部以及溝槽之間的磊晶層上。
在本發明的一實施例中，PIN二極體包括第二p+摻雜區，形成於溝槽的側壁與底部以及溝槽之間的磊晶層上。
在本發明的一實施例中，每個溝槽的底部與第二平面共 平面。
在本發明的一實施例中，數個浮動環為數個第三p+摻雜區。
本發明之寬能隙半導體元件的製造方法，包括：形成磊晶層在基底上，其中磊晶層具有第一平面；移除部分磊晶層，以形成圍繞第一平面的第二平面，並在第一平面與第二平面之間形成數個溝槽；形成MPS二極體陣列在磊晶層的第一平面中；形成PIN二極體在數個溝槽中以及溝槽之間的磊晶層上；以及形成數個浮動環在磊晶層的第二平面中。所述MPS二極體陣列包括位在磊晶層中的數個第一p+摻雜區，以在磊晶層與每個第一p+摻雜區之間形成PN接面，以及在第一p+摻雜區之間與磊晶層形成的數個蕭特基二極體。所述PIN二極體包括第二p+摻雜區。所述數個浮動環為數個第三p+摻雜區，且第一p+摻雜區、第二p+摻雜區以及第三p+摻雜區是同時被植入。
在本發明的另一實施例中，形成MPS二極體陣列的步驟包括形成蕭特基金屬層，以在第一p+摻雜區之間與磊晶層形成所述蕭特基二極體。
在本發明的一實施例中，形成蕭特基金屬層的步驟包括延伸蕭特基金屬層，以覆蓋溝槽的側壁與底部以及溝槽之間的磊晶層。
在本發明的一實施例中，形成第一p+摻雜區、第二p+摻雜區以及第三p+摻雜區的步驟為一步植入或兩步植入。
基於上述，根據本發明的寬能縫隙半導體元件，所述PIN二極體是形成於MPS二極體陣列與浮動環之間的數個溝槽內。由於PIN二極體的接觸面積顯著地增加，所以受惠於溝槽側壁冶金接面(metallurgy junction)，使正向偏壓電流大大地提高，使得突波的穩健性(robustness)因此大為增強。此外，MPS二極體陣列與邊緣終端區的浮動環被設置在不同平面上。因為浮動環位在比MPS二極體陣列更接近基底的平面上，所以由於接近基底更早電流崩潰的特性(early breakdown characteristic)，所述MPS二極體與過渡區中的所述PIN二極體會被所述浮動環屏蔽。因此，本發明之MPS二極體會具有更好的重複崩潰承受性(repetitive avalanche ruggedness performance)。此外，根據本發明的方法，位在浮動環區中的浮動環、MPS二極體的PN接面以及過渡區中的PIN二極體的各摻雜區可被同時形成，從而可以有效地節省用於製造寬能隙半導體元件的成本與時間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10:寬能隙半導體元件
100:基底
102:磊晶層
104:MPS二極體陣列
106:邊緣終端區
108:溝槽
108a:側壁
108b:底部
110:浮動環區
112:浮動環
114:過渡區
116:PIN二極體
118:第一p+摻雜區
120:蕭特基金屬層
122:PN接面
124:蕭特基二極體
126:第二p+摻雜區
128:頂部金屬層
130:絕緣層
132:陰極金屬層
300:蝕刻阻擋層
302:圖案化光阻層
304:離子植入
108a:側壁
108b:底部
d1、d2:深度
P1:第一平面
P2:第二平面
圖1是依照本發明實施例的一種寬能隙半導體元件的剖面圖。
圖2A是依照本發明上述實施例的一種寬能隙半導體元件的 第一例的俯視圖。
圖2B是依照本發明上述實施例的一種寬能隙半導體元件的第二例的俯視圖。
圖2C是依照本發明上述實施例的一種寬能隙半導體元件的第三例的俯視圖。
圖3A至圖3H是依照本發明另一實施例的一種寬能隙半導體元件的製造方法的各步驟的剖面圖。
以下將結合圖式，對本發明之實施例進行說明；然而，本發明可以以多種不同的形式體現，故本發明不限於這些圖式與實施例之內容。此外，為了使圖式更加清楚與具體，其中各層與各個區域的大小以及相對尺寸並未依準確的比例繪示。
圖1為依照本發明之一實施例的一種寬能隙半導體元件的剖面圖。
請參閱圖1，此實施例之寬能隙半導體元件10至少包括基底100、磊晶層102、合併PN接面蕭特基(merged PN junction Schottky，MPS)二極體陣列104以及圍繞MPS二極體陣列104的邊緣終端區106。所述磊晶層102包括第一平面P1、圍繞第一平面P1的第二平面P2、位於第一平面P1與第二平面P2之間的數個溝槽108，且第二平面P2比第一平面P1更靠近基底100。而MPS二極體陣列104形成於磊晶層102的第一平面P1中。邊緣終 端區106包括浮動環區110以及過渡區114，浮動環區110具有形成於磊晶層102的第二平面P2中的數個浮動環112，而過渡區114位於浮動環區110與MPS二極體陣列104之間。在一實施例中，浮動環112的數目例如5~50。所述過渡區114包括PIN二極體116，此PIN二極體116形成於數個溝槽108中以及形成於溝槽108之間的磊晶層102上。在一實施例中，基底100為N+基底，且磊晶層102為N-磊晶層。基底100可為高摻雜寬帶半導體基底，如碳化矽(SiC)基底。然而，本發明並未以此為限。在其它實施例中，基底100為矽基底。
請再度參閱圖1，所述MPS二極體陣列104包括數個第一p+摻雜區118以及一蕭特基金屬層120，所述第一p+摻雜區118位於磊晶層102中，以在磊晶層102與每個第一p+摻雜區118之間形成PN接面122。所述蕭特基金屬層120設置於磊晶層102上，以與第一p+摻雜區118之間的磊晶層102形成數個蕭特基二極體124。第一p+摻雜區118的深度d1例如在0.1μm與0.35μm之間。蕭特基金屬層120的材料包括耐火金屬矽化物或耐火金屬，其中耐火金屬如鈦(Ti)、鎳(Ni)、鎢(W)或鉬(Mo)，而耐火金屬矽化物如矽化鈦、矽化鎳、矽化鎢或矽化鉬。
如圖1所示，PIN二極體116包括第二p+摻雜區126。在一實施例中，磊晶層102中的N型雜質濃度介於1E15cm-3到5E16cm-3之間，且第二p+摻雜區126包括上下兩層，其中上層P型雜質濃度介於1E18cm-3到2E19cm-3之間、下層P型雜質濃度 介於5E16cm-3到7E17cm-3之間。因此，第二p+摻雜區126的上層、第二p+摻雜區126的下層以及磊晶層102(作為漂移層)共同組成PIN二極體116。第二p+摻雜區126形成於溝槽108的側壁108a與底部108b，並形成於溝槽108之間的磊晶層102上，所以此PIN二極體116相較於形成於平面上具有顯著的大的接觸面積。而蕭特基金屬層120進一步延伸覆蓋溝槽108的側壁108a與底部108b，且頂部金屬層128形成於蕭特基金屬層120上，且延伸填滿過渡區114中的每個溝槽108。此頂部金屬層128的材料如鋁、銅或金。由於正向偏壓接面電流與冶金面積成正比，因此藉由溝槽側壁冶金接面可使正向偏壓電流大為提高。具體而言，冶金接面區包括冶金接面區底部、冶金接面頂部和冶金接面區的額外側壁，其中所述冶金接面區底部位於溝槽108底部108b，所述冶金接面頂部位於溝槽108之間的磊晶層102的表面，且所述冶金接面區的額外側壁位於溝槽108側壁108a，因此，可大大地增強突波的穩健性(robustness)。在一實施例中，每個溝槽108的深度d2如在0.3μm與2μm之間。在一實施例中，每條溝槽108的底部108b與第二平面P2共平面，所以蝕刻溝槽108的步驟可與形成第二平面P2的步驟為相同步驟。
此外，所述數個浮動環112可為數個第三p+摻雜區，所以，以簡化製造步驟的觀點來看，第一p+摻雜區118、第二p+摻雜區126與第三p+摻雜區(即浮動環112)可被同時植入。然而，本發明並不以此為限。於浮動環112表面可形成有絕緣層130，且 頂部金屬層128的一邊緣可設置在浮動環區110與過渡區114之介面的絕緣層130上。在寬能隙半導體元件10中，基底100背面還可形成有陰極金屬層132。
圖2A為根據本發明上述實施例的寬能隙半導體元件的第一例的平面圖。請注意，為使圖式更為清楚，在所有平面圖中只繪示出p+摻雜區(如第一p+摻雜區118、第二p+摻雜區126以及浮動環112)，且第一p+摻雜區118與浮動環112的數目與圖1的並不相同。
請參閱圖2A，MPS二極體陣列104被過渡區114的PIN二極體116所圍繞，且浮動環區110中的浮動環112被設置在過渡區114的外圍，其中PN接面122與蕭特基二極體124沿著水平線交替排列。換句話說，圖1為沿著圖2A垂直線的一半的剖面圖。
圖2B為根據本發明上述實施例的寬能隙半導體元件的第二例的平面圖。
請參閱圖2B，以降低漏電流的觀點來看，蕭特基二極體124被第一p+摻雜區118所圍繞，也就是蕭特基二極體124被PN接面122所圍繞。在圖2B中，蕭特基二極體124的形狀為點狀，但並不以此為限，蕭特基二極體124的形狀可以是條狀、六邊形、圓形、點狀或上述形狀之組合。
圖2C為根據本發明上述實施例的寬能隙半導體元件的第三例的平面圖。
請參閱圖2C，第一p+摻雜區118被蕭特基二極體124所 圍繞，也就是說，PN接面122被蕭特基二極體124所圍繞。
圖3A到圖3H為根據本發明另一實施例的一種寬能隙半導體元件的製造方法的步驟剖面圖，其中使用與上述實施例相同的元件符號表示相同或相近的構件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。
請參閱圖3A，於基底100上形成磊晶層102，且此磊晶層102具有第一平面P1。於該磊晶層102上形成蝕刻阻擋層300，以暴露出邊緣終端區106中的部分磊晶層102。藉由使用蝕刻阻擋層300作為蝕刻罩幕，進行如非等向性蝕刻，以去除部分磊晶層102並形成圍繞第一平面P1的第二平面P2以及在第一平面P1與第二平面P2之間形成溝槽108。在一實施例中，基底100為N+基底，磊晶層102為N-磊晶層。
接著，請參閱圖3B，為了在磊晶層102中形成數個p+摻雜區，於第二平面P2與蝕刻阻擋層300上形成圖案化光阻層302，並暴露出過渡區114、部分蝕刻阻擋層300以及位於浮動環區110中的部分磊晶層102。
之後，請參閱圖3C，藉由使用圖案化光阻層302作為蝕刻罩幕，進行蝕刻，以將第一平面P1上暴露出的蝕刻阻擋層300以及過渡區114中的所有蝕刻阻擋層300移除。
然後，請參閱圖3D，執行至少一道離子植入304，以在磊晶層102中同時形成第一p+摻雜區118、第二p+摻雜區126 以及第三p+摻雜區。此離子植入304可為一步(one-step)植入或兩步(two-step)植入。在此步驟中，形成了PIN二極體116、數個浮動環112以及位於磊晶層102和每個第一p+摻雜區118之間的PN接面122。而PIN二極體116形成於溝槽108的側壁108a與底部108b，因此PIN二極體116的接觸面積明顯比形成於平面上的還大得多。
接著，請參閱圖3E，將圖案化光阻層302移除。
然後，請參閱圖3F，於浮動環112表面上形成絕緣層130，並移除蝕刻阻擋層300。若絕緣層130與蝕刻阻擋層300為相同材料，形成絕緣層130的步驟可在移除蝕刻阻擋層300之前，然後絕緣層130被保護層(未繪示)覆蓋，再移除蝕刻阻擋層300。此外，若絕緣層130與蝕刻阻擋層300為不同材料，則絕緣層130的形成步驟則可在移除蝕刻阻擋層300之後進行。
之後，請參閱圖3G，於磊晶層102上形成蕭特基金屬層120，以在第一p+摻雜區118之間與磊晶層102形成數個蕭特基二極體124。所述PN接面122與所述蕭特基二極體124在磊晶層102的第一平面P1中組成MPS二極體陣列104。此蕭特基金屬層120可延伸並覆蓋溝槽108的側壁108a與底部108b以及溝槽108之間的磊晶層102上。因此，藉由溝槽側壁冶金接面的幫助，而使正向偏壓電流大幅地提升，使元件對於突波的承受性也大為改善。
接著，請參閱圖3H，於蕭特基金屬層120上形成作為陽極的頂部金屬層128，並延伸與填滿過渡區114中的每個溝槽 108，然後於基底100的背面上形成陰極金屬層132。
綜上所述，由於本發明的寬能縫隙半導體元件具有形成在溝槽內的PIN二極體，所以PIN二極體的接觸面積顯著地增加，受惠於溝槽側壁冶金接面，其正向偏壓電流大為提高，使承受突波電流的能力也大為增強。此外，MPS二極體陣列與邊緣終端區的浮動環被設置在不同平面上，因此，由於接近基底更早電流崩潰的特性，MPS二極體以及位在過渡區中的PIN二極體可被浮動環屏蔽，使本發明之二極體具有更好的重複崩潰承受性(repetitive avalanche ruggedness performance)。根據本發明的方法，位在浮動環區中的浮動環、MPS二極體的PN接面以及過渡區中的PIN二極體的各摻雜區可被同時形成，從而可以有效地節省用來製造寬能隙半導體元件的成本與時間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:寬能隙半導體元件
100:基底
102:磊晶層
104:MPS二極體陣列
106:邊緣終端區
108:溝槽
108a:側壁
108b:底部
110:浮動環區
112:浮動環
114:過渡區
116:PIN二極體
118:第一p+摻雜區
120:蕭特基金屬層
122:PN接面
124:蕭特基二極體
126:第二p+摻雜區
128:頂部金屬層
130:絕緣層
132:陰極金屬層
d1、d2:深度
P1:第一平面
P2:第二平面

Claims (13)

  1. 一種寬能隙半導體元件，包括： 基底； 磊晶層，設置於所述基底上，其中所述磊晶層具有第一平面、圍繞所述第一平面的第二平面、位於所述第一平面與所述第二平面之間的數個溝槽，且所述第二平面比所述第一平面更靠近所述基底； 合併PN接面蕭特基（MPS）二極體陣列，形成於所述磊晶層的所述第一平面中；以及 邊緣終端區，圍繞所述MPS二極體陣列，其中所述邊緣終端區包括： 浮動環區，具有數個浮動環，形成於所述磊晶層的所述第二平面中；以及 過渡區，位於所述浮動環區與所述MPS二極體陣列之間，其中所述過渡區包括PIN二極體，形成於所述數個溝槽中以及所述數個溝槽之間的所述磊晶層上。
  2. 如請求項1所述的寬能隙半導體元件，其中所述MPS二極體陣列包括： 數個第一p+摻雜區，位於所述磊晶層中，以在所述磊晶層與每個所述第一p+摻雜區之間形成PN接面；以及 蕭特基金屬層，設置於所述磊晶層上，以與所述第一p+摻雜區之間的所述磊晶層形成數個蕭特基二極體。
  3. 如請求項2所述的寬能隙半導體元件，其中所述蕭特基二極體被所述第一p+摻雜區所圍繞。
  4. 如請求項3所述的寬能隙半導體元件，其中所述蕭特基二極體的形狀為條狀、點狀、六邊形、圓形或上述形狀之組合。
  5. 如請求項2所述的寬能隙半導體元件，其中所述第一p+摻雜區被所述蕭特基二極體所圍繞。
  6. 如請求項2所述的寬能隙半導體元件，其中所述蕭特基金屬層延伸並覆蓋所述數個溝槽的側壁與底部以及所述數個溝槽之間的所述磊晶層上。
  7. 如請求項1所述的寬能隙半導體元件，其中所述PIN二極體包括第二p+摻雜區，形成於所述數個溝槽的側壁與底部以及所述數個溝槽之間的所述磊晶層上。
  8. 如請求項1所述的寬能隙半導體元件，其中每個所述溝槽的底部與所述第二平面共平面。
  9. 如請求項1所述的寬能隙半導體元件，其中所述數個浮動環為數個第三p+摻雜區。
  10. 一種寬能隙半導體元件的製造方法，包括： 形成磊晶層在基底上，其中所述磊晶層具有第一平面； 移除部分所述磊晶層，以形成圍繞所述第一平面的第二平面，並在所述第一平面與所述第二平面之間形成數個溝槽； 形成合併PN接面蕭特基（MPS）二極體陣列在所述磊晶層的所述第一平面中，其中所述MPS二極體陣列包括位在所述磊晶層的數個第一p+摻雜區，以在所述磊晶層與每個所述第一p+摻雜區之間形成的PN接面，以及在所述數個第一p+摻雜區之間與所述磊晶層形成的數個蕭特基二極體； 形成PIN二極體在所述數個溝槽中以及所述數個溝槽之間的所述磊晶層上，其中所述PIN二極體包括第二p+摻雜區；以及 形成數個浮動環在所述磊晶層的所述第二平面中，其中所述數個浮動環為數個第三p+摻雜區，且所述第一p+摻雜區、所述第二p+摻雜區以及所述第三p+摻雜區是同時被植入。
  11. 如請求項10所述的寬能隙半導體元件的製造方法，其中形成所述MPS二極體陣列的步驟包括形成蕭特基金屬層，以在所述數個第一p+摻雜區之間與所述磊晶層形成所述數個蕭特基二極體。
  12. 如請求項11所述的寬能隙半導體元件的製造方法，其中形成所述蕭特基金屬層的步驟包括延伸所述蕭特基金屬層，以覆蓋所述溝槽的側壁與底部以及所述數個溝槽之間的所述磊晶層上。
  13. 如請求項10所述的寬能隙半導體元件的製造方法，其中形成所述第一p+摻雜區、所述第二p+摻雜區以及所述第三p+摻雜區的步驟為一步植入或兩步植入。
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