JP2021197420A - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP2021197420A
JP2021197420A JP2020101929A JP2020101929A JP2021197420A JP 2021197420 A JP2021197420 A JP 2021197420A JP 2020101929 A JP2020101929 A JP 2020101929A JP 2020101929 A JP2020101929 A JP 2020101929A JP 2021197420 A JP2021197420 A JP 2021197420A
Authority
JP
Japan
Prior art keywords
region
film
semiconductor substrate
nickel silicide
silicide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2020101929A
Other languages
English (en)
Inventor
直之 大瀬
Naoyuki Ose
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2020101929A priority Critical patent/JP2021197420A/ja
Priority to US17/234,083 priority patent/US11527634B2/en
Publication of JP2021197420A publication Critical patent/JP2021197420A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

【課題】信頼性の高い炭化珪素半導体装置を提供すること。【解決手段】ＪＢＳ構造のＳＢＤは、半導体基板３０のおもて面側に、ｐ型領域１３およびＦＬＲ２１にそれぞれオーミック接合するニッケルシリサイド膜３３と、ｎ-型ドリフト領域にショットキー接合するチタン膜３１と、を備える。ニッケルシリサイド膜３３の厚さｔ１０は、３００ｎｍ以上７００ｎｍ以下である。ニッケルシリサイド膜３３は、半導体基板３０のおもて面から離れる方向に半導体基板３０のおもて面から突出する第１部分３３ａと、深さ方向に半導体基板３０のおもて面から半導体基板３０の内部へ突出する第２部分３３ｂと、を有する。ニッケルシリサイド膜３３の第１部分３３ａの厚さｔ１１と第２部分３３ｂの厚さｔ１２とは等しい。ニッケルシリサイド膜３３の第２部分３３ｂの幅ｗ１２は、ニッケルシリサイド膜３３の第１部分３３ａの幅ｗ１１よりも広い。【選択図】図４

Description

この発明は、炭化珪素半導体装置に関する。
炭化珪素（ＳｉＣ）を半導体材料とした炭化珪素半導体装置では、さらなる特性向上が検討されている。例えば、炭化珪素を半導体材料としたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳゲートを備えた炭化珪素半導体装置では、セルピッチを現状よりもさらに狭くすることが検討されている。
セルピッチが狭くなると、半導体基板の表面に堆積される表面金属電極の埋め込み性が悪くなる。表面金属電極の埋め込み箇所は、層間絶縁膜の開口部（コンタクトホール）である。表面金属電極の金属材料には、通常、熱伝導率の高いアルミニウム（Ａｌ）を含む金属（例えばアルミニウム−シリコン（Ａｌ−Ｓｉ）やアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）等）が用いられる。炭化珪素を半導体材料とした半導体装置（以下、炭化珪素半導体装置とする）では、半導体基板と表面金属電極との間に、半導体基板にオーミック接合するオーミック電極としてニッケルシリサイド膜が形成される。
表面金属電極の埋め込み性の改善には、次の３つの方法が知られている。１つ目の方法は、セルピッチを狭くした分、層間絶縁膜の厚さを薄くしてコンタクトホールのアスペクト比（＝深さ／幅）を低減する方法である。２つ目の方法は、表面金属電極の形成に、スパッタリングした金属材料を高温でリフロー（平坦化）してコンタクトホール内に流し込みながら堆積するリフロースパッタリング法を用いることである。３つ目の手段は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、コンタクトホールに埋め込み性の高いタングステン（Ｗ）を埋め込む方法である。
幅の狭いコンタクトホールにオーミック電極を形成する方法として、初段の熱処理により形成した加熱反応層前駆体層を、初段の熱処理よりも高温度の熱処理でオーミック電極となる加熱反応層に転化させる方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、金属材料膜と半導体基板との接触箇所を２段階熱処理によりシリサイド化して、層間絶縁膜のコンタクトホール内において半導体基板の表面全面に自己整合（セルフアライン）にオーミック電極となる加熱反応層を形成している。
図２８は、従来の炭化珪素半導体装置の製造方法により自己整合に形成されたオーミック電極の一例を示す断面図である。図２８は、下記特許文献１の図１である。図２８に示す従来の炭化珪素半導体装置２００は、層間絶縁膜２０３のコンタクトホール２０３ａ内に、炭化珪素からなる半導体基板２０１の表面領域の高濃度不純物領域２０２と、層間絶縁膜２０３のコンタクトホール２０３ａに埋め込まれた配線層２０５と、に接して電気的に接続するオーミック電極２０４となる加熱反応層を備える。
オーミック電極２０４は、層間絶縁膜２０３をマスクとして、層間絶縁膜２０３のコンタクトホール２０３ａ内における半導体基板２０１の表面全面に、下記特許文献１に記載の２段階熱処理により自己整合に形成されている。オーミック電極２０４は、層間絶縁膜２０３のコンタクトホール２０３ａ内において半導体基板２０１の表面の全域に露出する高濃度不純物領域２０２の表面領域に設けられている。オーミック電極２０４の幅は、層間絶縁膜のコンタクトホールの幅と略等しい。
また、従来の炭化珪素半導体装置として、層間絶縁膜のコンタクトホール内において、炭化珪素領域（ソース領域およびコンタクト領域）にオーミック接合してソース電極として機能するオーミック電極であるニッケルシリサイド膜を備えたＭＯＳＦＥＴが提案されている（例えば、下記特許文献２参照。）。下記特許文献２には、オーミック電極の幅と層間絶縁膜のコンタクトホールの幅とが略等しく、オーミック電極の厚さが１００ｎｍ以上４００ｎｍ以下であることが開示されている。
図２９は、従来の炭化珪素半導体装置の一例を示す断面図である。図２９に示す従来の炭化珪素半導体装置２１０は、層間絶縁膜２２０のコンタクトホール２２０ａ内において、炭化珪素からなる半導体基板（半導体チップ）２２４のおもて面にオーミック電極２２１を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。オーミック電極２２１は、半導体基板２２４にオーミック接合するニッケルシリサイド（ＮｉxＳｉy、ここでｘ，ｙは任意の整数）膜である。オーミック電極２２１の幅ｗ２０２は、コンタクトホール２２０ａの幅ｗ２０１以下であり、深さ方向に略一様である。
オーミック電極２２１を形成するにあたって、オーミック電極２２１の金属材料として半導体基板２２４のおもて面に堆積するニッケル（Ｎｉ）膜の厚さ（例えば５０ｎｍ程度）と、当該ニッケル膜をシリサイド化するための熱処理（シンタリング：焼結）時間と、に制約がある。このため、一般的に、オーミック電極２２１の厚さｔ２０１は５０ｎｍ〜１５０ｎｍ程度である。符号２１２，２１５〜２１９，２２２，２２３は、それぞれｎ縁膜、ゲート電極、バリアメタルおよび表面金属電極（Ａｌ−Ｓｉ膜）である。
また、炭化珪素を半導体材料としたダイオードは、半導体基板のおもて面に炭化珪素部と表面金属電極とのショットキー接合を形成したショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）とすることが一般的である。また、半導体基板のおもて面にショットキー接合とｐｎ接合とを混在させたＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）構造のＳＢＤが知られている。
図３０は、従来の炭化珪素半導体装置の別の一例を示す断面図である。図３０に示す従来の炭化珪素半導体装置２４０は、半導体基板２３０のおもて面側に、ｎ-型ドリフト領域２４２とおもて面電極２５４のショットキー電極２５１とのショットキー接合と、ｐ型領域２４３とｎ-型ドリフト領域２４２とのｐｎ接合と、を混在させたＪＢＳ構造のＳＢＤである。半導体基板２３０のおもて面とｎ-型ドリフト領域２４２との間にｐ型領域２４３が選択的に設けられ、互いに隣り合うｐ型領域２４３間において半導体基板２３０のおもて面にｎ-型ドリフト領域２４２が露出されている。
おもて面電極２５４の最下層のオーミック電極２５３が半導体基板２３０のおもて面上においてｐ型領域２４３上に設けられている。ｐ型領域２４３とオーミック電極２５３とのオーミック接合によりｐ型領域２４３とおもて面電極２５４とのコンタクト抵抗が低減され、ｐ型領域２４３とｎ-型ドリフト領域２４２とのｐｎ接合に、サージ電圧印加時に半導体基板２３０内に流れるサージ電流が局所的に流れる。このため、おもて面電極２５４へ引き抜かれるサージ電流の電流量（以下、引き抜き量とする）が大きくなる。符号２４４，２５２はそれぞれ層間絶縁膜および表面金属電極（Ａｌ−Ｓｉ膜）である。
特開２００５−２７６９７８号公報 特開２０１９−０４１０８４号公報
しかしながら、上述した表面金属電極の埋め込み性を改善する１つ目の方法では、絶縁性が確保される所定厚さ以上の層間絶縁膜を半導体ウエハのおもて面全面に形成するために、半導体ウエハの面内における層間絶縁膜の厚さ分布を考慮しつつ、層間絶縁膜の厚さを薄くするには限界がある。また、従来構造（上記特許文献１，２や図２８，２９参照）では、層間絶縁膜のコンタクトホールのアスペクト比が表面金属電極の埋め込み性を改善可能な程度まで小さくなるようにオーミック電極を厚く形成することが難しい。
上述した表面金属電極の埋め込み性を改善する２つ目の方法では、４００℃以上の温度に加熱した状態の半導体ウエハの表面に、表面金属電極の金属材料をスパッタリングするため、高温での加熱により半導体ウエハの反り量が大きくなり、その後の工程で、半導体ウエハの運搬時の信頼性などを確保することが難しい。また、高温度での加熱により、表面金属電極の金属材料であるアルミニウムの結晶化が進むことで、アルミニウム表面の凹凸が大きくなるため、表面金属電極の表面の平坦性が低くなる。
上述した表面金属電極の埋め込み性を改善する３つ目の方法では、タングステンのコンタクトホールへの埋め込み性は改善されるが、タングステンが高価であることや、追加設備・追加工程が必要となることで、コスト増につながる。追加工程とは、コンタクトホール内に、炭化珪素領域とタングステン膜との密着性を向上させるための金属膜（例えばＴｉ膜およびＴｉＮ膜の金属積層膜）を堆積する工程と、その後、コンタクトホール内において当該金属積層膜上にタングステン膜を埋め込む工程と、である。
また、炭化珪素半導体装置がＪＢＳ構造のダイオード（図３０参照）では、ｐ型領域２４３とオーミック電極２５３とのコンタクト抵抗を低くするために、ｐ型領域２４３とオーミック電極２５３との接合面積を大きくした場合、活性領域を同じ表面積で維持すると、ｐ型領域２４３とオーミック電極２５３との接合面積を大きくするほど、ｎ-型ドリフト領域２４２とショットキー電極２５１との接合面積が小さくなる。このため、順方向バイアス時にｎ-型ドリフト領域２４２からショットキー電極２５１へ向かう電子電流量が少なくなり、順方向電圧（Ｖｆ）が低減されにくい。
ｐ型領域２４３上にのみオーミック電極２５３を形成し、互いに隣り合うｐ型領域２４３間においてｎ-型ドリフト領域２４２の表面全面にショットキー電極２５１を形成すればよいが、オーミック電極２５３を形成するためのマスクの位置合わせ精度を向上させるための設計マージンを考慮すると、ｐ型領域２４３の幅ｗ２１１よりも狭い幅ｗ２１２でオーミック電極２５３を形成することとなる。したがって、ｐ型領域２４３とショットキー電極２５１とが接触してコンタクト抵抗が低減されない無効領域が生じ、サージ電流の引き抜き量を増大させるための十分な特性が得られない。
この発明は、上述した従来技術による問題点を解消するため、信頼性の高い炭化珪素半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特長を有する。炭化珪素からなる半導体基板の内部に、第１導電型領域が設けられている。前記半導体基板の第１主面と前記第１導電型領域との間に、第２導電型領域が選択的に設けられている。前記半導体基板の第１主面に、ニッケルシリサイド膜が設けられている。前記ニッケルシリサイド膜は、深さ方向に前記第２導電型領域に対向し、前記第２導電型領域にオーミック接合する。前記ニッケルシリサイド膜は、前記半導体基板の第１主面から離れる方向に前記半導体基板の第１主面から突出する第１部分と、深さ方向に前記半導体基板の第１主面から前記半導体基板の内部へ突出する第２部分と、を有する。前記ニッケルシリサイド膜の前記第２部分の幅は、前記ニッケルシリサイド膜の前記第１部分の幅よりも広い。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ニッケルシリサイド膜の厚さは、３００ｎｍ以上７００ｎｍ以下であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、第１，２金属電極膜を備える。前記第１金属電極膜は、活性領域において前記半導体基板の第１主面の全面に設けられている。前記第１金属電極膜は、前記ニッケルシリサイド膜を覆い、かつ深さ方向に前記第１導電型領域に対向し、前記第１導電型領域にショットキー接合する。前記第２金属電極膜は、前記半導体基板の第２主面に設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記終端領域、酸化膜、つなぎ領域、第２導電型高濃度領域を備える。前記終端領域は、前記活性領域の周囲を囲む。前記酸化膜は、前記終端領域において前記半導体基板の第１主面に設けられている。前記つなぎ領域は、前記活性領域と前記酸化膜との間の領域であり、前記活性領域の周囲を囲む。前記第２導電型高濃度領域は、前記つなぎ領域の全域において前記半導体基板の第１主面と前記第１導電型領域との間に設けられている。前記第２導電型高濃度領域は、前記第２導電型領域よりも不純物濃度が高い。前記ニッケルシリサイド膜は、前記第２導電型領域にオーミック接合する第１シリサイド膜と、前記第２導電型高濃度領域にオーミック接合する第２シリサイド膜と、を有することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、第１導電型高濃度領域、トレンチ、ゲート電極、層間絶縁膜および第１，２金属電極膜を備える。前記第１導電型高濃度領域は、前記半導体基板の第１主面と前記第２導電型領域との間に選択的に設けられている。前記第１導電型高濃度領域は、前記第１導電型領域よりも不純物濃度が高い。前記トレンチは、前記第１導電型高濃度領域および前記第２導電型領域を貫通して前記第１導電型領域に達する。前記ゲート電極は、前記トレンチの内部に、ゲート絶縁膜を介して設けられている。前記層間絶縁膜は、前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う。
コンタクトホールは、深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面に達する。前記第１金属電極膜は、前記コンタクトホールの内部において前記ニッケルシリサイド膜に接する。前記第１金属電極膜は、前記ニッケルシリサイド膜を介して前記第１導電型高濃度領域および前記第２導電型領域に電気的に接続されている。前記第２金属電極膜は、前記半導体基板の第２主面に設けられている。前記ニッケルシリサイド膜は、前記第１部分で前記コンタクトホールの内部に突出して前記第１金属電極膜に接し、前記第２部分で前記第１導電型高濃度領域および前記第２導電型領域にオーミック接合することを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ニッケルシリサイド膜が前記コンタクトホールの内部に突出する高さは前記層間絶縁膜の厚さの０．２倍より高いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ニッケルシリサイド膜の前記第２部分の幅は、前記コンタクトホールの幅よりも広いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ニッケルシリサイド膜は、アルミニウムを含むことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ニッケルシリサイド膜と前記半導体基板との境界は、前記半導体基板の第２主面側に凸状の傾斜のみからなる曲線状である。
上述した発明によれば、ニッケルシリサイド膜と、第２導電型領域の半導体基板のおもて面から深い位置に存在する高不純物濃度な部分と、の低抵抗なオーミック接合を形成することができる。また、上述した発明によれば、ニッケルシリサイド膜の第２部分の幅の分だけ、ニッケルシリサイド膜と半導体基板とのオーミック接合面積を確保することができ、サージ電流耐量を向上させることができる。また、上述した発明によれば、ニッケルシリサイド膜の第１部分がコンタクトホール内に突出する高さ分だけ、コンタクトホールのアスペクト比を低くすることができ、コンタクトホールへの第１金属電極膜の埋め込み性を向上させることができる。
本発明にかかる炭化珪素半導体装置によれば、信頼性の高い炭化珪素半導体装置を提供することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２の切断線Ａ−Ａ’における断面構造を示す断面図である。 図３の一部を拡大して示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 図１１の一部を拡大して示す断面図である。 図１３の一部を拡大して示す断面図である。 図１４の一部を拡大して示す断面図である。 図１５の一部を拡大して示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 図２１の一部を拡大して示す断面図である。 図２１の一部を拡大して示す断面図である。 図２１の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。 実験例のオーミック電極の厚さとオーミック電極の金属材料膜の厚さとの関係を示す特性図である。 実験例のオーミック電極を観察した状態を模式的に示す断面図である。 実験例のオーミック電極を観察した状態を模式的に示す断面図である。 従来の炭化珪素半導体装置の製造方法により自己整合に形成されたオーミック電極の一例を示す断面図である。 従来の炭化珪素半導体装置の一例を示す断面図である。 従来の炭化珪素半導体装置の別の一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１，２は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、ＪＢＳ構造を構成するｐ型領域（第２導電型領域）１３のレイアウトの一例を示す。図２には、半導体基板（半導体チップ）３０のおもて面上の配線構造の各部のうち、ボンディングパッド４１のレイアウトの一例を図示する。
図１，２に示す実施の形態１にかかる炭化珪素半導体装置４０は、活性領域１０において、炭化珪素（ＳｉＣ）からなる半導体基板３０のおもて面（第１主面）側に、おもて面電極１４（図３参照）とｎ-型ドリフト領域（第１導電型領域）１２とのショットキー接合と、ｐ型領域１３とｎ-型ドリフト領域１２とのｐｎ接合と、を混在させたＪＢＳ構造の縦型のショットキーバリアダイオード（ＳＢＤ）である。
ｎ-型ドリフト領域１２およびｐ型領域１３は、活性領域１０における半導体基板３０のおもて面内において略均一なパターンで略均等に配置される。ｎ-型ドリフト領域１２およびｐ型領域１３は、例えば半導体基板３０のおもて面に平行な同一方向に延在するストライプ状に配置され、ストライプ状に延在する長手方向と直交する短手方向に交互に繰り返し隣接して配置されている。ｎ-型ドリフト領域１２は、隣り合うｐ型領域１３間においておもて面電極１４に接する。
活性領域１０は、ダイオードがオン状態のときに電流が流れる領域であり、後述するＦＬＲ（第２導電型高濃度領域）２１よりも内側（半導体基板３０の中央側：チップ中央側）の部分である。活性領域１０は、例えば略矩形状の平面形状を有し、半導体基板３０の略中央に配置される。エッジ終端領域２０は、活性領域１０と半導体基板３０の端部との間の領域であり、活性領域１０の周囲を囲み、半導体基板３０のおもて面側の電界を緩和し耐圧を保持する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
エッジ終端領域２０には、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造などの耐圧構造が配置される（図３参照）。ＪＴＥ構造は、内側から外側（半導体基板３０の端部側）へ離れるにしたがって不純物濃度の低いｐ型領域が配置されるように、不純物濃度の異なる複数のｐ型領域（図３の符号２２，２３）を活性領域１０の周囲を囲む略矩形状の平面形状で、活性領域１０の中央を基準とした同心状に配置した耐圧構造である。
エッジ終端領域２０のつなぎ領域２０ａ（図３参照）に、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）２１によるＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ）構造が配置されている。ＦＬＲ２１は、活性領域１０の周囲を略矩形状に囲むｐ+型領域であり、エッジ終端領域２０のつなぎ領域２０ａから外側へ延在して後述するｐ-型領域２２（図３参照）に接する。ＦＬＲ２１は、ｐ型領域１３がストライプ状に延在する長手方向において、ｐ型領域１３に接していてもよい。
エッジ終端領域２０のつなぎ領域２０ａは、活性領域１０と後述するフィールド酸化膜１５との間の領域であり、活性領域１０の周囲を囲み、かつ活性領域１０とエッジ終端領域２０の耐圧構造部とをつなぐ。エッジ終端領域２０の耐圧構造部とは、エッジ終端領域２０のうち、後述するフィールド酸化膜１５の内側端部から半導体基板の端部（チップ端部）までの部分であり、ＪＴＥ構造やｎ+型チャネルストッパー領域２４（図３参照）等の所定の耐圧構造が配置される。
おもて面電極１４は、活性領域１０において半導体基板３０のおもて面上に設けられている。おもて面電極１４は、ｎ-型ドリフト領域１２およびｐ型領域１３に接して、ｎ-型ドリフト領域１２およびｐ型領域１３に電気的に接続されている。半導体基板３０のおもて面上には、パッシベーション膜１８（図３参照）が設けられている。パッシベーション膜１８は、半導体基板３０のおもて面側の素子構造およびおもて面電極１４を保護する保護膜として機能する。
パッシベーション膜１８には、おもて面電極１４の一部を露出する開口部１８ａが設けられている。おもて面電極１４の、パッシベーション膜１８の開口部１８ａに露出された部分は、ボンディングパッド４１として機能する。ボンディングパッド４１は、例えば半導体基板３０の中央に配置されている。ボンディングパッド４１には、ボンディングパッド４１へ電流を供給する場合に最も一般的な配線接続である図示省略するアルミニウム（Ａｌ）ワイヤーがボンディング（接合）されている。
図２には、ボンディングパッド４１とアルミニウムワイヤー（不図示）との接合部４２を円形の平面形状で示す。ボンディングパッド４１は半導体基板３０の中央に配置されていることが好ましいが、上述したようにｎ-型ドリフト領域１２およびｐ型領域１３が活性領域１０の面内において略均一なパターンで略均等に配置されるため、ボンディングパッド４１が半導体基板３０の中央に配置されていなくても、電気的特性に悪影響しない。このため、ワイヤーボンディングの自由度が高い。
次に、実施の形態１にかかる炭化珪素半導体装置４０の断面構造について説明する。図３は、図２の切断線Ａ−Ａ’における断面構造を示す断面図である。図４は、図３の一部を拡大して示す断面図である。図４には、図３の活性領域１０とエッジ終端領域２０との境界付近を拡大して示す。上述したように、実施の形態１にかかる炭化珪素半導体装置４０は、炭化珪素からなる半導体基板３０の活性領域１０にダイオードのＳＢＤ構造およびＪＢＳ構造を備え、エッジ終端領域２０に耐圧構造としてＪＴＥ構造を備える。なお、エッジ終端領域２０の耐圧構造はガードリングとしてもよい。
半導体基板３０は、炭化珪素からなるｎ+型出発基板１１のおもて面上に、ｎ-型ドリフト領域１２となるｎ-型エピタキシャル層を積層したエピタキシャル基板である。ｎ+型出発基板１１は、ｎ+型カソード領域である。半導体基板３０は、ｎ-型ドリフト領域１２側の主面（ｎ-型ドリフト領域１２となるｎ-型エピタキシャル層の表面）をおもて面とし、ｎ+型出発基板１１側の主面（ｎ+型出発基板１１の裏面）を裏面（第２主面）とする。
活性領域１０において、半導体基板３０のおもて面とｎ-型ドリフト領域１２との間に、ＪＢＳ構造を構成する１つ以上のｐ型領域１３が選択的に設けられている。ｐ型領域１３は、半導体基板３０のおもて面に露出され、かつｎ-型ドリフト領域１２に接する。活性領域１０およびエッジ終端領域２０のつなぎ領域２０ａにおいて、半導体基板３０のおもて面に露出とは、半導体基板３０のおもて面でおもて面電極１４に接することである。
エッジ終端領域２０において、半導体基板３０のおもて面とｎ-型ドリフト領域１２との間に、ＦＬＲ２１と、ＪＴＥ構造を構成する１つ以上のｐ型領域（ここでは２つ：ｐ-型領域２２およびｐ--型領域２３）と、ｎ+型チャネルストッパー領域２４と、がそれぞれ選択的に設けられている。ＦＬＲ２１は、エッジ終端領域２０のつなぎ領域２０ａの全域に設けられ、つなぎ領域２０ａから外側へ延在してｐ-型領域２２に接する。
ｐ-型領域２２は、エッジ終端領域２０のつなぎ領域２０ａから離れて、ＦＬＲ２１よりも外側に設けられ、ＦＬＲ２１に隣接する。ｐ--型領域２３は、ｐ-型領域２２よりも外側に設けられ、ｐ-型領域２２に隣接する。ｎ+型チャネルストッパー領域２４は、ｐ--型領域２３よりも外側に、ｐ--型領域２３と離れて設けられている。ｎ+型チャネルストッパー領域２４は、半導体基板３０の端部に露出されている。
ＦＬＲ２１、ｐ-型領域２２、ｐ--型領域２３およびｎ+型チャネルストッパー領域２４は、半導体基板３０のおもて面に露出され、かつｎ-型ドリフト領域１２に接する。半導体基板３０の端部に露出とは、半導体基板３０の端部まで延在していることである。エッジ終端領域２０のつなぎ領域２０ａ以外の部分において、半導体基板３０のおもて面に露出とは、半導体基板３０のおもて面でフィールド酸化膜１５に接することである。
半導体基板３０のおもて面は、フィールド酸化膜１５で覆われている。フィールド酸化膜１５は、例えば熱酸化膜１６と堆積酸化膜１７とを順に積層した積層膜であってもよい。熱酸化膜１６は、半導体基板３０とフィールド酸化膜１５との密着性を向上させる機能を有する。フィールド酸化膜１５が堆積酸化膜１７を含むことで、フィールド酸化膜１５のすべてを熱酸化膜１６とする場合と比べて、フィールド酸化膜１５を短時間で形成可能である。
深さ方向にフィールド酸化膜１５を貫通するコンタクトホール１５ａが設けられている。コンタクトホール１５ａには、活性領域１０における半導体基板３０のおもて面の全面が露出されている。また、コンタクトホール１５ａは、活性領域１０からエッジ終端領域２０の内側の部分（つなぎ領域２０ａ）にわたって形成されている。コンタクトホール１５ａには、エッジ終端領域２０のつなぎ領域２０ａにおける半導体基板３０のおもて面も露出されている。
コンタクトホール１５ａには、活性領域１０におけるｎ-型ドリフト領域１２およびｐ型領域１３と、ＦＬＲ２１の内側の部分と、が露出されている。コンタクトホール１５ａの内部において半導体基板３０のおもて面の全面に、おもて面電極１４が設けられている。おもて面電極１４は、アノード電極として機能する。おもて面電極１４は、コンタクトホール１５ａの内部において半導体基板３０のおもて面に沿って設けられ、フィールド酸化膜１５上に延在する。
おもて面電極１４は、チタン膜（第１金属電極膜）３１およびアルミニウム合金膜（アルミニウムを含む金属電極膜）３２を順に積層してなる積層構造を有する。それに加えて、おもて面電極１４は、半導体基板３０おもて面とチタン膜３１との間に選択的に設けられた最下層のニッケルシリサイド（ＮｉＳｉ、Ｎｉ2Ｓｉまたは熱的に安定なＮｉＳｉ2）膜３３を有する。ニッケルシリサイド膜３３は、サージ電圧印加時に半導体基板３０内に発生して順方向に流れるサージ電流が半導体基板３０内からおもて面電極１４へ引き抜かれる電流量（引き抜き量）を増大させて、サージ電流耐量を向上させる機能を有する。
ニッケルシリサイド膜３３は、後述するように、半導体基板３０と、半導体基板３０のおもて面上に堆積した金属材料膜５２（図１１参照）となるニッケル（Ｎｉ）膜と、を熱処理により反応させることで形成される、ニッケルを含む領域である。ニッケルシリサイド膜３３は、未反応の炭化珪素や炭素（例えば後述する余剰炭素）を含んでいてもよい。このため、ニッケルシリサイド膜３３は、半導体基板３０のおもて面から離れる方向に半導体基板３０のおもて面から最大で金属材料膜５２の厚さ分だけ突出するとともに、深さ方向に半導体基板３０のおもて面から半導体基板３０内へ突出する。また、ニッケルシリサイド膜３３と半導体基板３０との境界は裏面側に凸状の傾斜のみからなる曲線状となり、半導体基板３０のコンタクトホール１５ａに隣接する部分の表面にニッケルシリサイド膜３３が露出する。
ニッケルシリサイド膜３３は、半導体基板３０のおもて面を境にして、半導体基板３０のおもて面から離れる方向に半導体基板３０のおもて面から突出する部分（以下、第１部分とする）３３ａと、深さ方向に半導体基板３０のおもて面から半導体基板３０内へ突出する部分（以下、第２部分とする）３３ｂと、を有する。ニッケルシリサイド膜３３の第１部分３３ａの厚さｔ１１と第２部分３３ｂの厚さｔ１２とは略等しい。ここで、半導体基板３０のおもて面とは、チタン膜３１とｎ-型ドリフト領域１２との界面である。半導体基板３０のおもて面から離れる方向とは、深さ方向に対して反対方向である。
ニッケルシリサイド膜３３の第１部分３３ａの厚さｔ１１は、第１部分３３ａの全体にわたって略等しい。ニッケルシリサイド膜３３の厚さｔ１０（＝ｔ１１＋ｔ１２）は、例えば、３００ｎｍ以上７００ｎｍ以下程度であり、好ましくは４００ｎｍ以上６００ｎｍ以下程度であることがよい。ニッケルシリサイド膜３３の厚さｔ１０を厚くするほど、ニッケルシリサイド膜３３の第１，２部分３３ａ，３３ｂの各厚さｔ１１，ｔ１２ともに略等しく厚くすることができる。厚さが略等しいとは、製造プロセスのばらつきによる許容誤差を含む範囲で同じ厚さであることを意味する。
ニッケルシリサイド膜３３の第１部分３３ａの幅（短手方向の幅）ｗ１１は、ニッケルシリサイド膜３３の形成に用いるマスク（酸化膜５１）の開口幅（開口部５１ａ，５１ｂの短手方向の幅：図１１参照）と同じである。ニッケルシリサイド膜３３の第２部分３３ｂの幅（短手方向の幅）ｗ１２は、ニッケルシリサイド膜３３の第１部分３３ａの幅ｗ１１よりも広い。ニッケルシリサイド膜３３の第２部分３３ｂの幅ｗ１２はマスクの開口幅よりも広く、当該マスクの開口幅よりも広い幅でニッケルシリサイド膜３３と半導体基板３０とのオーミック接合が形成されている。
ニッケルシリサイド膜３３は、アルミニウムを含んでいてもよい。この場合、ニッケルシリサイド膜３３は、例えば、第１ニッケル膜、アルミニウム膜および第２ニッケル膜を順に積層した金属積層膜を金属材料膜５２（図１１参照）とし、第１，２ニッケル膜をシリサイド化することで形成される。ニッケルシリサイド膜３３とチタン膜３１との間に、ニッケルとアルミニウムとの化合物膜（不図示）が設けられていてもよい。ニッケルシリサイド膜３３がアルミニウムを含むことで、ニッケルシリサイド膜３３とｐ型領域１３およびＦＬＲ２１とのコンタクト抵抗が低減される。
具体的には、ニッケルシリサイド膜３３は、ｐ型領域１３およびＦＬＲ２１とそれぞれ同じ平面形状の第１，２ニッケルシリサイド膜３４，３５を有する。第１ニッケルシリサイド膜３４は、ｐ型領域１３とチタン膜３１との間に設けられ、ｐ型領域１３にオーミック接合するオーミック電極である。第１ニッケルシリサイド膜３４は、ｐ型領域１３と、半導体基板３０のおもて面上に堆積した金属材料膜５２と、の接触箇所に形成される。第１ニッケルシリサイド膜３４の第２部分３３ｂは、深さ方向に半導体基板３０のおもて面からｐ型領域１３側へ突出してｐ型領域１３に接する。
第１ニッケルシリサイド膜３４の第２部分３３ｂの厚さｔ１２が厚くなるほど、第１ニッケルシリサイド膜３４とｐ型領域１３とを半導体基板３０のおもて面から深い部分で接触させることができる。これにより、ｐ型領域１３の、半導体基板３０のおもて面よりも深い位置（ｐ型領域１３を形成するためのイオン注入の飛程の深さ位置）に形成される相対的に高不純物濃度の部分に第１ニッケルシリサイド膜３４を接触させることができ、第１ニッケルシリサイド膜３４とｐ型領域１３との低抵抗なオーミック接合を形成することができる。
また、第１ニッケルシリサイド膜３４の第２部分３３ｂの厚さｔ１２が厚くなるほど、半導体基板３０のおもて面から深い位置にｐ型領域１３を形成することができる。このため、ｐ型領域１３の、半導体基板３０のおもて面付近の不純物濃度を高くするためのイオン注入を省略してもよく、ｐ型領域１３を形成するためのイオン注入の制御性が高くなる。これにより、ｐ型領域１３を形成するためのイオン注入の加速エネルギーおよびドーズ量ともに高くして当該イオン注入時間を短縮することができ、製造プロセスのスループットを向上させることができる。
第１ニッケルシリサイド膜３４の第１部分３３ａの幅ｗ１１は、第１ニッケルシリサイド膜３４の形成に用いるマスクの開口幅（酸化膜５１の開口部５１ａの短手方向の幅：図１１参照）と同じであり、当該マスクの位置合わせ精度を向上させるための設計マージン分だけｐ型領域１３の幅（短手方向の幅）ｗ１よりも狭い。このように第１ニッケルシリサイド膜３４の形成に用いるマスクの位置合わせのための設計マージンを取ることで、第１ニッケルシリサイド膜３４を深さ方向にｐ型領域１３に対向する位置に位置精度よく形成することができる。
例えばｃ面のＳｉＣ基板を用いる場合、第１ニッケルシリサイド膜３４の第２部分３３ｂがコンタクトホール１５ａに隣接する部分の半導体基板３０の表面に露出する長さ（＝（ｗ１２−ｗ１１）／２）は、第２部分３３ｂの厚さｔ１２よりも短い。第１ニッケルシリサイド膜３４の第２部分３３ｂの幅ｗ１２は、ｐ型領域１３の幅ｗ１以下で、可能な限りｐ型領域１３の幅ｗ１に近い寸法であることが好ましい。第１ニッケルシリサイド膜３４の第２部分３３ｂの幅ｗ１２をｐ型領域１３の幅ｗ１に近づけるほど、第１ニッケルシリサイド膜３４とｐ型領域１３とのオーミック接合面積を広くすることができる。また、ｐ型領域１３の、半導体基板３０のおもて面に露出される面積（表面積）が小さくなり、ｐ型領域１３とチタン膜３１とが接する無効領域（電気特性へ寄与しない領域）を小さくすることができる。
第２ニッケルシリサイド膜３５は、エッジ終端領域２０のつなぎ領域２０ａにおいてＦＬＲ２１とチタン膜３１との間に設けられ、ＦＬＲ２１にオーミック接合するオーミック電極である。第２ニッケルシリサイド膜３５は、第１ニッケルシリサイド膜３４と同時に、ＦＬＲ２１と、半導体基板３０のおもて面上に堆積した金属材料膜５２（図１１参照）と、の接触箇所に形成される。第２ニッケルシリサイド膜３５の第２部分３３ｂは、深さ方向に半導体基板３０のおもて面からＦＬＲ２１側へ突出してＦＬＲ２１に接する。
第２ニッケルシリサイド膜３５の第２部分３３ｂの厚さｔ１２が厚くなるほど、第２ニッケルシリサイド膜３５とＦＬＲ２１とを半導体基板３０のおもて面から深い部分で接触させることができる。これにより、ＦＬＲ２１の、半導体基板３０のおもて面よりも深い位置（ＦＬＲ２１を形成するためのイオン注入の飛程の深さ位置）に形成される相対的に高不純物濃度の部分に第２ニッケルシリサイド膜３５を接触させることができ、第２ニッケルシリサイド膜３５とＦＬＲ２１との低抵抗なオーミック接合を形成することができる。
第２ニッケルシリサイド膜３５を設けることで、エッジ終端領域２０のつなぎ領域２０ａに、第１ニッケルシリサイド膜３４と同様の機能を有するオーミック電極を配置することができる。これによって、チップサイズ（半導体基板３０のおもて面に平行な平面寸法）が小さくなった場合でも、第１，２ニッケルシリサイド膜３４、３５と半導体基板３０との総接合面積で、所定のサージ電流耐量を得るのに必要な分だけ、おもて面電極１４と半導体基板３０とのオーミック接合面積を十分に確保することができる。
第２ニッケルシリサイド膜３５の第２部分３３ｂの厚さｔ１２が厚くなるほど、半導体基板３０のおもて面から深い部分で第２ニッケルシリサイド膜３５とＦＬＲ２１とを接触させることができる。このため、ＦＬＲ２１の、半導体基板３０のおもて面付近の不純物濃度を高くするために、イオン注入条件を制御する必要がなく、ＦＬＲ２１を形成するためのイオン注入の制御性が高くなる。したがって、ＦＬＲ２１を形成するためのイオン注入の加速エネルギーおよびドーズ量ともに高くして、当該イオン注入時間を短縮することができ、製造プロセスのスループットを向上させることができる。
第２ニッケルシリサイド膜３５の第１部分３３ａの幅ｗ１１’は、第２ニッケルシリサイド膜３５の形成に用いるマスクの開口幅（酸化膜５１の開口部５１ｂの短手方向の幅：図１１参照）と同じであり、当該マスクの位置合わせ精度を向上させるための設計マージンだけエッジ終端領域２０のつなぎ領域２０ａの幅ｗ２よりも狭い。第２ニッケルシリサイド膜３５の形成に用いるマスクの位置合わせのための設計マージンを取ることで、第２ニッケルシリサイド膜３５を深さ方向にＦＬＲ２１に対向する位置に位置精度よく形成することができる。
なお、ＦＬＲ２１の幅はｐ型領域１３の幅ｗ１よりも広いため、ＦＬＲ２１にオーミック接合するニッケルシリサイド膜３３（第２ニッケルシリサイド膜３５）の第１，２部分３３ａ，３３ｂの幅ｗ１１，ｗ１２には符号の末尾に「’」を付す。第２ニッケルシリサイド膜３５の第１部分３３ａは、フィールド酸化膜１５の内側の側面（端部）に接する。これによって、第２ニッケルシリサイド膜３５をエッジ終端領域２０のつなぎ領域２０ａにおけるＦＬＲ２１の表面のほぼ全面に設けることができるため、ＦＬＲ２１と第２ニッケルシリサイド膜３５とのオーミック接合面積を最大にすることができる。
第２ニッケルシリサイド膜３５の第２部分３３ｂの、エッジ終端領域２０のつなぎ領域２０ａの部分の幅ｗ１２’は、エッジ終端領域２０のつなぎ領域２０ａの幅ｗ２以下で、可能な限りエッジ終端領域２０のつなぎ領域２０ａの幅ｗ２に近い寸法であることが好ましい。第２ニッケルシリサイド膜３５の第２部分３３ｂの、エッジ終端領域２０のつなぎ領域２０ａの部分の幅ｗ１２’をエッジ終端領域２０のつなぎ領域２０ａの幅ｗ２に近づけるほど、第２ニッケルシリサイド膜３５とＦＬＲ２１とのオーミック接合面積を広くすることができる。また、ＦＬＲ２１とチタン膜３１との高抵抗なショットキー接合面積が小さくなるため、順方向電圧を低減することができる。
第２ニッケルシリサイド膜３５の第２部分３３ｂは、フィールド酸化膜１５の内側の側面よりも外側へ延在し、深さ方向にフィールド酸化膜１５の底面に対向し接する。これにより、第２ニッケルシリサイド膜３５の形成時に、第２ニッケルシリサイド膜３５とＦＬＲ２１との間に後述する余剰炭素が析出しても、第２ニッケルシリサイド膜３５とＦＬＲ２１との界面よりもチップ最表面側で、第２ニッケルシリサイド膜３５がフィールド酸化膜１５に密着して引っかかるため（アンカー効果）、第２ニッケルシリサイド膜３５が剥離しにくい。
チタン膜３１は、すべてのニッケルシリサイド膜３３を覆うように、コンタクトホール１５ａの内部において半導体基板３０のおもて面の全面に設けられ、ｎ-型ドリフト領域１２に接する。チタン膜３１の、ｎ-型ドリフト領域１２との接合箇所は、ｎ-型ドリフト領域１２とのショットキー接合を形成するショットキー電極である。また、チタン膜３１は、ｐ型領域１３およびＦＬＲ２１とはニッケルシリサイド膜３３を介してオーミック接合している。チタン膜３１は、フィールド酸化膜１５上を外側へ延在し、例えば深さ方向にＦＬＲ２１に対向する位置で終端していてもよい。
アルミニウム合金膜３２は、チタン膜３１の全面を覆い、チタン膜３１に電気的に接続され、かつチタン膜３１を介してニッケルシリサイド膜３３に電気的に接続されている。
アルミニウム合金膜３２は、フィールド酸化膜１５上をチタン膜３１よりも外側へ延在して、例えば深さ方向にｐ-型領域２２に対向する位置で終端していてもよい。アルミニウム合金膜３２は、例えばアルミニウムシリコン（ＡｌＳｉ）膜である。アルミニウム合金膜３２に代えて、アルミニウム膜が設けられていてもよい。
半導体基板３０のおもて面は、おもて面電極１４と接する部分以外の部分はフィールド酸化膜１５で覆われている。半導体基板３０のおもて面の最表面には、ポリイミド（ｐｏｌｙｉｍｉｄｅ）からなるパッシベーション膜１８が設けられている。ｎ+型チャネルストッパー領域２４の上部に、ｎ+型チャネルストッパー領域２４に接して電気的に接続されたチャネルストッパー電極（不図示）を設けてもよい。チャネルストッパー電極は、例えばアルミニウム合金膜３２と同時に形成されたアルミニウム合金膜であってもよい。
パッシベーション膜１８は、おもて面電極１４およびフィールド酸化膜１５を保護する保護膜である。パッシベーション膜１８には、活性領域１０に、アルミニウム合金膜３２の一部を露出する開口部１８ａが設けられている。おもて面電極１４の、パッシベーション膜１８の開口部１８ａに露出された部分は、ボンディングパッド４１として機能する。
半導体基板３０の裏面（ｎ+型出発基板１１の裏面）の全面に裏面電極（第２金属電極膜）１９が設けられ、ｎ+型出発基板１１に電気的に接続されている。
次に、実施の形態１にかかる炭化珪素半導体装置４０の製造方法について説明する。図５は、実施の形態１にかかる炭化珪素半導体装置の製造方法の概要を示すフローチャートである。図６〜１６は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図６〜１６には、活性領域１０からエッジ終端領域２０のつなぎ領域２０ａまでを示す。図１７〜２０は、それぞれ図１１，１３〜１５の一部を拡大して示す断面図である。図１７〜２０には、１つのニッケルシリサイド膜３３の形成途中の状態を示すが、すべてのニッケルシリサイド膜３３が図１１，１３〜１５と同じ状態となる。
まず、図６に示すように、ｎ+型出発基板（半導体ウエハ）１１として、例えば１×１０18／ｃｍ3程度の窒素（Ｎ）がドーピングされた炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）基板を用意する。ｎ+型出発基板１１のおもて面は、例えば（０００１）面に対して４°程度のオフ角を有していてもよい。次に、ｎ+型出発基板１１のおもて面上に、ｎ-型ドリフト領域１２となる例えば１．８×１０16／ｃｍ3程度の窒素がドーピングされたｎ-型エピタキシャル層を成長させる。
ｎ+型カソード領域となるｎ+型出発基板１１の厚さは、例えば３５０μｍ程度であってもよい。ｎ-型ドリフト領域１２となるｎ-型エピタキシャル層の厚さは、例えば６μｍ程度であってもよい。ここまでの工程により、ｎ+型出発基板１１のおもて面上にｎ-型ドリフト領域１２となるｎ-型エピタキシャル層を積層した半導体基板（半導体ウエハ）３０が作製される。上述したように、半導体基板３０は、ｎ-型ドリフト領域１２側の主面をおもて面とし、ｎ+型出発基板１１側の主面を裏面とする。
次に、図７に示すように、フォトリソグラフィおよびアルミニウム等のｐ型不純物の第１イオン注入を１組とする工程を異なる不純物濃度条件で繰り返し行い、半導体基板３０のおもて面の表面領域に、ＪＢＳ構造を構成する１つ以上のｐ型領域１３と、ＦＬＲ２１と、をそれぞれ選択的に形成する（ステップＳ１（その１））。図７では、ＪＢＳ構造を簡略化して、図１よりも少ない個数（ここでは３つ）でｐ型領域１３を図示している（図８〜１６においても同様）。
従来構造（図３０参照）では、オーミック電極２５３を、半導体基板２３０のおもて面の浅い位置でｐ型領域２４３にオーミック接触させる。このため、ｐ型領域２４３を形成するためのイオン注入は、半導体基板２３０のおもて面から所定深さまでのボックスプロファイルとなるように異なる加速エネルギーで複数段に分けてｐ型不純物をイオン注入してｐ型領域２４３を形成することで、ｐ型領域２４３の半導体基板２３０のおもて面から浅い部分を高不純物濃度にする。
一方、実施の形態１においては、ニッケルシリサイド膜３３と、ｐ型領域１３およびＦＬＲ２１と、をそれぞれ半導体基板３０のおもて面から深い位置で接触させることができるため、ｐ型領域１３およびＦＬＲ２１の、半導体基板３０のおもて面から浅い部分の不純物濃度が低くなってもよい。このため、この第１イオン注入を、従来構造のｐ型領域２４３を形成するためのイオン注入よりも不純物注入深さの位置精度が緩い条件で行うことができ、製造プロセスのスループットを向上させることができる。
次に、図８に示すように、フォトリソグラフィおよび不純物の第２イオン注入を１組とする工程を異なる条件で繰り返し行い、エッジ終端領域２０（図３参照）において半導体基板３０のおもて面の表面領域に、ＪＴＥ構造を構成するｐ型領域（ｐ-型領域２２およびｐ--型領域２３：図３参照）と、ｎ+型チャネルストッパー領域２４（図３参照）と、をそれぞれ選択的に形成する（ステップＳ１（その２））。この第２イオン注入は、例えば、不純物濃度分布がボックスプロファイルとなるように複数段に分けて行う。
次に、図９に示すように、半導体基板３０のおもて面の全面に、例えばカーボン（Ｃ）保護膜５０を形成する。そして、半導体基板３０のおもて面の全面をカーボン保護膜５０で保護した状態で、熱処理により第１，２イオン注入した不純物を活性化させる（ステップＳ２）。次に、図１０に示すように、例えば灰化処理（アッシング）によりカーボン保護膜５０を除去する。次に、図１１に示すように、半導体基板３０のおもて面の全面に、フィールド酸化膜１５となる酸化膜５１を形成する（ステップＳ３）。
次に、フォトリソグラフィおよびエッチングにより酸化膜５１を選択的に除去して開口部５１ａ，５１ｂを形成する（ステップＳ４）。ステップＳ４の処理においては、酸化膜５１に、それぞれ異なるｐ型領域１３を露出する複数の開口部５１ａと、ＦＬＲ２１の内側の部分を活性領域１０の周囲を囲む略矩形状に露出する１つの開口部５１ｂと、を形成する。酸化膜５１のうち、活性領域１０においてｎ-型ドリフト領域１２を覆う部分１５’と、エッジ終端領域２０においてフィールド酸化膜１５となる部分と、を残す。
酸化膜５１の残部は、フィールド酸化膜１５となる部分を含めてすべて、後述する工程でニッケルシリサイド膜３３の形成に用いる酸化膜マスクとなる。酸化膜５１のうち、活性領域１０においてｎ-型ドリフト領域１２を覆う部分１５’は製品（炭化珪素半導体装置４０）に残らない。すなわち、ステップＳ４の処理において、フィールド酸化膜１５と、ニッケルシリサイド膜３３の形成に用いる酸化膜マスクと、を同時に形成する。このため、酸化膜５１は、フィールド酸化膜１５と同じ積層構造を有する。
ステップＳ４の処理は、ドライエッチングで行うことがよい。これによって、酸化膜５１の開口部５１ａ，５１ｂの側壁を半導体基板３０のおもて面に対して略垂直にすることができるため、ｐ型領域１３およびＦＬＲ２１を寸法精度よく露出させることができる。また、酸化膜５１の開口部５１ｂの外側の側壁はフィールド酸化膜１５に形成されるコンタクトホール１５ａの側壁（フィールド酸化膜１５の内側の側面）となるため、フィールド酸化膜１５のコンタクトホール１５ａを寸法精度よく形成することができる。
次に、例えばスパッタリング法により、酸化膜５１の表面から酸化膜５１の開口部５１ａ，５１ｂ内における半導体基板３０のおもて面（表面）にわたって当該表面上に、金属材料膜５２を形成する（ステップＳ５）。金属材料膜５２は、例えば、単層のニッケル膜である（図１７）。金属材料膜５２の厚さは、例えば、１５０ｎｍ以上３５０ｎｍ以下程度とし、好ましくは２００ｎｍ以上３００ｎｍ以下程度とする。これにより、後述する第１，２熱処理により最終的な厚さｔ１０のニッケルシリサイド膜３３が形成される。
アルミニウムを含むニッケルシリサイド膜３３を形成する場合、例えば、第１ニッケル膜、アルミニウム膜および第２ニッケル膜を１：１：１の厚さで順に積層した金属積層膜を金属材料膜５２とする。第１，２ニッケル膜の総厚さを、例えば、１５０ｎｍ以上３５０ｎｍ以下程度とし、好ましくは２００ｎｍ以上３００ｎｍ以下程度とする。これにより、後述する第１，２熱処理によって半導体基板３０と当該金属積層膜とが反応し、アルミニウムを含むニッケルシリサイド膜３３が最終的な厚さｔ１０（図３，４参照）で形成される。
また、第１ニッケル膜、アルミニウム膜および第２ニッケル膜を順に積層した金属積層膜を金属材料膜５２として、アルミニウムを含むニッケルシリサイド膜３３を形成する場合、第２ニッケル膜は、後述するステップＳ６の熱処理時にアルミニウム膜の凝集を防止するキャップ膜として機能する。キャップ膜を使用することで、ステップＳ６の熱処理でアルミニウム膜が部分的に粒状になることを防止することができ、ニッケルシリサイド膜３３内にアルミニウムを均一に拡散させることができる。
次に、図１２に示すように、第１熱処理により金属材料膜５２を第１シンタリングし、金属材料膜５２と半導体基板３０との接触箇所において、金属材料膜５２中のニッケル原子と半導体基板３０中のシリコン原子と相互に熱拡散させる（ステップＳ６）。これにより、酸化膜５１の開口部５１ａ，５１ｂ内において金属材料膜５２がシリサイド化し、半導体基板３０にオーミック接合する初期のニッケルシリサイド膜５３を最終的な厚さｔ１０（図３，４参照：製品時の厚さ）よりも薄い厚さｔ１０’（図１８参照）で形成する。
第１熱処理は、金属材料膜５２中のニッケル原子と、半導体基板３０中のシリコン原子と、が相互に十分に拡散する条件で行う。また、第１熱処理の温度が高すぎると、金属材料膜５２と、シリコン酸化（ＳｉＯ2）膜である酸化膜５１と、が反応して、酸化膜５１の、フィールド酸化膜１５として残す部分に悪影響が及ぶ。このため、第１熱処理は、金属材料膜５２と酸化膜５１とが反応しない例えば６００℃程度の温度で、例えば、５分間以上２０分間以下程度、好ましくは８分間以上１０分間以下程度行うことがよい。
第１熱処理は、赤外線ランプやランプヒーター等を用いて半導体基板３０を直接加熱する高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）等のランプ加熱であってもよいし、加熱した雰囲気によって半導体基板３０を加熱する雰囲気熱処理であってもよい。第１熱処理をランプ加熱とすると、第１熱処理の温度管理が容易となるが、第１熱処理の処理時間が長いことで、ランプ寿命が短く、量産への適用が難しい。このため、第１熱処理を雰囲気熱処理とすることで、量産性を向上することができる。また、第１熱処理を、ウエハカセットに収容した複数枚の半導体ウエハをまとめて処理（バッチ処理）可能な縦型炉で行うことで、量産性を向上することができる。
ニッケルシリサイド膜５３は、ｐ型領域１３およびＦＬＲ２１の、半導体基板３０のおもて面から浅い部分と、金属材料膜５２と、が反応して生成される。このため、ニッケルシリサイド膜５３は、酸化膜５１の開口部５１ａ，５１ｂ内において深さ方向に半導体基板３０（ｐ型領域１３およびＦＬＲ２１）の内部に食い込むように、酸化膜５１をマスクとして自己整合に形成される。このため、ニッケルシリサイド膜５３の幅（短手方向の幅）は、酸化膜５１の開口部５１ａ，５１ｂの短手方向の幅と同じである。
ニッケルシリサイド膜５３の内部に、半導体基板３０と金属材料膜５２とのシリサイド反応により半導体基板３０中に余った炭素（Ｃ）（以下、余剰炭素とする）が層状にならない程度に析出されていてもよい。余剰炭素とは、半導体基板３０中のシリコン原子が上記シリサイド反応により消費されることで、半導体基板３０中に余った炭素原子である。具体的には、ニッケルシリサイド膜５３の内部に、余剰炭素が粒状に析出して分布されていてもよい。
次に、図１３，１８に示すように、例えばウェットエッチングにより半導体基板３０のおもて面全面をエッチングすることで、酸化膜５１上および酸化膜５１の開口部５１ａ，５１ｂ内の余剰の金属を除去する（ステップＳ７）。余剰の金属とは、金属材料膜５２の、ニッケルシリサイド膜５３となった部分以外の部分であり、具体的にはニッケルシリサイド膜５３の生成に寄与しなかった未反応のニッケル膜である。ステップＳ７の処理により、酸化膜５１の各開口部５１ａ，５１ｂ内にそれぞれニッケルシリサイド膜５３が残る。
次に、図１４，１９に示すように、第２熱処理により、ニッケルシリサイド膜５３を第２シンタリングする（ステップＳ８）。第２熱処理により、ニッケルシリサイド膜５３のシリサイド化を促進させて厚さを厚くし、最終的な厚さｔ１０のニッケルシリサイド膜３３にする。第２熱処理により、ニッケルシリサイド膜３３の第１部分３３ａが、酸化膜５１をマスクとして自己整合に、酸化膜５１の各開口部５１ａ，５１ｂ内に突出して形成される。
第２熱処理により、ニッケルシリサイド膜３３の第２部分３３ｂが、半導体基板３０のおもて面から半導体基板３０側に突出して形成される。ニッケルシリサイド膜３３の第２部分３３ｂは、自身が形成されたｐ型領域１３またはＦＬＲ２１の、半導体基板３０のおもて面から深い位置に存在する高不純物濃度な部分に接する。ニッケルシリサイド膜３３の第２部分３３ｂは、ｐ型領域１３またはＦＬＲ２１内の当該高不純物濃度との低抵抗なオーミック接合を形成する。
また、第２熱処理により、ニッケルシリサイド膜３３の第２部分３３ｂは、半導体基板３０の内部において、半導体基板３０のおもて面に平行な方向に拡散される。これにより、ニッケルシリサイド膜３３は、酸化膜５１間に挟まれた第１部分３３ａよりも、半導体基板３０（ｐ型領域１３またはＦＬＲ２１）の内部に食い込むように突出した第２部分３３ｂで幅ｗ１２が広くなる。ニッケルシリサイド膜３３の第２部分３３ｂは、深さ方向に酸化膜５１の底面に対向し接する。
第２熱処理は、例えば第１熱処理（ステップＳ６）の温度以上の温度で行う。具体的には、第２熱処理は、例えば８００℃以上１０００℃以下程度の温度で、例えば８分間以上１５分間以下程度行う。ステップＳ７の処理において余剰の金属を除去しているため、ステップＳ８の第２熱処理の温度を高くしても、ニッケル膜と酸化膜５１との反応は起きないため、酸化膜５１の、フィールド酸化膜１５として残す部分に悪影響が生じない。第２熱処理は、第１熱処理と同様に、ランプ加熱であってもよいし、雰囲気熱処理であってもよい。第２熱処理は、第１熱処理と同様に、ＲＴＡ炉や縦型炉を用いて行ってもよい。
次に、図１５に示すように、フォトリソグラフィにより、フィールド酸化膜１５のコンタクトホール１５ａ（図３参照）の形成領域が開口したレジスト膜５４を形成する。レジスト膜５４は、酸化膜５１のうち、フィールド酸化膜１５となる部分のみを覆う。次に、レジスト膜５４をマスクとしてエッチングを行い、コンタクトホール１５ａ（図３参照）を形成する（ステップＳ９）。このステップＳ９の処理において、酸化膜５１のうち、フィールド酸化膜１５となる部分のみを残す。
ステップＳ９の処理においては、酸化膜５１のうち、活性領域１０においてｎ-型ドリフト領域１２を覆う部分１５’をすべて除去し、酸化膜５１の開口部５１ａ，５１ｂのすべてをつなげることで、ステップＳ４の処理においてすでに形成されていたコンタクトホール１５ａがあらわれる。このステップＳ９の処理時、酸化膜５１の開口部５１ｂの外側の側壁の全体がレジスト膜５４で完全に覆われるため、酸化膜５１の開口部５１ｂの外側の側壁（フィールド酸化膜１５の内側の側面）はエッチングされない。
コンタクトホール１５ａに、すべてのニッケルシリサイド膜３３（第１，２ニッケルシリサイド膜３４，３５）と、活性領域１０におけるｎ-型ドリフト領域１２の、隣り合うニッケルシリサイド膜３３間に挟まれた部分と、が露出される。第１ニッケルシリサイド膜３４の第２部分３３ｂの幅ｗ１２がｐ型領域１３の幅ｗ１未満である場合、コンタクトホール１５ａに、さらに、ｐ型領域１３の表面の、第１ニッケルシリサイド膜３４に接合されてない部分が露出される（図２０参照）。
第２ニッケルシリサイド膜３５の第２部分３３ｂの、エッジ終端領域２０のつなぎ領域２０ａの部分の幅ｗ１２’がエッジ終端領域２０のつなぎ領域２０ａの幅ｗ２未満である場合、コンタクトホール１５ａに、さらに、ＦＬＲ２１の表面の、第２ニッケルシリサイド膜３５に接合されてない部分が露出される。ステップＳ９の処理をドライエッチングで行うと、半導体基板３０のおもて面にドライエッチングによるプラズマダメージが残る虞があるため、ステップＳ９の処理はウェットエッチングで行うことが好ましい。
フィールド酸化膜１５の内側の側面がレジスト膜５４で覆われているため、フィールド酸化膜１５のコンタクトホール１５ａの寸法精度は、ステップＳ４の処理でドライエッチングにより形成された酸化膜５１の開口部５１ｂの寸法精度と同じであり、ステップＳ９の処理におけるエッチングの寸法精度に依存しない。したがって、ステップＳ９の処理をウェットエッチングで行ったとしても、フィールド酸化膜１５の内側の側壁に第２ニッケルシリサイド膜３５が接した状態を維持することができる。
このように、酸化膜５１をマスクとして自己整合に位置精度よくニッケルシリサイド膜３３を形成することができるとともに、ニッケルシリサイド膜３３の第２部分３３ｂを酸化膜５１の開口部５１ａ，５１ｂよりも広い幅となるように拡散させて、ｐ型領域１３およびＦＬＲ２１の表面のほぼ全面に形成することができる。また、第２ニッケルシリサイド膜３５を、フィールド酸化膜１５に接するように配置することができるため、エッジ終端領域２０のつなぎ領域２０ａにおいて十分なオーミック接合面積を確保することができる。
次に、図１６に示すように、例えばスパッタリング等の物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、フィールド酸化膜１５の表面から、コンタクトホール１５ａ内における半導体基板３０のおもて面までの全面にチタン膜３１を形成する。次に、フォトリソグラフィおよびエッチングにより、チタン膜３１をコンタクトホール１５ａ内にのみ残す（ステップＳ１０）。チタン膜３１は、コンタクトホール１５ａ内からフィールド酸化膜１５上に延在していてもよい。
次に、例えば５００℃程度の温度で１０分間程度の熱処理によりチタン膜３１をシンタリングする。この熱処理により、チタン膜３１とｎ-型ドリフト領域１２とのショットキー接合が形成される。次に、例えばスパッタリング等の物理気相成長法により、チタン膜３１およびフィールド酸化膜１５の表面にアルミニウム合金膜を形成する。次に、フォトリソグラフィおよびエッチングによりアルミニウム合金膜を選択的に除去して、おもて面電極１４となるアルミニウム合金膜３２をチタン膜３１の表面に残す。
次に、半導体基板３０（半導体ウエハ）を裏面側から研磨して、製品厚さまで薄化する。次に、例えばスパッタリング等の物理気相成長法により、半導体基板３０の裏面（ｎ+型出発基板１１の裏面）の全面にニッケルやチタンを形成した後、レーザーアニールすることで裏面電極１９を形成する（ステップＳ１１）。その後、半導体基板３０のおもて面の保護膜を除去した後、半導体基板３０をダイシング（切断）して個々のチップ状に個片化することで、図１，３に示す炭化珪素半導体装置４０が完成する。
以上、説明したように、実施の形態１によれば、酸化膜をマスクとして、酸化膜の開口部における半導体基板のおもて面全面に自己整合に、半導体基板にオーミック接合するオーミック電極を形成する。このオーミック電極は、半導体基板のおもて面を境にして、半導体基板のおもて面から離れる方向に半導体基板のおもて面から突出する第１部分と、深さ方向に半導体基板のおもて面から半導体基板の内部へ突出する第２部分と、を有し、第１部分よりも第２部分で幅が広い断面形状となる。
このオーミック電極の第１部分の幅を、オーミック電極の形成に用いるマスクの位置合わせ精度を向上させるための設計マージン分だけ、自身が接するｐ型領域（ＪＢＳ構造を構成するｐ型領域や、ＭＰＳ構造を構成するＦＬＲ）の幅よりも狭くする。これにより、オーミック電極を深さ方向に当該ｐ型領域に対向して位置精度よく形成することができる。また、オーミック電極の第１部分の幅を狭くしても、オーミック電極の第１部分よりも幅の広い第２部分で、ｐ型領域とのオーミック接合面積を十分に確保することができる。
特に、エッジ終端領域のつなぎ領域において、ＦＬＲとオーミック電極とのオーミック接合面積を従来構造と比べて非常に大きくすることができる。これにより、ｐ型領域（ＪＢＳ構造を構成するｐ型領域や、ＭＰＳ構造を構成するＦＬＲ）とオーミック電極とのオーミック接合面積を所定のサージ電流耐量を得るのに必要な分だけ確保するとともに、ｎ-型ドリフト領域とショットキー電極との所定のショットキー接合面積を維持して低い順方向電圧を維持することができ、信頼性を向上させることができる。
また、実施の形態１によれば、オーミック電極の第２部分の厚さを厚くすることができるため、半導体基板のおもて面から深い位置にｐ型領域（ＪＢＳ構造を構成するｐ型領域や、ＭＰＳ構造を構成するＦＬＲ）を形成することができる。このため、ｐ型領域の、半導体基板のおもて面付近の不純物濃度を高くするためのイオン注入を省略してもよく、ｐ型領域を形成するためのイオン注入の制御性が高くなる。これにより、イオン注入時間を短縮することができるため、製造プロセスのスループットを向上させることができる。
また、実施の形態１によれば、半導体基板のおもて面に略垂直な側壁を有する開口部を形成した酸化膜マスクを用いて自己整合にオーミック電極を形成することで、金属材料膜の厚さを従来よりも厚くしても、位置精度および寸法精度ともに良好にオーミック電極を形成することができる。また、金属材料膜の厚さを従来よりも厚くし、当該金属材料膜のシンタリングを異なる温度で２回に分けて行うだけで、特別な設備を追加することなく、簡易な方法でオーミック電極の厚さを厚くすることができる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図２１は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。図２２，２３は、図２１の一部を拡大して示す断面図である。図２２，２３は、それぞれ図２４の切断線Ｂ１−Ｂ１’および切断線Ｂ２−Ｂ２’における断面構造であり、図２１のＭＯＳゲート（金属−酸化膜−半導体の３層構造からなる絶縁ゲート）の異なる部分を示している。図２４は、図２１の一部を半導体基板のおもて面側から見たレイアウトを示す平面図である。
実施の形態２にかかる炭化珪素半導体装置６０は、実施の形態１にかかる炭化珪素半導体装置４０のニッケルシリサイド膜３３をおもて面電極に適用したトレンチゲート構造のＭＯＳゲートを有する縦型ＭＯＳＦＥＴである。ＭＯＳＦＥＴの各単位セル（素子の機能単位）は、炭化珪素からなる半導体基板（半導体チップ）９０のおもて面（第１主面）側に、ｐ型ベース領域（第２導電型領域）６４、ｎ+型ソース領域（第１導電型高濃度領域）６５、ｐ++型コンタクト領域６６、トレンチ６７、ゲート絶縁膜６８およびゲート電極６９で構成される１つのＭＯＳゲートを有する。
半導体基板９０は、炭化珪素からなるｎ+型出発基板９１のおもて面上に、ｎ-型ドリフト領域（第１導電型領域）６２となるｎ-型炭化珪素層９２と、ｐ型ベース領域６４となるｐ型炭化珪素層９３と、を順にエピタキシャル成長させてなるエピタキシャル基板である。ｎ+型出発基板９１は、ｎ+型ドレイン領域６１となる。半導体基板９０の、ｐ型炭化珪素層９３側の主面をおもて面とし、ｎ+型出発基板９１側の主面（ｎ+型出発基板９１の裏面）を裏面（第２主面）とする。半導体基板９０の活性領域に、ＭＯＳＦＥＴの複数の単位セルが配置される。
トレンチ６７は、半導体基板９０のおもて面から深さ方向にｐ型炭化珪素層９３を貫通してｎ-型炭化珪素層９２に達する。トレンチ６７は、半導体基板９０のおもて面に平行な方向（ここでは第１方向Ｘ）に延在するストライプ状に配置される。トレンチ６７の内部に、ゲート絶縁膜６８を介してゲート電極６９が設けられている。ゲート電極６９は、トレンチ６７の内部において、トレンチ６７が延在する方向（第１方向Ｘ）に直線状に延在する。
互いに隣り合うトレンチ６７間において、半導体基板９０のおもて面の表面領域に、ｐ型ベース領域６４、ｎ+型ソース領域６５およびｐ++型コンタクト領域６６がそれぞれ選択的に設けられている。ｎ+型ソース領域６５およびｐ++型コンタクト領域６６は、半導体基板９０のおもて面とｐ型ベース領域６４との間に、それぞれｐ型ベース領域６４に接して設けられている。ｎ+型ソース領域６５およびｐ++型コンタクト領域６６は、半導体基板９０のおもて面に露出されている。
ｎ+型ソース領域６５およびｐ++型コンタクト領域６６が半導体基板９０のおもて面に露出されているとは、ｎ+型ソース領域６５およびｐ++型コンタクト領域６６が後述する層間絶縁膜７０のコンタクトホール７０ａの内部で後述するニッケルシリサイド膜７１に接することである。ｎ+型ソース領域６５とｐ++型コンタクト領域６６とは、互いに隣り合うトレンチ６７間において、ゲート電極６９が延在する方向と同じ第１方向Ｘに交互に繰り返し配置されている（図２４参照）。
ｎ+型ソース領域６５はトレンチ６７の側壁においてゲート絶縁膜６８に接し、ｐ++型コンタクト領域６６はトレンチ６７から離れた位置においてｎ+型ソース領域６５に接する。ｎ+型ソース領域６５は、互いに隣り合うトレンチ６７間においてｐ++型コンタクト領域６６の周囲を囲む梯子状の平面形状をなす。このため、ｎ+型ソース領域６５は、トレンチ６７の側壁に沿って第１方向Ｘに延在する部分と、第１方向Ｘに互いに隣り合うｐ++型コンタクト領域６６間に挟まれた部分と、を有する。
ｐ++型コンタクト領域６６は設けられていなくてもよい。この場合、ｐ++型コンタクト領域６６に代えて、ｐ型ベース領域６４が半導体基板９０のおもて面に達して露出され、ｐ型ベース領域６４の、半導体基板９０のおもて面に露出された表面領域の周囲をｎ+型ソース領域６５が囲む。半導体基板９０の内部において、ｐ型ベース領域６４とｎ+型ドレイン領域６１（ｎ+型出発基板９１）との間に、ｎ+型ドレイン領域６１に接して、ｎ-型ドリフト領域６２が設けられている。
ｐ型ベース領域６４とｎ-型ドリフト領域６２との間に、ｐ型ベース領域６４およびｎ-型ドリフト領域６２に接して、ｎ型電流拡散領域６３が設けられていてもよい。ｎ型電流拡散領域６３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域６３は、後述する第１，２ｐ+型領域８１，８２よりもドレイン側（ｎ+型ドレイン領域６１側）に深く形成してもよいし、浅く形成してもよい。
半導体基板９０の内部において、トレンチ６７の底面よりもｎ+型ドレイン領域６１に近い位置に、第１，２ｐ+型領域８１，８２がそれぞれ選択的に設けられていてもよい。第１，２ｐ+型領域８１，８２は、トレンチ６７が延在する第１方向Ｘに直線状に延在する。第１，２ｐ+型領域８１，８２は、半導体基板９０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに交互に繰り返し配置されている。互いに隣り合う第１，２ｐ+型領域８１，８２間にｎ型電流拡散領域６３が設けられている。
第１，２ｐ+型領域８１，８２は、ドレイン・ソース間に高電界がかかる動作状態において、トレンチ６７の底面にかかる電界を緩和する機能を有する。ドレイン・ソース間に高電界がかかる動作状態とは、動特性（耐圧、逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）、短絡耐量）に基づいて、ｐ型ベース領域６４とｎ型電流拡散領域６３とのｐｎ接合付近に高電界がかかる状態である。
第１，２ｐ+型領域８１，８２は、ドレイン側にｎ型電流拡散領域６３の内部で終端して、ｎ型電流拡散領域６３に周囲を囲まれてもよい（不図示）。第１，２ｐ+型領域８１，８２は、ドレイン側にｎ型電流拡散領域６３と同じ位置で終端して、ｎ-型ドリフト領域６２に接してもよい（不図示）。または、第１，２ｐ+型領域８１，８２は、ｎ型電流拡散領域６３よりもドレイン側に延在して、ｎ-型ドリフト領域６２の内部で終端してもよい（図２１参照）。
第１ｐ+型領域８１は、ｐ型ベース領域６４と離れて設けられ、深さ方向にトレンチ６７の底面に対向する。第１ｐ+型領域８１は、トレンチ６７の底面に露出されてもよいし、トレンチ６７の底面よりもドレイン側に離れた位置に配置されていてもよい。第１ｐ+型領域８１がトレンチ６７の底面に露出されているとは、第１ｐ+型領域８１がトレンチ６７の底面でゲート絶縁膜６８に接することである。第２ｐ+型領域８２は、互いに隣り合うトレンチ６７間に、第１ｐ+型領域８１およびトレンチ６７と離れて設けられ、かつｐ型ベース領域６４に接する。
層間絶縁膜７０は、半導体基板９０のおもて面に設けられ、ゲート電極６９を覆う。深さ方向Ｚに層間絶縁膜７０を貫通するコンタクトホール７０ａには、ｎ+型ソース領域６５およびｐ++型コンタクト領域６６が露出されている。コンタクトホール７０ａの幅（第２方向Ｙの幅）ｗ３１は、例えばｐ++型コンタクト領域６６の幅（第２方向Ｙの幅）ｗ３２よりも広い。ニッケルシリサイド膜７１は、コンタクトホール７０ａの内部において、ｎ+型ソース領域６５およびｐ++型コンタクト領域６６にオーミック接合するオーミック電極である。
ニッケルシリサイド膜７１は、トレンチ６７が延在する第１方向Ｘに直線状に延在する。ニッケルシリサイド膜７１は、実施の形態１のニッケルシリサイド膜３３（図３，４参照）と同じ断面形状を有する。すなわち、ニッケルシリサイド膜７１は、半導体基板９０のおもて面を境にして、半導体基板９０のおもて面から離れる方向に半導体基板９０のおもて面から突出する第１部分７１ａと、深さ方向に半導体基板９０のおもて面からｐ++型コンタクト領域６６側へ突出する第２部分７１ｂと、を有する。
ニッケルシリサイド膜７１の第１部分７１ａは、半導体基板９０のおもて面から離れる方向に層間絶縁膜７０のコンタクトホール７０ａ内に突出する。ニッケルシリサイド膜７１の第２部分７１ｂは、半導体基板９０のおもて面から半導体基板９０の内部へ突出してｎ+型ソース領域６５およびｐ++型コンタクト領域６６に接する。ｐ++型コンタクト領域６６が設けられていない場合、ｐ++型コンタクト領域６６に代えて、ｐ型ベース領域６４がコンタクトホール７０ａに露出され、ニッケルシリサイド膜７１に接する。
ニッケルシリサイド膜７１の第１部分７１ａの厚さｔ２１と第２部分７１ｂの厚さｔ２２は略等しい。ここで、半導体基板９０のおもて面とは、層間絶縁膜７０（もしくは、ゲート絶縁膜６８および層間絶縁膜７０を順に積層した絶縁層）とｎ+型ソース領域６５との接触面である。ニッケルシリサイド膜７１の厚さｔ２０の条件は、実施の形態１のニッケルシリサイド膜３３の厚さｔ１０と同様である。
ニッケルシリサイド膜７１の第１部分７１ａの厚さｔ２１が厚くなるほど、層間絶縁膜７０のコンタクトホール７０ａの下部がニッケルシリサイド膜７１の第１部分７１ａで埋め込まれ、コンタクトホール７０ａの深さｄ３１が浅くなる。これにより、層間絶縁膜７０のコンタクトホール７０ａのアスペクト比（＝深さｄ３１／幅ｗ３１）が小さくなるため、コンタクトホール７０ａへの後述するアルミニウム合金膜（第１金属電極膜）７３の埋め込み性を高くすることができる。
ニッケルシリサイド膜７１の第１部分７１ａの厚さｔ２１の分だけ、ニッケルシリサイド膜７１が半導体基板９０のおもて面から離れる方向に半導体基板９０のおもて面から層間絶縁膜７０のコンタクトホール７０ａ内に突出する高さｈ１を高くすることができる（ｈ１＝ｔ２１）。ニッケルシリサイド膜７１が層間絶縁膜７０のコンタクトホール７０ａ内に突出する高さｈ１は、層間絶縁膜７０の厚さｈ２の０．２倍よりも大きくする（ｈ１／ｈ２＞０．２）。
このようにニッケルシリサイド膜７１が層間絶縁膜７０のコンタクトホール７０ａ内に突出する高さｈ１が高くなることで、アルミニウム合金膜７３の埋め込み性が高くなる程度に、層間絶縁膜７０のコンタクトホール７０ａのアスペクト比を小さくすることができる。層間絶縁膜７０の厚さｈ２は、例えば１μｍ程度である。このため、ニッケルシリサイド膜７１が層間絶縁膜７０のコンタクトホール７０ａ内に突出する高さｈ１は、例えば２００ｎｍ程度またはこれ以上であってもよい。
ニッケルシリサイド膜７１の第１部分７１ａは、ニッケルシリサイド膜７１を形成するためのマスクとして用いた酸化膜の開口部（図１７の酸化膜５１の開口部５１ａに相当）において半導体基板９０のおもて面全面に自己整合に形成される。ニッケルシリサイド膜７１の形成時にマスクとして用いた酸化膜は層間絶縁膜７０として残り、当該酸化膜の開口部がコンタクトホール７０ａとなる。ニッケルシリサイド膜７１の第１部分７１ａを、層間絶縁膜７０のコンタクトホール７０ａの内部に位置精度よく形成することができる。
ニッケルシリサイド膜７１の第１部分７１ａの幅（第２方向Ｙの幅）ｗ２１は、層間絶縁膜７０のコンタクトホール７０ａの幅ｗ３１と同じである。ニッケルシリサイド膜７１の第１部分７１ａは、層間絶縁膜７０のコンタクトホール７０ａにおいて半導体基板９０のおもて面の全域に設けられている。ニッケルシリサイド膜７１の第１部分７１ａの全外周がコンタクトホール７０ａの側壁（層間絶縁膜７０の側面）に接する。
ニッケルシリサイド膜７１の第２部分７１ｂの幅（第２方向Ｙの幅）ｗ２２は、実施の形態１と同様に、ニッケルシリサイド膜７１の第１部分７１ａの幅ｗ２１よりも広く、ニッケルシリサイド膜７１を形成するためのマスクの開口幅（層間絶縁膜７０のコンタクトホール７０ａの幅ｗ３１）よりも広くなる。このため、層間絶縁膜７０のコンタクトホール７０ａの幅ｗ３１が狭くても、ニッケルシリサイド膜７１と半導体基板９０との接触面積（オーミック接合面積）を広くすることができる。
ニッケルシリサイド膜７１の第２部分７１ｂは、自身が形成されたコンタクトホール７０ａよりも幅ｗ２２が広くなるようにゲート電極６９側へ延在し、深さ方向に層間絶縁膜７０に対向し接する。これにより、ニッケルシリサイド膜７１の形成時に、ニッケルシリサイド膜７１とｎ+型ソース領域６５との間に余剰炭素が析出したとしても、ニッケルシリサイド膜７１とｎ+型ソース領域６５との界面よりもチップ最表面側で、ニッケルシリサイド膜７１が層間絶縁膜７０に密着して引っかかるため、ニッケルシリサイド膜７１が剥離しにくい。
層間絶縁膜７０およびニッケルシリサイド膜７１の表面全体に、層間絶縁膜７０およびニッケルシリサイド膜７１の表面に沿ってバリアメタル７２が設けられていてもよい。バリアメタル７２は、バリアメタル７２の各金属膜間またはバリアメタル７２を挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル７２は、例えば、第１窒化チタン（ＴｉＮ）膜、第１チタン（Ｔｉ）膜、第２ＴｉＮ膜および第２Ｔｉ膜を順に積層した積層構造（不図示）を有していてもよい。
層間絶縁膜７０のコンタクトホール７０ａ内においてバリアメタル７２の内側に埋め込むように、バリアメタル７２の表面全面にアルミニウム合金膜７３が設けられている。アルミニウム合金膜７３は、バリアメタル７２およびニッケルシリサイド膜７１を介してｎ+型ソース領域６５およびｐ++型コンタクト領域６６に電気的に接続されている。アルミニウム合金膜７３、バリアメタル７２およびニッケルシリサイド膜７１は、ソース電極として機能するおもて面電極である。
バリアメタル７２が設けられていない場合、層間絶縁膜７０のコンタクトホール７０ａ内に埋め込むように、層間絶縁膜７０の表面全面にアルミニウム合金膜７３が設けられる。アルミニウム合金膜７３は、層間絶縁膜７０のコンタクトホール７０ａ内においてニッケルシリサイド膜７１に接し、ニッケルシリサイド膜７１を介してｎ+型ソース領域６５およびｐ++型コンタクト領域６６に電気的に接続される。アルミニウム合金膜７３およびニッケルシリサイド膜７１がソース電極として機能する。
上述したように、層間絶縁膜７０のコンタクトホール７０ａ内にニッケルシリサイド膜７１の第１部分７１ａが厚く突出していることで、層間絶縁膜７０のコンタクトホール７０ａのアスペクト比が小さくなる。これにより、層間絶縁膜７０のコンタクトホール７０ａへのアルミニウム合金膜７３の埋め込み性が高くなる。これに加えて、アルミニウム合金膜７３のステップカバレッジ（表面被覆性）が高くなり、アルミニウム合金膜７３の表面が平坦化される。
アルミニウム合金膜７３の上には、めっき膜７４およびはんだ層（不図示）を介して、端子ピン７５の一方の端部が接合されている。端子ピン７５の他方の端部は、半導体基板９０を実装したケース（不図示）の外側に露出される。端子ピン７５は、所定直径を有する丸棒状（円柱状）の配線部材であり、アルミニウム合金膜７３の電位を外部に取り出す外部接続用端子である。端子ピン７５は、半導体基板９０のおもて面に対して略垂直に立てた状態でめっき膜７４にはんだ接合されている。
第１，２保護膜７６，７７は例えばポリイミド膜である。第１保護膜７６は、アルミニウム合金膜７３の表面のめっき膜７４以外の部分を覆う。第２保護膜７７は、めっき膜７４と第１保護膜７６との境界を覆う。端子ピン７５を用いた配線構造に代えて、ワイヤーを用いた配線構造としてもよい。半導体基板９０の裏面（ｎ+型出発基板９１の裏面）に全面にオーミック接合する裏面電極（第２金属電極膜）７８が設けられている。裏面電極７８は、ドレイン電極として機能する。
実施の形態２にかかる炭化珪素半導体装置６０の製造方法は、ニッケルシリサイド膜７１を形成するためにおいて、実施の形態１にかかる炭化珪素半導体装置４０の製造方法（図５のフローチャート参照）のステップＳ３〜Ｓ８の処理を行えばよい。実施の形態２において、図５のステップＳ１はｎ+型ソース領域６５、ｐ++型コンタクト領域６６、ｎ型電流拡散領域６３および第１，２ｐ+型領域８１，８２等の拡散領域を形成する処理であり、ステップＳ２はこれらの拡散領域の活性化のための熱処理である。実施の形態２において、図５のステップＳ９，Ｓ１０は行わない。
具体的には、実施の形態２においては、一般的な方法（ステップＳ１，Ｓ２の処理を含む）によりＭＯＳゲートを形成した後、ステップＳ３，Ｓ４の処理により、ニッケルシリサイド膜７１の形成領域に対応する部分を開口した酸化膜（図１７の酸化膜５１に相当）を形成する。この酸化膜は層間絶縁膜７０として残す。次に、ステップＳ５〜Ｓ８の処理（金属材料膜の形成、第１シンタリング、余剰の金属の除去および第２シンタリング）を順に行い、ニッケルシリサイド膜７１を形成する（図１８，１９に相当）。その後、ステップＳ１１以降の工程を行うことで、図２１のＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、層間絶縁膜のコンタクトホール内で半導体基板にオーミック接合するオーミック電極（ニッケルシリサイド膜）の幅を、層間絶縁膜のコンタクトホールの幅よりも広くすることができる。これにより、ＭＯＳＦＥＴのセルピッチ（単位セルの配置間隔）が狭く、層間絶縁膜のコンタクトホールの幅が狭くなったとしても、実施の形態１と同様に、オーミック電極と半導体基板とのオーミック接合面積を十分に大きく確保することができる。
また、実施の形態２によれば、オーミック電極の厚さを従来よりも厚くすることで、オーミック電極の、半導体基板のおもて面から層間絶縁膜のコンタクトホール内に突出する第１部分の厚さを厚くすることができる。これにより、層間絶縁膜のコンタクトホールのアスペクト比を小さくすることができ、表面金属電極（アルミニウム合金膜）の埋め込み性および平坦性を向上させることができる。したがって、ＭＯＳＦＥＴの信頼性を向上させることができる。
また、実施の形態２によれば、オーミック電極の金属材料膜の厚さを従来よりも厚くし、層間絶縁膜をマスクとして金属材料膜を異なる温度で２回に分けてシンタリングするだけで、特別な設備を追加することなく、層間絶縁膜のコンタクトホールにおいて半導体基板のおもて面全面に自己整合にオーミック電極を形成することができる。また、オーミック電極の、コンタクトホール内に突出する第１部分を従来よりも厚くすることができ、簡易な方法で、コンタクトホールへの表面金属電極の埋め込み性を改善することができる。
（実験例）
上述した実施の形態１にかかる炭化珪素半導体装置４０のニッケルシリサイド膜３３の厚さｔ１０について検証した（図１７〜１９参照）。図２５は、実験例のオーミック電極の厚さとオーミック電極の金属材料膜の厚さとの関係を示す特性図である。図２６，２７は、実験例のオーミック電極を観察した状態を模式的に示す断面図である。図２６，２７には、それぞれオーミック電極（ニッケルシリサイド膜３３，２３１）を形成するためにマスクとして用いた酸化膜５１を破線で示す。
金属材料膜の厚さを種々変更して形成したニッケルシリサイド膜の厚さの測定結果を図２５に示す。図２５には、ニッケルシリサイド膜の金属材料膜を単層のニッケル膜とした第１試料と、金属材料膜を第１ニッケル膜、アルミニウム膜および第２ニッケル膜を１：１：１の厚さで順に積層した金属積層膜とした第２試料と、を示す。第１試料では、パターニングしてニッケルシリサイド膜の形成領域にのみ残した金属材料膜を、アルゴン（Ａｒ）雰囲気のＲＴＡ炉を用いて８００℃の温度の１回の熱処理によりシンタリングした。
第２試料では、上述した実施の形態１にかかる炭化珪素半導体装置４０の製造方法（図５のフローチャート参照）にしたがい、ステップＳ３〜Ｓ８の処理を行った。ステップＳ６の第１熱処理において、酸化膜５１をマスクとして、金属材料膜５２を６００℃の温度に加熱したアルゴン雰囲気によって１０分間シンタリングし、初期のニッケルシリサイド膜５３を形成した（図１１，１２参照）。ステップＳ８の第２熱処理において、酸化膜をマスクとして、初期のニッケルシリサイド膜を９７５℃の温度に加熱したアルゴン雰囲気によって１０分間シンタリングして最終的な厚さｔ１０にした（図１９参照）。
図２５に示す結果から、第１，２試料ともに、金属材料膜を厚くするほど、金属材料膜の厚さに比例して、ニッケルシリサイド膜（オーミック電極）の厚さを厚くすることができることが確認された。金属材料膜の厚さを１５０ｎｍ以上とすることで、ニッケルシリサイド膜の厚さを３００ｎｍとすることができる。図２５の試料１０１，１０２のニッケルシリサイド膜３３，２３１をそれぞれ走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により観察した状態を図２６，２７に示す。
図２６，２７の試料１０１，１０２ともに第２試料であり、金属材料膜５２の厚さのみが異なる。図２７に示す試料１０２のように金属材料膜５２の厚さが薄いと、酸化膜５１の開口部５１ａの幅と同じ幅で、厚さｔ２１０の薄いニッケルシリサイド膜２３１が形成されることが確認された。一方、図２６に示す試料１０１のように金属材料膜５２の厚さを厚くすることで、酸化膜５１をマスクとして自己整合に厚さｔ１０の厚いニッケルシリサイド膜３３が形成され、ニッケルシリサイド膜３３の第１部分３３ａが酸化膜５１の開口部５１ａ内に厚い厚さｔ１１で突出する。そして、ニッケルシリサイド膜３３の第２部分３３ｂと半導体基板３０との境界を結ぶ包絡線は裏面側に凸状の傾斜のみからなる曲線状となっている。また、ニッケルシリサイド膜３３の第２部分３３ｂが開口部５１ａに隣接する部分の半導体基板３０の表面に露出する長さは、第２部分３３ｂの厚さ（＝ｔ１０−ｔ１１）よりも短い。
試料１０１においては、ニッケルシリサイド膜３３が、半導体基板３０のおもて面を境にして、半導体基板３０のおもて面から離れる方向に半導体基板３０のおもて面から突出する第１部分３３ａと、深さ方向に半導体基板３０のおもて面から半導体基板３０の内部へ突出する第２部分３３ｂと、を有し、第１部分３３ａよりも第２部分３３ｂで幅ｗ１２が広い断面形状となることが確認された。試料１０１は上述した実施の形態１にかかる炭化珪素半導体装置４０（図３，４参照）に相当する。
また、ステップＳ６の第１熱処理で厚さが薄い初期のニッケルシリコン膜を形成し、ステップＳ７の処理により余剰の金属（金属材料膜のシリサイド反応していない部分）を除去した後に、ステップＳ８の第２熱処理でニッケルシリコン膜のシリサイド化を促進させることで、金属材料膜と酸化膜５１との反応が起きないことが確認された。このため、ニッケルシリサイド膜３３を形成するためにマスクとして用いた酸化膜５１をフィールド酸化膜１５（図３参照）や層間絶縁膜７０（図２１参照）として残すことができる。
また、図示省略するが、第１試料では、金属材料膜をシンタリングする前に、ニッケルシリサイド膜の形成領域にのみ金属材料膜を残すために、半導体基板のおもて面全面に堆積した金属材料膜をパターニングする。金属材料膜の厚さを厚くするほど、パターニング時に金属材料膜の側面が半導体基板のおもて面に対して傾斜し（サイドエッチング）、金属材料膜が半導体基板のおもて面から離れるほど幅の狭い台形状の断面形状になってしまうため、ニッケルシリサイド膜の位置精度および寸法精度が悪くなることが確認された。
一方、図２６に示すように、第２試料では、半導体基板のおもて面に略垂直な側壁を有する開口部５１ａを形成した酸化膜５１をマスクとして自己整合にニッケルシリサイド膜３３を形成する。このため、金属材料膜５２の厚さが厚くなったとしても、ニッケルシリサイド膜３３の、酸化膜５１の開口部５１ａ内に形成される第１部分３３ａは、酸化膜５１の開口部５１ａの形状に応じた断面形状となり、位置精度および寸法精度よくニッケルシリサイド膜３３を形成することができることが確認された。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能であり、所定のパターンで配置されたｐ型領域にオーミック接合するオーミック電極を備えた炭化珪素半導体装置に適用可能である。具体的には、例えば、本発明は、ｐ型領域（または当該ｐ型領域の内部に形成されたｐ+型コンタクト領域）とオーミック電極とのコンタクト抵抗を低減させるための構造や、ｐ型領域にオーミック接合するオーミック電極と酸化膜とが接する構造の炭化珪素半導体装置に有用である。
また、本発明は、例えば、同一の半導体基板にＳＢＤを内蔵したＭＯＳＦＥＴにおいて、半導体基板のおもて面側の構成に本発明を適用可能である。また、ＩＧＢＴと当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）とを同一半導体チップに内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）において、半導体基板の裏面側のｐ型コレクタ領域が形成された部分や、ＩＧＢＴにおいて半導体基板の裏面全面に、本発明を適用可能である。
以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
１０ 活性領域
１１，９１ ｎ+型出発基板
１２，６２ ｎ-型ドリフト領域
１３ ＪＢＳ構造を構成するｐ型領域
１４ おもて面電極
１５ フィールド酸化膜
１５’ 酸化膜（酸化膜マスク）のうち、活性領域においてｎ-型ドリフト領域を覆う部分
１５ａ フィールド酸化膜のコンタクトホール
１６ 熱酸化膜
１７ 堆積酸化膜
１８ パッシベーション膜
１８ａ パッシベーション膜の開口部
１９，７８ 裏面電極
２０ エッジ終端領域
２０ａ エッジ終端領域のつなぎ領域
２１ フィールドリミッティングリング（ＦＬＲ）
２２ ＪＴＥ構造を構成するｐ-型領域
２３ ＪＴＥ構造を構成するｐ--型領域
２４ ｎ+型チャネルストッパー領域
３０，９０ 半導体基板
３１ チタン膜
３２，７３ アルミニウム合金膜
３３，３４，３５，５３，７１ ニッケルシリサイド膜
３３ａ，７１ａ ニッケルシリサイド膜の第１部分
３３ｂ，７１ｂ ニッケルシリサイド膜の第２部分
４０，６０ 炭化珪素半導体装置
４１ ボンディングパッド
４２ ボンディングパッドとワイヤーとの接合部
５０ カーボン保護膜
５１ 酸化膜（酸化膜マスク）
５２ 金属材料膜
５４ レジスト膜
６１ ｎ+型ドレイン領域
６３ ｎ型電流拡散領域
６４ ｐ型ベース領域
６５ ｎ+型ソース領域
６６ ｐ++型コンタクト領域
６７ トレンチ
６８ ゲート絶縁膜
６９ ゲート電極
７０ 層間絶縁膜
７０ａ 層間絶縁膜のコンタクトホール
７２ バリアメタル
７４ めっき膜
７５ 端子ピン
７６，７７ 保護膜
８１，８２ ｐ+型領域
９２ ｎ-型炭化珪素層
９３ ｐ型炭化珪素層
ｄ３１ 層間絶縁膜のコンタクトホールの深さ
ｈ１ ニッケルシリサイド膜が層間絶縁膜のコンタクトホール内に突出する高さ
ｈ２ 層間絶縁膜の厚さ
ｔ１０，ｔ１０’，ｔ２０ ニッケルシリサイド膜の厚さ
ｔ１１，ｔ２１ ニッケルシリサイド膜の第１部分の厚さ
ｔ１２，ｔ２２ ニッケルシリサイド膜の第２部分の厚さ
ｗ１１，ｗ１１’，ｗ２１ ニッケルシリサイド膜の第１部分の幅
ｗ１２，ｗ１２’，ｗ２２ ニッケルシリサイド膜の第２部分の幅
ｗ３１ 層間絶縁膜のコンタクトホールの幅
ｗ３２ ｐ++型コンタクト領域の幅
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

Claims (9)

  1. 炭化珪素からなる半導体基板の内部に設けられた第１導電型領域と、
    前記半導体基板の第１主面と前記第１導電型領域との間に選択的に設けられた第２導電型領域と、
    前記半導体基板の第１主面に設けられ、深さ方向に前記第２導電型領域に対向し、前記第２導電型領域にオーミック接合するニッケルシリサイド膜と、
    を備え、
    前記ニッケルシリサイド膜は、前記半導体基板の第１主面から離れる方向に前記半導体基板の第１主面から突出する第１部分と、深さ方向に前記半導体基板の第１主面から前記半導体基板の内部へ突出する第２部分と、を有し、
    前記ニッケルシリサイド膜の前記第２部分の幅は、前記ニッケルシリサイド膜の前記第１部分の幅よりも広いことを特徴とする炭化珪素半導体装置。
  2. 前記ニッケルシリサイド膜の厚さは、３００ｎｍ以上７００ｎｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 活性領域において前記半導体基板の第１主面の全面に設けられ、前記ニッケルシリサイド膜を覆い、かつ深さ方向に前記第１導電型領域に対向し、前記第１導電型領域にショットキー接合する第１金属電極膜と、
    前記半導体基板の第２主面に設けられた第２金属電極膜と、
    を備えることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記活性領域の周囲を囲む終端領域と、
    前記終端領域において前記半導体基板の第１主面に設けられた酸化膜と、
    前記活性領域の周囲を囲む、前記活性領域と前記酸化膜との間のつなぎ領域と、
    前記つなぎ領域の全域において前記半導体基板の第１主面と前記第１導電型領域との間に設けられた、前記第２導電型領域よりも不純物濃度の高い第２導電型高濃度領域と、
    を備え、
    前記ニッケルシリサイド膜は、
    前記第２導電型領域にオーミック接合する第１シリサイド膜と、
    前記第２導電型高濃度領域にオーミック接合する第２シリサイド膜と、を有することを特徴とする請求項３に記載の炭化珪素半導体装置。
  5. 前記半導体基板の第１主面と前記第２導電型領域との間に選択的に設けられた、前記第１導電型領域よりも不純物濃度の高い第１導電型高濃度領域と、
    前記第１導電型高濃度領域および前記第２導電型領域を貫通して前記第１導電型領域に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記半導体基板の第１主面に設けられ、前記ゲート電極を覆う層間絶縁膜と、
    深さ方向に前記層間絶縁膜を貫通して前記半導体基板の第１主面に達するコンタクトホールと、
    前記コンタクトホールの内部において前記ニッケルシリサイド膜に接し、前記ニッケルシリサイド膜を介して前記第１導電型高濃度領域および前記第２導電型領域に電気的に接続された第１金属電極膜と、
    前記半導体基板の第２主面に設けられた第２金属電極膜と、
    を備え、
    前記ニッケルシリサイド膜は、
    前記第１部分で前記コンタクトホールの内部に突出して前記第１金属電極膜に接し、
    前記第２部分で前記第１導電型高濃度領域および前記第２導電型領域にオーミック接合することを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  6. 前記ニッケルシリサイド膜が前記コンタクトホールの内部に突出する高さは前記層間絶縁膜の厚さの０．２倍より高いことを特徴とする請求項５に記載の炭化珪素半導体装置。
  7. 前記ニッケルシリサイド膜の前記第２部分の幅は、前記コンタクトホールの幅よりも広いことを特徴とする請求項５または６に記載の炭化珪素半導体装置。
  8. 前記ニッケルシリサイド膜は、アルミニウムを含むことを特徴とする請求項１〜７のいずれか一つに記載の炭化珪素半導体装置。
  9. 前記ニッケルシリサイド膜と前記半導体基板との境界は、前記半導体基板の第２主面側に凸状の傾斜のみからなる曲線状であることを特徴とする請求項１〜８のいずれか一つに記載の炭化珪素半導体装置。
JP2020101929A 2020-06-11 2020-06-11 炭化珪素半導体装置 Pending JP2021197420A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020101929A JP2021197420A (ja) 2020-06-11 2020-06-11 炭化珪素半導体装置
US17/234,083 US11527634B2 (en) 2020-06-11 2021-04-19 Silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020101929A JP2021197420A (ja) 2020-06-11 2020-06-11 炭化珪素半導体装置

Publications (1)

Publication Number Publication Date
JP2021197420A true JP2021197420A (ja) 2021-12-27

Family

ID=78826594

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020101929A Pending JP2021197420A (ja) 2020-06-11 2020-06-11 炭化珪素半導体装置

Country Status (2)

Country Link
US (1) US11527634B2 (ja)
JP (1) JP2021197420A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11955567B2 (en) * 2022-02-16 2024-04-09 Leap Semiconductor Corp. Wide-band gap semiconductor device and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276978A (ja) 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2008135611A (ja) 2006-11-29 2008-06-12 Denso Corp 半導体装置の製造方法
JP4420062B2 (ja) 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
CN106796956B (zh) * 2015-01-16 2020-11-27 富士电机株式会社 碳化硅半导体装置及碳化硅半导体装置的制造方法
US10453923B2 (en) * 2016-03-16 2019-10-22 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6861365B2 (ja) 2017-08-29 2021-04-21 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置およびその製造方法
JP6923457B2 (ja) * 2018-01-19 2021-08-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両
JPWO2020031971A1 (ja) * 2018-08-07 2021-08-10 ローム株式会社 ＳｉＣ半導体装置
JP7225873B2 (ja) * 2019-02-07 2023-02-21 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7427886B2 (ja) * 2019-09-06 2024-02-06 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7353925B2 (ja) * 2019-11-11 2023-10-02 株式会社日立製作所 半導体装置
US11309438B2 (en) * 2019-12-10 2022-04-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US11411084B2 (en) * 2020-07-09 2022-08-09 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7271483B2 (ja) * 2020-09-15 2023-05-11 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Also Published As

Publication number Publication date
US20210391437A1 (en) 2021-12-16
US11527634B2 (en) 2022-12-13

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP4365894B2 (ja) 炭化珪素半導体素子の製造方法
JP6144674B2 (ja) 半導体装置及びその製造方法
JP6282088B2 (ja) 半導体装置及びその製造方法
JP7427886B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6312933B2 (ja) 電力用半導体装置
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
JP2018182234A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5687128B2 (ja) 半導体装置およびその製造方法
JP2017168602A (ja) 半導体装置および半導体装置の製造方法
JP2020129624A (ja) 半導体装置および半導体装置の製造方法
US11527634B2 (en) Silicon carbide semiconductor device
JP7243173B2 (ja) 半導体装置および半導体装置の製造方法
JP7101101B2 (ja) 半導体装置
JP6992388B2 (ja) 半導体装置
JP7371507B2 (ja) 炭化珪素半導体装置の製造方法
JP2020150137A (ja) 半導体装置
JP7231040B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7415413B2 (ja) 半導体装置
US20230261094A1 (en) Semiconductor device and method of manufacturing the same
JP7451981B2 (ja) 半導体装置
JP2021093522A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
JP2023110951A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2022187367A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240304