JPWO2020031971A1 - ＳｉＣ半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 449
- 239000010410 layer Substances 0.000 claims abstract description 996
- 239000012535 impurity Substances 0.000 claims abstract description 388
- 239000002344 surface layer Substances 0.000 claims abstract description 188
- 210000000746 body region Anatomy 0.000 claims abstract description 154
- 239000013078 crystal Substances 0.000 claims description 161
- 230000002093 peripheral effect Effects 0.000 description 91
- 239000011347 resin Substances 0.000 description 58
- 229920005989 resin Polymers 0.000 description 58
- 239000011229 interlayer Substances 0.000 description 54
- 238000002161 passivation Methods 0.000 description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 40
- 229920005591 polysilicon Polymers 0.000 description 40
- 229910052581 Si3N4 Inorganic materials 0.000 description 33
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 33
- 239000000758 substrate Substances 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000000370 acceptor Substances 0.000 description 24
- 230000000694 effects Effects 0.000 description 24
- 230000005684 electric field Effects 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 239000002356 single layer Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 125000004429 atom Chemical group 0.000 description 15
- 239000008186 active pharmaceutical agent Substances 0.000 description 14
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 230000006866 deterioration Effects 0.000 description 12
- 239000010936 titanium Substances 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 238000005192 partition Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 229910019001 CoSi Inorganic materials 0.000 description 8
- 229910008484 TiSi Inorganic materials 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- 230000002123 temporal effect Effects 0.000 description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 7
- 238000010521 absorption reaction Methods 0.000 description 7
- 229910052799 carbon Inorganic materials 0.000 description 7
- 230000012447 hatching Effects 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 229910000838 Al alloy Inorganic materials 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910000881 Cu alloy Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 230000036962 time dependent Effects 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 229910005883 NiSi Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 125000004432 carbon atom Chemical group C* 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000008034 disappearance Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910001928 zirconium oxide Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000003776 cleavage reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002577 polybenzoxazole Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000007017 scission Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
Abstract
ＳｉＣ半導体装置は、一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、１．０×１０２０ｃｍ−３以下の第２導電型不純物濃度を有し、前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第２導電型のコンタクト領域と、を含む。
Description
本発明は、ＳｉＣ半導体装置に関する。
特許文献１は、ｎ型のＳｉＣ半導体層、トレンチ、ゲート絶縁層、ゲート電極、ｐ型のボディ領域、ｎ＋型のソース領域およびｐ＋型のコンタクト領域を含むＳｉＣ半導体装置を開示している。トレンチは、ＳｉＣ半導体層の主面に形成されている。ゲート電極は、ゲート絶縁層を挟んでトレンチに埋設されている。ボディ領域は、主面の表層部においてトレンチの側方に形成されている。ソース領域は、ボディ領域の表層部においてトレンチの側方に形成されている。コンタクト領域は、ボディ領域の表層部においてソース領域に対してトレンチとは反対側の領域に形成されている。コンタクト領域は、ボディ領域のｐ型不純物濃度を超えるｐ型不純物濃度を有している。
ＳｉＣ半導体装置は、長期間の使用に起因するゲート閾値電圧Ｖｔｈの経時劣化の問題を有している。本願発明者らは、コンタクト領域の不純物濃度を研究していたところ、コンタクト領域の不純物濃度に応じてゲート閾値電圧Ｖｔｈの経時特性が変動することを発見した。
本発明の一実施形態は、ゲート閾値電圧Ｖｔｈの経時劣化を抑制できるＳｉＣ半導体装置を提供する。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、１．０×１０２０ｃｍ−３以下の第２導電型不純物濃度を有し、前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置を提供する。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成され、第１導電型不純物および第２導電型不純物を含み、前記第２導電型不純物の一部が前記第１導電型不純物によって相殺補償された第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置を提供する。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第２導電型のコンタクト領域と、前記第１主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、ＳｉＣ半導体装置を提供する。
これらのＳｉＣ半導体装置によれば、ゲート閾値電圧Ｖｔｈの経時劣化を抑制できる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、４Ｈ−ＳｉＣ単結晶の単位セル（以下、単に「単位セル」という。）を示す図である。図２は、図１に示す単位セルのシリコン面を示す平面図である。
本発明の実施形態では、六方晶からなるＳｉＣ単結晶の一例として４Ｈ−ＳｉＣ単結晶が適用された例について説明する。六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）−ＳｉＣ単結晶、４Ｈ−ＳｉＣ単結晶および６Ｈ−ＳｉＣ単結晶を含む複数種のポリタイプを有している。本発明の実施形態は、４Ｈ−ＳｉＣ単結晶以外のポリタイプを除外するものではない。
図１および図２を参照して、単位セルは、１つのＳｉ原子に対して４つのＣ原子が四面体配列の関係で結合された四面体構造を含む。単位セルは、四面体構造が４層周期で積層された原子配列を有している。単位セルは、六角形のシリコン面、六角形のカーボン面、ならびに、シリコン面およびカーボン面を接続する６つの側面を有する六角柱構造を有している。
シリコン面は、Ｓｉ原子によって終端された終端面である。シリコン面では、六角形の６つの頂点に１つのＳｉ原子がそれぞれ位置し、六角形の中心に１つのＳｉ原子が位置している。カーボン面は、Ｃ原子によって終端された終端面である。カーボン面では、六角形の６つの頂点に１つのＣ原子がそれぞれ位置し、六角形の中心に１つのＣ原子が位置している。
単位セルの結晶面は、ａ１軸、ａ２軸、ａ３軸およびｃ軸を含む４つの座標軸（ａ１，ａ２，ａ３，ｃ）によって定義される。４つの座標軸のうちのａ３の値は、−（ａ１＋ａ２）の値をとる。以下、シリコン面を基準に、４Ｈ−ＳｉＣ単結晶の構造を説明する。
ａ１軸、ａ２軸およびａ３軸は、シリコン面をｃ軸から見た平面視において、中心に位置するＳｉ原子を基準に、最近接するＳｉ原子の配列方向（以下、単に「最近接原子方向」という。）に沿ってそれぞれ設定されている。ａ１軸、ａ２軸およびａ３軸は、それぞれ、Ｓｉ原子の配列に倣って１２０°ずつ角度をずらして設定されている。
ｃ軸は、中心に位置するＳｉ原子を基準に、シリコン面の法線方向に設定されている。シリコン面は、（０００１）面である。カーボン面は、（０００−１）面である。六角柱の側面は、シリコン面をｃ軸から見た平面視において、最近接原子方向に沿う６つの結晶面を含む。六角柱の側面は、より具体的には、最近接するＳｉ原子によって形成された６つの結晶面を含む。
単位セルの側面は、シリコン面をｃ軸から見た平面視において、ａ１軸の先端から時計回りに（１−１００）面、（０−１１０）面、（−１０１０）面、（−１１００）面、（０１−１０）面および（１０−１０）面を含む。
単位セルにおいて中心を通らない対角面は、シリコン面をｃ軸から見た平面視において最近接原子方向の交差方向に沿う６つの結晶面を含む。中心に位置するＳｉ原子を基準に見たとき、最近接原子方向の交差方向は、最近接原子方向の直交方向となる。六角柱において中心を通らない対角面は、より具体的には、最近接しないＳｉ原子によって形成された６つの結晶面を含む。
単位セルにおいて中心を通らない対角面は、シリコン面をｃ軸から見た平面視において、（１１−２０）面、（１−２１０）面、（−２１１０）面、（−１−１２０）面、（−１２−１０）面および（２−１−１０）面を含む。
単位セルの結晶方向は、結晶面の法線方向によって定義される。（１−１００）面の法線方向は［１−１００］方向である。（０−１１０）面の法線方向は［０−１１０］方向である。（−１０１０）面の法線方向は［−１０１０］方向である。（−１１００）面の法線方向は［−１１００］方向である。（０１−１０）面の法線方向は［０１−１０］方向である。（１０−１０）面の法線方向は［１０−１０］方向である。
（１１−２０）面の法線方向は［１１−２０］方向である。（１−２１０）面の法線方向は［１−２１０］方向である。（−２１１０）面の法線方向は［−２１１０］方向である。（−１−１２０）面の法線方向は［−１−１２０］方向である。（−１２−１０）面の法線方向は［−１２−１０］方向である。（２−１−１０）面の法線方向は［２−１−１０］方向である。
六方晶は６回対称であり、６０°毎に等価な結晶面および等価な結晶方向を有している。たとえば、（１−１００）面、（０−１１０）面、（−１０１０）面、（−１１００）面、（０１−１０）面および（１０−１０）面は、等価な結晶面を形成している。また、（１１−２０）面、（１−２１０）面、（−２１１０）面、（−１−１２０）面、（−１２−１０）面および（２−１−１０）面は、等価な結晶面を形成している。
また、［１−１００］方向、［０−１１０］方向、［−１０１０］方向、［−１１００］方向、［０１−１０］方向および［１０−１０］方向は、等価な結晶方向を形成している。また、［１１−２０］方向、［１−２１０］方向、［−２１１０］方向、［−１−１２０］方向、［−１２−１０］方向および［２−１−１０］方向は、等価な結晶方向を形成している。
［０００１］方向および［０００−１］方向は、ｃ軸と称される。（０００１）面および（０００−１）面は、ｃ面と称される。［１１−２０］方向および［−１−１２０］方向は、ａ軸と称される。（１１−２０）面および（−１−１２０）面は、ａ面と称される。［１−１００］方向および［−１１００］方向は、ｍ軸と称される。（１−１００）面および（−１１００）面は、ｍ面と称される。
図３は、本発明の第１実施形態に係るＳｉＣ半導体装置１を示す平面図である。図４は、図３から樹脂層１７を取り除いた平面図である。
図３および図４を参照して、ＳｉＣ半導体装置１は、ＳｉＣ半導体層２を含む。ＳｉＣ半導体層２は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ−ＳｉＣ単結晶を含む。ＳｉＣ半導体層２は、直方体形状のチップ状に形成されている。
ＳｉＣ半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。第１主面３および第２主面４は、この形態（this embodiment）では、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（より具体的には正方形状）に形成されている。
第１主面３は、半導体素子が形成された素子形成面である。第２主面４は、研削痕を有する研削面からなってもよい。第１主面３および第２主面４は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１主面３は、（０００１）面（シリコン面）に面している。第２主面４は、ＳｉＣ単結晶の（０００−１）面（カーボン面）に面している。第１主面３は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に１０°以下の角度で傾斜したオフ角θを有している。法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下、または、４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えて４．０°未満であってもよい。
オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下、または、３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下、または、２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
側面５Ａ〜５Ｄは、より具体的には、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。第１側面５Ａおよび第３側面５Ｃは、この形態では、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに対向している。第２側面５Ｂおよび第４側面５Ｄは、この形態では、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。側面５Ａ〜５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。
側面５Ａ〜５Ｄは、ＳｉＣ単結晶の結晶面に面する平滑な劈開面からそれぞれなってもよい。側面５Ａ〜５Ｄは、研削痕を有する研削面からそれぞれなってもよい。第１方向Ｘは、この形態では、ＳｉＣ単結晶のｍ軸方向（［１−１００］方向）に設定されている。第２方向Ｙは、ＳｉＣ単結晶のａ軸方向（［１１−２０］方向）に設定されている。
つまり、第１側面５Ａおよび第３側面５Ｃは、ＳｉＣ単結晶のａ面によって形成され、ａ軸方向に対向している。第１側面５Ａは、ＳｉＣ単結晶の（−１−１２０）面によって形成されている。第３側面５Ｃは、ＳｉＣ単結晶の（１１−２０）面によって形成されている。また、第２側面５Ｂおよび第４側面５Ｄは、ＳｉＣ単結晶のｍ面によって形成され、ｍ軸方向に対向している。第２側面５Ｂは、ＳｉＣ単結晶の（−１１００）面によって形成されている。第４側面５Ｄは、ＳｉＣ単結晶の（１−１００）面によって形成されている。
第１側面５Ａおよび第３側面５Ｃは、第１主面３の法線を基準にしたとき、法線に対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に向けて傾斜した傾斜面を形成していてもよい。つまり、第１側面５Ａおよび第３側面５Ｃは、第１主面３の法線を０°としたとき、法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、０°を超えてオフ角θ未満の角度であってもよい。
ＳｉＣ半導体層２は、アクティブ領域６および外側領域７を含む。アクティブ領域６は、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成された領域である。アクティブ領域６は、平面視において、側面５Ａ〜５Ｄから内方領域に間隔を空けてＳｉＣ半導体層２の中央部に形成されている。アクティブ領域６は、平面視において側面５Ａ〜５Ｄに平行な４辺を有する四角形状に形成されている。
外側領域７は、アクティブ領域６の外側の領域である。外側領域７は、側面５Ａ〜５Ｄおよびアクティブ領域６の間の領域に形成されている。外側領域７は、平面視においてアクティブ領域６を取り囲む無端状（この形態では四角環状）に形成されている。
ＳｉＣ半導体装置１は、第１主面３の上に形成された第１主面電極層の１つのとしてのゲート主面電極層８を含む。ゲート主面電極層８には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ゲート主面電極層８は、ゲートパッド９およびゲートフィンガー１０を含む。ゲートパッド９およびゲートフィンガー１０は、アクティブ領域６に配置されている。
ゲートパッド９は、平面視において第１側面５Ａに沿う領域に形成されている。ゲートパッド９は、この形態では、平面視において第１側面５Ａの中央部に沿う領域に形成されている。ゲートパッド９は、平面視において四角形状に形成されていてもよい。ゲートパッド９は、平面視において側面５Ａ〜５Ｄのうちの任意の２つを接続する角部に沿う領域に形成されていてもよい。
ゲートフィンガー１０は、ゲートパッド９から引き出されており、アクティブ領域６の周縁に沿って帯状に延びている。ゲートフィンガー１０は、この形態では、３つの側面５Ａ，５Ｂ，５Ｄに沿って形成され、アクティブ領域６の内方領域を３方向から区画している。ゲートフィンガー１０は、一対の開放端部１１，１２を有している。一対の開放端部１１，１２は、アクティブ領域６の内方領域を挟んでゲートパッド９と対向する領域に形成されている。一対の開放端部１１，１２は、この形態では、第３側面５Ｃに沿う領域に形成されている。
ＳｉＣ半導体装置１は、第１主面３の上に形成された第１主面電極層の１つのとしてのソース主面電極層１３を含む。ソース主面電極層１３には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。ソース主面電極層１３は、この形態では、ソースパッド１４、ソース引き回し配線１５およびソース接続部１６を含む。
ソースパッド１４は、ゲート主面電極層８から間隔を空けてアクティブ領域６に形成されている。ソースパッド１４は、ゲートパッド９およびゲートフィンガー１０によって区画されたＣ字形状（図３および図４では逆Ｃ字形状）の領域を被覆している。ソースパッド１４は、平面視においてＣ字形状（図３および図４では逆Ｃ字形状）に形成されている。
ソース引き回し配線１５は、外側領域７に形成されている。ソース引き回し配線１５は、アクティブ領域６に沿って帯状に延びている。ソース引き回し配線１５は、この形態では、平面視においてアクティブ領域６を取り囲む無端状（この形態では四角環状）に形成されている。ソース引き回し配線１５は、外側領域７においてＳｉＣ半導体層２に電気的に接続されている。
ソース接続部１６は、ソースパッド１４およびソース引き回し配線１５を接続している。ソース接続部１６は、ゲートフィンガー１０の一対の開放端部１１，１２の間の領域に設けられている。ソース接続部１６は、ソースパッド１４からアクティブ領域６および外側領域７の間の境界領域を横切り、ソース引き回し配線１５に接続されている。
アクティブ領域６に形成されたＭＩＳＦＥＴは、その構造上、ｎｐｎ型の寄生バイポーラトランジスタを含む。外側領域７で生じたアバランシェ電流がアクティブ領域６に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、ＭＩＳＦＥＴの制御が不安定になる可能性がある。
そこで、ＳｉＣ半導体装置１では、ソース主面電極層１３の構造を利用して、外側領域７で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。より具体的には、外側領域７で生じたアバランシェ電流は、ソース引き回し配線１５によって吸収される。ソース引き回し配線１５によって吸収されたアバランシェ電流は、ソース接続部１６を介してソースパッド１４に至る。
ソースパッド１４に外部接続用の導線（たとえばボンディングワイヤ）が接続されている場合、アバランシェ電流は、この導線によって取り出される。これにより、外側領域７で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、ＭＩＳＦＥＴの制御の安定性を高めることができる。
ＳｉＣ半導体装置１は、第１主面３の上に形成された樹脂層１７を含む。図３では、樹脂層１７がハッチングによって示されている。樹脂層１７は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層１７は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層１７は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層１７は、ゲート主面電極層８およびソース主面電極層１３を選択的に被覆している。樹脂層１７は、ゲートパッド開口１８およびソースパッド開口１９を含む。ゲートパッド開口１８は、ゲートパッド９を露出させている。ソースパッド開口１９は、ソースパッド１４を露出させている。
樹脂層１７の周縁部１７ａは、側面５Ａ〜５Ｄから内方領域に間隔を空けて形成されている。これにより、樹脂層１７の周縁部１７ａは、平面視において側面５Ａ〜５Ｄとの間でＳｉＣ半導体層２の周縁部を露出させるダイシングストリートＤＳを区画している。ダイシングストリートＤＳによれば、樹脂層１７を物理的に切断する必要がなくなる。したがって、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１を円滑に切り出すことができる。また、側面５Ａ〜５Ｄからの絶縁距離を増加させることができる。
ダイシングストリートＤＳの幅は、１μｍ以上２５μｍ以下であってもよい。ダイシングストリートＤＳの幅は、ダイシングストリートＤＳが延びる方向に直交する方向の幅である。ダイシングストリートＤＳの幅は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。
図５は、図４に示す領域Vの拡大図であって、第１主面３の構造を説明するための拡大図である。図６は、第１主面３の上の構造を取り除き、ゲートトレンチ３２の構造を説明するための断面斜視図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図３に示すVIII-VIII線に沿う断面図である。
図５〜図８を参照して、ＳｉＣ半導体層２は、この形態では、ｎ＋型のＳｉＣ半導体基板２１およびｎ型のＳｉＣエピタキシャル層２２を含む積層構造を有している。ＳｉＣ半導体基板２１は、ＭＩＳＦＥＴのドレイン領域２４として形成されている。ＳｉＣエピタキシャル層２２は、ＭＩＳＦＥＴのドリフト領域２５として形成されている。ＳｉＣ半導体基板２１によって、第２主面４が形成されている。ＳｉＣエピタキシャル層２２によって、第１主面３が形成されている。ＳｉＣ半導体基板２１およびＳｉＣエピタキシャル層２２によって、側面５Ａ〜５Ｄが形成されている。
ＳｉＣエピタキシャル層２２のｎ型不純物濃度は、ＳｉＣ半導体基板２１のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層２２のｎ型不純物濃度は、より具体的には、ＳｉＣ半導体基板２１のｎ型不純物濃度未満である。ＳｉＣ半導体基板２１のｎ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。ＳｉＣエピタキシャル層２２のｎ型不純物濃度は、１．０×１０１５ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。
ＳｉＣ半導体基板２１の厚さは、１μｍ以上１０００μｍ未満であってもよい。ＳｉＣ半導体基板２１の厚さは、１μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、４００μｍ以上５００μｍ以下、５００μｍ以上６００μｍ以下、６００μｍ以上７００μｍ以下、７００μｍ以上８００μｍ以下、８００μｍ以上９００μｍ以下、または、９００μｍ以上１０００μｍ以下であってもよい。ＳｉＣ半導体基板２１の厚さは、１０μｍ以上１５０μｍ以下であることが好ましい。ＳｉＣ半導体基板２１の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
ＳｉＣエピタキシャル層２２の厚さは、１μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層２２の厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、または、９０μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層２２の厚さは、ＳｉＣ半導体基板２１の厚さ未満であることが好ましい。ＳｉＣエピタキシャル層２２の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
ＳｉＣ半導体装置１は、第２主面４の上に形成された第２主面電極層としてのドレイン電極層２３を含む。ドレイン電極層２３は、第２主面４との間でオーミック接触を形成している。ドレイン電極層２３には、ドレイン電圧が印加される。オフ時においてソース主面電極層１３およびドレイン電極層２３の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。
ドレイン電極層２３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極層２３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極層２３は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層２３は、第２主面４からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層を含む積層構造を有していてもよい。
ＳｉＣ半導体装置１は、アクティブ領域６において第１主面３の表層部に形成されたｐ型のボディ領域３１を含む。ボディ領域３１は、この形態では、第１主面３においてアクティブ領域６を形成する領域の全域に形成されている。つまり、ボディ領域３１は、アクティブ領域６を画定している。
ボディ領域３１のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。ピーク値は、濃度勾配の最大値を意味する（以下、同じ。）。濃度勾配に複数の極大値が現れている場合、ピーク値は、複数の極大値のうちの最も数値の高い極大値を意味する。ボディ領域３１のｐ型不純物濃度のピーク値の下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。
図５〜図７を参照して、ＳｉＣ半導体装置１は、アクティブ領域６において第１主面３に形成されたゲートトレンチ３２（トレンチ）を含む。ゲートトレンチ３２は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ３２は、ボディ領域３１を貫通し、ドリフト領域２５に至っている。
ゲートトレンチ３２は、側壁および底壁を含む。ゲートトレンチ３２の側壁は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。つまり、ゲートトレンチ３２の側壁は、（１１−２０）面、（１−１００）面、（−１−１２０）面および（−１１００）面によって形成されている。
ゲートトレンチ３２は、より具体的には、複数の第１ゲートトレンチ３３および複数の第２ゲートトレンチ３４を含む。複数の第１ゲートトレンチ３３は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）に沿って延びる帯状にそれぞれ形成され、第２方向Ｙ（ＳｉＣ単結晶のａ軸方向）に間隔を空けて形成されている。複数の第１ゲートトレンチ３３は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。
各第１ゲートトレンチ３３において長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第１ゲートトレンチ３３において短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
複数の第２ゲートトレンチ３４は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）に間隔を空けて形成され、第２方向Ｙ（ＳｉＣ単結晶のａ軸方向）に沿って延びる帯状にそれぞれ形成されている。複数の第２ゲートトレンチ３４は、平面視において第２方向Ｙに沿って延びるストライプ状に形成されている。
各第２ゲートトレンチ３４において長辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。各第２ゲートトレンチ３４において短辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。
複数の第２ゲートトレンチ３４は、複数の第１ゲートトレンチ３３に交差している。これにより、平面視において格子形状の１つのゲートトレンチ３２が形成されている。ゲートトレンチ３２は、平面視において格子形状の一態様としてのハニカム形状に形成されていてもよい。
ゲートトレンチ３２の側壁は、法線方向Ｚに沿って延びていてもよい。ゲートトレンチ３２の側壁は、第１主面３に対してほぼ垂直に形成されていてもよい。ＳｉＣ半導体層２内においてゲートトレンチ３２の側壁が第１主面３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。ゲートトレンチ３２は、底面積が開口面積未満の先細り形状に形成されていてもよい。
ゲートトレンチ３２の底壁は、ドリフト領域２５（ＳｉＣエピタキシャル層２２）に位置している。ゲートトレンチ３２の底壁は、ＳｉＣ単結晶のｃ面に面している。ゲートトレンチ３２の底壁は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角θを有している。ゲートトレンチ３２の底壁は、第１主面３に対して平行に形成されていてもよい。ゲートトレンチ３２の底壁は、第２主面４に向かう凸湾曲状に形成されていてもよい。
図６および図７を参照して、ゲートトレンチ３２の開口エッジ部３５は、第１主面３からゲートトレンチ３２の内方に向かって下り傾斜した傾斜部３６を含む。ゲートトレンチ３２の開口エッジ部３５は、第１主面３およびゲートトレンチ３２の側壁を接続する角部である。傾斜部３６は、この形態では、ゲートトレンチ３２内に向かう凸湾曲状に形成されている。傾斜部３６は、ＳｉＣ半導体層２内に向かう凹湾曲状に形成されていてもよい。傾斜部３６は、開口エッジ部３５に対する電界集中を緩和する。
法線方向Ｚに関して、各ゲートトレンチ３２の深さは、０．５μｍ以上３．０μｍ以下であってもよい。ゲートトレンチ３２の深さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。
ゲートトレンチ３２の幅は、０．１μｍ以上２μｍ以下であってもよい。ゲートトレンチ３２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
ＳｉＣ半導体装置１は、ゲートトレンチ３２の内壁に形成されたゲート絶縁層３７を含む。また、ＳｉＣ半導体装置１は、ゲート絶縁層３７を挟んでゲートトレンチ３２に埋設されたゲート電極層３８（ゲート電極）を含む。図５では、ゲート絶縁層３７およびゲート電極層３８がハッチングによって示されている。
ゲート絶縁層３７は、ゲートトレンチ３２の内壁に沿って膜状に形成され、ゲートトレンチ３２内においてリセス空間を区画している。ゲート絶縁層３７は、第１領域３７ａ、第２領域３７ｂおよび第３領域３７ｃを含む。第１領域３７ａは、ゲートトレンチ３２の側壁に沿って形成されている。第２領域３７ｂは、ゲートトレンチ３２の底壁に沿って形成されている。第３領域３７ｃは、第１主面３に沿って形成されている。
第１領域３７ａの厚さＴａは、第２領域３７ｂの厚さＴｂおよび第３領域３７ｃの厚さＴｃ未満である。第１領域３７ａの厚さＴａに対する第２領域３７ｂの厚さＴｂの比Ｔｂ／Ｔａは、２以上５以下であってもよい。第１領域３７ａの厚さＴａに対する第３領域３７ｃの厚さＴｃの比Ｔｃ／Ｔａは、２以上５以下であってもよい。第１領域３７ａの厚さＴａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域３７ｂの厚さＴｂは、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域３７ｃの厚さＴｃは、０．０５μｍ以上０．５μｍ以下であってもよい。
第１領域３７ａの薄化によって、ボディ領域３１においてゲートトレンチ３２の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。第２領域３７ｂの厚化によって、ゲートトレンチ３２の底壁に対する電界集中を緩和できる。
第３領域３７ｃの厚化によって、ゲートトレンチ３２の開口エッジ部３５近傍におけるゲート絶縁層３７の耐圧を向上できる。また、第３領域３７ｃの厚化によって、エッチング法に起因する第３領域３７ｃの消失を抑制できる。これにより、エッチング法に起因する第１領域３７ａのさらなる消失を抑制できる。よって、ゲート電極層３８を、ゲート絶縁層３７を挟んでＳｉＣ半導体層２（ボディ領域３１）に適切に対向させることができる。
ゲート絶縁層３７は、開口エッジ部３５においてゲートトレンチ３２内に向けて膨出した膨出部３７ｄをさらに含む。膨出部３７ｄは、第１領域３７ａおよび第３領域３７ｃを接続する角部に形成されている。膨出部３７ｄは、ゲートトレンチ３２の内方に向かって凸湾曲状に張り出している。
膨出部３７ｄは、開口エッジ部３５においてゲートトレンチ３２の開口を狭めている。膨出部３７ｄは、開口エッジ部３５において、ゲート絶縁層３７の絶縁耐圧を高めている。膨出部３７ｄを有さないゲート絶縁層３７が形成されていてもよい。また、一様な厚さを有するゲート絶縁層３７が形成されていてもよい。
ゲート絶縁層３７は、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮ）層、酸化アルミニウム（Ａｌ２Ｏ３）層、酸化ジルコニウム（ＺｒＯ２）層および酸化タンタル（Ｔａ２Ｏ３）層のうちの少なくとも１種を含む。ゲート絶縁層３７は、第１主面３側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。
ゲート絶縁層３７は、第１主面３側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ゲート絶縁層３７は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ゲート絶縁層３７は、この形態では、ＳｉＯ２層からなる単層構造を有している。
ゲート電極層３８は、ゲートトレンチ３２内においてゲート絶縁層３７によって区画されたリセス空間に埋め込まれている。ゲート電極層３８は、ゲート電圧によって制御される。
ゲート電極層３８は、導電性ポリシリコンを含んでいてもよい。ゲート電極層３８は、導電性ポリシリコンの一例としてのｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。ゲート電極層３８は、導電性ポリシリコンに代えてまたはこれに加えて、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。
図５〜図７を参照して、ＳｉＣ半導体装置１は、ゲートトレンチ３２によって取り囲まれた領域に区画された複数のセル領域３９を含む。複数のセル領域３９は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のセル領域３９は、平面視において四角形状に形成されている。
ゲートトレンチ３２が平面視においてハニカム状に形成されている場合、複数のセル領域３９は平面視において六角形状に形成されていてもよい。この場合、複数のセル領域３９は、第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
各セル領域３９に係るボディ領域３１は、ゲートトレンチ３２の側壁から露出している。各セル領域３９に係るボディ領域３１は、ゲートトレンチ３２においてＳｉＣ単結晶のｍ面およびａ面によって形成された側壁から露出している。
ＳｉＣ半導体装置１は、各セル領域３９においてボディ領域３１の表層部に形成されたｎ＋型のソース領域４１を含む。ソース領域４１は、ボディ領域３１の表層部においてゲートトレンチ３２の側壁に沿う領域に形成されている。ソース領域４１は、平面視においてゲートトレンチ３２の側壁に沿って延びる帯状に形成されている。ソース領域４１は、より具体的には、平面視において各セル領域３９の内方領域を取り囲む無端状（この形態では四角環状）に形成されている。
ソース領域４１は、ゲートトレンチ３２の側壁から露出している。ソース領域４１は、ゲートトレンチ３２においてＳｉＣ単結晶のｍ面およびａ面によって形成された側壁から露出している。ソース領域４１のｎ型不純物濃度のピーク値は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。ソース領域４１のｎ型不純物濃度のピーク値の下限は、１．０×１０２０ｃｍ−３以上であることが好ましい。ソース領域４１のｎ型不純物は、燐（Ｐ）であってもよい。
このように、第１主面３の表層部においてゲートトレンチ３２の側壁に沿う領域には、第１主面３から第２主面４に向けてソース領域４１、ボディ領域３１およびドリフト領域２５がこの順に形成されている。ボディ領域３１においてゲートトレンチ３２の側壁に沿う領域に、ＭＩＳＦＥＴのチャネルが形成される。チャネルは、ボディ領域３１におけるゲートトレンチ３２のＳｉＣ単結晶のｍ面およびａ面によって形成された側壁に沿って形成される。チャネルのＯＮ／ＯＦＦは、ゲート電極層３８によって制御される。
ＳｉＣ半導体装置１は、各セル領域３９においてボディ領域３１の表層部に形成されたｐ＋型のコンタクト領域４２を含む。各コンタクト領域４２は、各セル領域３９においてソース領域４１に対してゲートトレンチ３２とは反対側の領域に形成されている。換言すると、各コンタクト領域４２は、各セル領域３９においてソース領域４１を挟んでゲートトレンチ３２に対向する領域に形成されている。
各コンタクト領域４２は、平面視において各セル領域３９の中央部に形成されている。各コンタクト領域４２は、より具体的には、各セル領域３９においてソース領域４１によって取り囲まれた内方領域に形成されている。各コンタクト領域４２は、ボディ領域３１およびソース領域４１に電気的に接続されている。
各コンタクト領域４２の底部は、この形態では、ボディ領域３１の底部およびソース領域４１の底部の間の領域に形成されている。各コンタクト領域４２の底部は、第１主面３およびソース領域４１の底部の間の領域に形成されていてもよい。以下、図９Ａを参照して、コンタクト領域４２のｐ型不純物濃度について具体的に説明する。
図９Ａは、図７に示すコンタクト領域４２のｐ型不純物濃度の第１例を説明するためのグラフである。図９Ａにおいて、縦軸はｐ型不純物濃度を示し、横軸は第１主面３からの距離を表している。
図９Ａには、ＳｉＣエピタキシャル層２２（ドリフト領域２５）に対するｐ型不純物の導入によってコンタクト領域４２を形成した場合のコンタクト領域４２のｐ型不純物濃度が示されている。コンタクト領域４２は、この例では、ＳｉＣエピタキシャル層２２（ドリフト領域２５）に対して１回だけｐ型不純物を導入することによって形成されている。コンタクト領域４２のｐ型不純物は、アルミニウム（Ａｌ）であってもよい。
コンタクト領域４２のｐ型不純物濃度は、この形態では、ＳｉＣ半導体層２の厚さ方向途中部に１つのピーク値Ｐを有している。ピーク値Ｐは、１．０×１０２０ｃｍ−３以下である。ピーク値Ｐは、１．０×１０２０ｃｍ−３未満であることが好ましい。ピーク値Ｐは、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下の範囲に位置していることが好ましい。ピーク値Ｐは、１．０×１０１７ｃｍ−３を超えて１．０×１０２０ｃｍ−３未満の範囲に位置していることがさらに好ましい。ピーク値Ｐの下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。ピーク値Ｐの下限は、１．０×１０１９ｃｍ−３以上であることがさらに好ましい。
ピーク値Ｐは、１．０×１０１７ｃｍ−３以上５．０×１０１７ｃｍ−３以下、５．０×１０１７ｃｍ−３以上１．０×１０１８ｃｍ−３以下、１．０×１０１８ｃｍ−３以上５．０×１０１８ｃｍ−３以下、５．０×１０１８ｃｍ−３以上１．０×１０１９ｃｍ−３以下、１．０×１０１９ｃｍ−３以上５．０×１０１９ｃｍ−３以下、または、５．０×１０１９ｃｍ−３以上１．０×１０２０ｃｍ−３未満であってもよい。
ピーク値Ｐは、この形態では、１．０×１０１９ｃｍ−３を超えて３．０×１０１９ｃｍ−３ｃｍ−３未満の範囲に位置している。また、ピーク値Ｐは、この形態では、ボディ領域３１のｐ型不純物濃度のピーク値を超えてソース領域４１のｎ型不純物濃度のピーク値未満の範囲に位置している。
ｐ型不純物の導入回数は、コンタクト領域４２のｐ型不純物濃度の極大値の数やピーク値Ｐの深さ範囲等を制御しているに過ぎない。ＳｉＣエピタキシャル層２２（ドリフト領域２５）の表層部にｐ型不純物を複数回導入することによってコンタクト領域４２が形成されてもよい。この場合、ｐ型不純物は、ＳｉＣエピタキシャル層２２（ドリフト領域２５）の表層部において厚さ方向の異なる領域に導入されてもよい。つまり、コンタクト領域４２のｐ型不純物濃度は、ＳｉＣ半導体層２の厚さ方向途中部に複数（２つ以上）のピーク値Ｐを有していてもよい。
図８を参照して、ＳｉＣ半導体装置１は、外側領域７において第１主面３の表層部に形成されたｐ＋型のダイオード領域４５（不純物領域）を含む。ダイオード領域４５は、アクティブ領域６および側面５Ａ〜５Ｄから間隔を空けて形成されている。ダイオード領域４５は、平面視においてアクティブ領域６に沿って帯状に延びている。ダイオード領域４５は、より具体的には、平面視においてアクティブ領域６を取り囲む無端状（この形態では四角環状）に形成されている。
ダイオード領域４５は、ＳｉＣ半導体層２との間でｐｎ接合部を形成する。ダイオード領域４５は、より具体的には、ＳｉＣエピタキシャル層２２内に位置し、ＳｉＣエピタキシャル層２２との間でｐｎ接合部を形成している。これにより、ダイオード領域４５をアノードとし、ＳｉＣ半導体層２をカソードとして有するｐｎ接合ダイオードＤが形成されている。
ダイオード領域４５は、平面視においてソース引き回し配線１５と重なっている。ダイオード領域４５は、ソース引き回し配線１５に電気的に接続されている。ダイオード領域４５は、アバランシェ電流吸収構造の一部を形成している。
ダイオード領域４５のｐ型不純物濃度のピーク値は、１．０×１０２０ｃｍ−３以下である。ダイオード領域４５のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下の範囲に位置していることが好ましい。
ダイオード領域４５の厚さ（深さ）は、コンタクト領域４２の厚さ（深さ）とほぼ等しいことが好ましい。ダイオード領域４５は、コンタクト領域４２のｐ型不純物濃度と等しいｐ型不純物濃度を有していることが好ましい。このような構造によれば、同一のマスクを利用して、コンタクト領域４２およびダイオード領域４５を形成できる。
ダイオード領域４５は、コンタクト領域４２のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。ダイオード領域４５は、１．０×１０２０ｃｍ−３以下のｐ型不純物濃度を有しながら、コンタクト領域４２のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。
ダイオード領域４５は、１．０×１０２０ｃｍ−３を超えるピーク値を有するｐ型不純物濃度を有していてもよい。ダイオード領域４５のｐ型不純物濃度のピーク値は、１．０×１０２０ｃｍ−３を超えて１．０×１０２１ｃｍ−３以下の範囲に位置していてもよい。この場合、コンタクト領域４２およびダイオード領域４５を同時に形成できないが、ｐｎ接合ダイオードＤの特性に着目した設計を行うことができる。
この場合、ダイオード領域４５は、コンタクト領域４２の厚さ（深さ）とは異なる厚さ（深さ）を有していてもよい。ダイオード領域４５の厚さ（深さ）は、コンタクト領域４２の厚さ（深さ）以上であってもよし、コンタクト領域４２の厚さ（深さ）未満であってもよい。
ＳｉＣ半導体装置１は、外側領域７において第１主面３の表層部に形成されたｐ型のウェル領域４６を含む。ウェル領域４６は、アクティブ領域６および側面５Ａ〜５Ｄから間隔を空けて形成されている。ウェル領域４６は、この形態では、平面視においてダイオード領域４５と重なる領域に形成されている。ウェル領域４６は、平面視においてアクティブ領域６に沿って帯状に延びている。
ウェル領域４６は、より具体的には、平面視においてアクティブ領域６を取り囲む無端状（この形態では四角環状）に形成されている。ウェル領域４６の底部は、ダイオード領域４５の底部に対して第２主面４側に位置している。ウェル領域４６は、この形態では、第２主面４側からダイオード領域４５を被覆している。
ウェル領域４６は、ダイオード領域４５を介してソース引き回し配線１５に電気的に接続されている。ウェル領域４６は、平面視においてソース引き回し配線１５と重なっていている。ウェル領域４６は、ｐｎ接合ダイオードＤの一部を形成していてもよい。ウェル領域４６は、アバランシェ電流吸収構造の一部を形成していてもよい。
ウェル領域４６の幅は、ダイオード領域４５の幅以上であってもよい。ウェル領域４６の幅は、ダイオード領域４５の幅を超えていることが好ましい。ウェル領域４６の幅は、さらにソース引き回し配線１５の幅以上であってもよい。ウェル領域４６の幅は、ソース引き回し配線１５の幅を超えていることが好ましい。
ウェル領域４６の幅は、ウェル領域４６が延びる方向に直交する方向の幅である。ダイオード領域４５の幅は、ダイオード領域４５が延びる方向に直交する方向の幅である。ソース引き回し配線１５の幅は、ソース引き回し配線１５が延びる方向に直交する方向の幅である。
ウェル領域４６の厚さ（深さ）は、ボディ領域３１の厚さ（深さ）とほぼ等しい。ウェル領域４６のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下である。ウェル領域４６のｐ型不純物濃度のピーク値の下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。ウェル領域４６は、ボディ領域３１のｐ型不純物濃度と等しいｐ型不純物濃度を有していてもよい。このような構造によれば、同一のマスクを利用して、ボディ領域３１およびウェル領域４６を形成できる。
図７および図８を参照して、ＳｉＣ半導体装置１は、第１主面３の上に形成された層間絶縁層５１を含む。層間絶縁層５１は、アクティブ領域６および外側領域７を選択的に被覆している。層間絶縁層５１は、第１主面３に沿って膜状に形成されている。層間絶縁層５１の周縁部は、側面５Ａ〜５Ｄに対して面一に形成されていてもよい。
層間絶縁層５１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層５１は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層５１は、第１主面３側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層５１は、第１主面３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。
層間絶縁層５１は、複数のソースコンタクト孔５２を含む。複数のソースコンタクト孔５２は、複数のセル領域３９を１対１対応の関係で露出させている。各ソースコンタクト孔５２は、各セル領域３９においてソース領域４１およびコンタクト領域４２を選択的に露出させている。各ソースコンタクト孔５２の開口エッジ部は、ソースコンタクト孔５２内に向かう凸湾曲状に形成されている。
層間絶縁層５１は、ダイオードコンタクト孔５３を含む。ダイオードコンタクト孔５３は、外側領域７においてダイオード領域４５を露出させている。ダイオードコンタクト孔５３は、平面視においてダイオード領域４５に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。ダイオードコンタクト孔５３は、ウェル領域４６を露出させていてもよい。ダイオードコンタクト孔５３の開口エッジ部は、ダイオードコンタクト孔５３内に向かう凸湾曲状に形成されている。
図示は省略されるが、層間絶縁層５１は、ゲートコンタクト孔をさらに含む。ゲートコンタクト孔は、ゲート電極層３８を露出させている。ゲートコンタクト孔は、平面視においてゲートフィンガー１０に沿って延びる帯状に形成されていてもよい。ゲートコンタクト孔の開口エッジ部は、ゲートコンタクト孔内に向かう凸湾曲状に形成されている。
前述のゲート主面電極層８およびソース主面電極層１３は、層間絶縁層５１の上に形成されている。ゲート主面電極層８およびソース主面電極層１３は、第１主面３側からこの順に積層されたバリア電極層５４および主電極層５５を含む積層構造をそれぞれ有している。
バリア電極層５４は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層５４は、第１主面３側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
主電極層５５の厚さは、バリア電極層５４の厚さを超えている。主電極層５５は、バリア電極層５４の抵抗値未満の抵抗値を有する導電材料を含む。主電極層５５は、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１つを含んでいてもよい。主電極層５５は、ＡｌＳｉ合金、ＡｌＳｉＣｕ合金およびＡｌＣｕ合金のうちの少なくとも１つを含んでいてもよい。主電極層５５は、この形態では、ＡｌＳｉＣｕ合金を含む。
ゲート主面電極層８（ゲートフィンガー１０）は、層間絶縁層５１の上からゲートコンタクト孔（図示せず）に入り込んでいる。ゲート主面電極層８は、ゲートコンタクト孔内において、ゲート電極層３８に電気的に接続されている。
ソース主面電極層１３（ソースパッド１４）は、層間絶縁層５１の上からソースコンタクト孔５２に入り込んでいる。ソース主面電極層１３は、ソースコンタクト孔５２内において、ソース領域４１およびコンタクト領域４２に電気的に接続されている。ソース主面電極層１３は、より具体的には、ソース領域４１との間でオーミック接触を形成している。また、ソース主面電極層１３は、この形態では、コンタクト領域４２との間でショットキー接合を形成している。
ソース主面電極層１３（ソース引き回し配線１５）は、層間絶縁層５１の上からダイオードコンタクト孔５３に入り込んでいる。ソース主面電極層１３は、ダイオードコンタクト孔５３内において、ダイオード領域４５に電気的に接続されている。
ソース主面電極層１３は、ダイオード領域４５との間でショットキー接合を形成していてもよい。つまり、ダイオード領域４５は、ソース主面電極層１３との間でショットキー接合を形成するｐ型不純物濃度を有していてもよい。この場合、ダイオード領域４５は、１．０×１０２０ｃｍ−３以下のピーク値を有するｐ型不純物濃度を有していてもよい。
ソース主面電極層１３は、ダイオード領域４５との間でオーミック接触を形成していてもよい。つまり、ダイオード領域４５は、ソース主面電極層１３との間でオーミック接触を形成するｐ型不純物濃度を有していてもよい。この場合、ダイオード領域４５は、１．０×１０２０ｃｍ−３を超えるピーク値を有するｐ型不純物濃度を有していてもよい。
図８を参照して、ＳｉＣ半導体装置１は、層間絶縁層５１の上に形成されたパッシベーション層５６を含む。パッシベーション層５６は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層５６は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層５６は、層間絶縁層５１とは異なる絶縁材料を含むことが好ましい。パッシベーション層５６は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層５６は、層間絶縁層５１に沿って膜状に形成されている。パッシベーション層５６は、層間絶縁層５１を介してアクティブ領域６および外側領域７を選択的に被覆している。パッシベーション層５６は、ゲートサブパッド開口５７およびソースサブパッド開口５８（図３も併せて参照）を含む。ゲートサブパッド開口５７は、ゲートパッド９を露出させている。ソースサブパッド開口５８は、ソースパッド１４を露出させている。
パッシベーション層５６の周縁部は、側面５Ａ〜５Ｄに対して面一に形成されていてもよい。パッシベーション層５６の周縁部は、側面５Ａ〜５Ｄから内方領域に間隔を空けて形成されていてもよい。パッシベーション層５６の周縁部は、平面視において第１主面３（層間絶縁層５１）を露出させていてもよい。パッシベーション層５６の周縁部は、樹脂層１７の周縁部１７ａに連なっていてもよい。
パッシベーション層５６の周縁部は、ダイシングストリートＤＳの一部を区画していてもよい。パッシベーション層５６の周縁部から第１主面３を露出させることにより、パッシベーション層５６を物理的に切断せずに済む。したがって、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１を円滑に切り出すことができる。
前述の樹脂層１７は、パッシベーション層５６の上に形成されている。樹脂層１７は、パッシベーション層５６に沿って膜状に形成されている。樹脂層１７は、パッシベーション層５６および層間絶縁層５１を挟んで、アクティブ領域６および外側領域７を選択的に被覆している。
ゲートパッド開口１８は、ゲートサブパッド開口５７に連通している。ゲートパッド開口１８の内壁は、ゲートサブパッド開口５７の内壁の外側に位置していてもよい。ゲートパッド開口１８の内壁は、ゲートサブパッド開口５７の内壁の内側に位置していてもよい。つまり、樹脂層１７は、ゲートサブパッド開口５７の内壁を被覆していてもよい。
ソースパッド開口１９は、ソースサブパッド開口５８に連通している。ソースパッド開口１９の内壁は、ソースサブパッド開口５８の内壁の外側に位置していてもよい。ソースパッド開口１９の内壁は、ソースサブパッド開口５８の内壁の内側に位置していてもよい。つまり、樹脂層１７は、ソースサブパッド開口５８の内壁を被覆していてもよい。
図９Ｂは、参考例に係るコンタクト領域４２のｐ型不純物濃度を説明するためのグラフである。図９Ｂにおいて、縦軸はｐ型不純物濃度を示し、横軸は第１主面３からの距離を表している。
図９Ｂでは、ＳｉＣエピタキシャル層２２（ドリフト領域２５）に対するｐ型不純物の導入によって参考例に係るコンタクト領域４２を形成した場合のコンタクト領域４２のｐ型不純物濃度が示されている。参考例に係るコンタクト領域４２のｐ型不純物濃度のピーク値Ｐは、１．０×１０２０ｃｍ−３を超えて１．０×１０２１ｃｍ−３以下の範囲に位置している。
参考例に係るコンタクト領域４２は、ＳｉＣエピタキシャル層２２（ドリフト領域２５）の表層部にｐ型不純物を複数回（ここでは４回以上）導入することによって形成されている。ｐ型不純物は、ＳｉＣエピタキシャル層２２（ドリフト領域２５）の表層部において厚さ方向の異なる領域に導入されている。
参考例に係るコンタクト領域４２のｐ型不純物濃度は、ＳｉＣ半導体層２の厚さ方向途中部に１つのピーク値Ｐを有している。ｐ型不純物の導入回数は、参考例に係るコンタクト領域４２のｐ型不純物濃度の極大値の数やピーク値Ｐの深さ範囲等を制御しているに過ぎない。この例では、ｐ型不純物を複数回導入して参考例に係るコンタクト領域４２を形成しているが、ｐ型不純物の導入回数は１回だけであってもよい。
図１０は、ゲート閾値電圧Ｖｔｈの経時特性を説明するためのグラフである。図１０において縦軸はゲート閾値電圧Ｖｔｈ［Ｖ］であり、横軸は時間［ｈ］である。図１０は、ＳｉＣ半導体装置１を数百時間〜数千時間動作させた場合のゲート閾値電圧Ｖｔｈの経時特性をシミュレーションによって調べたグラフである。
図１０には、第１特性Ｓ１（破線参照）および第２特性Ｓ２（実線参照）が示されている。第１特性Ｓ１は、１．０×１０２０ｃｍ−３を超えるピーク値Ｐを有する参考例に係るコンタクト領域４２が採用された場合のゲート閾値電圧Ｖｔｈの経時特性を示している。第２特性Ｓ２は、１．０×１０２０ｃｍ−３以下のピーク値Ｐを有する本実施形態に係るコンタクト領域４２が採用された場合のゲート閾値電圧Ｖｔｈの経時特性を示している。
第１特性Ｓ１を参照して、参考例に係るコンタクト領域４２が採用された場合、ゲート閾値電圧Ｖｔｈは経時的に増加した。これに対して、第２特性Ｓ２を参照して、本実施形態に係るコンタクト領域４２が採用された場合、第１特性Ｓ１に比べてゲート閾値電圧Ｖｔｈの経時的な増加は抑制された。
ゲート閾値電圧Ｖｔｈの経時劣化は、ピーク値Ｐを低減させるほど抑制される。ピーク値Ｐの下限値は、コンタクト領域４２の存在意義から、ボディ領域３１のｐ型不純物濃度のピーク値を超える値に設定されることが好ましい。
本願発明者らは、Ｓｉ（珪素）からなるＳｉ半導体装置についてもコンタクト領域４２のｐ型不純物濃度に応じてゲート閾値電圧Ｖｔｈが経時的に変動するかを鋭意検討した。しかし、Ｓｉ半導体装置では、コンタクト領域４２のｐ型不純物濃度を変化させたとしても、コンタクト領域４２のｐ型不純物濃度の増減に起因するゲート閾値電圧Ｖｔｈの経時特性の変動は見受けられなかった。
すなわち、コンタクト領域４２のｐ型不純物濃度の増減によってゲート閾値電圧Ｖｔｈの経時特性が変動する現象は、ＳｉＣ半導体装置特有の現象であることが分かった。また、ゲート閾値電圧Ｖｔｈの経時的な増加の背景には、コンタクト領域４２を備えたＳｉＣ半導体装置特有の課題が存在していることが分かった。
以上のように、ＳｉＣ半導体装置１によれば、ゲート閾値電圧Ｖｔｈの経時劣化を抑制できる。
図１１は、図７に示すコンタクト領域４２のｐ型不純物濃度の第２例を説明するためのグラフである。図１１において、縦軸はコンタクト領域４２のｐ型不純物濃度を示し、横軸は第１主面３からの距離を表している。
前述の図９Ａでは、ＳｉＣエピタキシャル層２２（ドリフト領域２５）に対するｐ型不純物の導入によってコンタクト領域４２を形成した場合のコンタクト領域４２のｐ型不純物濃度が示された。
これに対して、図１１では、ｎ型不純物およびｐ型不純物を含み、ｎ型不純物によってｐ型不純物の一部が相殺補償されたコンタクト領域４２のｐ型不純物濃度が示されている。以下、第２例に係るコンタクト領域４２を「相殺補償型のコンタクト領域４２（a contact region of a compensation type）」という。「相殺補償」は、「相殺」、「補償」、「キャリア相殺」または「キャリア補償」とも称される。
以下では、説明の便宜上、相殺補償される前のｎ型不純物を「ドナー」といい、相殺補償される前のｐ型不純物を「アクセプタ」という。ＳｉＣエピタキシャル層２２を形成するｎ型不純物と同一種からなるｎ型不純物が、ドナーとして適用されてもよい。ＳｉＣエピタキシャル層２２を形成するｎ型不純物とは異なる種からなるｎ型不純物が、ドナーとして適用されてもよい。
ドナーは、ＳｉＣエピタキシャル層２２（ドリフト領域２５）に対してさらに導入され、ＳｉＣエピタキシャル層２２の導電型を画定するｎ型不純物から独立して存在する。ＳｉＣエピタキシャル層２２においてドナーが導入された領域のｎ型不純物濃度は、ＳｉＣエピタキシャル層２２（ドリフト領域２５）のｎ型不純物濃度を超える。
図１１には、第１ラインＬ１（破線参照）、第２ラインＬ２（細い実線参照）および第３ラインＬ３（太い実線参照）が示されている。第１ラインＬ１は、ドナー濃度を示している。第２ラインＬ２は、アクセプタ濃度を示している。第３ラインＬ３は、相殺補償型のコンタクト領域４２のｐ型不純物濃度を示している。相殺補償型のコンタクト領域４２は、セル領域３９の全域にドナーを導入してソース領域４１を形成した後、ソース領域４１にアクセプタを導入することによって形成されている。
第１ラインＬ１を参照して、ドナー濃度は、この例では、１．０×１０２０ｃｍ−３以上５．０×１０２０ｃｍ−３以下の範囲にピーク値を有している。ドナー濃度は、ソース領域４１のｎ型不純物濃度に等しい。ソース領域４１のｎ型不純物濃度のピーク値は、１．０×１０２０ｃｍ−３以上１．０×１０２１ｃｍ−３以下の範囲に位置していてもよい。
第２ラインＬ２を参照して、アクセプタ濃度は、ドナー濃度を超えている。アクセプタ濃度は、この例では、５．０×１０２０ｃｍ−３以上１．０×１０２１ｃｍ−３以下の範囲にピーク値を有している。アクセプタ濃度は、ダイオード領域４５のｐ型不純物濃度に等しくてもよい。ダイオード領域４５のｐ型不純物濃度のピーク値は、ソース領域４１のｎ型不純物濃度のピーク値を超えているという条件において、１．０×１０２０ｃｍ−３を超えて１．０×１０２１ｃｍ−３以下の範囲に位置していてもよい。
第３ラインＬ３を参照して、相殺補償型のコンタクト領域４２は、この例では、ＳｉＣエピタキシャル層２２（ドリフト領域２５）の表層部にｐ型不純物を複数回（この例では４回）導入することによって形成されている。ｐ型不純物は、ＳｉＣエピタキシャル層２２（ドリフト領域２５）の表層部において厚さ方向の異なる領域に導入されている。相殺補償型のコンタクト領域４２のｐ型不純物濃度は、ＳｉＣエピタキシャル層２２の厚さ方向途中部に複数の極大値を有している。
ｐ型不純物の導入回数は、相殺補償型のコンタクト領域４２のｐ型不純物濃度の極大値の数やピーク値Ｐの深さ範囲等を制御しているに過ぎない。この例では、ｐ型不純物が複数回導入されているが、図９Ａに示されたようにｐ型不純物を１回だけ導入することによって、相殺補償型のコンタクト領域４２が形成されてもよい。
相殺補償型のコンタクト領域４２のｐ型不純物濃度は、この例では、ドナー濃度を超えてアクセプタ濃度未満の範囲に位置するピーク値Ｐを有している。相殺補償型のコンタクト領域４２のｐ型不純物濃度は、ソース領域４１のｎ型不純物濃度を超えてダイオード領域４５のｐ型不純物濃度未満の範囲にピーク値Ｐを有していてもよい。
ピーク値Ｐは、この例では、１．０×１０２０ｃｍ−３以上５．０×１０２０ｃｍ−３以下の範囲に位置している。ピーク値Ｐは、ソース領域４１のｎ型不純物濃度のピーク値を超えてダイオード領域４５のｐ型不純物濃度のピーク値未満という条件において、１．０×１０２０ｃｍ−３以上１．０×１０２１ｃｍ−３以下の範囲に位置していてもよい。
ピーク値Ｐは、１．０×１０２０ｃｍ−３以上２．５×１０２０ｃｍ−３以下、２．５×１０２０ｃｍ−３以上５．０×１０２０ｃｍ−３以下、５．０×１０２０ｃｍ−３以上７．５×１０２０ｃｍ−３以下、または、７．５×１０２０ｃｍ−３以上１．０×１０２１ｃｍ−３以下の範囲に位置していてもよい。
第１〜第３ラインＬ１〜Ｌ３を参照して、相殺補償型のコンタクト領域４２の底部は、ソース領域４１の底部に対して第２主面４側に位置している。相殺補償型のコンタクト領域４２の底部は、より具体的には、この例では、ボディ領域３１の底部およびソース領域４１の底部の間の領域に形成されている。
相殺補償型のコンタクト領域４２は、表層領域および底部領域を含む。表層領域は、ソース領域４１の底部に対して第１主面３側の領域に位置している。底部領域は、ソース領域４１の底部に対して第２主面４側の領域に位置している。
表層領域では、アクセプタの一部がドナーによって相殺補償されている。これにより、表層領域では、ｐ型不純物濃度がアクセプタ濃度よりも低下している。一方、底部領域では、アクセプタがドナーに接しないので、アクセプタがドナーによって相殺補償されることが抑制されている。これにより、アクセプタの一部がドナーによって相殺補償された表層領域、および、アクセプタがドナーによって相殺補償されていない底部領域を有する相殺補償型のコンタクト領域４２が形成されている。
前述のソース主面電極層１３（ソースパッド１４）は、ソース領域４１との間でオーミック接触を形成し、相殺補償型のコンタクト領域４２との間でオーミック接触を形成していてもよい。また、ソース主面電極層１３（ソースパッド１４）は、ダイオード領域との間でオーミック接触を形成していてもよい。
ソース領域４１のｎ型不純物濃度（ドナー濃度）のピーク値を超えてダイオード領域４５のｐ型不純物濃度（アクセプタ濃度）のピーク値未満という条件において、相殺補償型のコンタクト領域４２は、１．０×１０２０ｃｍ−３未満のｐ型不純物濃度を有していてもよい。この場合、相殺補償型のコンタクト領域４２に対して、第１例に係るコンタクト領域４２のｐ型不純物濃度が適用されてもよい（図９Ａも併せて参照）。
この場合、前述のソース主面電極層１３（ソースパッド１４）は、ソース領域４１との間でオーミック接触を形成し、相殺補償型のコンタクト領域４２との間でショットキー接合を形成していてもよい。また、ソース主面電極層１３（ソースパッド１４）は、ダイオード領域との間でオーミック接触を形成していてもよいし、ショットキー接合を形成していてもよい。
図１２は、第２例に係る相殺補償型のコンタクト領域４２を採用した場合のゲート閾値電圧Ｖｔｈの経時特性を説明するためのグラフである。図１２において縦軸はゲート閾値電圧Ｖｔｈ［Ｖ］であり、横軸は時間［ｈ］である。
図１２は、ＳｉＣ半導体装置１を数百時間〜数千時間動作させた場合のゲート閾値電圧Ｖｔｈの経時特性をシミュレーションによって調べたグラフである。図１２には、第３特性Ｓ３（実線参照）に加えて、前述の第１特性Ｓ１（破線参照）が示されている。第３特性Ｓ３は、相殺補償型のコンタクト領域４２を採用した場合のゲート閾値電圧Ｖｔｈの経時特性を示している。
第３特性Ｓ３を参照して、相殺補償型のコンタクト領域４２を採用した場合、第１特性Ｓ１と比較して、ゲート閾値電圧Ｖｔｈの経時的な増加が抑制されることが確認された。ゲート閾値電圧Ｖｔｈの経時劣化は、コンタクト領域４２のｐ型不純物濃度のピーク値Ｐを低減させるほど抑制される。コンタクト領域４２のｐ型不純物濃度のピーク値Ｐの下限値は、コンタクト領域４２の存在意義から、ボディ領域３１のｐ型不純物濃度のピーク値を超える値に設定されることが好ましい。
図９Ａに示された相殺補償型ではないコンタクト領域４２に対して、図１１に示された相殺補償型のコンタクト領域４２は比較的高いｐ型不純物濃度（１．０×１０２０ｃｍ−３以上）を有しているが、ゲート閾値電圧Ｖｔｈの経時劣化が抑制された。
相殺補償型のコンタクト領域４２では、ドナー（ｎ型不純物）およびアクセプタ（ｐ型不純物）の相殺補償に起因して結晶欠陥が形成される。相殺補償型のコンタクト領域４２では、相殺補償に加えて、この結晶欠陥もゲート閾値電圧Ｖｔｈの経時的劣化の抑制に寄与していると考えられる。
このように、相殺補償型のコンタクト領域４２を採用したＳｉＣ半導体装置１によっても、ゲート閾値電圧Ｖｔｈの経時劣化を抑制できる。また、相殺補償型のコンタクト領域４２を採用した場合には、コンタクト領域４２およびダイオード領域４５を同時に形成しながら、ｐｎ接合ダイオードＤの特性に着目した設計を行うことができる。これにより、ゲート閾値電圧Ｖｔｈの経時劣化を抑制しながら、外側領域７におけるダイオード特性の向上を図ることができる。
図１３は、図５に対応する領域の平面図であって、本発明の第２実施形態に係るＳｉＣ半導体装置６１を示す平面図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１３を参照してＳｉＣ半導体装置６１は、平面視においてストライプ状に形成されたゲートトレンチ３２を含む。つまり、ゲートトレンチ３２は、複数の第１ゲートトレンチ３３および複数の第２ゲートトレンチ３４のいずれか一方だけを含む。ゲートトレンチ３２は、この形態では、第２ゲートトレンチ３４を含まず、複数の第１ゲートトレンチ３３だけを含む。
ボディ領域３１は、この形態では、隣り合う２つのゲートトレンチ３２の間の領域においてゲートトレンチ３２に沿って帯状に延びている。ソース領域４１は、隣り合う２つのゲートトレンチ３２の間の領域においてボディ領域３１の表層部に形成されている。ソース領域４１は、対応するゲートトレンチ３２の側壁に沿って帯状に延びている。ＭＩＳＦＥＴのチャネルは、ボディ領域３１においてゲートトレンチ３２のＳｉＣ単結晶のａ面によって形成された側壁に沿う領域に形成される。
コンタクト領域４２は、隣り合う２つのゲートトレンチ３２の間の領域においてボディ領域３１の表層部に形成されている。図９Ａに示されたコンタクト領域４２、または、図１１に示された相殺補償型のコンタクト領域４２が形成されていてもよい。コンタクト領域４２は、平面視においてゲートトレンチ３２から間隔を空けてボディ領域３１の中央部に形成されている。コンタクト領域４２は、この形態では、ゲートトレンチ３２に沿って延びる帯状に形成されている。
複数のコンタクト領域４２が、隣り合う２つのゲートトレンチ３２の間の領域に形成されていてもよい。この場合、複数のコンタクト領域４２は、ゲートトレンチ３２に沿って間隔を空けて形成されていてもよい。ボディ領域３１の表層部において隣り合う複数のコンタクト領域４２の間の領域には、ソース領域４１が介在していてもよい。
以上、ＳｉＣ半導体装置６１によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。
図１４は、図５に対応する領域の平面図であって、本発明の第３実施形態に係るＳｉＣ半導体装置６２を示す平面図である。図１５は、図１４に示すXV-XV線に沿う断面図である。以下では、ＳｉＣ半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１４および図１５を参照して、ＳｉＣ半導体装置６２は、各セル領域３９内に形成されたソーストレンチ６３（第２トレンチ）を含む。各ソーストレンチ６３は、平面視において各セル領域３９の中央部に形成されている。各ソーストレンチ６３は、各セル領域３９の第１方向Ｘに沿う切断面に１つ現れるパターンで形成されている。また、各ソーストレンチ６３は、各セル領域３９の第２方向Ｙに沿う切断面に１つ現れるパターンで形成されている。
各ソーストレンチ６３は、より具体的には、平面視において四角形状に形成されている。各ソーストレンチ６３の平面形状は任意である。各ソーストレンチ６３は、平面視において三角形状、五角形状、六角形状等の多角形状、または、円形状もしくは楕円形状に形成されていてもよい。
各ソーストレンチ６３は、ボディ領域３１を貫通し、ドリフト領域２５（ＳｉＣエピタキシャル層２２）に至っている。各ソーストレンチ６３は、側壁および底壁を含む。各ソーストレンチ６３の側壁は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。
各ソーストレンチ６３の側壁は、法線方向Ｚに沿って延びていてもよい。各ソーストレンチ６３の側壁は、第１主面３に対してほぼ垂直に形成されていてもよい。ＳｉＣ半導体層２内において各ソーストレンチ６３の側壁が第１主面３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。つまり、ソーストレンチ６３は、底面積が開口面積未満の先細り形状に形成されていてもよい。
各ソーストレンチ６３の底壁は、ＳｉＣ半導体基板２１およびＳｉＣエピタキシャル層２２の境界に対してＳｉＣエピタキシャル層２２側に位置している。各ソーストレンチ６３の底壁は、ドリフト領域２５（ＳｉＣエピタキシャル層２２）に位置している。各ソーストレンチ６３の底壁は、ＳｉＣ単結晶のｃ面に面している。各ソーストレンチ６３の底壁は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角θを有している。各ソーストレンチ６３の底壁は、第１主面３に対して平行に形成されていてもよい。各ソーストレンチ６３の底壁は、第２主面４に向かう凸湾曲状に形成されていてもよい。
各ソーストレンチ６３の開口エッジ部６４は、第１主面３から各ソーストレンチ６３の内方に向かって下り傾斜した傾斜部６５を含む。各ソーストレンチ６３の開口エッジ部６４は、第１主面３および各ソーストレンチ６３の側壁を接続する角部である。傾斜部６５は、この形態では、ソーストレンチ６３内に向かう凸湾曲状に形成されている。傾斜部６５は、ＳｉＣ半導体層２内に向かう凹湾曲状に形成されていてもよい。傾斜部６５は、開口エッジ部６４に対する電界集中を緩和する。
法線方向Ｚに関して、各ソーストレンチ６３の深さは、０．５μｍ以上３．０μｍ以下であってもよい。各ソーストレンチ６３の深さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。各ソーストレンチ６３の深さは、ゲートトレンチ３２の深さとほぼ等しいことが好ましい。この構造によれば、ゲートトレンチ３２および各ソーストレンチ６３を同時に形成できる。
各ソーストレンチ６３の幅は、０．１μｍ以上２μｍ以下であってもよい。各ソーストレンチ６３の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。各ソーストレンチ６３の幅は、ゲートトレンチ３２の幅と等しいことが好ましい。
ＳｉＣ半導体装置６２は、各ソーストレンチ６３の内壁に形成されたソース絶縁層６６を含む。また、ＳｉＣ半導体装置６２は、ソース絶縁層６６を挟んで各ソーストレンチ６３に埋設されたソース電極層６７を含む。図１４では、ソース絶縁層６６およびソース電極層６７がハッチングによって示されている。
ソース絶縁層６６は、各ソーストレンチ６３の内壁に沿って膜状に形成され、各ソーストレンチ６３内においてリセス空間を区画している。ソース絶縁層６６は、第１領域６６ａおよび第２領域６６ｂを含む。第１領域６６ａは、各ソーストレンチ６３の側壁に沿って形成されている。第２領域６６ｂは、各ソーストレンチ６３の底壁に沿って形成されている。
第１領域６６ａの厚さＴｓａは、第２領域６６ｂの厚さＴｓｂ未満である。第１領域６６ａの厚さＴｓａに対する第２領域６６ｂの厚さＴｓｂの比Ｔｓｂ／Ｔｓａは、２以上５以下であってもよい。第１領域６６ａの厚さＴｓａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域６６ｂの厚さＴｓｂは、０．０５μｍ以上０．５μｍ以下であってもよい。
第１領域６６ａの厚さＴｓａは、ゲート絶縁層３７の第１領域３７ａの厚さＴａとほぼ等しくてもよい。第２領域６６ｂの厚さＴｓｂは、ゲート絶縁層３７の第２領域３７ｂの厚さＴｂとほぼ等しくてもよい。一様な厚さを有するソース絶縁層６６が形成されていてもよい。
ソース絶縁層６６は、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮ）層、酸化アルミニウム（Ａｌ２Ｏ３）層、酸化ジルコニウム（ＺｒＯ２）層および酸化タンタル（Ｔａ２Ｏ３）層のうちの少なくとも１種を含む。ソース絶縁層６６は、第１主面３側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。
ソース絶縁層６６は、第１主面３側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ソース絶縁層６６は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ソース絶縁層６６は、ゲート絶縁層３７と同一の絶縁材料を含んでいてもよい。ソース絶縁層６６は、この形態では、ＳｉＯ２層からなる単層構造を有している。
ソース電極層６７は、より具体的には、各ソーストレンチ６３においてソース絶縁層６６によって区画されたリセス空間に埋め込まれている。ソース電極層６７は、ソース電圧によって制御される。ソース電極層６７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。
ソース電極層６７は、材質的にＳｉＣに近い性質を有する導電性ポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層２内で生じる応力を低減できる。ソース電極層６７は、導電性ポリシリコンの一例としてのｎ型ポリシリコンまたはｐ型ポリシリコンを含んでいてもよい。ソース電極層６７は、ゲート電極層３８と同一の導電材料を含んでいてもよい。
各セル領域３９に係るコンタクト領域４２は、ＳｉＣ半導体層２の表層部において各ソーストレンチ６３の内壁に沿う領域に形成されている。図９Ａに示されたコンタクト領域４２、または、図１１に示された相殺補償型のコンタクト領域４２が形成されていてもよい。
各コンタクト領域４２は、各ソーストレンチ６３の側壁を被覆している。各コンタクト領域４２は、より具体的には、各ソーストレンチ６３の側壁および底壁を被覆している。各コンタクト領域４２は、ゲートトレンチ３２の底壁に対して第２主面４側に位置する底部を有している。各コンタクト領域４２の底部は、各ソーストレンチ６３の底壁に対して平行に形成されていてもよい。
各コンタクト領域４２は、より具体的には、表層領域６８および内壁領域６９（底部領域）を一体的に含む。表層領域６８は、ボディ領域３１の表層部において各ソーストレンチ６３の側壁に沿う領域に形成されている。表層領域６８は、ボディ領域３１およびソース領域４１に電気的に接続されている。
表層領域６８は、平面視において各ソーストレンチ６３の側壁に沿って帯状に延びている。表層領域６８は、より具体的には、平面視において各ソーストレンチ６３の側壁を取り囲む無端状（この形態では四角環状）に形成されている。
表層領域６８は、この形態では、第１主面３に対して平行に延びる底部を有している。表層領域６８は、ソース領域４１の底部に対して第１主面３側の領域に位置している。表層領域６８の底部は、この形態では、第１主面３およびソース領域４１の底部の間の領域に位置している。表層領域６８の底部は、ボディ領域３１の底部およびソース領域４１の底部の間の領域に位置していてもよい。
表層領域６８は、各ソーストレンチ６３の側壁からゲートトレンチ３２に向けて引き出されている。表層領域６８は、各ソーストレンチ６３およびゲートトレンチ３２の間の中間領域まで引き出されていてもよい。表層領域６８の端部は、ソーストレンチ６３およびゲートトレンチ３２の間の領域に位置している。
内壁領域６９は、ＳｉＣ半導体層２において各ソーストレンチ６３の内壁に沿う領域に形成されている。内壁領域６９は、表層領域６８（ソース領域４１の底部）に対して第２主面４側の領域に位置している。
内壁領域６９は、各ソーストレンチ６３の側壁を被覆している。内壁領域６９は、各ソーストレンチ６３の側壁および底壁を接続する角部を被覆している。内壁領域６９は、各ソーストレンチ６３の側壁から角部を介して各ソーストレンチ６３の底壁を被覆している。各コンタクト領域４２の底部は、内壁領域６９によって形成されている。
相殺補償型のコンタクト領域４２（図１１も併せて参照）が採用される場合、表層領域６８のｐ型不純物（アクセプタ）の一部は、ソース領域４１のｎ型不純物（ドナー）によって相殺補償される。これにより、各コンタクト領域４２の表層領域６８が相殺補償型となる。
一方、各コンタクト領域４２の内壁領域６９はソース領域４１に接しないので、内壁領域６９のｐ型不純物（アクセプタ）がソース領域４１のｎ型不純物（ドナー）によって相殺補償されることが抑制される。これにより、各コンタクト領域４２は、表層部側の領域において相殺補償された領域（表層領域６８）を有し、底部側の領域において相殺補償されていない領域（内壁領域６９）を有している。
ＳｉＣ半導体装置６２は、ＳｉＣ半導体層２において各ソーストレンチ６３の内壁に沿う領域に形成されたｐ型のディープウェル領域７０をさらに含む。各ディープウェル領域７０は、アクティブ領域６においてＳｉＣ半導体層２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。
各ディープウェル領域７０は、各コンタクト領域４２を被覆するように、各ソーストレンチ６３の内壁に沿って形成されている。各ディープウェル領域７０は、各コンタクト領域４２に電気的に接続されている。
各ディープウェル領域７０は、各ソーストレンチ６３の側壁を被覆している。各ディープウェル領域７０は、各ソーストレンチ６３の側壁および底壁を接続する角部を被覆している。各ディープウェル領域７０は、各ソーストレンチ６３の側壁から角部を介して各ソーストレンチ６３の底壁を被覆している。各ディープウェル領域７０は、各ソーストレンチ６３の側壁においてボディ領域３１に連なっている。
各ディープウェル領域７０は、ゲートトレンチ３２の底壁に対して第２主面４側に位置する底部を有している。各ディープウェル領域７０の底部は、各ソーストレンチ６３の底壁に対して平行に形成されていてもよい。ソーストレンチ６３の底壁およびディープウェル領域７０の底部の間の距離は、第１主面３およびボディ領域３１の底部の間の距離と等しくてもよい。
各ディープウェル領域７０のｐ型不純物濃度のピーク値は、ボディ領域３１のｐ型不純物濃度とほぼ等しくてもよい。各ディープウェル領域７０のｐ型不純物濃度のピーク値は、ボディ領域３１のｐ型不純物濃度のピーク値を超えていてもよい。各ディープウェル領域７０のｐ型不純物濃度のピーク値は、ボディ領域３１のｐ型不純物濃度のピーク値未満であってもよい。
各ディープウェル領域７０のｐ型不純物濃度のピーク値は、コンタクト領域４２のｐ型不純物濃度のピーク値Ｐ以下であってもよい。各ディープウェル領域７０のｐ型不純物濃度のピーク値は、コンタクト領域４２のｐ型不純物濃度のピーク値Ｐ未満であることが好ましい。
各ディープウェル領域７０のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。各ディープウェル領域７０のｐ型不純物濃度のピーク値の下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。
各ディープウェル領域７０は、ＳｉＣ半導体層２（ドリフト領域２５）との間でｐｎ接合部を形成している。このｐｎ接合部から、ゲートトレンチ３２に向けて空乏層が拡がる。この空乏層は、ゲートトレンチ３２の底壁に対して第２主面４側の領域に向けて拡がる。各ディープウェル領域７０から拡がる空乏層は、ゲートトレンチ３２の底壁にオーバラップしてもよい。各ディープウェル領域７０の底部から拡がる空乏層が、ゲートトレンチ３２の底壁にオーバラップしてもよい。
ｐｎ接合ダイオードだけを備えるＳｉＣ半導体装置では、トレンチを備えていないという構造上、ＳｉＣ半導体層２内における電界集中の問題は少ない。各ディープウェル領域７０は、トレンチゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づける。これにより、トレンチゲート型のＭＩＳＦＥＴにおいて、ＳｉＣ半導体層２内における電界を緩和できる。
したがって、隣り合う複数のディープウェル領域７０の間のピッチを狭めることは、電界集中を緩和する上で有効である。また、ゲートトレンチ３２の底壁に対して第２主面４側に底部を有する各ディープウェル領域７０によれば、空乏層によってゲートトレンチ３２に対する電界集中を適切に緩和できる。
各ディープウェル領域７０の底部および第２主面４の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域７０の底部および第２主面４の間の距離にバラツキが生じるのを抑制できる。よって、ＳｉＣ半導体層２の耐圧（たとえば破壊耐量）が各ディープウェル領域７０の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
前述のソース主面電極層１３（ソースパッド１４）は、各ソースコンタクト孔５２内において、ソース領域４１、コンタクト領域４２およびソース電極層６７に電気的に接続されている。ソース主面電極層１３（ソースパッド１４）は、ソース領域４１との間でオーミック接触を形成している。
図９Ａに示されたコンタクト領域４２が形成される場合、ソース主面電極層１３は、コンタクト領域４２との間でショットキー接合を形成してもよい。図１１に示されたコンタクト領域４２が形成される場合、ソース主面電極層１３は、コンタクト領域４２との間でオーミック接触またはショットキー接合を形成してもよい。
以上、ＳｉＣ半導体装置６２によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。
図１６は、図１４に対応する領域の平面図であって、本発明の第４実施形態に係るＳｉＣ半導体装置７１を示す平面図である。以下では、第３実施形態に係るＳｉＣ半導体装置６２に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１６を参照して、ＳｉＣ半導体装置７１は、平面視においてストライプ状に形成されたゲートトレンチ３２を含む。つまり、ゲートトレンチ３２は、複数の第１ゲートトレンチ３３および複数の第２ゲートトレンチ３４のいずれか一方だけを含む。ゲートトレンチ３２は、この形態では、第２ゲートトレンチ３４を含まず、複数の第１ゲートトレンチ３３だけを含む。
ボディ領域３１は、この形態では、隣り合う２つのゲートトレンチ３２の間の領域においてゲートトレンチ３２に沿って帯状に延びている。各ソーストレンチ６３は、この形態では、隣り合う２つのゲートトレンチ３２の間の領域に形成されている。
各ソーストレンチ６３は、この形態では、ゲートトレンチ３２に沿って延びる帯状に形成されている。複数のソーストレンチ６３は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。
各ソース領域４１は、ボディ領域３１の表層部においてゲートトレンチ３２およびソーストレンチ６３の間の領域に形成されている。各ソース領域４１は、ゲートトレンチ３２に沿って延びる帯状に形成されている。複数のソース領域４１は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。
各ソース領域４１は、ゲートトレンチ３２の側壁およびソーストレンチ６３の側壁から露出している。ＭＩＳＦＥＴのチャネルは、ボディ領域３１においてゲートトレンチ３２のＳｉＣ単結晶のａ面によって形成された側壁に沿う領域に形成される。
各コンタクト領域４２は、この形態では、ボディ領域３１の表層部において各ソーストレンチ６３の側壁に沿う領域に形成されている。図９Ａに示されたコンタクト領域４２、または、図１１に示された相殺補償型のコンタクト領域４２が形成されていてもよい。この形態では、１つのソーストレンチ６３に対して複数のコンタクト領域４２が間隔を空けて形成されている。具体的な図示は省略されるが、各コンタクト領域４２は、表層領域６８および内壁領域６９（底部領域）を一体的に含む。
各ディープウェル領域７０は、この形態では、ボディ領域３１の表層部において各ソーストレンチ６３の側壁に沿う領域に形成されている。この形態では、複数のソーストレンチ６３に対して１対１対応の関係で複数のディープウェル領域７０が形成されている。つまり、１つのソーストレンチ６３に対して１つのディープウェル領域７０が形成されている。
各ディープウェル領域７０は、平面視において各ソーストレンチ６３に沿って延びる帯状に形成されている。各ディープウェル領域７０は、隣り合う複数のコンタクト領域４２の間の領域において第１主面３から露出していてもよい。
以上、ＳｉＣ半導体装置７１によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。
図１７は、図１５に対応する領域の断面図であって、本発明の第５実施形態に係るＳｉＣ半導体装置７２を示す断面図である。以下では、第３実施形態に係るＳｉＣ半導体装置６２に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１７を参照して、ＳｉＣ半導体装置７２に係る各ソーストレンチ６３の深さは、この形態では、ゲートトレンチ３２の深さ以上である。各ソーストレンチ６３の深さは、より具体的には、ゲートトレンチ３２の深さを超えている。各ソーストレンチ６３の底壁は、ゲートトレンチ３２の底壁に対して第２主面４側に位置している。各ソーストレンチ６３の底壁は、ＳｉＣ半導体基板２１およびＳｉＣエピタキシャル層２２の境界に対してＳｉＣエピタキシャル層２２側に位置している。
法線方向Ｚに関して、各ソーストレンチ６３の深さは、０．５μｍ以上１０μｍ以下であってもよい。ゲートトレンチ３２の深さに対する各ソーストレンチ６３の深さの比は、１．５以上であってもよい。ゲートトレンチ３２の深さに対する各ソーストレンチ６３の深さの比は、２以上であることが好ましい。
以上、ＳｉＣ半導体装置７２によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。ＳｉＣ半導体装置７２に係るソーストレンチ６３の構造は、第４実施形態に係るＳｉＣ半導体装置７１（図１６参照）に適用されてもよい。
図１８は、図１４に対応する領域の平面図であって、本発明の第６実施形態に係るＳｉＣ半導体装置７５を示す平面図である。図１９は、図１８に示すXIX-XIX線に沿う断面図である。図２０は、図１８に示すXX-XX線に沿う断面図である。以下では、ＳｉＣ半導体装置７１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
前述の第３実施形態に係るＳｉＣ半導体装置６２は、各セル領域３９の第１方向Ｘおよび第２方向Ｙに沿う切断面に１つ現れるパターンで形成されたソーストレンチ６３を含む。これに対して、図１８〜図２０を参照して、ＳｉＣ半導体装置７５は、各セル領域３９の第１方向Ｘに沿う切断面に２つ現れるパターンで形成されたソーストレンチ６３を含む。ソーストレンチ６３は、さらに、各セル領域３９の第２方向Ｙに沿う切断面に２つ現れるパターンで形成されている。
各ソーストレンチ６３は、より具体的には、平面視において各セル領域３９の内方領域を区画するように、第１方向Ｘおよび第２方向Ｙに沿って延びる無端状（たとえば四角環状）に形成されている。各ソーストレンチ６３の内周壁を形成する側壁は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。また、各ソーストレンチ６３の外周壁を形成する側壁は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。
各ソーストレンチ６３の平面形状は任意である。各ソーストレンチ６３は、平面視において三角環状、五角環状、六角環状等の多角環状、または、円環状もしくは楕円環状に形成されていてもよい。
各セル領域３９は、ゲートトレンチ３２および各ソーストレンチ６３によって区画されたメサ部７６および環状部７７を含む。メサ部７６および環状部７７は、第１主面３をそれぞれ形成している。各メサ部７６は、各ソーストレンチ６３の内周壁によって区画されている。各メサ部７６は、この形態では、平面視において四角形状に区画されている。各メサ部７６の平面形状は、各ソーストレンチ６３の平面形状に応じて種々の形状を採り得る。
各環状部７７は、各ソーストレンチ６３の外周壁およびゲートトレンチ３２の側壁によって区画されている。各環状部７７は、平面視において無端状（たとえば四角環状）に区画されている。各メサ部７６の平面形状は、ゲートトレンチ３２の平面形状および各ソーストレンチ６３の平面形状に応じて種々の形状を採り得る。
ボディ領域３１は、各セル領域３９においてメサ部７６の表層部および環状部７７の表層部にそれぞれ形成されている。ボディ領域３１は、各セル領域３９においてゲートトレンチ３２の側壁、ならびに、ソーストレンチ６３の内周壁および外周壁から露出している。
各ソース領域４１は、各セル領域３９において環状部７７の表層部に形成されている。ソース領域４１は、各セル領域３９においてゲートトレンチ３２の側壁およびソーストレンチ６３の外周壁から露出している。
各コンタクト領域４２は、ＳｉＣ半導体層２の表層部において各ソーストレンチ６３の内壁に沿う領域に形成されている。図９Ａに示されたコンタクト領域４２、または、図１１に示された相殺補償型のコンタクト領域４２が形成されていてもよい。
各コンタクト領域４２は、各セル領域３９においてメサ部７６の表層部に形成されている。各コンタクト領域４２は、各セル領域３９において環状部７７の表層部に形成されている。各コンタクト領域４２は、ＳｉＣ半導体層２において各ソーストレンチ６３の内壁を被覆する領域に形成されている。各コンタクト領域４２の底部は、各ソーストレンチ６３の底壁に対して平行に形成されていてもよい。
各コンタクト領域４２は、より具体的には、内側表層領域７８、外側表層領域７９および内壁領域８０（底部領域）を一体的に含む。内側表層領域７８は、メサ部７６においてボディ領域３１の表層部に形成されている。内側表層領域７８は、メサ部７６においてボディ領域３１の表層部の全域に形成されている。内側表層領域７８は、ボディ領域３１に電気的に接続されている。
内側表層領域７８は、この形態では、第１主面３に対して平行に延びる底部を有している。内側表層領域７８は、ソーストレンチ６３の内周壁から露出している。メサ部７６において第１主面３から露出する露出部の全域は、コンタクト領域４２によって形成されている。
内側表層領域７８は、平面視においてソーストレンチ６３の内周壁に沿って帯状に延び、メサ部７６からボディ領域３１を露出させていてもよい。内側表層領域７８は、平面視においてソーストレンチ６３の内周壁に沿う無端状（たとえば四角環状）に形成されていてもよい。この場合、内側表層領域７８は、メサ部７６の中央部からボディ領域３１を露出させていてもよい。
外側表層領域７９は、環状部７７においてボディ領域３１の表層部に形成されている。外側表層領域７９は、ボディ領域３１およびソース領域４１に電気的に接続されている。外側表層領域７９は、ボディ領域３１の表層部においてソーストレンチ６３の外周壁に沿う領域に選択的に形成されている。
外側表層領域７９は、この形態では、第１主面３に対して平行に延びる底部を有している。外側表層領域７９の深さは、内側表層領域７８の深さとほぼ等しい。外側表層領域７９は、ソース領域４１の底部に対して第１主面３側の領域に位置している。外側表層領域７９の底部は、この形態では、第１主面３およびソース領域４１の底部の間の領域に位置している。外側表層領域７９の底部は、ボディ領域３１の底部およびソース領域４１の底部の間の領域に位置していてもよい。
外側表層領域７９は、この形態では、ソーストレンチ６３の外周壁からゲートトレンチ３２に向けて引き出されている。外側表層領域７９は、ゲートトレンチ３２からソーストレンチ６３側に間隔を空けて形成されている。外側表層領域７９の端部は、ゲートトレンチ３２およびソーストレンチ６３の間の領域に位置している。
この形態では、複数の外側表層領域７９が、ボディ領域３１の表層部においてソーストレンチ６３の外周壁に沿う領域に選択的に形成されている。複数の外側表層領域７９は、ソーストレンチ６３の外周壁に沿って間隔を空けて形成されている。この形態では、ソーストレンチ６３において第１方向Ｘに延びる２つの外周壁および第２方向Ｙに延びる２つの外周壁に対して１つずつ外側表層領域７９が形成されている。
ソーストレンチ６３において第１方向Ｘに延びる２つの外周壁に沿って形成された２つの外側表層領域７９は、第２方向Ｙに対向している。ソーストレンチ６３において第１方向Ｘに延びる２つの外周壁に沿って形成された２つの外側表層領域７９は、第２方向Ｙに対向しないように第１方向Ｘにずれて形成されていてもよい。
ソーストレンチ６３において第２方向Ｙに延びる２つの外周壁に沿って形成された２つの外側表層領域７９は、第１方向Ｘに対向している。ソーストレンチ６３において第２方向Ｙに延びる２つの外周壁に沿って形成された２つの外側表層領域７９は、第１方向Ｘに対向しないように第２方向Ｙにずれて形成されていてもよい。
複数の外側表層領域７９が、各ソーストレンチ６３の外周壁に形成されていてもよい。また、ソーストレンチ６３の外周壁に沿って帯状に延びる外側表層領域７９が形成されていてもよい。また、ソーストレンチ６３の外周壁を取り囲む無端状（たとえば四角環状）の外側表層領域７９が形成されていてもよい。
内壁領域８０は、内側表層領域７８および外側表層領域７９（ソース領域４１の底部）に対して第２主面４側の領域に位置している。内壁領域８０は、第１領域８１および第２領域８２を含む。第１領域８１は、内側表層領域７８に接続され、ソーストレンチ６３の内周壁を被覆している。第２領域８２は、外側表層領域７９に接続され、ソーストレンチ６３の外周壁を被覆している。
第１領域８１は、ソーストレンチ６３の内周壁および底壁を接続する角部を被覆している。第１領域８１は、ソーストレンチ６３の内周壁から角部を介してソーストレンチ６３の底壁を被覆している。第１領域８１は、ソーストレンチ６３の底壁に位置する第１端部を有している。
第２領域８２は、ソーストレンチ６３の外周壁および底壁を接続する角部を被覆している。第２領域８２は、ソーストレンチ６３の外周壁から角部を介してソーストレンチ６３の底壁を被覆している。第２領域８２は、ソーストレンチ６３の底壁に位置する第２端部を有している。第２領域８２の第２端部は、ソーストレンチ６３の底壁において第１領域８１の第１端部に連なっている。
相殺補償型のコンタクト領域４２（図１１も併せて参照）が採用される場合、内側表層領域７８はソース領域４１に接しないので、内側表層領域７８のｐ型不純物（アクセプタ）がソース領域４１のｎ型不純物（ドナー）によって相殺補償されることが抑制される。また、内壁領域８０はソース領域４１に接しないので、内壁領域８０のｐ型不純物（アクセプタ）がソース領域４１のｎ型不純物（ドナー）によって相殺補償されることが抑制される。
一方、外側表層領域７９のｐ型不純物（アクセプタ）の一部は、ソース領域４１のｎ型不純物（ドナー）によって相殺補償される。これにより、各コンタクト領域４２の外側表層領域７９が相殺補償型となる。このように、各コンタクト領域４２は、表層部側の領域において相殺補償された領域（外側表層領域７９）を有し、底部側の領域において相殺補償されていない領域（内壁領域８０）を有している。
各ディープウェル領域７０は、第３実施形態に係るＳｉＣ半導体装置６２の場合と同様に、各コンタクト領域４２を被覆するように各ソーストレンチ６３の内壁に沿って形成されている。
以上、ＳｉＣ半導体装置７５によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。
図２１は、図１９に対応する領域の断面図であって、本発明の第７実施形態に係るＳｉＣ半導体装置８５を示す断面図である。以下では、第６実施形態に係るＳｉＣ半導体装置７５に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２１を参照して、ＳｉＣ半導体装置８５に係る各ソーストレンチ６３の深さは、この形態では、ゲートトレンチ３２の深さ以上である。各ソーストレンチ６３の深さは、より具体的には、ゲートトレンチ３２の深さを超えている。各ソーストレンチ６３の底壁は、ゲートトレンチ３２の底壁に対して第２主面４側に位置している。各ソーストレンチ６３の底壁は、ＳｉＣ半導体基板２１およびＳｉＣエピタキシャル層２２の境界に対してＳｉＣエピタキシャル層２２側に位置している。
法線方向Ｚに関して、各ソーストレンチ６３の深さは、０．５μｍ以上１０μｍ以下であってもよい。ゲートトレンチ３２の深さに対する各ソーストレンチ６３の深さの比は、１．５以上であってもよい。ゲートトレンチ３２の深さに対する各ソーストレンチ６３の深さの比は、２以上であることが好ましい。
以上、ＳｉＣ半導体装置８５によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。
図２２は、本発明の第８実施形態に係るＳｉＣ半導体装置１０１を示す平面図である。図２３は、図２２から樹脂層１１８を取り除いた平面図である。
図２２および図２３を参照して、ＳｉＣ半導体装置１０１は、ＳｉＣ半導体層１０２を含む。ＳｉＣ半導体層１０２は、六方晶からなるＳｉＣ単結晶の一例としての４Ｈ−ＳｉＣ単結晶を含む。ＳｉＣ半導体層１０２は、直方体形状のチップ状に形成されている。
ＳｉＣ半導体層１０２は、一方側の第１主面１０３、他方側の第２主面１０４、ならびに、第１主面１０３および第２主面１０４を接続する側面１０５Ａ，１０５Ｂ，１０５Ｃ，１０５Ｄを有している。第１主面１０３および第２主面１０４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。
第１主面１０３は、半導体素子が形成された素子形成面である。第２主面１０４は、研削痕を有する研削面からなってもよい。第１主面１０３および第２主面１０４は、この形態では、ＳｉＣ単結晶のｃ面に面している。第１主面１０３は、（０００１）面（シリコン面）に面している。第２主面１０４は、ＳｉＣ単結晶の（０００−１）面（カーボン面）に面している。第１主面１０３は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に１０°以下の角度で傾斜したオフ角θを有している。法線方向Ｚは、ＳｉＣ単結晶のｃ軸（［０００１］方向）に対してオフ角θ分だけ傾斜している。
オフ角θは、０°以上５．０°以下であってもよい。オフ角θは、０°以上１．０°以下、１．０°以上１．５°以下、１．５°以上２．０°以下、２．０°以上２．５°以下、２．５°以上３．０°以下、３．０°以上３．５°以下、３．５°以上４．０°以下、４．０°以上４．５°以下、または、４．５°以上５．０°以下の角度の範囲に設定されてもよい。オフ角θは、０°を超えていることが好ましい。オフ角θは、４．０°未満であってもよい。
オフ角θは、３．０°以上４．５°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、３．０°以上３．５°以下、または、３．５°以上４．０°以下の角度の範囲に設定されていることが好ましい。オフ角θは、１．５°以上３．０°以下の角度の範囲に設定されていてもよい。この場合、オフ角θは、１．５°以上２．０°以下、または、２．０°以上２．５°以下の角度の範囲に設定されていることが好ましい。
側面１０５Ａ〜１０５Ｄは、より具体的には、第１側面１０５Ａ、第３側面１０５Ｃおよび第４側面１０５Ｄを含む。第１側面１０５Ａおよび第３側面１０５Ｃは、この形態では、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに対向している。第１側面１０５Ａおよび第３側面１０５Ｃは、平面視においてＳｉＣ半導体層１０２の短辺を形成している。
第２側面１０５Ｂおよび第４側面１０５Ｄは、この形態では、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第２側面１０５Ｂおよび第４側面１０５Ｄは、平面視においてＳｉＣ半導体層１０２の長辺を形成している。第２方向Ｙは、より具体的には第１方向Ｘに直交する方向である。側面１０５Ａ〜１０５Ｄの長さは、それぞれ、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）であってもよい。
側面１０５Ａ〜１０５Ｄは、ＳｉＣ単結晶の結晶面に面する平滑な劈開面からそれぞれなってもよい。側面１０５Ａ〜１０５Ｄは、研削痕を有する研削面からそれぞれなってもよい。第１方向Ｘは、この形態では、ＳｉＣ単結晶のｍ軸方向（［１−１００］方向）に設定されている。また、第２方向Ｙは、ＳｉＣ単結晶のａ軸方向（［１１−２０］方向）に設定されている。
つまり、第１側面１０５Ａおよび第３側面１０５Ｃは、ＳｉＣ単結晶のａ面によって形成され、ＳｉＣ単結晶のａ軸方向に対向している。第１側面１０５Ａは、ＳｉＣ単結晶の（−１−１２０）面によって形成されている。第３側面１０５Ｃは、ＳｉＣ単結晶の（１１−２０）面によって形成されている。また、第２側面１０５Ｂおよび第４側面１０５Ｄは、ＳｉＣ単結晶のｍ面によって形成され、ＳｉＣ単結晶のｍ軸方向に対向している。第２側面１０５Ｂは、ＳｉＣ単結晶の（−１１００）面によって形成されている。第４側面１０５Ｄは、ＳｉＣ単結晶の（１−１００）面によって形成されている。
第１側面１０５Ａおよび第３側面１０５Ｃは、第１主面１０３の法線を基準にしたとき、法線に対してＳｉＣ単結晶のｃ軸方向（［０００１］方向）に向けて傾斜した傾斜面を形成していてもよい。第１側面１０５Ａおよび第３側面１０５Ｃは、第１主面１０３の法線を０°としたとき、第１主面１０３の法線に対してオフ角θに応じた角度で傾斜していてもよい。オフ角θに応じた角度は、オフ角θと等しくてもよいし、０°を超えてオフ角θ未満の角度であってもよい。
ＳｉＣ半導体層１０２は、アクティブ領域１０６および外側領域１０７を含む。アクティブ領域１０６は、縦型のＭＩＳＦＥＴが形成された領域である。アクティブ領域１０６は、平面視において、側面１０５Ａ〜１０５Ｄから内方領域に間隔を空けてＳｉＣ半導体層１０２の中央部に形成されている。アクティブ領域１０６は、平面視において側面１０５Ａ〜１０５Ｄに平行な４辺を有する四角形状（この形態では長方形状）に形成されている。
外側領域１０７は、アクティブ領域１０６の外側の領域である。外側領域１０７は、側面１０５Ａ〜１０５Ｄおよびアクティブ領域１０６の間の領域に形成されている。外側領域１０７は、平面視においてアクティブ領域１０６を取り囲む無端状（この形態では四角環状）に形成されている。
ＳｉＣ半導体装置１０１は、第１主面１０３の上に形成された第１主面電極層の１つのとしてのゲート主面電極層１０８を含む。ゲート主面電極層１０８には、ゲート電圧が印加される。ゲート電圧は、１０Ｖ以上５０Ｖ以下（たとえば３０Ｖ程度）であってもよい。ゲート主面電極層１０８は、ゲートパッド１０９およびゲートフィンガー１１０，１１１を含む。ゲートパッド１０９およびゲートフィンガー１１０，１１１は、アクティブ領域１０６に配置されている。
ゲートパッド１０９は、平面視において第１側面１０５Ａに沿う領域に形成されている。ゲートパッド１０９は、この形態では、平面視において第１側面１０５Ａの中央部に沿う領域に形成されている。ゲートパッド１０９は、平面視において四角形状に形成されていてもよい。ゲートパッド１０９は、平面視において側面１０５Ａ〜１０５Ｄのうちの任意の２つを接続する角部に沿って形成されていてもよい。
ゲートフィンガー１１０，１１１は、外側ゲートフィンガー１１０および内側ゲートフィンガー１１１を含む。外側ゲートフィンガー１１０は、ゲートパッド１０９から引き出されており、アクティブ領域１０６の周縁に沿って帯状に延びている。外側ゲートフィンガー１１０は、この形態では、３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成され、アクティブ領域１０６の内方領域を３方向から区画している。
外側ゲートフィンガー１１０は、一対の開放端部１１２，１１３を有している。一対の開放端部１１２，１１３は、アクティブ領域１０６の内方領域を挟んでゲートパッド１０９と対向する領域に形成されている。一対の開放端部１１２，１１３は、この形態では、第３側面１０５Ｃに沿う領域に形成されている。
内側ゲートフィンガー１１１は、ゲートパッド１０９からアクティブ領域１０６の内方領域に引き出されている。内側ゲートフィンガー１１１は、アクティブ領域１０６の内方領域を帯状に延びている。内側ゲートフィンガー１１１は、ゲートパッド１０９から第３側面１０５Ｃに向けて延びている。
ＳｉＣ半導体装置１０１は、第１主面１０３の上に形成された第１主面電極層の１つのとしてのソース主面電極層１１４を含む。ソース主面電極層１１４には、ソース電圧が印加される。ソース電圧は、基準電圧（たとえばＧＮＤ電圧）であってもよい。ソース主面電極層１１４は、この形態では、ソースパッド１１５、ソース引き回し配線１１６およびソース接続部１１７を含む。
ソースパッド１１５は、ゲート主面電極層１０８から間隔を空けてアクティブ領域１０６に形成されている。ソースパッド１１５は、ゲートパッド１０９およびゲートフィンガー１１０，１１１によって区画されたＣ字形状（図２２および図２３では逆Ｃ字形状）の領域を被覆するように、平面視においてＣ字形状（図２２および図２３では逆Ｃ字形状）に形成されている。
ソース引き回し配線１１６は、外側領域１０７に形成されている。ソース引き回し配線１１６は、アクティブ領域１０６に沿って帯状に延びている。ソース引き回し配線１１６は、この形態では、平面視においてアクティブ領域１０６を取り囲む無端状（この形態では四角環状）に形成されている。ソース引き回し配線１１６は、外側領域１０７においてＳｉＣ半導体層１０２に電気的に接続されている。
ソース接続部１１７は、ソースパッド１１５およびソース引き回し配線１１６を接続している。ソース接続部１１７は、外側ゲートフィンガー１１０の一対の開放端部１１２，１１３の間の領域に設けられている。ソース接続部１１７は、ソースパッド１１５からアクティブ領域１０６および外側領域１０７の間の境界領域を横切り、ソース引き回し配線１１６に接続されている。
アクティブ領域１０６に形成されたＭＩＳＦＥＴは、その構造上、ｎｐｎ型の寄生バイポーラトランジスタを含む。外側領域１０７で生じたアバランシェ電流がアクティブ領域１０６に流れ込むと、寄生バイポーラトランジスタがオン状態となる。この場合、たとえばラッチアップにより、ＭＩＳＦＥＴの制御が不安定になる可能性がある。
そこで、ＳｉＣ半導体装置１０１では、ソース主面電極層１１４の構造を利用して、外側領域１０７で生じたアバランシェ電流を吸収するアバランシェ電流吸収構造を形成している。より具体的には、外側領域１０７で生じたアバランシェ電流は、ソース引き回し配線１１６によって吸収される。ソース引き回し配線１１６によって吸収されたアバランシェ電流は、ソース接続部１１７を介してソースパッド１１５に至る。
ソースパッド１１５に外部接続用の導線（たとえばボンディングワイヤ）が接続されている場合、アバランシェ電流は、この導線によって取り出される。これにより、外側領域１０７で生じた不所望な電流によって寄生バイポーラトランジスタがオン状態になるのを抑制できる。よって、ラッチアップを抑制できるから、ＭＩＳＦＥＴの制御の安定性を高めることができる。
ＳｉＣ半導体装置１０１は、第１主面１０３の上に形成された樹脂層１１８を含む。図２２では、樹脂層１１８がハッチングによって示されている。樹脂層１１８は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層１１８は、この形態では、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含む。樹脂層１１８は、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含んでいてもよい。
樹脂層１１８は、ゲート主面電極層１０８およびソース主面電極層１１４を選択的に被覆している。樹脂層１１８は、ゲートパッド開口１１９およびソースパッド開口１２０を含む。ゲートパッド開口１１９は、ゲートパッド１０９を露出させている。ソースパッド開口１２０は、ソースパッド１１５を露出させている。
樹脂層１１８の周縁部１１８ａは、側面１０５Ａ〜１０５Ｄから内方領域に間隔を空けて形成されている。これにより、樹脂層１１８は、平面視において側面１０５Ａ〜１０５Ｄとの間でＳｉＣ半導体層１０２の周縁部を露出させるダイシングストリートＤＳを区画している。ダイシングストリートＤＳによれば、樹脂層１１８を物理的に切断する必要がなくなる。したがって、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１０１を円滑に切り出すことができる。また、側面１０５Ａ〜１０５Ｄからの絶縁距離を増加させることができる。
ダイシングストリートＤＳの幅は、１μｍ以上２５μｍ以下であってもよい。ダイシングストリートＤＳの幅は、ダイシングストリートＤＳが延びる方向に直交する方向の幅である。ダイシングストリートＤＳの幅は、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。
図２４は、図２３に示す領域XXIVの拡大図であって、第１主面１０３の構造を説明するための図である。図２５は、図２４に示すXXV-XXV線に沿う断面図である。図２６は、図２４に示すXXVI-XXVI線に沿う断面図である。図２７は、図２５に示す領域XXVIIの拡大図である。図２８は、図２３に示すXXVIII-XXVIII線に沿う断面図である。図２９は、図２８に示す領域XXIXの拡大図である。
図２４〜図２８を参照して、ＳｉＣ半導体層１０２は、この形態では、ｎ＋型のＳｉＣ半導体基板１２１およびｎ型のＳｉＣエピタキシャル層１２２を含む積層構造を有している。ＳｉＣ半導体基板１２１は、ＭＩＳＦＥＴのドレイン領域１２６として形成されている。ＳｉＣエピタキシャル層１２２は、ＭＩＳＦＥＴのドリフト領域１２７として形成されている。ＳｉＣ半導体基板１２１によって、第２主面１０４が形成されている。ＳｉＣエピタキシャル層１２２によって、第１主面１０３が形成されている。ＳｉＣ半導体基板１２１およびＳｉＣエピタキシャル層１２２によって、側面１０５Ａ〜１０５Ｄが形成されている。
ＳｉＣ半導体基板１２１の厚さは、１μｍ以上１０００μｍ未満であってもよい。ＳｉＣ半導体基板１２１の厚さは、１μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、４００μｍ以上５００μｍ以下、５００μｍ以上６００μｍ以下、６００μｍ以上７００μｍ以下、７００μｍ以上８００μｍ以下、８００μｍ以上９００μｍ以下、または、９００μｍ以上１０００μｍ以下であってもよい。ＳｉＣ半導体基板１２１の厚さは、１０μｍ以上１５０μｍ以下であることが好ましい。ＳｉＣ半導体基板１２１の薄化によって、電流経路の短縮による抵抗値の低減を図ることができる。
ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、ＳｉＣ半導体基板１２１のｎ型不純物濃度以下である。ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、より具体的には、ＳｉＣ半導体基板１２１のｎ型不純物濃度未満である。ＳｉＣ半導体基板１２１のｎ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。ＳｉＣエピタキシャル層１２２のｎ型不純物濃度は、１．０×１０１５ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。
ＳｉＣエピタキシャル層１２２は、この形態では、法線方向Ｚに沿って異なるｎ型不純物濃度を有する複数の領域を有している。ＳｉＣエピタキシャル層１２２は、より具体的には、ｎ型不純物濃度が比較的高い高濃度領域１２３、および、高濃度領域１２３に対してｎ型不純物濃度が低い低濃度領域１２４を含む。
高濃度領域１２３のｎ型不純物濃度は、１．０×１０１６ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。低濃度領域１２４のｎ型不純物濃度は、１．０×１０１５ｃｍ−３以上１．０×１０１６ｃｍ−３以下であってもよい。
高濃度領域１２３は、第１主面１０３側の領域に形成されている。低濃度領域１２４は、高濃度領域１２３に対して第２主面１０４側の領域に形成されている。高濃度領域１２３の厚さは、低濃度領域１２４の厚さ以下である。高濃度領域１２３の厚さは、より具体的には、低濃度領域１２４の厚さ未満である。高濃度領域１２３の厚さは、ＳｉＣエピタキシャル層１２２の総厚さの２分の１未満である。
ＳｉＣエピタキシャル層１２２の厚さは、１μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層１２２の厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、または、９０μｍ以上１００μｍ以下であってもよい。ＳｉＣエピタキシャル層１２２の厚さは、ＳｉＣ半導体基板１２１の厚さ未満であることが好ましい。ＳｉＣエピタキシャル層１２２の厚さは、５μｍ以上１５μｍ以下であることが好ましい。
ＳｉＣ半導体装置１０１は、第２主面１０４の上に形成された第２主面電極層としてのドレイン電極層１２５を含む。ドレイン電極層１２５は、第２主面１０４との間でオーミック接触を形成している。ドレイン電極層１２５には、ドレイン電圧が印加される。オフ時においてソース主面電極層１１４およびドレイン電極層１２５の間に印加可能な最大電圧は、１０００Ｖ以上１００００Ｖ以下であってもよい。
ドレイン電極層１２５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極層１２５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極層１２５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。ドレイン電極層１２５は、第２主面１０４からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層およびＡｇ層を含む積層構造を有していてもよい。
ＳｉＣ半導体装置１０１は、アクティブ領域１０６において第１主面１０３の表層部に形成されたｐ型のボディ領域１３１を含む。ボディ領域１３１は、この形態では、第１主面１０３においてアクティブ領域１０６を形成する領域の全域に形成されている。つまり、ボディ領域１３１は、アクティブ領域１０６を画定している。
ボディ領域１３１のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。ボディ領域１３１のｐ型不純物濃度のピーク値の下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。
ＳｉＣ半導体装置１０１は、アクティブ領域１０６において第１主面１０３の表層部に形成された複数のゲートトレンチ１３２（トレンチ）を含む。複数のゲートトレンチ１３２は、第１方向Ｘに沿って延びる帯状にそれぞれ形成され、第２方向Ｙに沿って間隔を空けて形成されている。複数のゲートトレンチ１３２は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。
各ゲートトレンチ１３２の一端部は、アクティブ領域１０６の一方側の周縁部に位置している。各ゲートトレンチ１３２の他端部は、アクティブ領域１０６の他方側の周縁部に位置している。各ゲートトレンチ１３２は、この形態では、アクティブ領域１０６において一方側（第２側面１０５Ｂ側）の周縁部から他方側（第４側面１０５Ｄ側）の周縁部に向けて帯状に延びている。各ゲートトレンチ１３２は、アクティブ領域１０６において一方側の周縁部および他方側の周縁部の間の中間部を横切っている。
各ゲートトレンチ１３２の長さは、０．５ｍｍ以上であってもよい。各ゲートトレンチ１３２の長さは、図２６に示す断面において、各ゲートトレンチ１３２およびゲートフィンガー１１０，１１１の接続部分側の端部から、反対側の端部までの長さである。各ゲートトレンチ１３２の長さは、この形態では、１ｍｍ以上１０ｍｍ以下（たとえば２ｍｍ以上５ｍｍ以下）である。単位面積当たりの１つまたは複数のゲートトレンチ１３２の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
各ゲートトレンチ１３２は、アクティブトレンチ部１３３およびコンタクトトレンチ部１３４を一体的に含む。アクティブトレンチ部１３３は、アクティブ領域１０６においてＭＩＳＦＥＴのチャネルに沿う部分である。コンタクトトレンチ部１３４は、主としてゲートトレンチ１３２において外側ゲートフィンガー１１０とのコンタクトを目的とした部分である。
コンタクトトレンチ部１３４は、アクティブトレンチ部１３３からアクティブ領域１０６の周縁部に引き出されている。コンタクトトレンチ部１３４は、外側ゲートフィンガー１１０の直下の領域に形成されている。コンタクトトレンチ部１３４の引き出し量は任意である。
各ゲートトレンチ１３２は、ボディ領域１３１を貫通し、ドリフト領域１２７（ＳｉＣエピタキシャル層１２２）に至っている。各ゲートトレンチ１３２は、側壁および底壁を含む。各ゲートトレンチ１３２の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各ゲートトレンチ１３２の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
各ゲートトレンチ１３２の側壁は、法線方向Ｚに沿って延びていてもよい。各ゲートトレンチ１３２の側壁は、第１主面１０３に対してほぼ垂直に形成されていてもよい。ＳｉＣ半導体層１０２内において各ゲートトレンチ１３２の側壁が第１主面１０３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。各ゲートトレンチ１３２は、底面積が開口面積未満の先細り形状に形成されていてもよい。
各ゲートトレンチ１３２の底壁は、ドリフト領域１２７（ＳｉＣエピタキシャル層１２２）に位置している。各ゲートトレンチ１３２の底壁は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２３に位置している。各ゲートトレンチ１３２の底壁は、ＳｉＣ単結晶のｃ面に面している。各ゲートトレンチ１３２の底壁は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角θを有している。各ゲートトレンチ１３２の底壁は、第１主面１０３に対して平行に形成されていてもよい。各ゲートトレンチ１３２の底壁は、第２主面１０４に向かう凸湾曲状に形成されていてもよい。
法線方向Ｚに関して、各ゲートトレンチ１３２の深さは、０．５μｍ以上３．０μｍ以下であってもよい。各ゲートトレンチ１３２の深さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。
各ゲートトレンチ１３２の第２方向Ｙに沿う幅は、０．１μｍ以上２μｍ以下であってもよい。各ゲートトレンチ１３２の幅は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２μｍ以下であってもよい。
図２７を参照して、各ゲートトレンチ１３２の開口エッジ部１３６は、第１主面１０３から各ゲートトレンチ１３２の内方に向かって下り傾斜した傾斜部１３７を含む。各ゲートトレンチ１３２の開口エッジ部１３６は、第１主面１０３および各ゲートトレンチ１３２の側壁を接続する角部である。
傾斜部１３７は、この形態では、ＳｉＣ半導体層１０２の内方に向かう凹湾曲状に形成されている。傾斜部１３７は、各ゲートトレンチ１３２の内方に向かう凸湾曲状に形成されていてもよい。傾斜部１３７は、各ゲートトレンチ１３２の開口エッジ部１３６に対する電界集中を緩和する。
ＳｉＣ半導体装置１０１は、各ゲートトレンチ１３２の内壁に形成されたゲート絶縁層１３８を含む。また、ＳｉＣ半導体装置１０１は、ゲート絶縁層１３８を挟んで各ゲートトレンチ１３２に埋設されたゲート電極層１３９を含む。図２４では、ゲート絶縁層１３８およびゲート電極層１３９がハッチングによって示されている。
ゲート絶縁層１３８は、ゲートトレンチ１３２の内壁面に沿って膜状に形成され、ゲートトレンチ１３２内においてリセス空間を区画している。ゲート絶縁層１３８は、第１領域１３８ａ、第２領域１３８ｂおよび第３領域１３８ｃを含む。第１領域１３８ａは、ゲートトレンチ１３２の側壁に沿って形成されている。第２領域１３８ｂは、ゲートトレンチ１３２の底壁に沿って形成されている。第３領域１３８ｃは、第１主面１０３に沿って形成されている。
第１領域１３８ａの厚さＴａは、第２領域１３８ｂの厚さＴｂおよび第３領域１３８ｃの厚さＴｃ未満である。第１領域１３８ａの厚さＴａに対する第２領域１３８ｂの厚さＴｂの比Ｔｂ／Ｔａは、２以上５以下であってもよい。第１領域１３８ａの厚さＴａに対する第３領域１３８ｃの厚さＴｃの比Ｔｃ／Ｔａは、２以上５以下であってもよい。
第１領域１３８ａの厚さＴａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１３８ｂの厚さＴｂは、０．０５μｍ以上０．５μｍ以下であってもよい。第３領域１３８ｃの厚さＴｃは、０．０５μｍ以上０．５μｍ以下であってもよい。
第１領域１３８ａの薄化によって、ボディ領域１３１において各ゲートトレンチ１３２の側壁近傍の領域に誘起されるキャリアの増加を抑制できる。これにより、チャネル抵抗の増加を抑制できる。第２領域１３８ｂの厚化によって、各ゲートトレンチ１３２の底壁に対する電界集中を緩和できる。
第３領域１３８ｃの厚化によって、各ゲートトレンチ１３２の開口エッジ部１３６近傍におけるゲート絶縁層１３８の耐圧を向上できる。また、第３領域１３８ｃの厚化によって、エッチング法に起因する第３領域１３８ｃの消失を抑制できる。これにより、エッチング法に起因する第１領域１３８ａのさらなる消失を抑制できる。よって、ゲート電極層１３９を、ゲート絶縁層１３８を挟んでＳｉＣ半導体層１０２（ボディ領域１３１）に適切に対向させることができる。
ゲート絶縁層１３８は、さらに、各ゲートトレンチ１３２の開口エッジ部１３６において各ゲートトレンチ１３２内に向けて膨出した膨出部１３８ｄを含む。膨出部１３８ｄは、ゲート絶縁層１３８の第１領域１３８ａおよび第３領域１３８ｃを接続する角部に形成されている。膨出部１３８ｄは、各ゲートトレンチ１３２の内方に向かって凸湾曲状に張り出している。
膨出部１３８ｄは、各ゲートトレンチ１３２の開口エッジ部１３６において各ゲートトレンチ１３２の開口を狭めている。膨出部１３８ｄは、開口エッジ部１３６において、ゲート絶縁層１３８の絶縁耐圧を高めている。膨出部１３８ｄを有さないゲート絶縁層１３８が形成されていてもよい。また、一様な厚さを有するゲート絶縁層１３８が形成されていてもよい。
ゲート絶縁層１３８は、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮ）層、酸化アルミニウム（Ａｌ２Ｏ３）層、酸化ジルコニウム（ＺｒＯ２）層および酸化タンタル（Ｔａ２Ｏ３）層のうちの少なくとも１種を含む。ゲート絶縁層１３８は、第１主面１０３側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。
ゲート絶縁層１３８は、第１主面１０３側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ゲート絶縁層１３８は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ゲート絶縁層１３８は、この形態では、ＳｉＯ２層からなる単層構造を有している。
ゲート電極層１３９は、各ゲートトレンチ１３２においてゲート絶縁層１３８によって区画されたリセス空間に埋め込まれている。ゲート電極層１３９は、ゲート電圧によって制御される。ゲート電極層１３９は、各ゲートトレンチ１３２の開口側に位置する上端部を有している。ゲート電極層１３９の上端部は、各ゲートトレンチ１３２の底壁に向かって窪んだ凹湾曲状に形成されている。ゲート電極層１３９の上端部は、ゲート絶縁層１３８の膨出部１３８ｄに沿って括れた括れ部を有している。
ゲート電極層１３９の断面積（各ゲートトレンチ１３２が延びる方向に直交する断面積）は、０．０５μｍ２以上０．５μｍ２以下であってもよい。ゲート電極層１３９の断面積は、ゲート電極層１３９の深さおよびゲート電極層１３９の幅の積で定義される。ゲート電極層１３９の深さは、ゲート電極層１３９の上端部から下端部までの距離である。ゲート電極層１３９の幅は、ゲート電極層１３９の上端部および下端部の間の中間位置におけるゲートトレンチ１３２の幅である。ゲート電極層１３９の上端部が曲面（この形態では凹湾曲状）である場合、ゲート電極層１３９の上端部の位置は、ゲート電極層１３９の上面の中間位置とする。
ゲート電極層１３９は、ｐ型不純物が添加されたｐ型ポリシリコンを含む。ゲート電極層１３９のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度以上である。ゲート電極層１３９のｐ型不純物濃度は、より具体的には、ボディ領域１３１のｐ型不純物濃度を超えている。
ゲート電極層１３９のｐ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２２ｃｍ−３以下であってもよい。ゲート電極層１３９のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。ゲート電極層１３９のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。
図２４および図２６を参照して、ＳｉＣ半導体装置１０１は、アクティブ領域１０６において第１主面１０３の上に形成されたゲート配線層１４０を含む。ゲート配線層１４０は、より具体的には、ゲート絶縁層１３８の第３領域１３８ｃの上に形成されている。ゲート配線層１４０は、ゲート電極層１３９、ゲートパッド１０９およびゲートフィンガー１１０，１１１に電気的に接続される。図２６では、ゲート配線層１４０がハッチングによって示されている。
ゲート配線層１４０は、この形態では、ＳｉＣ半導体層１０２の３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成され、アクティブ領域１０６の内方領域を３方向から区画している。ゲート配線層１４０は、外側ゲートフィンガー１１０に沿って形成されている。
ゲート配線層１４０は、各ゲートトレンチ１３２のコンタクトトレンチ部１３４から露出するゲート電極層１３９に接続されている。ゲート配線層１４０は、この形態では、各ゲートトレンチ１３２から第１主面１０３の上に引き出されたゲート電極層１３９の引き出し部によって形成されている。ゲート配線層１４０の上端部は、ゲート電極層１３９の上端部に接続されている。
図２４、図２５および図２７を参照して、ＳｉＣ半導体装置１０１は、アクティブ領域１０６において第１主面１０３に形成された複数のソーストレンチ１４５（第２トレンチ）を含む。各ソーストレンチ１４５は、隣り合う２つのゲートトレンチ１３２の間の領域に形成されている。複数のソーストレンチ１４５は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸方向）に沿って延びる帯状にそれぞれ形成されている。複数のソーストレンチ１４５は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。第２方向Ｙに関して、隣り合うソーストレンチ１４５の中央部間のピッチは、１．５μｍ以上３μｍ以下であってもよい。
各ソーストレンチ１４５は、ボディ領域１３１を貫通し、ドリフト領域１２７（ＳｉＣエピタキシャル層１２２）に至っている。各ソーストレンチ１４５は、側壁および底壁を含む。各ソーストレンチ１４５の長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各ソーストレンチ１４５の短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
各ソーストレンチ１４５の側壁は、法線方向Ｚに沿って延びていてもよい。各ソーストレンチ１４５の側壁は、第１主面１０３に対してほぼ垂直に形成されていてもよい。ＳｉＣ半導体層１０２内において各ソーストレンチ１４５の側壁が第１主面１０３に対して成す角度は、９０°以上９５°以下（たとえば９１°以上９３°以下）であってもよい。各ソーストレンチ１４５は、底面積が開口面積未満の先細り形状に形成されていてもよい。
各ソーストレンチ１４５の底壁は、ドリフト領域１２７（ＳｉＣエピタキシャル層１２２）に位置している。各ソーストレンチ１４５の底壁は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２３に位置している。各ソーストレンチ１４５の底壁は、各ゲートトレンチ１３２の底壁に対して第２主面１０４側に位置している。各ソーストレンチ１４５の底壁は、各ゲートトレンチ１３２の底壁および低濃度領域１２４の間の領域に位置している。
各ソーストレンチ１４５の底壁は、ＳｉＣ単結晶のｃ面に面している。各ソーストレンチ１４５の底壁は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角θを有している。各ソーストレンチ１４５の底壁は、第１主面１０３に対して平行に形成されていてもよい。各ソーストレンチ１４５の底壁は、第２主面１０４に向かう凸湾曲状に形成されていてもよい。
各ソーストレンチ１４５の深さは、この形態では、各ゲートトレンチ１３２の深さ以上である。各ソーストレンチ１４５の深さは、より具体的には、各ゲートトレンチ１３２の深さを超えている。法線方向Ｚに関して、各ソーストレンチ１４５の深さは、０．５μｍ以上１０μｍ以下（たとえば２μｍ程度）であってもよい。
各ゲートトレンチ１３２の深さに対する各ソーストレンチ１４５の深さの比は、１．５以上であってもよい。各ゲートトレンチ１３２の深さに対する各ソーストレンチ１４５の深さの比は、２以上であることが好ましい。各ゲートトレンチ１３２の深さと等しい深さを有するソーストレンチ１４５が形成されてもよい。
各ソーストレンチ１４５の第１方向幅は、各ゲートトレンチ１３２の第１方向幅以上であってもよい。各ソーストレンチ１４５の第１方向幅は、各ゲートトレンチ１３２の第１方向幅とほぼ等しくてもよい。各ソーストレンチ１４５の第１方向幅は、０．１μｍ以上２μｍ以下（たとえば０．５μｍ程度）であってもよい。
ＳｉＣ半導体装置１０１は、各ソーストレンチ１４５の内壁に形成されたソース絶縁層１４６を含む。また、ＳｉＣ半導体装置１０１は、ソース絶縁層１４６を挟んで各ソーストレンチ１４５に埋設されたソース電極層１４７を含む。図２４では、ソース絶縁層１４６およびソース電極層１４７がハッチングによって示されている。
ソース絶縁層１４６は、各ソーストレンチ１４５の内壁面に沿って膜状に形成され、各ソーストレンチ１４５内においてリセス空間を区画している。ソース絶縁層１４６は、第１領域１４６ａおよび第２領域１４６ｂを含む。第１領域１４６ａは、各ソーストレンチ１４５の側壁に沿って形成されている。第２領域１４６ｂは、各ソーストレンチ１４５の底壁に沿って形成されている。第１領域１４６ａの厚さＴｓａは、第２領域１４６ｂの厚さＴｓｂ未満である。
第１領域１４６ａの厚さＴｓａに対する第２領域１４６ｂの厚さＴｓｂの比Ｔｓｂ／Ｔｓａは、２以上５以下であってもよい。第１領域１４６ａの厚さＴｓａは、０．０１μｍ以上０．２μｍ以下であってもよい。第２領域１４６ｂの厚さＴｓｂは、０．０５μｍ以上０．５μｍ以下であってもよい。
第１領域１４６ａの厚さＴｓａは、ゲート絶縁層１３８の第１領域１４６ａの厚さＴａとほぼ等しくてもよい。第２領域１４６ｂの厚さＴｓｂは、ゲート絶縁層１３８の第２領域１４６ｂの厚さＴｂとほぼ等しくてもよい。一様な厚さを有するソース絶縁層１４６が形成されていてもよい。
ソース絶縁層１４６は、酸化シリコン（ＳｉＯ２）層、窒化シリコン（ＳｉＮ）層、酸化アルミニウム（Ａｌ２Ｏ３）層、酸化ジルコニウム（ＺｒＯ２）層および酸化タンタル（Ｔａ２Ｏ３）層のうちの少なくとも１種を含む。ソース絶縁層１４６は、第１主面１０３側からこの順に積層されたＳｉＮ層およびＳｉＯ２層を含む積層構造を有していてもよい。
ソース絶縁層１４６は、第１主面１０３側からこの順に積層されたＳｉＯ２層およびＳｉＮ層を含む積層構造を有していてもよい。ソース絶縁層１４６は、ＳｉＯ２層またはＳｉＮ層からなる単層構造を有していてもよい。ソース絶縁層１４６は、ゲート絶縁層１３８と同一の絶縁材料を含んでいてもよい。ソース絶縁層１４６は、この形態では、ＳｉＯ２層からなる単層構造を有している。
ソース電極層１４７は、各ソーストレンチ１４５内においてソース絶縁層１４６によって区画されたリセス空間に埋め込まれている。ソース電極層１４７は、ソース電圧によって制御される。
ソース電極層１４７は、各ソーストレンチ１４５の開口側に位置する上端部を有している。ソース電極層１４７の上端部は、各ソーストレンチ１４５の底壁に向かって窪んだ凹湾曲状に形成されている。ソース電極層１４７の上端部は、第１主面１０３に対して平行に形成されていてもよい。ソース電極層１４７の厚さは、０．５μｍ以上１０μｍ以下（たとえば１μｍ程度）であってもよい。
ソース電極層１４７の上端部は、第１主面１０３に対して各ソーストレンチ１４５の底壁側に形成されている。ソース電極層１４７の上端部は、第１主面１０３よりも上方に位置していてもよい。ソース電極層１４７の上端部は、ソース絶縁層１４６の上端部よりも上方に突出していてもよい。ソース電極層１４７の上端部は、ソース絶縁層１４６の上端部よりも下方に位置していてもよい。
ソース電極層１４７は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。ソース電極層１４７は、材質的にＳｉＣに近い性質を有する導電性ポリシリコンを含むことが好ましい。これにより、ＳｉＣ半導体層１０２内で生じる応力を低減できる。ソース電極層１４７は、この形態では、ｐ型不純物が添加されたｐ型ポリシリコンを含む。この場合、ゲート電極層１３９と同時にソース電極層１４７を形成できる。
ソース電極層１４７のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度以上である。ソース電極層１４７のｐ型不純物濃度は、より具体的には、ボディ領域１３１のｐ型不純物濃度を超えている。ソース電極層１４７のｐ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２２ｃｍ−３以下であってもよい。ソース電極層１４７のｐ型不純物濃度は、ゲート電極層１３９のｐ型不純物濃度とほぼ等しくてもよい。ソース電極層１４７のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。
ソース電極層１４７のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。ソース電極層１４７のシート抵抗は、ゲート電極層１３９のシート抵抗とほぼ等しくてもよい。ソース電極層１４７は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型ポリシリコンを含んでいてもよい。
このように、ＳｉＣ半導体装置１０１は、複数のトレンチゲート構造１５１および複数のトレンチソース構造１５２を有している。各トレンチゲート構造１５１は、ゲートトレンチ１３２、ゲート絶縁層１３８、ゲート電極層１３９を含む。各トレンチソース構造１５２は、ソーストレンチ１４５、ソース絶縁層１４６およびソース電極層１４７を含む。
ＳｉＣ半導体装置１０１は、ボディ領域１３１の表層部において各ゲートトレンチ１３２の側壁に沿う領域に形成されたｎ＋型のソース領域１５３を含む。ソース領域１５３のｎ型不純物濃度のピーク値は、１．０×１０１８ｃｍ−３以上１．０×１０２１ｃｍ−３以下であってもよい。ソース領域１５３のｎ型不純物濃度のピーク値の下限は、１．０×１０２０ｃｍ−３以上であることが好ましい。ソース領域１５３のｎ型不純物は、燐（Ｐ）であってもよい。
この形態では、複数のソース領域１５３が、各ゲートトレンチ１３２の一方側の側壁および他方側の側壁に沿って形成されている。複数のソース領域１５３は、第１方向Ｘに沿って延びる帯状にそれぞれ形成されている。複数のソース領域１５３は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。各ソース領域１５３は、各ゲートトレンチ１３２の側壁および各ソーストレンチ１４５の側壁から露出している。
このように、第１主面１０３の表層部においてゲートトレンチ１３２の側壁に沿う領域には、第１主面１０３から第２主面１０４に向けてソース領域１５３、ボディ領域１３１およびドリフト領域１２７がこの順に形成されている。ボディ領域１３１においてゲートトレンチ１３２の側壁に沿う領域に、ＭＩＳＦＥＴのチャネルが形成される。チャネルは、ボディ領域１３１におけるゲートトレンチ１３２のＳｉＣ単結晶のａ面によって形成された側壁に沿って形成される。チャネルのＯＮ／ＯＦＦは、ゲート電極層１３９によって制御される。
ＳｉＣ半導体装置１０１は、アクティブ領域１０６において第１主面１０３の表層部に形成された複数のｐ＋型のコンタクト領域１５４を含む。各コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐは、ボディ領域１３１のｐ型不純物濃度のピーク値を超えている。コンタクト領域１５４のｐ型不純物は、アルミニウム（Ａｌ）であってもよい。
図９Ａに示されたコンタクト領域４２、または、図１１に示された相殺補償型のコンタクト領域４２が、コンタクト領域１５４として形成されてもよい。つまり、各コンタクト領域１５４は、図９Ａに示されたｐ型不純物濃度を有していてもよいし、図１１に示されたｐ型不純物濃度を有していてもよい。
各コンタクト領域１５４は、平面視において隣り合う２つのゲートトレンチ１３２の間の領域に形成されている。各コンタクト領域１５４は、各ソース領域１５３に対してゲートトレンチ１３２とは反対側の領域に形成されている。各コンタクト領域１５４は、各ソーストレンチ１４５の内壁に沿って形成されている。この形態では、複数のコンタクト領域１５４が、各ソーストレンチ１４５の内壁に沿って間隔を空けて形成されている。各コンタクト領域１５４は、各ゲートトレンチ１３２から間隔を空けて形成されている。
各コンタクト領域１５４は、各ソーストレンチ１４５の側壁および底壁を被覆している。各コンタクト領域１５４の底部は、各ソーストレンチ１４５の底壁に対して平行に形成されていてもよい。各コンタクト領域１５４は、より具体的には、第１表層領域１５４ａ、第２表層領域１５４ｂおよび内壁領域１５４ｃ（底部領域）を一体的に含む。
第１表層領域１５４ａは、ボディ領域１３１の表層部においてソーストレンチ１４５の一方側の側壁を被覆している。第１表層領域１５４ａは、ボディ領域１３１およびソース領域１５３に電気的に接続されている。第１表層領域１５４ａは、ソース領域１５３の底部に対して第１主面１０３側の領域に位置している。第１表層領域１５４ａは、この形態では、第１主面１０３に対して平行に延びる底部を有している。
第１表層領域１５４ａの底部は、この形態では、ボディ領域１３１の底部およびソース領域１５３の底部の間の領域に位置している。第１表層領域１５４ａの底部は、第１主面１０３およびボディ領域１３１の底部の間の領域に位置していてもよい。
第１表層領域１５４ａは、この形態では、ソーストレンチ１４５から隣り合うゲートトレンチ１３２に向けて引き出されている。第１表層領域１５４ａは、ゲートトレンチ１３２およびソーストレンチ１４５の間の中間領域まで延びていてもよい。第１表層領域１５４ａの端部は、ゲートトレンチ１３２およびソーストレンチ１４５の間の領域に位置している。
第２表層領域１５４ｂは、ボディ領域１３１の表層部においてソーストレンチ１４５の他方側の側壁を被覆している。第２表層領域１５４ｂは、ボディ領域１３１およびソース領域１５３に電気的に接続されている。第２表層領域１５４ｂは、ソース領域１５３の底部に対して第１主面１０３側の領域に位置している。第２表層領域１５４ｂの深さは、第１表層領域１５４ａの深さとほぼ等しい。第２表層領域１５４ｂは、この形態では、第１主面１０３に対して平行に延びる底部を有している。
第２表層領域１５４ｂの底部は、この形態では、ボディ領域１３１の底部およびソース領域１５３の底部の間の領域に位置している。第２表層領域１５４ｂの底部は、第１主面１０３およびボディ領域１３１の底部の間の領域に位置していてもよい。
第２表層領域１５４ｂは、この形態では、ソーストレンチ１４５の他方側の側壁から隣り合うゲートトレンチ１３２に向けて引き出されている。第２表層領域１５４ｂは、ソーストレンチ１４５およびゲートトレンチ１３２の間の中間領域まで延びていてもよい。第２表層領域１５４ｂの端部は、ゲートトレンチ１３２およびソーストレンチ１４５の間の領域に位置している。
内壁領域１５４ｃは、第１表層領域１５４ａおよび第２表層領域１５４ｂ（ソース領域１５３の底部）に対して第２主面１０４側の領域に位置している。内壁領域１５４ｃは、ＳｉＣ半導体層１０２においてソーストレンチ１４５の内壁に沿う領域に形成されている。内壁領域１５４ｃは、ソーストレンチ１４５の側壁を被覆している。
内壁領域１５４ｃは、ソーストレンチ１４５の側壁および底壁を接続する角部を被覆している。内壁領域１５４ｃは、ソーストレンチ１４５の側壁から角部を介してソーストレンチ１４５の底壁を被覆している。コンタクト領域１５４の底部は、内壁領域１５４ｃによって形成されている。
相殺補償型のコンタクト領域１５４（図１１も併せて参照）が採用される場合、第１表層領域１５４ａのｐ型不純物（アクセプタ）の一部は、ソース領域１５３のｎ型不純物（ドナー）によって相殺補償される。また、第２表層領域１５４ｂのｐ型不純物（アクセプタ）の一部は、ソース領域１５３のｎ型不純物（ドナー）によって相殺補償される。
これにより、各コンタクト領域１５４の第１表層領域１５４ａおよび第２表層領域１５４ｂが相殺補償型となる。各コンタクト領域１５４の内壁領域１５４ｃはソース領域１５３に接しないので、内壁領域１５４ｃのｐ型不純物（アクセプタ）がソース領域１５３のｎ型不純物（ドナー）によって相殺補償されることが抑制される。
このように、各コンタクト領域１５４は、表層部側の領域において相殺補償された領域（第１表層領域１５４ａおよび第２表層領域１５４ｂ）を有し、底部側の領域において相殺補償されていない領域（内壁領域１５４ｃ）を有している。
ＳｉＣ半導体装置１０１は、第１主面１０３の表層部に形成された複数のディープウェル領域１５５を含む。各ディープウェル領域１５５は、アクティブ領域１０６においてＳｉＣ半導体層１０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。各ディープウェル領域１５５は、ドリフト領域１２７（ＳｉＣエピタキシャル層１２２）に形成されている。各ディープウェル領域１５５は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２３に形成されている。
各ディープウェル領域１５５は、平面視において各ソーストレンチ１４５に沿って延びる帯状に形成されている。各ディープウェル領域１５５は、各ソーストレンチ１４５の側壁を被覆している。各ディープウェル領域１５５は、各ソーストレンチ１４５の側壁および底壁を接続する角部を被覆している。
各ディープウェル領域１５５は、各ソーストレンチ１４５の側壁から角部を介して各ソーストレンチ１４５の底壁を被覆している。各ディープウェル領域１５５の底部は、各ソーストレンチ１４５の底壁に対して平行に形成されていてもよい。各ディープウェル領域１５５は、各ゲートトレンチ１３２の底壁に対して第２主面１０４側に位置する底部を有している。
各ディープウェル領域１５５は、各コンタクト領域１５４を被覆するように各ソーストレンチ１４５の内壁に沿って形成されている。各ディープウェル領域１５５は、各コンタクト領域１５４に電気的に接続されている。各ディープウェル領域１５５は、各ソーストレンチ１４５の側壁においてボディ領域１３１に連なっている。
各ディープウェル領域１５５のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値とほぼ等しくてもよい。各ディープウェル領域１５５のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値を超えていてもよい。各ディープウェル領域１５５のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値未満であってもよい。
各ディープウェル領域１５５のｐ型不純物濃度のピーク値は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐ以下であってもよい。各ディープウェル領域１５５のｐ型不純物濃度のピーク値は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐ未満であってもよい。各ディープウェル領域１５５のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。各ディープウェル領域１５５のｐ型不純物濃度のピーク値の下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。
各ディープウェル領域１５５は、ＳｉＣ半導体層１０２（ＳｉＣエピタキシャル層１２２の高濃度領域１２３）との間でｐｎ接合部を形成している。このｐｎ接合部からは、隣り合う複数のゲートトレンチ１３２の間の領域に向けて空乏層が拡がる。この空乏層は、各ゲートトレンチ１３２の底壁に対して第２主面１０４側の領域に向けて拡がる。各ディープウェル領域１５５から拡がる空乏層は、各ゲートトレンチ１３２の底壁にオーバラップしてもよい。各ディープウェル領域１５５の底部から拡がる空乏層が、各ゲートトレンチ１３２の底壁にオーバラップしてもよい。
ｐｎ接合ダイオードだけを備える半導体装置では、トレンチを備えていないという構造上、ＳｉＣ半導体層１０２内における電界集中の問題は少ない。各ディープウェル領域１５５は、トレンチゲート型のＭＩＳＦＥＴをｐｎ接合ダイオードの構造に近づける。これにより、トレンチゲート型のＭＩＳＦＥＴにおいて、ＳｉＣ半導体層１０２内における電界を緩和できる。
したがって、隣り合う複数のディープウェル領域１５５の間のピッチを狭めることは、電界集中を緩和する上で有効である。また、各ゲートトレンチ１３２の底壁に対して第２主面１０４側に底部を有する各ディープウェル領域１５５によれば、空乏層によって、各ゲートトレンチ１３２に対する電界集中を適切に緩和できる。
各ディープウェル領域１５５の底部および第２主面１０４の間の距離は、ほぼ一定であることが好ましい。これにより、各ディープウェル領域１５５の底部および第２主面１０４の間の距離にバラツキが生じるのを抑制できる。よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、各ディープウェル領域１５５の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
この形態では、隣り合う複数のディープウェル領域１５５の間の領域に、ＳｉＣエピタキシャル層１２２の高濃度領域１２３が介在している。これにより、隣り合う複数のディープウェル領域１５５の間の領域において、ＪＦＥＴ（Junction Field Effect Transistor）抵抗を低減できる。
さらに、この形態では、各ディープウェル領域１５５の底部がＳｉＣエピタキシャル層１２２の高濃度領域１２３内に位置している。これにより、各ディープウェル領域１５５の底部から第１主面１０３に対して平行な横方向に電流経路を拡張できる。これにより、電流拡がり抵抗を低減できる。ＳｉＣエピタキシャル層１２２の低濃度領域１２４は、このような構造において、ＳｉＣ半導体層１０２の耐圧を高める。
ソーストレンチ１４５を形成することにより、ソーストレンチ１４５の内壁に対してｐ型不純物を導入できる。これにより、ソーストレンチ１４５に対して各ディープウェル領域１５５をコンフォーマルに形成できるから、各ディープウェル領域１５５の深さにバラツキが生じるのを適切に抑制できる。また、各ソーストレンチ１４５を利用することにより、ＳｉＣ半導体層１０２の比較的深い領域に、各ディープウェル領域１５５を適切に形成できる。
図２４および図２６を参照して、ＳｉＣ半導体装置１０１は、アクティブ領域１０６の周縁部に形成されたｐ型の周縁ディープウェル領域１５６を含む。周縁ディープウェル領域１５６は、ドリフト領域１２７（ＳｉＣエピタキシャル層１２２）に形成されている。周縁ディープウェル領域１５６は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２３に形成されている。
周縁ディープウェル領域１５６は、各ディープウェル領域１５５に電気的に接続されている。周縁ディープウェル領域１５６は、各ディープウェル領域１５５と同電位を成している。周縁ディープウェル領域１５６は、この形態では、各ディープウェル領域１５５と一体的に形成されている。
周縁ディープウェル領域１５６は、アクティブ領域１０６の周縁部において各ゲートトレンチ１３２のコンタクトトレンチ部１３４の内壁に沿う領域に形成されている。周縁ディープウェル領域１５６は、各コンタクトトレンチ部１３４の側壁を被覆している。周縁ディープウェル領域１５６は、各コンタクトトレンチ部１３４の側壁および底壁を接続する角部を被覆している。
周縁ディープウェル領域１５６は、各コンタクトトレンチ部１３４の側壁から角部を介して各コンタクトトレンチ部１３４の底壁を被覆している。各ディープウェル領域１５５は、各コンタクトトレンチ部１３４の側壁においてボディ領域１３１に連なっている。周縁ディープウェル領域１５６の底部は、各コンタクトトレンチ部１３４の底壁に対して第２主面１０４側に位置している。
周縁ディープウェル領域１５６は、平面視においてゲート配線層１４０に重なっている。周縁ディープウェル領域１５６は、ゲート絶縁層１３８（第３領域１３８ｃ）を挟んでゲート配線層１４０に対向している。
周縁ディープウェル領域１５６は、各コンタクトトレンチ部１３４から各アクティブトレンチ部１３３に引き出された引き出し部１５６ａを含む。引き出し部１５６ａは、ＳｉＣエピタキシャル層１２２の高濃度領域１２３に形成されている。引き出し部１５６ａは、各アクティブトレンチ部１３３の側壁に沿って延び、角部を通ってアクティブトレンチ部１３３の底壁を被覆している。引き出し部１５６ａは、各アクティブトレンチ部１３３の側壁においてボディ領域１３１に連なっている。引き出し部１５６ａの底部は、各アクティブトレンチ部１３３の底壁に対して第２主面１０４側に位置している。
周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値を超えていてもよい。周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値未満であってもよい。
周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、各ディープウェル領域１５５のｐ型不純物濃度とほぼ等しくてもよい。周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、各ディープウェル領域１５５のｐ型不純物濃度のピーク値を超えていてもよい。周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、各ディープウェル領域１５５のｐ型不純物濃度のピーク値未満であってもよい。
周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐ以下であってもよい。周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐ未満であってもよい。周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。周縁ディープウェル領域１５６のｐ型不純物濃度のピーク値の下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。
図２７を参照して、ＳｉＣ半導体装置１０１は、ゲート電極層１３９の上に形成された低抵抗電極層１５７を含む。低抵抗電極層１５７は、ゲート電極層１３９のシート抵抗未満のシート抵抗を有する導電材料を含む。低抵抗電極層１５７のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。
低抵抗電極層１５７は、各ゲートトレンチ１３２内においてゲート電極層１３９の上端部を被覆している。低抵抗電極層１５７は、膜状に形成されている。低抵抗電極層１５７は、ゲート電極層１３９の上端部に接する接続部１５７ａおよびその反対の非接続部１５７ｂを有している。接続部１５７ａおよび非接続部１５７ｂは、ゲート電極層１３９の上端部に倣って凹湾曲状に形成されていてもよい。接続部１５７ａおよび非接続部１５７ｂは、種々の形態を採り得る。
接続部１５７ａの全体が第１主面１０３よりも上方に位置していてもよい。接続部１５７ａの全体が第１主面１０３よりも下方に位置していてもよい。接続部１５７ａは、第１主面１０３よりも上方に位置する部分を含んでいてもよい。接続部１５７ａは、第１主面１０３よりも下方に位置する部分を含んでいてもよい。たとえば、接続部１５７ａの中央部が第１主面１０３よりも下方に位置し、接続部１５７ａの周縁部が第１主面１０３よりも上方に位置していてもよい。
非接続部１５７ｂの全体が第１主面１０３よりも上方に位置していてもよい。非接続部１５７ｂの全体が第１主面１０３よりも下方に位置していてもよい。非接続部１５７ｂは、第１主面１０３よりも上方に位置する部分を含んでいてもよい。非接続部１５７ｂは、第１主面１０３よりも下方に位置する部分を含んでいてもよい。たとえば、非接続部１５７ｂの中央部が第１主面１０３よりも下方に位置し、非接続部１５７ｂの周縁部が第１主面１０３よりも上方に位置していてもよい。
低抵抗電極層１５７は、ゲート絶縁層１３８に接する縁部１５７ｃを有している。縁部１５７ｃは、ゲート絶縁層１３８において第１領域１３８ａおよび第２領域１３８ｂを接続する角部に接している。縁部１５７ｃは、ゲート絶縁層１３８の第３領域１３８ｃに接している。縁部１５７ｃは、より具体的には、ゲート絶縁層１３８の膨出部１３８ｄに接している。
縁部１５７ｃは、ソース領域１５３の底部に対して第１主面１０３側の領域に形成されている。縁部１５７ｃは、ボディ領域１３１およびソース領域１５３の間の境界領域に対して第１主面１０３側の領域に形成されている。これにより、縁部１５７ｃは、ゲート絶縁層１３８を挟んでソース領域１５３に対向している。縁部１５７ｃは、ゲート絶縁層１３８を挟んでボディ領域１３１とは対向していない。
このような構造によれば、ゲート絶縁層１３８における低抵抗電極層１５７およびボディ領域１３１の間の領域において電流パスが形成されることを抑制できる。電流パスは、ゲート絶縁層１３８に対する低抵抗電極層１５７の電極材料の不所望な拡散によって形成され得る。特に、低抵抗電極層１５７の縁部１５７ｃを、比較的厚いゲート絶縁層１３８の第３領域１３８ｃ（ゲート絶縁層１３８の角部）に接続させる設計は、電流パスが形成されるリスクを低減する上で有効である。
法線方向Ｚに関して、低抵抗電極層１５７の厚さＴＲは、ゲート電極層１３９の厚さＴＧ以下（ＴＲ≦ＴＧ）である。低抵抗電極層１５７の厚さＴＲは、ゲート電極層１３９の厚さＴＧ未満（ＴＲ＜ＴＧ）であることが好ましい。低抵抗電極層１５７の厚さＴＲは、より具体的には、ゲート電極層１３９の厚さＴＧの半分以下（ＴＲ≦ＴＧ／２）であることが好ましい。
ゲート電極層１３９の厚さＴＧに対する低抵抗電極層１５７の厚さＴＲの比ＴＲ／ＴＧは、０．０１以上１以下である。ゲート電極層１３９の厚さＴＧは、０．５μｍ以上３μｍ以下であってもよい。低抵抗電極層１５７の厚さＴＲは、０．０１μｍ以上３μｍ以下であってもよい。
各ゲートトレンチ１３２内に供給された電流は、比較的低いシート抵抗を有する低抵抗電極層１５７を流れ、ゲート電極層１３９の全体に伝達される。これにより、ゲート電極層１３９の全体（アクティブ領域１０６の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。
特に、ミリメートルオーダの長さ（１ｍｍ以上の長さ）を有するゲートトレンチ１３２の場合には、電流の伝達に時間を要するが、低抵抗電極層１５７によればスイッチング応答の遅延を適切に抑制できる。つまり、低抵抗電極層１５７は、各ゲートトレンチ１３２内に電流を拡散する電流拡散電極層として形成されている。
また、セル構造の微細化が進むと、ゲート電極層１３９の幅、深さ、断面積等が小さくなるため、各ゲートトレンチ１３２内における電気抵抗の増加に起因するスイッチング応答の遅延が懸念される。しかし、低抵抗電極層１５７によれば、ゲート電極層１３９の全体を速やかにオフ状態からオン状態に移行させることができるから、微細化に起因するスイッチング応答の遅延を適切に抑制できる。
図２６を参照して、低抵抗電極層１５７は、この形態では、ゲート配線層１４０の上端部も被覆している。低抵抗電極層１５７においてゲート配線層１４０の上端部を被覆する部分は、低抵抗電極層１５７においてゲート電極層１３９の上端部を被覆する部分と一体的に形成されている。これにより、低抵抗電極層１５７は、ゲート電極層１３９の全域およびゲート配線層１４０の全域を被覆している。
したがって、ゲート主面電極層１０８からゲート配線層１４０に供給される電流は、比較的低いシート抵抗を有する低抵抗電極層１５７を介してゲート電極層１３９およびゲート配線層１４０の全体に伝達される。これにより、ゲート配線層１４０を介してゲート電極層１３９の全体（アクティブ領域１０６の全域）を速やかにオフ状態からオン状態に移行させることができるから、スイッチング応答の遅延を抑制できる。特に、ミリメートルオーダの長さを有するゲートトレンチ１３２の場合には、ゲート配線層１４０の上端部を被覆する低抵抗電極層１５７によってスイッチング応答の遅延を適切に抑制できる。
低抵抗電極層１５７は、ポリサイド層を含む。ポリサイド層は、ゲート電極層１３９の表層部を形成する部分が金属材料によってシリサイド化されることによって形成されている。ポリサイド層は、より具体的には、ゲート電極層１３９（ｐ型ポリシリコン）に添加されたｐ型不純物を含むｐ型ポリサイド層からなる。ポリサイド層は、１０μΩ・ｃｍ以上１１０μΩ・ｃｍ以下の比抵抗を有していることが好ましい。
ゲート電極層１３９および低抵抗電極層１５７が埋設されたゲートトレンチ１３２内のシート抵抗は、ゲート電極層１３９単体のシート抵抗以下である。ゲートトレンチ１３２内のシート抵抗は、ｎ型不純物が添加されたｎ型ポリシリコンのシート抵抗以下であることが好ましい。
ゲートトレンチ１３２内のシート抵抗は、低抵抗電極層１５７のシート抵抗に近似される。つまり、ゲートトレンチ１３２内のシート抵抗は、０．０１Ω／□以上１０Ω／□以下であってもよい。ゲートトレンチ１３２内のシート抵抗は、１０Ω／□未満であることが好ましい。
低抵抗電極層１５７は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１種を含んでいてもよい。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１５７を形成するポリサイド層として適している。
ＳｉＣ半導体装置１０１は、第１主面１０３においてソース電極層１４７の上端部に沿う領域に形成され、複数のソーストレンチ１４５にそれぞれ連通する複数のソースサブトレンチ１５８を含む。各ソースサブトレンチ１５８は、各ソーストレンチ１４５の側壁の一部を形成している。ソースサブトレンチ１５８は、この形態では、平面視においてソース電極層１４７の上端部を取り囲む無端状（この形態では四角環状）に形成されている。ソースサブトレンチ１５８は、ソース電極層１４７の上端部を縁取っている。
ソースサブトレンチ１５８は、ソース絶縁層１４６の一部を掘り下げることによって形成されている。ソースサブトレンチ１５８は、底面積が開口面積未満の先細り形状に形成されている。ソースサブトレンチ１５８の底壁は、第２主面１０４に向かう凸湾曲状に形成されていてもよい。ソースサブトレンチ１５８は、より具体的には、第１主面１０３からソース絶縁層１４６の上端部およびソース電極層１４７の上端部を掘り下げることによって形成されている。
ソース電極層１４７の上端部は、ソース電極層１４７の下端部に対して内側に括れた形状を有している。ソース電極層１４７の下端部は、ソース電極層１４７において各ソーストレンチ１４５の底壁側に位置する部分である。ソース電極層１４７の上端部の第１方向幅は、ソース電極層１４７の下端部の第１方向幅未満であってもよい。
ソースサブトレンチ１５８の内壁からは、ソース領域１５３、コンタクト領域１５４、ソース絶縁層１４６およびソース電極層１４７が露出している。ソースサブトレンチ１５８の内壁からは、コンタクト領域１５４の第１表層領域１５４ａおよび第２表層領域１５４ｂが露出している。
ソースサブトレンチ１５８の底壁からは、少なくともソース絶縁層１４６の第１領域１４６ａが露出している。これにより、ソース絶縁層１４６において第１領域１４６ａの上端部は、第１主面１０３よりも下方に位置している。
各ソーストレンチ１４５の開口エッジ部１５９は、第１主面１０３から各ソーストレンチ１４５の内方に向かって下り傾斜した傾斜部１６０を含む。各ソーストレンチ１４５の開口エッジ部１５９は、第１主面１０３および各ソーストレンチ１４５の側壁を接続する角部である。各ソーストレンチ１４５の傾斜部１６０は、ソースサブトレンチ１５８によって形成されている。
傾斜部１６０は、この形態では、ＳｉＣ半導体層１０２の内方に向かう凹湾曲状に形成されている。傾斜部１６０は、ソースサブトレンチ１５８の内方に向かう凸湾曲状に形成されていてもよい。傾斜部１６０は、各ソーストレンチ１４５の開口エッジ部１５９に対する電界集中を緩和する。
図２８および図２９を参照して、アクティブ領域１０６は、第１主面１０３の一部を形成するアクティブ主面１６１を有している。外側領域１０７は、第１主面１０３の一部を形成する外側主面１６２を有している。外側主面１６２は、この形態では、側面１０５Ａ〜１０５Ｄに接続されている。
アクティブ主面１６１および外側主面１６２は、ＳｉＣ単結晶のｃ面にそれぞれ面している。また、アクティブ主面１６１および外側主面１６２は、ＳｉＣ単結晶の（０００１）面に対して［１１−２０］方向に傾斜したオフ角θをそれぞれ有している。
外側主面１６２は、アクティブ主面１６１に対して第２主面１０４側に位置している。外側領域１０７は、この形態では、第１主面１０３を第２主面１０４側に掘り下げることによって形成されている。したがって、外側主面１６２は、アクティブ主面１６１に対して第２主面１０４側に窪んだ領域に形成されている。
外側主面１６２は、各ゲートトレンチ１３２の底壁に対して第２主面１０４側に位置していてもよい。外側主面１６２は、この形態では、各ソーストレンチ１４５の底壁とほぼ等しい深さ位置に形成されている。つまり、外側主面１６２は、各ソーストレンチ１４５の底壁とほぼ同一平面上に位置している。また、外側主面１６２および第２主面１０４の間の距離は、各ソーストレンチ１４５の底壁および第２主面１０４の間の距離とほぼ等しくてもよい。
外側主面１６２は、各ソーストレンチ１４５の底壁に対して第２主面１０４側に位置していてもよい。外側主面１６２は、各ソーストレンチ１４５の底壁に対して、０μｍ以上１μｍ以下の範囲で、第２主面１０４側に位置していてもよい。
外側主面１６２は、ＳｉＣエピタキシャル層１２２を露出させている。外側主面１６２は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２３を露出させている。外側主面１６２は、高濃度領域１２３を挟んで低濃度領域１２４と対向している。
アクティブ領域１０６は、この形態では、外側領域１０７によって台地状に区画されている。これにより、アクティブ領域１０６は、外側領域１０７よりも上方に向かって突出した台地状のアクティブ台地１６３として形成されている。アクティブ台地１６３は、アクティブ主面１６１および外側主面１６２を接続するアクティブ側壁１６４を含む。アクティブ側壁１６４は、アクティブ領域１０６および外側領域１０７の間の境界領域を区画している。第１主面１０３は、アクティブ主面１６１、外側主面１６２およびアクティブ側壁１６４によって形成されている。
アクティブ側壁１６４は、この形態では、アクティブ主面１６１（外側主面１６２）の法線方向Ｚに沿って延びている。アクティブ側壁１６４は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。アクティブ側壁１６４は、アクティブ主面１６１から外側主面１６２に向かって下り傾斜した傾斜面を有していてもよい。アクティブ側壁１６４の傾斜角度は、ＳｉＣ半導体層１０２内においてアクティブ側壁１６４がアクティブ主面１６１との間で形成する角度である。
この場合、アクティブ側壁１６４の傾斜角度は、９０°を超えて１３５°以下であってもよい。アクティブ側壁１６４の傾斜角度は、９０°を超えて９５°以下、９５°以上１００°以下、１００°以上１１０°以下、１１０°以上１２０°以下、または、１２０°以上１３５°以下であってもよい。アクティブ側壁１６４の傾斜角度は、９０°を超えて９５°以下であることが好ましい。
アクティブ側壁１６４は、ＳｉＣエピタキシャル層１２２を露出させている。アクティブ側壁１６４は、より具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２３を露出させている。アクティブ側壁１６４は、アクティブ主面１６１側の領域において少なくともボディ領域１３１を露出させている。図２８および図２９では、アクティブ側壁１６４が、ボディ領域１３１およびソース領域１５３を露出させている形態例が示されている。
ＳｉＣ半導体装置１０１は、外側主面１６２の表層部に形成されたｐ＋型のダイオード領域１７１（不純物領域）を含む。また、ＳｉＣ半導体装置１０１は、外側主面１６２の表層部に形成されたｐ型の外側ディープウェル領域１７２を含む。また、ＳｉＣ半導体装置１０１は、外側主面１６２の表層部に形成されたｐ型のフィールドリミット構造１７３を含む。
ダイオード領域１７１は、外側領域１０７においてアクティブ側壁１６４および側面１０５Ａ〜１０５Ｄの間の領域に形成されている。ダイオード領域１７１は、アクティブ側壁１６４および側面１０５Ａ〜１０５Ｄから間隔を空けて形成されている。ダイオード領域１７１は、平面視においてアクティブ領域１０６に沿って帯状に延びている。ダイオード領域１７１は、この形態では、平面視においてアクティブ領域１０６を取り囲む無端状（この形態では四角環状）に形成されている。ダイオード領域１７１は、平面視においてソース引き回し配線１１６と重なっている。
ダイオード領域１７１は、ＳｉＣ半導体層１０２との間でｐｎ接合部を形成する。ダイオード領域１７１は、より具体的には、ＳｉＣエピタキシャル層１２２内に位置している。したがって、ダイオード領域１７１は、ＳｉＣエピタキシャル層１２２との間でｐｎ接合部を形成する。ダイオード領域１７１は、さらに具体的には、ＳｉＣエピタキシャル層１２２の高濃度領域１２３内に位置している。したがって、ダイオード領域１７１は、高濃度領域１２３との間でｐｎ接合部を形成する。
これにより、ダイオード領域１７１をアノードとし、ＳｉＣ半導体層１０２をカソードとして有するｐｎ接合ダイオードＤが形成されている。ダイオード領域１７１は、ソース引き回し配線１１６に電気的に接続されている。ダイオード領域１７１は、アバランシェ電流吸収構造の一部を形成している。
ダイオード領域１７１の全体は、各ゲートトレンチ１３２の底壁に対して第２主面１０４側に位置している。ダイオード領域１７１の底部は、各ソーストレンチ１４５の底壁に対して第２主面１０４側に位置している。ダイオード領域１７１の底部は、コンタクト領域１５４の底部とほぼ等しい深さ位置に形成されていてもよい。ダイオード領域１７１の底部は、コンタクト領域１５４の底部とほぼ同一平面上に位置していてもよい。
ダイオード領域１７１の底部および第２主面１０４の間の距離は、コンタクト領域１５４の底部および第２主面１０４の間の距離とほぼ等しくてもよい。ダイオード領域１７１の底部は、コンタクト領域１５４の底部に対して第２主面１０４側に位置していてもよい。ダイオード領域１７１の底部は、コンタクト領域１５４の底部に対して、０μｍ以上１μｍ以下の範囲で、第２主面１０４側に位置していてもよい。
図９Ａに示されたコンタクト領域４２がコンタクト領域１５４として採用された場合、ダイオード領域１７１は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐとほぼ等しいｐ型不純物濃度のピーク値を有していてもよい。ダイオード領域１７１のｐ型不純物濃度のピーク値は、１．０×１０２０ｃｍ−３以下である。ダイオード領域１７１のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０２０ｃｍ−３以下の範囲に位置していることが好ましい。
ダイオード領域１７１の厚さ（深さ）は、コンタクト領域１５４の厚さ（深さ）とほぼ等しいことが好ましい。また、ダイオード領域１７１は、コンタクト領域１５４のｐ型不純物濃度と等しいｐ型不純物濃度を有していることが好ましい。このような構造によれば、同一のマスクを利用して、コンタクト領域１５４およびダイオード領域１７１を形成できる。
別のマスクを利用してコンタクト領域１５４およびダイオード領域１７１を形成してもよい。この場合、ダイオード領域１７１は、コンタクト領域１５４のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。ダイオード領域１７１は、１．０×１０２０ｃｍ−３以下のｐ型不純物濃度を有しながら、コンタクト領域１５４のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。
ダイオード領域１７１は、１．０×１０２０ｃｍ−３を超えるピーク値を有するｐ型不純物濃度を有していてもよい。ダイオード領域１７１のｐ型不純物濃度のピーク値は、１．０×１０２０ｃｍ−３を超えて１．０×１０２１ｃｍ−３以下の範囲に位置していてもよい。この場合、コンタクト領域１５４およびダイオード領域１７１を同時に形成できないが、ｐｎ接合ダイオードＤの特性に着目した設計を行うことができる。
この場合、ダイオード領域１７１は、コンタクト領域１５４とは異なる厚さ（深さ）を有していてもよい。ダイオード領域１７１の厚さ（深さ）は、コンタクト領域１５４の厚さ（深さ）以上であってもよい。ダイオード領域１７１の厚さ（深さ）は、コンタクト領域１５４の厚さ（深さ）未満であってもよい。
一方、図１１に示された相殺補償型のコンタクト領域４２がコンタクト領域１５４として採用された場合、ダイオード領域１７１は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐを超えるｐ型不純物濃度のピーク値を有していてもよい。この場合、ダイオード領域１７１のｐ型不純物濃度のピーク値は、ソース領域１５３のｎ型不純物濃度のピーク値を超えているという条件において、１．０×１０２０ｃｍ−３を超えて１．０×１０２１ｃｍ−３以下の範囲に位置していてもよい。
この場合、ダイオード領域１７１は、コンタクト領域１５４の厚さ（深さ）と等しい厚さ（深さ）を有していてもよい。このようなダイオード領域１７１によれば、同一のマスクを利用して、コンタクト領域１５４およびダイオード領域１７１を形成できる。また、相殺補償型のコンタクト領域１５４を採用した場合には、コンタクト領域１５４およびダイオード領域１７１を同時に形成しながら、ｐｎ接合ダイオードＤの特性に着目した設計を行うことができる。
外側ディープウェル領域１７２は、平面視においてアクティブ側壁１６４およびダイオード領域１７１の間の領域に形成されている。外側ディープウェル領域１７２は、この形態では、アクティブ側壁１６４からダイオード領域１７１側に向けて間隔を空けて形成されている。外側ディープウェル領域１７２は、外側領域１０７においてＳｉＣ半導体層１０２の耐圧を調整する耐圧調整領域（耐圧保持領域）とも称される。
外側ディープウェル領域１７２は、平面視においてアクティブ領域１０６に沿って帯状に延びている。外側ディープウェル領域１７２は、この形態では、平面視においてアクティブ領域１０６を取り囲む無端状（この形態では四角環状）に形成されている。外側ディープウェル領域１７２は、ダイオード領域１７１を介してソース引き回し配線１１６に電気的に接続されている。外側ディープウェル領域１７２は、ｐｎ接合ダイオードＤの一部を形成していてもよい。外側ディープウェル領域１７２は、アバランシェ電流吸収構造の一部を形成していてもよい。
外側ディープウェル領域１７２の全体は、各ゲートトレンチ１３２の底壁に対して第２主面１０４側に位置している。外側ディープウェル領域１７２の底部は、各ソーストレンチ１４５の底壁に対して第２主面１０４側に位置している。
外側ディープウェル領域１７２の内周縁は、アクティブ領域１０６および外側領域１０７の境界領域近傍まで延びていてもよい。外側ディープウェル領域１７２は、アクティブ領域１０６および外側領域１０７の境界領域を横切っていてもよい。外側ディープウェル領域１７２の内周縁は、アクティブ側壁１６４および外側主面１６２を接続する角部を被覆していてもよい。外側ディープウェル領域１７２の内周縁は、さらに、アクティブ側壁１６４に沿って延び、ボディ領域１３１に接続されていてもよい。
外側ディープウェル領域１７２の外周縁は、この形態では、第２主面１０４側からダイオード領域１７１を被覆している。外側ディープウェル領域１７２は、平面視においてソース引き回し配線１１６と重なっていてもよい。外側ディープウェル領域１７２の外周縁は、ダイオード領域１７１からアクティブ側壁１６４側に間隔を空けて形成されていてもよい。
外側ディープウェル領域１７２の底部は、ダイオード領域１７１の底部に対して第２主面１０４側に位置している。外側ディープウェル領域１７２の底部は、各ディープウェル領域１５５の底部とほぼ等しい深さ位置に形成されていてもよい。外側ディープウェル領域１７２の底部は、各ディープウェル領域１５５の底部とほぼ同一平面上に位置していてもよい。
外側ディープウェル領域１７２の底部および外側主面１６２の間の距離は、各ディープウェル領域１５５の底部および各ソーストレンチ１４５の底壁の間の距離とほぼ等しくてもよい。外側ディープウェル領域１７２の底部および第２主面１０４の間の距離は、各ディープウェル領域１５５の底部および第２主面１０４の間の距離とほぼ等しくてもよい。
外側ディープウェル領域１７２の底部は、各ディープウェル領域１５５の底部に対して第２主面１０４側に位置していてもよい。外側ディープウェル領域１７２の底部は、各ディープウェル領域１５５の底部に対して、０μｍ以上１μｍ以下の範囲で、第２主面１０４側に位置していてもよい。
これにより、外側ディープウェル領域１７２の底部および第２主面１０４の間の距離と、各ディープウェル領域１５５の底部および第２主面１０４の間の距離との間で、バラツキが生じるのを抑制できる。よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、外側ディープウェル領域１７２の形態および各ディープウェル領域１５５の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、ダイオード領域１７１のｐ型不純物濃度のピーク値以下であってもよい。外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、ダイオード領域１７１のｐ型不純物濃度のピーク値未満であってもよい。外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、各ディープウェル領域１５５のｐ型不純物濃度のピーク値とほぼ等しくてもよい。外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値とほぼ等しくてもよい。
外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値を超えていてもよい。外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、ボディ領域１３１のｐ型不純物濃度のピーク値未満であってもよい。外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐ以下であってもよい。外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、コンタクト領域１５４のｐ型不純物濃度のピーク値Ｐ未満であってもよい。
外側ディープウェル領域１７２のｐ型不純物濃度のピーク値は、１．０×１０１７ｃｍ−３以上１．０×１０１９ｃｍ−３以下であってもよい。外側ディープウェル領域１７２のｐ型不純物濃度のピーク値の下限は、１．０×１０１８ｃｍ−３以上であることが好ましい。
フィールドリミット構造１７３は、平面視においてダイオード領域１７１および側面１０５Ａ〜１０５Ｄの間の領域に形成されている。フィールドリミット構造１７３は、この形態では、側面１０５Ａ〜１０５Ｄからダイオード領域１７１側に向けて間隔を空けて形成されている。
フィールドリミット構造１７３は、１個または複数（たとえば２個以上２０個以下）のフィールドリミット領域１７４を含む。フィールドリミット構造１７３は、この形態では、複数（５個）のフィールドリミット領域１７４Ａ，１７４Ｂ，１７４Ｃ，１７４Ｄ，１７４Ｅを有するフィールドリミット領域群を含む。
フィールドリミット領域１７４Ａ〜１７４Ｅは、ダイオード領域１７１から離れる方向に沿って間隔を空けてこの順に形成されている。フィールドリミット領域１７４Ａ〜１７４Ｅは、それぞれ、平面視においてアクティブ領域１０６の周縁に沿って帯状に延びている。フィールドリミット領域１７４Ａ〜１７４Ｅは、より具体的には、平面視においてアクティブ領域１０６を取り囲む無端状（この形態では四角環状）にそれぞれ形成されている。フィールドリミット領域１７４Ａ〜１７４Ｅは、それぞれ、ＦＬＲ（Field Limiting Ring）領域とも称される。
フィールドリミット領域１７４Ａ〜１７４Ｅの底部は、この形態では、ダイオード領域１７１の底部に対して第２主面１０４側に位置している。フィールドリミット領域１７４Ａ〜１７４Ｅのうち最内側のフィールドリミット領域１７４Ａは、この形態では、第２主面１０４側からダイオード領域１７１を被覆している。フィールドリミット領域１７４Ａは、平面視において前述のソース引き回し配線１１６と重なっていてもよい。
フィールドリミット領域１７４Ａは、ダイオード領域１７１を介してソース引き回し配線１１６に電気的に接続されている。フィールドリミット領域１７４Ａは、ｐｎ接合ダイオードＤの一部を形成していてもよい。フィールドリミット領域１７４Ａは、アバランシェ電流吸収構造の一部を形成していてもよい。
フィールドリミット領域１７４Ａ〜１７４Ｅの全体は、各ゲートトレンチ１３２の底壁に対して第２主面１０４側に位置している。フィールドリミット領域１７４Ａ〜１７４Ｅの底部は、各ソーストレンチ１４５の底壁に対して第２主面１０４側に位置している。
フィールドリミット領域１７４Ａ〜１７４Ｅは、各ディープウェル領域１５５（外側ディープウェル領域１７２）とほぼ等しい深さ位置に形成されていてもよい。フィールドリミット領域１７４Ａ〜１７４Ｅの底部は、各ディープウェル領域１５５（外側ディープウェル領域１７２）の底部とほぼ同一平面上に位置していてもよい。
フィールドリミット領域１７４Ａ〜１７４Ｅの底部は、各ディープウェル領域１５５（外側ディープウェル領域１７２）の底部に対して外側主面１６２側に位置していてもよい。フィールドリミット領域１７４Ａ〜１７４Ｅの底部は、各ディープウェル領域１５５（外側ディープウェル領域１７２）の底部に対して第２主面１０４側に位置していてもよい。
隣り合うフィールドリミット領域１７４Ａ〜１７４Ｅの間の幅は、異なっていてもよい。隣り合うフィールドリミット領域１７４Ａ〜１７４Ｅの間の幅は、アクティブ領域１０６から離れる方向に大きくなっていてもよい。隣り合うフィールドリミット領域１７４Ａ〜１７４Ｅの間の幅は、アクティブ領域１０６から離れる方向に小さくなっていてもよい。
フィールドリミット領域１７４Ａ〜１７４Ｅの厚さ（深さ）は、異なっていてもよい。フィールドリミット領域１７４Ａ〜１７４Ｅの厚さ（深さ）は、アクティブ領域１０６から離れる方向に小さくなっていてもよい。フィールドリミット領域１７４Ａ〜１７４Ｅの厚さ（深さ）は、アクティブ領域１０６から離れる方向に大きくなっていてもよい。
フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値は、ダイオード領域１７１のｐ型不純物濃度のピーク値以下であってもよい。フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値は、ダイオード領域１７１のｐ型不純物濃度のピーク値未満であってもよい。
フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値は、外側ディープウェル領域１７２のｐ型不純物濃度のピーク値以下であってもよい。フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値は、外側ディープウェル領域１７２のｐ型不純物濃度のピーク値未満であってもよい。
フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値は、外側ディープウェル領域１７２のｐ型不純物濃度のピーク値以上であってもよい。フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値は、外側ディープウェル領域１７２のｐ型不純物濃度のピーク値を超えていてもよい。
フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値は、１．０×１０１５ｃｍ−３以上１．０×１０１８ｃｍ−３以下であってもよい。ダイオード領域１７１のｐ型不純物濃度のピーク値＞外側ディープウェル領域１７２のｐ型不純物濃度のピーク値＞フィールドリミット領域１７４Ａ〜１７４Ｅのｐ型不純物濃度のピーク値であることが好ましい。
フィールドリミット構造１７３は、外側領域１０７において電界集中を緩和する。フィールドリミット領域１７４の個数、幅、深さ、ｐ型不純物濃度等は、緩和すべき電界に応じて種々の値を取り得る。
この形態では、フィールドリミット構造１７３が、平面視においてダイオード領域１７１および側面１０５Ａ〜１０５Ｄの間の領域に形成された１つまたは複数のフィールドリミット領域１７４を含む例について説明した。しかし、フィールドリミット構造１７３は、ダイオード領域１７１および側面１０５Ａ〜１０５Ｄの間の領域に代えて、平面視においてアクティブ側壁１６４およびダイオード領域１７１の間の領域に形成された１つまたは複数のフィールドリミット領域１７４を含んでいてもよい。
また、フィールドリミット構造１７３は、平面視においてダイオード領域１７１および側面１０５Ａ〜１０５Ｄの間の領域に形成された１つまたは複数のフィールドリミット領域１７４、および、平面視においてアクティブ側壁１６４およびダイオード領域１７１の間の領域に形成された１つまたは複数のフィールドリミット領域１７４を含んでいてもよい。
ＳｉＣ半導体装置１０１は、外側領域１０７において第１主面１０３の上に形成された外側絶縁層１８１を含む。外側絶縁層１８１は、酸化シリコンを含んでいてもよい。外側絶縁層１８１は、窒化シリコン等の他の絶縁膜を含んでいてもよい。外側絶縁層１８１は、この形態では、ゲート絶縁層１３８と同一の絶縁材料種によって形成されている。
外側絶縁層１８１は、外側領域１０７においてダイオード領域１７１、外側ディープウェル領域１７２およびフィールドリミット構造１７３を選択的に被覆している。外側絶縁層１８１は、アクティブ側壁１６４および外側主面１６２に沿って膜状に形成されている。外側絶縁層１８１は、アクティブ主面１６１の上においてゲート絶縁層１３８（より具体的には第３領域１３８ｃ）に連なっている。
外側絶縁層１８１は、第１領域１８１ａおよび第２領域１８１ｂを含む。第１領域１８１ａは、アクティブ側壁１６４を被覆している。第２領域１８１ｂは、外側主面１６２を被覆している。第２領域１８１ｂの厚さは、第１領域１８１ａの厚さ以下であってもよい。第２領域１８１ｂの厚さは、第１領域１８１ａの厚さ未満であってもよい。
第１領域１８１ａの厚さは、ゲート絶縁層１３８の第１領域１８１ａの厚さとほぼ等しくてもよい。第２領域１８１ｂの厚さは、ゲート絶縁層１３８の第３領域１３８ｃの厚さとほぼ等しくてもよい。一様な厚さを有する外側絶縁層１８１が形成されていてもよい。
図２８および図２９を参照して、ＳｉＣ半導体装置１０１は、アクティブ側壁１６４を被覆するサイドウォール構造１８２をさらに含む。サイドウォール構造１８２は、アクティブ台地１６３を外側領域１０７側から保護し、補強する。
サイドウォール構造１８２は、アクティブ主面１６１および外側主面１６２の間に形成された段差を緩和する段差緩和構造を形成している。アクティブ領域１０６および外側領域１０７の間の境界領域を被覆する上層構造（被覆層）が形成される場合、サイドウォール構造１８２は、上層構造の平坦性を高める。
サイドウォール構造１８２は、アクティブ主面１６１から外側主面１６２に向かって下り傾斜した傾斜部１８３を有していてもよい。傾斜部１８３によって、段差を適切に緩和できる。傾斜部１８３は、ＳｉＣ半導体層１０２側に向かう凹湾曲状に形成されていてもよい。傾斜部１８３は、ＳｉＣ半導体層１０２とは反対側に向かう凸湾曲状に形成されていてもよい。
傾斜部１８３は、アクティブ主面１６１側から外側主面１６２側に向けて平面的に延びていてもよい。傾斜部１８３は、アクティブ主面１６１側から外側主面１６２側に向けて直線状に延びていてもよい。傾斜部１８３は、アクティブ主面１６１から外側主面１６２に向かう下り階段状に形成されていてもよい。つまり、傾斜部１８３は、外側主面１６２側に向かって窪んだ１つまたは複数の段部を有していてもよい。複数の段部は、傾斜部１８３の表面積を増加させ、上層構造に対する密着力を高める。
傾斜部１８３は、サイドウォール構造１８２の外側に向かって隆起した複数の隆起部を含んでいてもよい。複数の隆起部は、傾斜部１８３の表面積を増加させ、上層構造に対する密着力を高める。傾斜部１８３は、サイドウォール構造１８２の内側に向かって窪んだ複数の窪みを含んでいてもよい。複数の窪みは、傾斜部１８３の表面積を増加させ、上層構造に対する密着力を高める。
サイドウォール構造１８２は、アクティブ主面１６１に対して自己整合的に形成されている。サイドウォール構造１８２は、より具体的には、アクティブ側壁１６４に沿って形成されている。サイドウォール構造１８２は、この形態では、平面視においてアクティブ領域１０６を取り囲む無端状（この形態では四角環状）に形成されている。
サイドウォール構造１８２は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。サイドウォール構造１８２は、ｐ型不純物が添加されたｐ型ポリシリコンを含むことが好ましい。この場合、ゲート電極層１３９やソース電極層１４７と同時に、サイドウォール構造１８２を形成できる。
この場合、サイドウォール構造１８２のｐ型不純物濃度は、ボディ領域１３１のｐ型不純物濃度以上である。サイドウォール構造１８２のｐ型不純物濃度は、より具体的には、ボディ領域１３１のｐ型不純物濃度を超えている。サイドウォール構造１８２のｐ型不純物濃度は、１．０×１０１８ｃｍ−３以上１．０×１０２２ｃｍ−３以下であってもよい。
サイドウォール構造１８２のｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびガリウム（Ｇａ）のうちの少なくとも１種を含んでいてもよい。サイドウォール構造１８２のｐ型不純物濃度は、ゲート電極層１３９のｐ型不純物濃度とほぼ等しくてもよい。
サイドウォール構造１８２のシート抵抗は、１０Ω／□以上５００Ω／□以下（この形態では２００Ω／□程度）であってもよい。サイドウォール構造１８２のシート抵抗は、ゲート電極層１３９のシート抵抗とほぼ等しくてもよい。
サイドウォール構造１８２は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型ポリシリコンを含んでいてもよい。サイドウォール構造１８２は、絶縁材料を含んでいてもよい。この場合、サイドウォール構造１８２によって外側領域１０７に対するアクティブ領域１０６の絶縁性を高めることができる。
図２５〜図２９を参照して、ＳｉＣ半導体装置１０１は、第１主面１０３の上に形成された層間絶縁層１９１を含む。層間絶縁層１９１は、アクティブ領域１０６および外側領域１０７を選択的に被覆している。層間絶縁層１９１は、アクティブ主面１６１および外側主面１６２に沿って膜状に形成されている。
層間絶縁層１９１は、アクティブ領域１０６においてトレンチゲート構造１５１、ゲート配線層１４０およびトレンチソース構造１５２を選択的に被覆している。層間絶縁層１９１は、外側領域１０７においてダイオード領域１７１、外側ディープウェル領域１７２およびフィールドリミット構造１７３を選択的に被覆している。
層間絶縁層１９１は、アクティブ領域１０６および外側領域１０７の間の境界領域において、サイドウォール構造１８２の外面（傾斜部１８３）に沿って形成されている。層間絶縁層１９１は、サイドウォール構造１８２を被覆する上層構造の一部を形成している。層間絶縁層１９１の周縁部は、側面１０５Ａ〜１０５Ｄに対して面一に形成されていてもよい。
層間絶縁層１９１は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層１９１は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。層間絶縁層１９１は、第１主面１０３側からこの順に積層されたＰＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。層間絶縁層１９１は、第１主面１０３側からこの順に積層されたＢＰＳＧ層およびＰＳＧ層を含む積層構造を有していてもよい。
層間絶縁層１９１は、ゲートコンタクト孔１９２、ソースコンタクト孔１９３およびダイオードコンタクト孔１９４を含む。また、層間絶縁層１９１は、アンカー孔１９５を含む。
ゲートコンタクト孔１９２は、アクティブ領域１０６においてゲート配線層１４０を露出させている。ゲートコンタクト孔１９２は、ゲート配線層１４０に沿う帯状に形成されていてもよい。ゲートコンタクト孔１９２の開口エッジ部は、ゲートコンタクト孔１９２内に向かう凸湾曲状に形成されている。
ソースコンタクト孔１９３は、アクティブ領域１０６においてソース領域１５３、コンタクト領域１５４およびトレンチソース構造１５２を露出させている。ソースコンタクト孔１９３は、トレンチソース構造１５２等に沿う帯状に形成されていてもよい。ソースコンタクト孔１９３の開口エッジ部は、ソースコンタクト孔１９３内に向かう凸湾曲状に形成されている。
ダイオードコンタクト孔１９４は、外側領域１０７においてダイオード領域１７１を露出させている。ダイオードコンタクト孔１９４は、ダイオード領域１７１に沿って延びる帯状（より具体的には無端状）に形成されていてもよい。
ダイオードコンタクト孔１９４は、外側ディープウェル領域１７２および／またはフィールドリミット構造１７３を露出させていてもよい。ダイオードコンタクト孔１９４の開口エッジ部は、ダイオードコンタクト孔１９４内に向かう凸湾曲状に形成されている。
アンカー孔１９５は、外側領域１０７において層間絶縁層１９１を掘り下げることによって形成されている。アンカー孔１９５は、平面視においてダイオード領域１７１および側面１０５Ａ〜１０５Ｄの間の領域に形成されている。アンカー孔１９５は、より具体的には、平面視においてフィールドリミット構造１７３および側面１０５Ａ〜１０５Ｄの間の領域に形成されている。アンカー孔１９５は、第１主面１０３（外側主面１６２）を露出させている。アンカー孔１９５の開口エッジ部は、アンカー孔１９５内に向かう凸湾曲状に形成されている。
図２３を参照して、アンカー孔１９５は、平面視においてアクティブ領域１０６に沿って帯状に延びている。アンカー孔１９５は、この形態では、平面視においてアクティブ領域１０６を取り囲む無端状（この形態では四角環状）に形成されている。この形態では、層間絶縁層１９１において外側領域１０７を被覆する部分に、１つのアンカー孔１９５が形成されている。しかし、層間絶縁層１９１において外側領域１０７を被覆する部分に、複数のアンカー孔１９５が形成されていてもよい。
前述のゲート主面電極層１０８およびソース主面電極層１１４は、層間絶縁層１９１の上に形成されている。ゲート主面電極層１０８およびソース主面電極層１１４は、それぞれ、第１主面１０３側からこの順に積層されたバリア電極層１９６および主電極層１９７を含む積層構造を有している。
バリア電極層１９６は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層１９６は、第１主面１０３側からこの順に積層されたチタン層および窒化チタン層を含む積層構造を有していてもよい。
主電極層１９７の厚さは、バリア電極層１９６の厚さを超えている。主電極層１９７は、バリア電極層１９６の抵抗値未満の抵抗値を有する導電材料を含む。主電極層１９７は、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１つを含んでいてもよい。主電極層１９７は、ＡｌＳｉ合金、ＡｌＳｉＣｕ合金およびＡｌＣｕ合金のうちの少なくとも１つを含んでいてもよい。主電極層１９７は、この形態では、ＡｌＳｉＣｕ合金を含む。
ゲート主面電極層１０８（外側ゲートフィンガー１１０）は、層間絶縁層１９１の上からゲートコンタクト孔１９２に入り込んでいる。外側ゲートフィンガー１１０は、ゲートコンタクト孔１９２内において、ゲート配線層１４０に電気的に接続されている。これにより、ゲートパッド１０９からの電気信号が、外側ゲートフィンガー１１０を介してゲート電極層１３９に伝達される。
ソース主面電極層１１４（ソースパッド１１５）は、層間絶縁層１９１の上からソースコンタクト孔１９３およびソースサブトレンチ１５８に入り込んでいる。ソースパッド１１５は、ソースコンタクト孔１９３およびソースサブトレンチ１５８内において、ソース領域１５３、コンタクト領域１５４およびソース電極層１４７に電気的に接続されている。
図９Ａに示されたコンタクト領域４２がコンタクト領域１５４として形成される場合、ソース主面電極層１１４（ソースパッド１１５）は、コンタクト領域１５４との間でショットキー接合を形成してもよい。
図１１に示されたコンタクト領域４２がコンタクト領域１５４として形成される場合、ソース主面電極層１１４（ソースパッド１１５）は、コンタクト領域１５４との間でオーミック接触またはショットキー接合を形成してもよい。
ソース電極層１４７は、ソースパッド１１５の一部の領域を利用して形成されていてもよい。つまり、ソース電極層１４７は、ソースパッド１１５において各ソーストレンチ１４５に入り込んだ部分によって形成されていてもよい。
ソース主面電極層１１４（ソース引き回し配線１１６）は、層間絶縁層１９１の上からダイオードコンタクト孔１９４に入り込んでいる。ソース引き回し配線１１６は、ダイオードコンタクト孔１９４内において、ダイオード領域１７１に電気的に接続されている。
ソース主面電極層１１４（ソース接続部１１７）は、アクティブ領域１０６からサイドウォール構造１８２を横切って外側領域１０７に引き出されている。ソース接続部１１７は、サイドウォール構造１８２を被覆する上層構造の一部を形成している。
ＳｉＣ半導体装置１０１は、層間絶縁層１９１の上に形成されたパッシベーション層１９８を含む。パッシベーション層１９８は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。パッシベーション層１９８は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。パッシベーション層１９８は、層間絶縁層１９１とは異なる絶縁材料を含むことが好ましい。パッシベーション層１９８は、この形態では、窒化シリコン層からなる単層構造を有している。
パッシベーション層１９８は、層間絶縁層１９１に沿って膜状に形成されている。パッシベーション層１９８は、層間絶縁層１９１を介してアクティブ領域１０６および外側領域１０７を選択的に被覆している。パッシベーション層１９８は、アクティブ領域１０６からサイドウォール構造１８２を横切って外側領域１０７に引き出されている。パッシベーション層１９８は、サイドウォール構造１８２を被覆する上層構造の一部を形成している。
パッシベーション層１９８は、ゲートサブパッド開口１９９およびソースサブパッド開口２００（図２３も併せて参照）を含む。ゲートサブパッド開口１９９は、ゲートパッド１０９を露出させている。ソースサブパッド開口２００は、ソースパッド１１５を露出させている。
図２８を参照して、パッシベーション層１９８は、外側領域１０７において層間絶縁層１９１の上からアンカー孔１９５に入り込んでいる。パッシベーション層１９８は、アンカー孔１９５内において第１主面１０３（外側主面１６２）に接続されている。パッシベーション層１９８の外面においてアンカー孔１９５の上に位置する領域には、アンカー孔１９５に倣って窪んだリセス２０１が形成されている。
パッシベーション層１９８の周縁部は、側面１０５Ａ〜１０５Ｄに対して面一に形成されていてもよい。パッシベーション層１９８の周縁部は、側面１０５Ａ〜１０５Ｄから内方領域に間隔を空けて形成されていてもよい。パッシベーション層１９８の周縁部は、平面視において第１主面１０３（層間絶縁層１９１）を露出させていてもよい。
パッシベーション層１９８の周縁部は、樹脂層１１８の周縁部１１８ａに連なっていてもよい。つまり、パッシベーション層１９８の周縁部は、ダイシングストリートＤＳの一部を区画していてもよい。パッシベーション層１９８の周縁部から第１主面１０３を露出させることにより、パッシベーション層１９８を物理的に切断する必要がない。したがって、一枚のＳｉＣ半導体ウエハからＳｉＣ半導体装置１０１を円滑に切り出すことができる。
前述の樹脂層１１８は、パッシベーション層１９８の上に形成されている。樹脂層１１８は、パッシベーション層１９８に沿って膜状に形成されている。樹脂層１１８は、パッシベーション層１９８および層間絶縁層１９１を挟んで、アクティブ領域１０６および外側領域１０７を選択的に被覆している。樹脂層１１８は、アクティブ領域１０６からサイドウォール構造１８２を横切って外側領域１０７に引き出されている。樹脂層１１８は、サイドウォール構造１８２を被覆する上層構造の一部を形成している。
樹脂層１１８のゲートパッド開口１１９は、パッシベーション層１９８のゲートサブパッド開口１９９に連通している。ゲートパッド開口１１９の内壁は、ゲートサブパッド開口１９９の内壁の外側に位置していてもよい。ゲートパッド開口１１９の内壁は、ゲートサブパッド開口１９９の内壁の内側に位置していてもよい。つまり、樹脂層１１８は、ゲートサブパッド開口１９９の内壁を被覆していてもよい。
樹脂層１１８のソースパッド開口１２０は、パッシベーション層１９８のソースサブパッド開口２００に連通している。ゲートパッド開口１１９の内壁は、ソースサブパッド開口２００の内壁の外側に位置していてもよい。ソースパッド開口１２０の内壁は、ソースサブパッド開口２００の内壁の内側に位置していてもよい。つまり、樹脂層１１８は、ソースサブパッド開口２００の内壁を被覆していてもよい。
図２８を参照して、樹脂層１１８は、外側領域１０７においてパッシベーション層１９８のリセス２０１に入り込んだアンカー部を有している。これにより、樹脂層１１８の接続強度を高めるアンカー構造が、外側領域１０７に形成されている。
アンカー構造は、外側領域１０７において第１主面１０３に形成された凹凸構造（Uneven Structure）を含む。アンカー構造（凹凸構造）は、より具体的には、外側主面１６２を被覆する層間絶縁層１９１を利用して形成された凹凸を含む。アンカー構造（凹凸構造）は、さらに具体的には、層間絶縁層１９１に形成されたアンカー孔１９５を含む。
樹脂層１１８は、このアンカー孔１９５に噛合っている。樹脂層１１８は、この形態では、パッシベーション層１９８を介してアンカー孔１９５に噛合っている。これにより、第１主面１０３に対する樹脂層１１８の接続強度を高めることができるから、樹脂層１１８の剥離を抑制できる。
以上、ＳｉＣ半導体装置１０１によってもＳｉＣ半導体装置１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置１０１によれば、ＳｉＣ半導体層１０２およびディープウェル領域１５５の間の境界領域（ｐｎ接合部）から、ゲートトレンチ１３２の底壁に対して第２主面１０４側の領域に向けて空乏層を拡げることができる。
これにより、ソース主面電極層１１４およびドレイン電極層１２５の間を流れる短絡電流の電流経路を狭めることができる。また、ＳｉＣ半導体層１０２およびディープウェル領域１５５の境界領域から拡がる空乏層により、帰還容量Ｃｒｓｓを反比例的に低減できる。よって、短絡耐量を向上し、帰還容量Ｃｒｓｓを低減できるＳｉＣ半導体装置１０１を提供できる。帰還容量Ｃｒｓｓは、ゲート電極層１３９およびドレイン電極層１２５の間の静電容量である。
ＳｉＣ半導体層１０２およびディープウェル領域１５５の間の境界領域（ｐｎ接合部）から拡がる空乏層は、ゲートトレンチ１３２の底壁にオーバラップしてもよい。この場合、ディープウェル領域１５５の底部から拡がる空乏層が、ゲートトレンチ１３２の底壁にオーバラップしてもよい。
また、ＳｉＣ半導体装置１０１によれば、各ディープウェル領域１５５の底部および第２主面１０４の間の距離は、ほぼ一定である。これにより、各ディープウェル領域１５５の底部および第２主面１０４の間の距離にバラツキが生じるのを抑制できる。よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、ディープウェル領域１５５の形態によって制限されることを抑制できるから、耐圧の向上を適切に図ることができる。
また、ＳｉＣ半導体装置１０１によれば、外側領域１０７にダイオード領域１７１が形成されている。このダイオード領域１７１は、ソース主面電極層１１４に電気的に接続されている。これにより、外側領域１０７で生じたアバランシェ電流を、ダイオード領域１７１を介してソース主面電極層１１４に流し込むことができる。よって、ＭＩＳＦＥＴの動作の安定性を高めることができる。
また、ＳｉＣ半導体装置１０１によれば、外側領域１０７に外側ディープウェル領域１７２が形成されている。これにより、外側領域１０７において、ＳｉＣ半導体層１０２の耐圧を調整できる。
外側ディープウェル領域１７２は、ディープウェル領域１５５とほぼ等しい深さ位置に形成されている。より具体的には、外側ディープウェル領域１７２の底部は、ディープウェル領域１５５の底部とほぼ同一平面上に位置している。つまり、外側ディープウェル領域１７２の底部および第２主面１０４の間の距離は、ディープウェル領域１５５の底部および第２主面１０４の間の距離とほぼ等しい。
これにより、外側ディープウェル領域１７２の底部および第２主面１０４の間の距離と、ディープウェル領域１５５の底部および第２主面１０４の間の距離との間で、バラツキが生じるのを抑制できる。よって、ＳｉＣ半導体層１０２の耐圧（たとえば破壊耐量）が、外側ディープウェル領域１７２の形態およびディープウェル領域１５５の形態によって制限されることを抑制できる。その結果、耐圧の向上を適切に図ることができる。
また、ＳｉＣ半導体装置１０１では、外側領域１０７がアクティブ領域１０６に対して第２主面１０４側の領域に形成されている。これにより、外側ディープウェル領域１７２の底部の位置を、ディープウェル領域１５５の底部の位置に適切に近づけることができる。つまり、外側ディープウェル領域１７２の形成時において、第１主面１０３の表層部の比較的深い位置にｐ型不純物を導入する必要がなくなる。したがって、ディープウェル領域１５５の底部の位置に対して外側ディープウェル領域１７２の底部の位置が大きくずれ込むことを適切に抑制できる。
しかも、ＳｉＣ半導体装置１０１では、外側主面１６２が、ソーストレンチ１４５の底壁とほぼ同一平面上に位置している。これにより、等しいエネルギによってソーストレンチ１４５の底壁および外側主面１６２に対してｐ型不純物を導入する場合、ディープウェル領域１５５および外側ディープウェル領域１７２をほぼ等しい深さ位置に形成できる。その結果、ディープウェル領域１５５の底部の位置に対して外側ディープウェル領域１７２の底部の位置が大きくずれ込むことをより一層適切に抑制できる。
また、ＳｉＣ半導体装置１０１によれば、外側領域１０７にフィールドリミット構造１７３が形成されている。これにより、外側領域１０７において、フィールドリミット構造１７３による電界緩和効果を得ることができる。よって、ＳｉＣ半導体層１０２の破壊耐量を適切に向上できる。
また、ＳｉＣ半導体装置１０１によれば、アクティブ領域１０６が、台地状のアクティブ台地１６３として形成されている。アクティブ台地１６３は、アクティブ領域１０６のアクティブ主面１６１および外側主面１６２を接続するアクティブ側壁１６４を含む。アクティブ主面１６１および外側主面１６２の間の領域には、アクティブ主面１６１および外側主面１６２の間の段差を緩和する段差緩和構造が形成されている。段差緩和構造は、サイドウォール構造１８２を含む。
これにより、アクティブ主面１６１および外側主面１６２の間の段差を適切に緩和できる。よって、サイドウォール構造１８２の上に形成される上層構造の平坦性を適切に高めることができる。ＳｉＣ半導体装置１０１では、上層構造の一例として、層間絶縁層１９１、ソース主面電極層１１４、パッシベーション層１９８および樹脂層１１８が形成されている。
また、ＳｉＣ半導体装置１０１によれば、外側領域１０７において、樹脂層１１８の接続強度を高めるためのアンカー構造が形成されている。アンカー構造は、外側領域１０７において第１主面１０３に形成された凹凸構造（Uneven Structure）を含む。アンカー構造（凹凸構造）は、より具体的には、外側領域１０７において第１主面１０３に形成された層間絶縁層１９１を利用して形成された凹凸を含む。アンカー構造（凹凸構造）は、さらに具体的には、層間絶縁層１９１に形成されたアンカー孔１９５を含む。
樹脂層１１８は、このアンカー孔１９５に噛合っている。樹脂層１１８は、この形態では、パッシベーション層１９８を介して、アンカー孔１９５に噛合っている。これにより、第１主面１０３に対する樹脂層１１８の接続強度を高めることができるから、樹脂層１１８の剥離を適切に抑制できる。
また、ＳｉＣ半導体装置１０１によれば、ゲートトレンチ１３２にゲート絶縁層１３８を挟んでゲート電極層１３９が埋設されたトレンチゲート構造１５１が形成されている。このトレンチゲート構造１５１では、ゲート電極層１３９が、ゲートトレンチ１３２という限られたスペースにおいて低抵抗電極層１５７によって被覆されている。このような構造によれば、図３０を用いて説明される効果と同様の効果を奏することができる。
図３０は、ゲートトレンチ１３２内のシート抵抗を説明するためのグラフである。図３０において縦軸はシート抵抗［Ω／□］を表しており、横軸は項目を表している。図３０には、第１棒グラフＢＬ１、第２棒グラフＢＬ２および第３棒グラフＢＬ３が示されている。
第１棒グラフＢＬ１は、ｎ型ポリシリコンが埋設されたゲートトレンチ１３２内のシート抵抗を表している。第２棒グラフＢＬ２は、ｐ型ポリシリコンが埋設されたゲートトレンチ１３２内のシート抵抗を表している。
第３棒グラフＢＬ３は、ゲート電極層１３９（ｐ型ポリシリコン）および低抵抗電極層１５７が埋設されたゲートトレンチ１３２内のシート抵抗を表している。ここでは、ポリサイド（シリサイド）の一例としてのＴｉＳｉ２（ｐ型チタンシリサイド）からなる低抵抗電極層１５７が形成された場合について説明する。
第１棒グラフＢＬ１を参照して、ｎ型ポリシリコンが埋設されたゲートトレンチ１３２内のシート抵抗は、１０Ω／□であった。第２棒グラフＢＬ２を参照して、ｐ型ポリシリコンが埋設されたゲートトレンチ１３２内のシート抵抗は、２００Ω／□であった。第３棒グラフＢＬ３を参照して、ゲート電極層１３９（ｐ型ポリシリコン）および低抵抗電極層１５７が埋設されたゲートトレンチ１３２内のシート抵抗は、２Ω／□であった。
ｐ型ポリシリコンは、ｎ型ポリシリコンとは相異なる仕事関数を有している。ｐ型ポリシリコンがゲートトレンチ１３２に埋設された構造によれば、ゲート閾値電圧Ｖｔｈを１Ｖ程度増加させることができる。しかし、ｐ型ポリシリコンは、ｎ型ポリシリコンのシート抵抗よりも数十倍（ここでは２０倍）高いシート抵抗を有している。そのため、ゲート電極層１３９の材料としてｐ型ポリシリコンを採用した場合、ゲートトレンチ１３２内の寄生抵抗（以下、単に「ゲート抵抗」という。）の増加に伴ってエネルギ損失が著しく増大する。
これに対して、ゲート電極層１３９（ｐ型ポリシリコン）の上に低抵抗電極層１５７を有する構造によれば、低抵抗電極層１５７を形成しない場合と比較して、シート抵抗を１００分の１以下に低下させることができる。また、低抵抗電極層１５７を有する構造によれば、ｎ型ポリシリコンを含むゲート電極層１３９と比較して、シート抵抗を５分の１以下に低下させることができる。
このように、低抵抗電極層１５７を有する構造によれば、ゲート閾値電圧Ｖｔｈを増加（たとえば１Ｖ程度増加）させながら、ゲートトレンチ１３２内のシート抵抗を低減できる。これにより、ゲート抵抗の低減を図ることができるから、トレンチゲート構造１５１に沿って電流を効率的に拡散させることができる。その結果、スイッチング遅延の短縮を図ることができる。
また、低抵抗電極層１５７を有する構造によれば、ボディ領域１３１のｐ型不純物濃度を増加させなくて済む。よって、チャネル抵抗の増加を抑制しながら、ゲート閾値電圧Ｖｔｈを適切に増加させることができる。また、低抵抗電極層１５７を有する構造によれば、コンタクト領域１５４のｐ型不純物濃度を増加させなくて済む。よって、ゲート閾値電圧Ｖｔｈの経時劣化およびチャネル抵抗の増加を抑制しながら、ゲート閾値電圧Ｖｔｈを適切に増加させることができる。
低抵抗電極層１５７は、ＴｉＳｉ、ＴｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ、ＣｏＳｉ２、ＭｏＳｉ２およびＷＳｉ２のうちの少なくとも１種を含むことができる。とりわけ、これらの種のうちのＮｉＳｉ、ＣｏＳｉ２およびＴｉＳｉ２は、比抵抗の値および温度依存性が比較的小さいことから、低抵抗電極層１５７を形成するポリサイド層として適している。
本願発明者らのさらなる検証の結果、ＴｉＳｉ２を低抵抗電極層１５７の材料として採用した場合、低電界印加時においてゲートソース間のリーク電流の増加が観られた。これに対して、ＣｏＳｉ２が採用された場合は、低電界印加時においてゲートソース間のリーク電流の増加は見受けられなかった。この点を考慮すると、低抵抗電極層１５７を形成するポリサイド層としては、ＣｏＳｉ２が最も好ましいと考えられる。
さらに、ＳｉＣ半導体装置１０１によれば、ゲート配線層１４０が低抵抗電極層１５７によって被覆されている。これにより、ゲート配線層１４０におけるゲート抵抗の低減も図ることができる。特に、ゲート電極層１３９およびゲート配線層１４０が低抵抗電極層１５７によって被覆されている構造では、トレンチゲート構造１５１に沿って電流を効率的に拡散させることができる。よって、スイッチング遅延の短縮を適切に図ることができる。
図３１は、図２４に対応する領域の拡大図であって、本発明の第９実施形態に係るＳｉＣ半導体装置２１１を示す拡大図である。図３２は、図３１に示すXXXII-XXXII線に沿う断面図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図３１および図３２を参照して、ＳｉＣ半導体装置２１１は、アクティブ領域１０６において第１主面１０３に形成された外側ゲートトレンチ２１２を含む。外側ゲートトレンチ２１２は、アクティブ領域１０６の周縁部に沿って帯状に延びている。外側ゲートトレンチ２１２は、第１主面１０３において外側ゲートフィンガー１１０の直下の領域に形成されている。外側ゲートトレンチ２１２は、外側ゲートフィンガー１１０に沿って延びている。
外側ゲートトレンチ２１２は、より具体的には、３つの側面１０５Ａ，１０５Ｂ，１０５Ｄに沿って形成され、アクティブ領域１０６の内方領域を３方向から区画している。外側ゲートトレンチ２１２は、アクティブ領域１０６の内方領域を取り囲む無端状（たとえば四角環状）に形成されていてもよい。
外側ゲートトレンチ２１２は、各ゲートトレンチ１３２のコンタクトトレンチ部１３４に連通している。これにより、外側ゲートトレンチ２１２およびゲートトレンチ１３２が、１つのトレンチによって形成されている。
外側ゲートトレンチ２１２には、ゲート配線層１４０が埋め込まれている。ゲート配線層１４０は、ゲートトレンチ１３２および外側ゲートトレンチ２１２の連通部においてゲート電極層１３９に接続されている。
外側ゲートトレンチ２１２には、ゲート配線層１４０を被覆する低抵抗電極層１５７が形成されている。この場合、ゲート電極層１３９を被覆する低抵抗電極層１５７およびゲート配線層１４０を被覆する低抵抗電極層１５７は、一つのトレンチ内に位置する。
以上、ＳｉＣ半導体装置２１１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。また、ＳｉＣ半導体装置２１１によれば、ゲート配線層１４０を第１主面１０３の上に引き出す必要がない。これにより、ゲートトレンチ１３２（外側ゲートトレンチ２１２）の開口エッジ部１３６において、ゲート配線層１４０がゲート絶縁層１３８を挟んでＳｉＣ半導体層１０２に対向することを抑制できる。その結果、ゲートトレンチ１３２（外側ゲートトレンチ２１２）の開口エッジ部１３６における電界の集中を抑制できる。
図３３は、図２７に対応する領域の拡大図であって、本発明の第１０実施形態に係るＳｉＣ半導体装置２２１を示す拡大図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図３３を参照して、ＳｉＣエピタキシャル層１２２は、この形態では、高濃度領域１２３、低濃度領域１２４、ならびに、高濃度領域１２３および低濃度領域１２４の間に介在する濃度勾配領域２２２を含む。濃度勾配領域２２２は、ＳｉＣエピタキシャル層１２２においてアクティブ領域１０６に加えて外側領域１０７にも形成されている。濃度勾配領域２２２は、ＳｉＣエピタキシャル層１２２の全域に形成されている。
濃度勾配領域２２２は、高濃度領域１２３から低濃度領域１２４に向けてｎ型不純物濃度が漸減する濃度勾配を有している。換言すると、濃度勾配領域２２２は、低濃度領域１２４から高濃度領域１２３に向けてｎ型不純物濃度が漸増する濃度勾配を有している。濃度勾配領域２２２は、高濃度領域１２３および低濃度領域１２４の間の領域においてｎ型不純物濃度の急激な変動を抑制する。
ＳｉＣエピタキシャル層１２２が濃度勾配領域２２２を含む場合、高濃度領域１２３のｎ型不純物濃度は、低濃度領域１２４のｎ型不純物濃度の１．５倍以上５倍以下であることが好ましい。高濃度領域１２３のｎ型不純物濃度は、低濃度領域１２４のｎ型不純物濃度の３倍以上５倍以下であってもよい。
濃度勾配領域２２２の厚さは、０．５μｍ以上２．０μｍ以下であってもよい。濃度勾配領域２２２の厚さは、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、または、１．５μｍ以上２．０μｍ以下であってもよい。
具体的な説明は省略されるが、前述のゲートトレンチ１３２、ソーストレンチ１４５、ディープウェル領域１５５、外側ディープウェル領域１７２等は、高濃度領域１２３に形成されている。つまり、前述のゲートトレンチ１３２、ソーストレンチ１４５、ディープウェル領域１５５、外側ディープウェル領域１７２等は、ＳｉＣ半導体層１０２において高濃度領域１２３および濃度勾配領域２２２の境界領域に対して第１主面１０３側の領域に形成されている。
以上、ＳｉＣ半導体装置２２１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
図３４は、図２４に対応する領域の拡大図であって、本発明の第１１実施形態に係るＳｉＣ半導体装置２３１を示す拡大図である。以下では、ＳｉＣ半導体装置１０１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図３４を参照して、ゲートトレンチ１３２は、この形態では、平面視において格子形状に形成されている。ゲートトレンチ１３２は、より具体的には、複数の第１ゲートトレンチ２３２および複数の第２ゲートトレンチ２３３を含む。複数の第１ゲートトレンチ２３２および複数の第２ゲートトレンチ２３３は、アクティブトレンチ部１３３を形成している。
複数の第１ゲートトレンチ２３２は、第１方向Ｘ（ＳｉＣ単結晶のｍ軸）に沿って延びる帯状にそれぞれ形成され、第２方向Ｙ（ＳｉＣ単結晶のａ軸）に間隔を空けて形成されている。複数の第１ゲートトレンチ２３２は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。各第１ゲートトレンチ２３２において長辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。各第１ゲートトレンチ２３２において短辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。
複数の第２ゲートトレンチ２３３は、第２方向Ｙ（ＳｉＣ単結晶のａ軸）に沿って延びる帯状にそれぞれ形成され、第１方向Ｘ（ＳｉＣ単結晶のｍ軸）に間隔を空けて形成されている。複数の第２ゲートトレンチ２３３は、平面視において第２方向Ｙに沿って延びるストライプ状に形成されている。各第２ゲートトレンチ２３３において長辺を形成する側壁は、ＳｉＣ単結晶のｍ面によって形成されている。各第２ゲートトレンチ２３３において短辺を形成する側壁は、ＳｉＣ単結晶のａ面によって形成されている。
複数の第２ゲートトレンチ２３３は、複数の第１ゲートトレンチ２３２に交差している。これにより、平面視において格子形状の１つのゲートトレンチ１３２が形成されている。ゲートトレンチ１３２によって取り囲まれた領域には、複数のセル領域２３４が区画されている。
複数のセル領域２３４は、平面視において第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。複数のセル領域２３４は、平面視において四角形状に形成されている。ゲートトレンチ１３２は、平面視において格子形状の一態様としてのハニカム形状に形成されていてもよい。この場合、複数のセル領域２３４は、平面視において六角形状に形成されていてもよい。また、この場合、複数のセル領域２３４は、第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
各セル領域２３４においてボディ領域１３１は、ゲートトレンチ１３２の側壁から露出している。ボディ領域１３１は、ゲートトレンチ１３２においてＳｉＣ単結晶のｍ面およびａ面によって形成された側壁から露出している。
各ソーストレンチ１４５は、平面視において各セル領域２３４の中央部に形成されている。各ソーストレンチ１４５は、各セル領域２３４の第１方向Ｘに沿う切断面に１つ現れるパターンで形成されている。また、各ソーストレンチ１４５は、各セル領域２３４の第２方向Ｙに沿う切断面に１つ現れるパターンで形成されている。各ソーストレンチ１４５の側壁は、ＳｉＣ単結晶のｍ面およびａ面によって形成されている。
各ソーストレンチ１４５は、より具体的には、平面視において四角形状に形成されている。各ソーストレンチ１４５の平面形状は任意である。各ソーストレンチ１４５は、平面視において三角形状、五角形状、六角形状等の多角形状、または、円形状もしくは楕円形状に形成されていてもよい。
図３４のXXV-XXV線に沿う断面図は、図２５に示す断面図に対応している。図３４のXXVI-XXVI線に沿う断面図は、図２６に示す断面図に対応している。
以上、ＳｉＣ半導体装置２３１によっても、ＳｉＣ半導体装置１０１に対して述べた効果と同様の効果を奏することができる。
本発明は、他の形態で実施することもできる。
前述の各実施形態では、ＳｉＣ半導体層２，１０２が、ＳｉＣ半導体基板２１，１２１およびＳｉＣエピタキシャル層１２２を含む積層構造を有している例について説明した。しかし、ＳｉＣ半導体層２，１０２は、ＳｉＣ半導体基板２１，１２１からなる単層構造を有していてもよい。ＳｉＣ半導体層２，１０２は、ＳｉＣエピタキシャル層２２，１２２からなる単層構造を有していてもよい。
前述の各実施形態では、ＳｉＣ単結晶のｍ軸方向（［１−１００］方向）に沿って延びる複数のゲートトレンチ３２，１３２（第１ゲートトレンチ３３，２３２）が形成された例について説明した。しかし、ＳｉＣ単結晶のａ軸方向（［１１−２０］方向）に沿って延びる複数のゲートトレンチ３２，１３２（第１ゲートトレンチ３３，２３２）が形成されてもよい。この場合、ＳｉＣ単結晶のａ軸方向（［１１−２０］方向）に沿って延びる複数のソーストレンチ６３，１４５が形成される。
前述の各実施形態では、ソース電極層６７，１４７がソース絶縁層６６，１４６を挟んでソーストレンチ６３，１４５に埋設された例について説明した。しかし、ソース電極層６７，１４７は、ソース絶縁層６６，１４６を介さずにソーストレンチ６３，１４５に直接埋め込まれていてもよい。
前述の各実施形態では、ソース絶縁層６６，１４６がソーストレンチ６３，１４５の側壁および底壁に沿って形成された例について説明した。しかし、ソース絶縁層６６，１４６は、ソーストレンチ６３，１４５の底壁を露出させていてもよい。この場合、ソース絶縁層６６，１４６は、ソーストレンチ６３，１４５の底壁の一部を露出させるように、ソーストレンチ６３，１４５の側壁および底壁に沿って形成されていてもよい。
また、ソース絶縁層６６，１４６は、ソーストレンチ６３，１４５の側壁を露出させていてもよい。この場合、ソース絶縁層６６，１４６は、ソーストレンチ６３，１４５の側壁の一部を露出させるように、ソーストレンチ６３，１４５の側壁および底壁に沿って形成されていてもよい。
前述の第８〜第１１実施形態では、ｐ型ポリシリコンを含むゲート電極層１３９およびゲート配線層１４０が形成された例について説明した。しかし、ゲート閾値電圧Ｖｔｈの増加を重視しない場合には、ゲート電極層１３９およびゲート配線層１４０は、ｐ型ポリシリコンに代えてまたはこれに加えて、ｎ型不純物が添加されたｎ型ポリシリコンを含んでいてもよい。
この場合、低抵抗電極層１５７は、ゲート電極層１３９（ｎ型ポリシリコン）において表層部を形成する部分を金属材料によってシリサイド化することによって形成されていてもよい。つまり、低抵抗電極層１５７は、ｎ型ポリサイドを含んでいてもよい。このような構造の場合、ゲート抵抗の低減を図ることができる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の各実施形態において、ｎ＋型のＳｉＣ半導体基板２１，１２１に代えてｐ＋型のＳｉＣ半導体基板（２１，１２１）が採用されてもよい。この構造によれば、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を提供できる。この場合、前述の各実施形態において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に読み替えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に読み替えられる。
前述の各実施形態は、ＳｉＣとは異なる半導体材料を用いた半導体装置にも適用できる。たとえば、前述の各実施形態は、ＳｉＣに代えて化合物半導体材料が採用された縦型の化合物半導体ＭＩＳＦＥＴを備えた化合物半導体装置にも適用できる。化合物半導体材料は、窒化ガリウム（ＧａＮ）および酸化ガリウム（Ｇａ２Ｏ３）のいずれか一方または双方であってもよい。
化合物半導体ＭＩＳＦＥＴでは、ｐ型不純物（アクセプタ）として、マグネシウムが採用されてもよい。また、ｎ型不純物（ドナー）として、ゲルマニウム（Ｇｅ）、酸素（Ｏ）またはケイ素（Ｓｉ）が採用されてもよい。
この明細書は、第１〜第１１実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１〜第１１実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１〜第１１実施形態に示された特徴が任意の態様および任意の形態で組み合わされたＳｉＣ半導体装置が採用されてもよい。
以下、この明細書および図面から抽出される特徴の例を示す。以下の例は、いずれもゲート閾値電圧Ｖｔｈの経時劣化の抑制に寄与するＳｉＣ半導体装置を示す。
［Ａ１］一方側の第１主面および他方側の第２主面を有し、アクティブ領域および前記アクティブ領域外の外側領域を含むＳｉＣ半導体層と、前記アクティブ領域において前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記アクティブ領域において前記第１主面の表層部に形成され、前記トレンチの側方に位置する第１導電型のソース領域と、前記アクティブ領域において前記第１主面の表層部に形成され、前記ソース領域に対して前記第２主面側の領域に位置する第２導電型のボディ領域と、前記アクティブ領域および前記外側領域において前記第１主面の表層部に形成され、前記ボディ領域に対して前記第２主面側の領域に位置する部分を含む第１導電型のドリフト領域と、前記外側領域において前記第１主面の表層部に形成され、前記ドリフト領域との間でｐｎ接合ダイオードを形成する第２導電型の不純物領域と、前記アクティブ領域において前記第１主面の表層部に形成され、前記ソース領域に対して前記トレンチとは反対側の領域に位置し、１．０×１０２０ｃｍ−３以下の第２導電型不純物濃度を有する第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置。
［Ａ２］前記コンタクト領域の第２導電型不純物濃度は、１．０×１０１７ｃｍ−３以上である、Ａ１に記載のＳｉＣ半導体装置。
［Ａ３］前記コンタクト領域の第２導電型不純物濃度は、１．０×１０２０ｃｍ−３未満である、Ａ１またはＡ２に記載のＳｉＣ半導体装置。
［Ａ４］前記不純物領域は、１．０×１０２０ｃｍ−３以下の第２導電型不純物濃度を有している、Ａ１〜Ａ３のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ５］前記不純物領域は、１．０×１０１７ｃｍ−３以上の第２導電型不純物濃度を有している、Ａ４に記載のＳｉＣ半導体装置。
［Ａ６］前記不純物領域は、１．０×１０２０ｃｍ−３を超える第２導電型不純物濃度を有している、Ａ１〜Ａ３のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ７］前記不純物領域は、１．０×１０２１ｃｍ−３以下の第２導電型不純物濃度を有している、Ａ６に記載のＳｉＣ半導体装置。
［Ａ８］前記不純物領域は、前記コンタクト領域と等しい第２導電型不純物濃度を有している、Ａ１〜Ａ３のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ９］前記不純物領域は、前記コンタクト領域の厚さと等しい厚さを有している、Ａ１〜Ａ８のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１０］前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、Ａ１〜Ａ９のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１１］前記不純物領域は、前記アクティブ領域を取り囲んでいる、Ａ１〜Ａ１０のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１２］前記第１主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層をさらに含む、Ａ１〜Ａ１１のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１３］前記第１主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成し、前記不純物領域との間でオーミック接触を形成する電極層をさらに含む、Ａ１に記載のＳｉＣ半導体装置。
［Ａ１４］前記第１主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成し、前記不純物領域との間でショットキー接合を形成する電極層をさらに含む、Ａ１に記載のＳｉＣ半導体装置。
［Ａ１５］前記ＳｉＣ半導体層は、六方晶からなるＳｉＣ単結晶を含む、Ａ１〜Ａ１４のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１６］前記ＳｉＣ半導体層は、２Ｈ（Hexagonal）−ＳｉＣ単結晶、４Ｈ−ＳｉＣ単結晶または６Ｈ−ＳｉＣ単結晶を含む、Ａ１５に記載のＳｉＣ半導体装置。
［Ａ１７］前記第１主面は、前記ＳｉＣ単結晶のｃ面に面している、Ａ１５またはＡ１６に記載のＳｉＣ半導体装置。
［Ａ１８］前記トレンチは、前記ＳｉＣ単結晶のｍ面に面する側壁、前記ＳｉＣ単結晶のａ面に面する側壁および前記ＳｉＣ単結晶のｃ面に面する底壁を有している、Ａ１５〜Ａ１７のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ１９］前記ソース領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出しており、前記ボディ領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出している、Ａ１８に記載のＳｉＣ半導体装置。
［Ａ２０］前記第１主面は、前記ＳｉＣ単結晶のｃ面に対して０°以上１０°以下の角度で傾斜したオフ角を有している、Ａ１５〜Ａ１９のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ２１］前記オフ角は、５°以下の角度である、Ａ２０に記載のＳｉＣ半導体装置。
［Ａ２２］前記オフ角は、０°を超えて４°未満の角度である、Ａ２０またはＡ２１に記載のＳｉＣ半導体装置。
［Ａ２３］前記アクティブ領域において前記トレンチから間隔を空けて前記第１主面に形成された第２トレンチをさらに含み、前記コンタクト領域は、前記第２トレンチの側方に形成されている、Ａ１〜Ａ２２のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ２４］前記第２トレンチに埋設されたソース電極層をさらに含む、Ａ２３に記載のＳｉＣ半導体装置。
［Ａ２５］前記コンタクト領域は、前記第２トレンチの側壁から露出している、Ａ２３またはＡ２４に記載のＳｉＣ半導体装置。
［Ａ２６］前記コンタクト領域は、前記第２トレンチの側壁および底壁から露出している、Ａ２３〜Ａ２５のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ２７］前記トレンチは、平面視において格子状に形成されており、前記第２トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、Ａ２３〜Ａ２６のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ２８］前記トレンチは、平面視において帯状に延びており、前記第２トレンチは、平面視において前記トレンチに沿って帯状に延びている、Ａ２３〜Ａ２７のいずれか一つに記載のＳｉＣ半導体装置。
［Ａ２９］前記第２トレンチは、前記トレンチよりも深い、Ａ２３〜Ａ２８のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１］一方側の第１主面および他方側の第２主面を有し、アクティブ領域および前記アクティブ領域外の外側領域を含むＳｉＣ半導体層と、前記アクティブ領域において前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記アクティブ領域において前記第１主面の表層部に形成され、前記トレンチの側方に位置する第１導電型のソース領域と、前記アクティブ領域において前記第１主面の表層部に形成され、前記ソース領域に対して前記第２主面側の領域に位置する第２導電型のボディ領域と、前記アクティブ領域および前記外側領域において前記第１主面の表層部に形成され、前記ボディ領域に対して前記第２主面側の領域に位置する部分を含む第１導電型のドリフト領域と、前記外側領域において前記第１主面の表層部に形成され、前記ドリフト領域との間でｐｎ接合ダイオードを形成する第２導電型の不純物領域と、前記アクティブ領域において前記第１主面の表層部に形成され、前記ソース領域に対して前記トレンチとは反対側の領域に位置し、第１導電型不純物および第２導電型不純物を含み、前記第２導電型不純物の一部が前記第１導電型不純物によって相殺補償された第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置。
［Ｂ２］前記コンタクト領域は、前記ソース領域の第１導電型不純物濃度を超える第２導電型不純物濃度を有している、Ｂ１に記載のＳｉＣ半導体装置。
［Ｂ３］前記コンタクト領域は、前記不純物領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有している、Ｂ１またはＢ２に記載のＳｉＣ半導体装置。
［Ｂ４］前記コンタクト領域は、１．０×１０２０ｃｍ−３以上の第２導電型不純物濃度を有している、Ｂ１〜Ｂ３のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ５］前記コンタクト領域は、１．０×１０２１ｃｍ−３以下の第２導電型不純物濃度を有している、Ｂ４に記載のＳｉＣ半導体装置。
［Ｂ６］前記不純物領域は、１．０×１０２０ｃｍ−３以上の第２導電型不純物濃度を有している、Ｂ１〜Ｂ５のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ７］前記コンタクト領域は、１．０×１０２１ｃｍ−３以下の第２導電型不純物濃度を有している、Ｂ６に記載のＳｉＣ半導体装置。
［Ｂ８］前記コンタクト領域は、前記ソース領域の厚さを超える厚さを有している、Ｂ１〜Ｂ７のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ９］前記コンタクト領域は、前記ソース領域の底部に対して前記第１主面側の領域に位置し、前記第２導電型不純物の一部が前記第１導電型不純物によって相殺補償された表層領域、および、前記ソース領域の底部に対して前記ＳｉＣ半導体層の前記第２主面側の領域に位置し、前記第２導電型不純物が前記第１導電型不純物によって相殺補償されていない底部領域を含む、Ｂ８に記載のＳｉＣ半導体装置。
［Ｂ１０］前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、Ｂ１〜Ｂ９のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１１］前記不純物領域は、前記アクティブ領域を取り囲んでいる、Ｂ１〜Ｂ１０のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１２］前記ＳｉＣ半導体層は、六方晶からなるＳｉＣ単結晶を含む、Ｂ１〜Ｂ１１のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１３］前記ＳｉＣ半導体層は、２Ｈ（Hexagonal）−ＳｉＣ単結晶、４Ｈ−ＳｉＣ単結晶または６Ｈ−ＳｉＣ単結晶を含む、Ｂ１２に記載のＳｉＣ半導体装置。
［Ｂ１４］前記第１主面は、前記ＳｉＣ単結晶のｃ面に面している、Ｂ１２またはＢ１３に記載のＳｉＣ半導体装置。
［Ｂ１５］前記トレンチは、前記ＳｉＣ単結晶のｍ面に面する側壁、前記ＳｉＣ単結晶のａ面に面する側壁および前記ＳｉＣ単結晶のｃ面に面する底壁を有している、Ｂ１２〜Ｂ１４のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１６］前記ソース領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出しており、前記ボディ領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出している、Ｂ１５に記載のＳｉＣ半導体装置。
［Ｂ１７］前記第１主面は、前記ＳｉＣ単結晶のｃ面に対して０°以上１０°以下の角度で傾斜したオフ角を有している、Ｂ１２〜Ｂ１６のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ１８］前記オフ角は、５°以下の角度である、Ｂ１７に記載のＳｉＣ半導体装置。
［Ｂ１９］前記オフ角は、０°を超えて４°未満の角度である、Ｂ１７またはＢ１８に記載のＳｉＣ半導体装置。
［Ｂ２０］前記アクティブ領域において前記トレンチから間隔を空けて前記第１主面に形成された第２トレンチをさらに含み、前記コンタクト領域は、前記第２トレンチの側方に形成されている、Ｂ１〜Ｂ１９のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ２１］前記第２トレンチに埋設されたソース電極層をさらに含む、Ｂ２０に記載のＳｉＣ半導体装置。
［Ｂ２２］前記コンタクト領域は、前記第２トレンチの側壁から露出している、Ｂ２０またはＢ２１に記載のＳｉＣ半導体装置。
［Ｂ２３］前記コンタクト領域は、前記第２トレンチの側壁および底壁から露出している、Ｂ２０〜Ｂ２２のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ２４］前記トレンチは、平面視において格子状に形成されており、前記第２トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、Ｂ２０〜Ｂ２３のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ２５］前記トレンチは、平面視において帯状に延びており、前記第２トレンチは、平面視において前記トレンチに沿って帯状に延びている、Ｂ２０〜Ｂ２４のいずれか一つに記載のＳｉＣ半導体装置。
［Ｂ２６］前記第２トレンチは、前記トレンチよりも深い、Ｂ２０〜Ｂ２５のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１］一方側の第１主面および他方側の第２主面を有し、アクティブ領域および前記アクティブ領域外の外側領域を含むＳｉＣ半導体層と、前記アクティブ領域において前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記アクティブ領域において前記第１主面の表層部に形成され、前記トレンチの側方に位置する第１導電型のソース領域と、前記アクティブ領域において前記第１主面の表層部に形成され、前記ソース領域に対して前記第２主面側の領域に位置する第２導電型のボディ領域と、前記アクティブ領域および前記外側領域において前記第１主面の表層部に形成され、前記ボディ領域に対して前記第２主面側の領域に位置する部分を含む第１導電型のドリフト領域と、前記外側領域において前記第１主面の表層部に形成され、前記ドリフト領域との間でｐｎ接合ダイオードを形成する第２導電型の不純物領域と、前記アクティブ領域において前記第１主面の表層部に形成され、前記ソース領域に対して前記トレンチとは反対側の領域に位置する第２導電型のコンタクト領域と、前記第１主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、ＳｉＣ半導体装置。
［Ｃ２］前記電極層は、前記不純物領域との間でショットキー接合を形成している、Ｃ１に記載のＳｉＣ半導体装置。
［Ｃ３］前記不純物領域は、１．０×１０２０ｃｍ−３以下の第２導電型不純物濃度を有している、Ｃ２に記載のＳｉＣ半導体装置。
［Ｃ４］前記不純物領域は、１．０×１０１７ｃｍ−３以上の第２導電型不純物濃度を有している、Ｃ３に記載のＳｉＣ半導体装置。
［Ｃ５］前記電極層は、前記不純物領域との間でオーミック接触を形成している、Ｃ１に記載のＳｉＣ半導体装置。
［Ｃ６］前記不純物領域は、１．０×１０２０ｃｍ−３を超える第２導電型不純物濃度を有している、Ｃ５に記載のＳｉＣ半導体装置。
［Ｃ７］前記不純物領域は、１．０×１０２１ｃｍ−３以下の第２導電型不純物濃度を有している、Ｃ６に記載のＳｉＣ半導体装置。
［Ｃ８］前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、Ｃ１〜Ｃ７のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ９］前記不純物領域は、前記アクティブ領域を取り囲んでいる、Ｃ１〜Ｃ８のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１０］前記ＳｉＣ半導体層は、六方晶からなるＳｉＣ単結晶を含む、Ｃ１〜Ｃ９のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１１］前記ＳｉＣ半導体層は、２Ｈ（Hexagonal）−ＳｉＣ単結晶、４Ｈ−ＳｉＣ単結晶または６Ｈ−ＳｉＣ単結晶を含む、Ｃ１０に記載のＳｉＣ半導体装置。
［Ｃ１２］前記第１主面は、前記ＳｉＣ単結晶のｃ面に面している、Ｃ１０またはＣ１１に記載のＳｉＣ半導体装置。
［Ｃ１３］前記トレンチは、前記ＳｉＣ単結晶のｍ面に面する側壁、前記ＳｉＣ単結晶のａ面に面する側壁および前記ＳｉＣ単結晶のｃ面に面する底壁を有している、Ｃ１０〜Ｃ１２のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１４］前記ソース領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出しており、前記ボディ領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出している、Ｃ１３に記載のＳｉＣ半導体装置。
［Ｃ１５］前記第１主面は、前記ＳｉＣ単結晶のｃ面に対して０°以上１０°以下の角度で傾斜したオフ角を有している、Ｃ１０〜Ｃ１４のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１６］前記オフ角は、５°以下の角度である、Ｃ１５に記載のＳｉＣ半導体装置。
［Ｃ１７］前記オフ角は、０°を超えて４°未満の角度である、Ｃ１５またはＣ１６に記載のＳｉＣ半導体装置。
［Ｃ１８］前記アクティブ領域において前記トレンチから間隔を空けて前記第１主面に形成された第２トレンチをさらに含み、前記コンタクト領域は、前記第２トレンチの側方に形成されている、Ｃ１〜Ｃ１７のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ１９］前記第２トレンチに埋設されたソース電極層をさらに含む、Ｃ１８に記載のＳｉＣ半導体装置。
［Ｃ２０］前記コンタクト領域は、前記第２トレンチの側壁から露出している、Ｃ１８またはＣ１９に記載のＳｉＣ半導体装置。
［Ｃ２１］前記コンタクト領域は、前記第２トレンチの側壁および底壁から露出している、Ｃ１８〜Ｃ２０のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ２２］前記トレンチは、平面視において格子状に形成されており、前記第２トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、Ｃ１８〜Ｃ２１のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ２３］前記トレンチは、平面視において帯状に延びており、前記第２トレンチは、平面視において前記トレンチに沿って帯状に延びている、Ｃ１８〜Ｃ２２のいずれか一つに記載のＳｉＣ半導体装置。
［Ｃ２４］前記第２トレンチは、前記トレンチよりも深い、Ｃ１８〜Ｃ２３のいずれか一つに記載のＳｉＣ半導体装置。
［Ｄ１］一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、前記ボディ領域の第２導電型不純物濃度を超えて前記ソース領域の第１導電型不純物濃度未満の第２導電型不純物濃度を有する第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置。
［Ｅ１］一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成され、前記第１主面の法線方向に関して前記ソース領域の厚さを超える厚さを有する第２導電型のコンタクト領域と、を含み、前記コンタクト領域は、前記ソース領域の底部に対して前記第１主面側の領域に位置し、第２導電型不純物の一部が第１導電型不純物によって相殺補償された表層領域、および、前記ソース領域の底部に対して前記ＳｉＣ半導体層の前記第２主面側の領域に位置し、第２導電型不純物が第１導電型不純物によって相殺補償されていない底部領域を含む、ＳｉＣ半導体装置。
［Ｆ１］一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチから間隔を空けて前記第１主面に形成された第２トレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、前記第１主面の表層部において前記第２トレンチに沿って形成され、１．０×１０２０ｃｍ−３以下の第２導電型不純物濃度を有する第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置。
［Ｆ２］前記第１主面の表層部において前記コンタクト領域を被覆するように前記第２トレンチに沿って形成された第２導電型のディープウェル領域をさらに含む、Ｆ１に記載のＳｉＣ半導体装置。
［Ｆ３］前記ディープウェル領域は、前記コンタクト領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有している、Ｆ２に記載のＳｉＣ半導体装置。
［Ｆ４］前記第２トレンチは、前記トレンチよりも深い、Ｆ１〜Ｆ３のいずれか一つに記載のＳｉＣ半導体装置。
［Ｇ１］一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチから間隔を空けて前記第１主面に形成された第２トレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、前記第１主面の表層部において前記第２トレンチに沿って形成され、第１導電型不純物および第２導電型不純物を含み、前記第２導電型不純物の一部が前記第１導電型不純物によって相殺補償された第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置。
［Ｇ２］前記コンタクト領域は、前記ソース領域の底部に対して前記第１主面側の領域に位置する表層領域、および、前記ソース領域の底部に対して前記ＳｉＣ半導体層の前記第２主面側の領域に位置する底部領域を含む、Ｇ１に記載のＳｉＣ半導体装置。
［Ｇ３］前記コンタクト領域の前記表層領域は、第２導電型不純物の一部が第１導電型不純物によって相殺補償されている、Ｇ２に記載のＳｉＣ半導体装置。
［Ｇ４］前記コンタクト領域の前記底部領域は、第１導電型不純物を含まない、Ｇ２またはＧ３に記載のＳｉＣ半導体装置。
［Ｇ５］前記第１主面の表層部において前記コンタクト領域を被覆するように前記第２トレンチに沿って形成された第２導電型のディープウェル領域をさらに含む、Ｇ１〜Ｇ４のいずれか一つに記載のＳｉＣ半導体装置。
［Ｇ６］前記ディープウェル領域は、前記コンタクト領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有している、Ｇ５に記載のＳｉＣ半導体装置。
［Ｇ７］前記第２トレンチは、前記トレンチよりも深い、Ｇ１〜Ｇ６のいずれか一項に記載のＳｉＣ半導体装置。
［Ｈ１］一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、前記第１主面に形成されたトレンチと、前記トレンチから間隔を空けて前記第１主面に形成された第２トレンチと、前記トレンチの内壁に形成されたゲート絶縁層と、前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、前記第１主面の表層部において前記第２トレンチに沿って形成された第２導電型のコンタクト領域と、前記第１主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、ＳｉＣ半導体装置。
［Ｈ２］前記第１主面の表層部において前記コンタクト領域を被覆するように前記第２トレンチに沿って形成された第２導電型のディープウェル領域をさらに含む、Ｈ１に記載のＳｉＣ半導体装置。
［Ｈ３］前記ディープウェル領域は、前記コンタクト領域の第２導電型不純物濃度未満の第２導電型不純物濃度を有している、Ｈ２に記載のＳｉＣ半導体装置。
［Ｈ４］前記第２トレンチは、前記トレンチよりも深い、Ｈ１〜Ｈ３のいずれか一つに記載のＳｉＣ半導体装置。
この出願は、２０１８年８月７日に日本国特許庁に提出された特願２０１８−１４８６４６号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ ＳｉＣ半導体装置
２ ＳｉＣ半導体層
３ 第１主面
４ 第２主面
６ アクティブ領域
７ 外側領域
２５ ドリフト領域
３１ ボディ領域
３２ ゲートトレンチ（トレンチ）
３８ ゲート絶縁層
３９ ゲート電極層（ゲート電極）
４１ ソース領域
４２ コンタクト領域
４５ ダイオード領域
６１ ＳｉＣ半導体装置
６２ ＳｉＣ半導体装置
６７ ソース電極層
６３ ソーストレンチ（第２トレンチ）
７１ ＳｉＣ半導体装置
７２ ＳｉＣ半導体装置
７５ ＳｉＣ半導体装置
８５ ＳｉＣ半導体装置
１０１ ＳｉＣ半導体装置
１０２ ＳｉＣ半導体層
１０３ 第１主面
１０４ 第２主面
１０６ アクティブ領域
１０７ 外側領域
１２７ ドリフト領域
１３１ ボディ領域
１３２ ゲートトレンチ（トレンチ）
１３８ ゲート絶縁層
１３９ ゲート電極層（ゲート電極）
１４５ ソーストレンチ（第２トレンチ）
１４７ ソース電極層
１５３ ソース領域
１５４ コンタクト領域
１７１ ダイオード領域
２１１ ＳｉＣ半導体装置
２２１ ＳｉＣ半導体装置
２３１ ＳｉＣ半導体装置
θ オフ角
２ ＳｉＣ半導体層
３ 第１主面
４ 第２主面
６ アクティブ領域
７ 外側領域
２５ ドリフト領域
３１ ボディ領域
３２ ゲートトレンチ（トレンチ）
３８ ゲート絶縁層
３９ ゲート電極層（ゲート電極）
４１ ソース領域
４２ コンタクト領域
４５ ダイオード領域
６１ ＳｉＣ半導体装置
６２ ＳｉＣ半導体装置
６７ ソース電極層
６３ ソーストレンチ（第２トレンチ）
７１ ＳｉＣ半導体装置
７２ ＳｉＣ半導体装置
７５ ＳｉＣ半導体装置
８５ ＳｉＣ半導体装置
１０１ ＳｉＣ半導体装置
１０２ ＳｉＣ半導体層
１０３ 第１主面
１０４ 第２主面
１０６ アクティブ領域
１０７ 外側領域
１２７ ドリフト領域
１３１ ボディ領域
１３２ ゲートトレンチ（トレンチ）
１３８ ゲート絶縁層
１３９ ゲート電極層（ゲート電極）
１４５ ソーストレンチ（第２トレンチ）
１４７ ソース電極層
１５３ ソース領域
１５４ コンタクト領域
１７１ ダイオード領域
２１１ ＳｉＣ半導体装置
２２１ ＳｉＣ半導体装置
２３１ ＳｉＣ半導体装置
θ オフ角
Claims (25)
- 一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、
前記第１主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、
前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、
前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、
１．０×１０２０ｃｍ−３以下の第２導電型不純物濃度を有し、前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置。 - 一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、
前記第１主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、
前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、
前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、
前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成され、第１導電型不純物および第２導電型不純物を含み、前記第２導電型不純物の一部が前記第１導電型不純物によって相殺補償された第２導電型のコンタクト領域と、を含む、ＳｉＣ半導体装置。 - 一方側の第１主面および他方側の第２主面を有するＳｉＣ半導体層と、
前記第１主面に形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁層と、
前記ゲート絶縁層を挟んで前記トレンチに埋設されたゲート電極と、
前記第１主面の表層部において前記トレンチの側方に形成された第１導電型のソース領域と、
前記第１主面の表層部において前記ソース領域に対して前記第２主面側の領域に形成された第２導電型のボディ領域と、
前記ＳｉＣ半導体層において前記ボディ領域に対して前記第２主面側の領域に形成された第１導電型のドリフト領域と、
前記第１主面の表層部において前記ソース領域に対して前記トレンチとは反対側の領域に形成された第２導電型のコンタクト領域と、
前記第１主面の上に形成され、前記ソース領域との間でオーミック接触を形成し、前記コンタクト領域との間でショットキー接合を形成する電極層と、を含む、ＳｉＣ半導体装置。 - 前記ＳｉＣ半導体層は、六方晶からなるＳｉＣ単結晶を含む、請求項１〜３のいずれか一項に記載のＳｉＣ半導体装置。
- 前記ＳｉＣ半導体層は、２Ｈ（Hexagonal）−ＳｉＣ単結晶、４Ｈ−ＳｉＣ単結晶または６Ｈ−ＳｉＣ単結晶を含む、請求項４に記載のＳｉＣ半導体装置。
- 前記第１主面は、前記ＳｉＣ単結晶のｃ面に面している、請求項４または５に記載のＳｉＣ半導体装置。
- 前記トレンチは、前記ＳｉＣ単結晶のｍ面に面する側壁、前記ＳｉＣ単結晶のａ面に面する側壁および前記ＳｉＣ単結晶のｃ面に面する底壁を有している、請求項４〜６のいずれか一項に記載のＳｉＣ半導体装置。
- 前記ソース領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出しており、
前記ボディ領域は、前記トレンチにおいて前記ＳｉＣ単結晶のａ面に面する側壁から露出している、請求項７に記載のＳｉＣ半導体装置。 - 前記第１主面は、前記ＳｉＣ単結晶のｃ面に対して０°以上１０°以下の角度で傾斜したオフ角を有している、請求項４〜８のいずれか一項に記載のＳｉＣ半導体装置。
- 前記オフ角は、５°以下の角度である、請求項９に記載のＳｉＣ半導体装置。
- 前記オフ角は、０°を超えて４°未満の角度である、請求項９または１０に記載のＳｉＣ半導体装置。
- 前記トレンチから間隔を空けて前記第１主面に形成された第２トレンチをさらに含み、
前記コンタクト領域は、前記第２トレンチの側方に形成されている、請求項１〜１１のいずれか一項に記載のＳｉＣ半導体装置。 - 前記第２トレンチに埋設されたソース電極層をさらに含む、請求項１２に記載のＳｉＣ半導体装置。
- 前記コンタクト領域は、前記第２トレンチの側壁から露出している、請求項１２または１３に記載のＳｉＣ半導体装置。
- 前記コンタクト領域は、前記第２トレンチの側壁および底壁から露出している、請求項１２〜１４のいずれか一項に記載のＳｉＣ半導体装置。
- 前記トレンチは、平面視において格子状に形成されており、
前記第２トレンチは、平面視において前記トレンチに取り囲まれた領域に形成されている、請求項１２〜１５のいずれか一項に記載のＳｉＣ半導体装置。 - 前記トレンチは、平面視において帯状に延びており、
前記第２トレンチは、平面視において前記トレンチに沿って帯状に延びている、請求項１２〜１５のいずれか一項に記載のＳｉＣ半導体装置。 - 前記第２トレンチは、前記トレンチよりも深い、請求項１２〜１７のいずれか一項に記載のＳｉＣ半導体装置。
- 前記ＳｉＣ半導体層は、アクティブ領域および前記アクティブ領域外の外側領域を含み、
前記トレンチ、前記ソース領域、前記ボディ領域、前記ドリフト領域および前記コンタクト領域は、前記アクティブ領域に形成されている、請求項１〜１８のいずれか一項に記載のＳｉＣ半導体装置。 - 前記外側領域において前記第１主面の表層部に形成された第２導電型の不純物領域をさらに含む、請求項１９に記載のＳｉＣ半導体装置。
- 前記ドリフト領域は、前記アクティブ領域および前記外側領域に形成されており、
前記不純物領域は、前記外側領域において前記ドリフト領域との間でｐｎ接合ダイオードを形成している、請求項２０に記載のＳｉＣ半導体装置。 - 前記不純物領域は、前記コンタクト領域の第２導電型不純物濃度と等しい第２導電型不純物濃度を有している、請求項２０または２１に記載のＳｉＣ半導体装置。
- 前記不純物領域は、前記コンタクト領域の第２導電型不純物濃度を超える第２導電型不純物濃度を有している、請求項２０または２１に記載のＳｉＣ半導体装置。
- 前記不純物領域は、前記アクティブ領域に沿って帯状に延びている、請求項２０〜２３のいずれか一項に記載のＳｉＣ半導体装置。
- 前記不純物領域は、前記アクティブ領域を取り囲んでいる、請求項２０〜２４のいずれか一項に記載のＳｉＣ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023177150A JP2023179690A (ja) | 2018-08-07 | 2023-10-13 | ＳｉＣ半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018148646 | 2018-08-07 | ||
| JP2018148646 | 2018-08-07 | ||
| PCT/JP2019/030759 WO2020031971A1 (ja) | 2018-08-07 | 2019-08-05 | ＳｉＣ半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023177150A Division JP2023179690A (ja) | 2018-08-07 | 2023-10-13 | ＳｉＣ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2020031971A1 true JPWO2020031971A1 (ja) | 2021-08-10 |
Family
ID=69414987
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020535763A Pending JPWO2020031971A1 (ja) | 2018-08-07 | 2019-08-05 | ＳｉＣ半導体装置 |
| JP2023177150A Pending JP2023179690A (ja) | 2018-08-07 | 2023-10-13 | ＳｉＣ半導体装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023177150A Pending JP2023179690A (ja) | 2018-08-07 | 2023-10-13 | ＳｉＣ半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20210305369A1 (ja) |
| JP (2) | JPWO2020031971A1 (ja) |
| DE (2) | DE112019003465T5 (ja) |
| WO (1) | WO2020031971A1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11894468B2 (en) * | 2018-11-06 | 2024-02-06 | Cornell University | High voltage gallium oxide (Ga2O3) trench MOS barrier schottky and methods of fabricating same |
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| WO2023189057A1 (ja) * | 2022-03-31 | 2023-10-05 | ローム株式会社 | ＳｉＣ半導体装置 |
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-
2019
- 2019-08-05 JP JP2020535763A patent/JPWO2020031971A1/ja active Pending
- 2019-08-05 US US17/263,784 patent/US20210305369A1/en active Pending
- 2019-08-05 WO PCT/JP2019/030759 patent/WO2020031971A1/ja active Application Filing
- 2019-08-05 DE DE112019003465.0T patent/DE112019003465T5/de active Pending
- 2019-08-05 DE DE212019000104.1U patent/DE212019000104U1/de active Active
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2023
- 2023-10-13 JP JP2023177150A patent/JP2023179690A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20210305369A1 (en) | 2021-09-30 |
| DE212019000104U1 (de) | 2020-02-19 |
| WO2020031971A1 (ja) | 2020-02-13 |
| JP2023179690A (ja) | 2023-12-19 |
| DE112019003465T5 (de) | 2021-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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