JP6291988B2 - 炭化珪素半導体装置 - Google Patents

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Description

本発明は、炭化珪素半導体装置に関する。
従来、半導体装置を構成する材料として珪素が広く使用されてきた。近年、半導体装置を構成する材料として、炭化珪素の採用が進められつつある。炭化珪素は、珪素のバンドギャップよりも大きいバンドギャップを有するワイドバンドギャップ半導体である。半導体装置を構成する材料に炭化珪素を採用することによって、半導体装置の高耐圧化および低損失化を図ることができるとともに、高温環境下で半導体装置を使用できる。
半導体装置の高耐圧化を達成するために、半導体装置の材料に加えて、半導体装置の構造について検討が進められている。一例として、トランジスタセル領域の外周を囲む外周構造を有する炭化珪素半導体装置が提案されている。
たとえば特開２０１３−３８３０８号公報（特許文献１）は、トランジスタセル領域と、そのトランジスタセル領域の外周を囲む外周耐圧構造とを有する炭化珪素半導体装置を開示する。外周耐圧構造は、Ｐ型リサーフ（ＲＥＳＵＲＦ；Reduced Surface Field）層を含む。Ｐ型リサーフ層は、第１の凹部の底部に形成された第１のＰ型領域と、第２の凹部の底部に形成された第２のＰ型領域と、第１のＰ型領域および第２のＰ型領域を接続するＰ+型層とを有する。第１の凹部は、第２の凹部よりも深く形成される。第１のＰ型領域は、トランジスタセルのゲート領域を構成するＰ+型層に設けられる。
特開２０１０−２２５６１５号公報（特許文献２）は、外周領域に形成されたメサ構造部を有する炭化珪素半導体装置を開示する。メサ構造部は凹部を含む。凹部の底部に、Ｐ型リサーフ層が形成される。Ｐ型リサーフ層は、Ｐ＋型コンタクト層に接続される。Ｐ＋型コンタクト層は、トランジスタのベース領域を構成するＰ型領域に設けられる。
特開２０１３−３８３０８号公報 特開２０１０−２２５６１５号公報
炭化珪素半導体装置の動作条件によっては、その炭化珪素半導体装置が損傷することが起こり得る。したがって炭化珪素半導体装置について、耐圧だけでなく、破壊耐量についても検討が必要である。
たとえば上記文献に記載された炭化珪素半導体装置に高電圧が印加された場合、外周構造においてアバランシェブレークダウンが発生する可能性がある。その外周構造は、トランジスタのボディ領域（上記文献においてゲート領域またはベース領域と呼ばれる）に電気的に接続されるＰ＋型領域を含む。このＰ＋型領域は、外周構造とトランジスタのボディ領域との間での電圧差を小さくするために設けられる。
しかしながら、アバランシェブレークダウンが発生した場合、外周構造の電圧が上昇する。外周構造の電圧が上昇するのに伴い、トランジスタのボディ領域の電圧が上昇する。Ｐ＋型領域のために外周構造とトランジスタのボディ領域との間の電圧差が小さい。一方、ゲート電極の電圧は、低電圧（たとえば０Ｖ）のままである。したがってボディ領域の電圧と、ゲート電極の電圧との間の電圧差が大きくなる。ボディ領域とゲート電極の電圧との間の電圧差が大きくなることにより、たとえばゲート絶縁膜が破壊することが起こり得る。したがって従来の構造を有する炭化珪素半導体装置において、破壊耐量の向上が課題となり得る。
本発明の目的は、破壊耐量を高めることが可能な炭化珪素半導体装置を提供することである。
本発明の一態様に係る炭化珪素半導体装置は、炭化珪素層と、ボディ領域と、ソース領域と、ゲート絶縁膜と、ゲート電極と、ソース電極と、第１の不純物領域と、第２の不純物領域とを備える。炭化珪素層は、第１の主面と、第１の主面の反対側に位置する第２の主面とを有し、かつ第１の導電型を有する。ボディ領域は、炭化珪素層の内部に配置されて、第１の導電型と異なる第２の導電型を有する。ソース領域は、炭化珪素層の第１の主面と接するようにボディ領域の内部に配置されて、第１の導電型を有する。ゲート絶縁膜は、ボディ領域のうち、少なくとも、ソース領域と炭化珪素層との間の部分に挟まれた部分の表面を覆うように配置される。ゲート電極は、ゲート絶縁膜に接する。ソース電極は、ボディ領域およびソース領域に電気的に接続されるように配置される。第１の不純物領域は、炭化珪素層の内部、かつ、炭化珪素層の第１の主面に沿う方向においてボディ領域に対してゲート電極と反対側の位置に、ボディ領域から離されるように配置され、かつ第２の導電型を有する。第２の不純物領域は、ボディ領域と第１の不純物領域とを繋ぐように、炭化珪素層の内部に配置され、かつ第２の導電型を有する。第２の不純物領域の不純物濃度は、炭化珪素層の不純物濃度以上、かつ、ボディ領域の不純物濃度の下限以下である。
上記によれば、破壊耐量が高められた炭化珪素半導体装置を実現可能である。
本発明の実施の形態１に係る炭化珪素半導体装置１の概略的な平面図である。 図１のＩＩ−ＩＩに沿った、本発明の実施の形態１に係る炭化珪素半導体装置の概略断面図である。 本発明の実施の形態１に係る炭化珪素半導体装置１による破壊耐量の向上を説明するための模式図である。 炭化珪素半導体装置の１つの構造例を示した断面図である。 図４に示された炭化珪素半導体装置における課題点を説明するための図である。 本発明の第２の実施の形態に係る炭化珪素半導体装置２の概略断面図である。 本発明の実施の形態３に係る炭化珪素半導体装置３の概略的な平面図である。 図７のＶＩＩＩ−ＶＩＩＩに沿った、本発明の第３の実施の形態に係る炭化珪素半導体装置３の概略断面図である。 本発明の実施の形態に係る炭化珪素半導体装置によって実現されるＩＧＢＴの構成例を示した断面図である。
[本発明の実施形態の説明]
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一または対応する要素には同一の符号を付して、それらについての詳細な説明は繰り返さない。
本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付すことで結晶学上の負の指数が表現される。また角度の記載には、全方位角を３６０度とする系を用いている。
最初に本発明の実施態様を列記して説明する。
（１）本発明の一態様に係る炭化珪素半導体装置（１，２，３，４）は、炭化珪素層（１２）と、ボディ領域（１３）と、ソース領域（１４）と、ゲート絶縁膜（１５ａ）と、ゲート電極（２７）と、ソース電極（１６）と、第１の不純物領域（２１）と、第２の不純物領域（２３）とを備える。炭化珪素層（１２）は、第１の主面（１２ａ）と、第１の主面（１２ａ）の反対側に位置する第２の主面（１２ｂ）とを有し、かつ第１の導電型を有する。ボディ領域（１３）は、炭化珪素層（１２）の内部に配置されて、第１の導電型と異なる第２の導電型を有する。ソース領域（１４）は、炭化珪素層（１２）の第１の主面（１２ａ）と接するようにボディ領域（１３）の内部に配置されて、第１の導電型を有する。ゲート絶縁膜（１５ａ）は、ボディ領域（１３）のうち、少なくとも、ソース領域（１４）と炭化珪素層（１２）との間の部分に挟まれた部分（ＣＨ）の表面を覆うように配置される。ゲート電極（２７）は、ゲート絶縁膜（１５ａ）に接する。ソース電極（１６）は、ボディ領域（１３）およびソース領域（１４）に電気的に接続されるように配置される。第１の不純物領域（２１）は、炭化珪素層（１２）の内部、かつ、炭化珪素層（１２）の第１の主面（１２ａ）に沿う方向（Ｘ）においてボディ領域（１３）に対してゲート電極（２７）と反対側の位置に、ボディ領域（１３）から離されるように配置され、かつ第２の導電型を有する。第２の不純物領域（２３）は、ボディ領域（１３）と第１の不純物領域（２１）とを繋ぐように、炭化珪素層（１２）の内部に配置され、かつ第２の導電型を有する。第２の不純物領域（２３）の不純物濃度は、炭化珪素層（１２）の不純物濃度以上、かつ、ボディ領域（１３）の不純物濃度の下限以下である。
上記構成によれば、破壊耐量が高められた炭化珪素半導体装置を実現できる。第１の不純物領域（２１）は、炭化珪素半導体装置（１，２，３，４）の耐圧を高めるための外周構造として機能することができる。第１の不純物領域（２１）と炭化珪素層（１２）との間にアバランシェブレークダウンが発生した場合には、第１の不純物領域（２１）の電圧が上昇する。第２の不純物領域（２３）の不純物濃度がボディ領域（１３）の不純物濃度の下限以下であるため、第２の不純物領域（２３）の電気抵抗値が高い。第２の不純物領域（２３）において大きな電圧降下を生じさせることができるので、ボディ領域（１３）の電圧とゲート電極（２７）の電圧との間の電圧差を小さくすることができる。これにより、第１の不純物領域（２１）と炭化珪素層（１２）との間にアバランシェブレークダウンが発生した場合にはゲート絶縁膜（１５ａ）に印加される電界を小さくすることができる。したがって炭化珪素半導体装置（１，２，３，４）の破壊耐量を高めることが可能である。
（２）好ましくは、第２の不純物領域（２３）の不純物濃度は、ボディ領域（１３）の不純物濃度の下限未満である。
上記構成によれば、第２の不純物領域（２３）の電気抵抗値をより高くすることができる。第２の不純物領域（２３）において大きな電圧降下を生じさせることができるので、ボディ領域（１３）の電圧とゲート電極（２７）の電圧との間の電圧差を小さくすることができる。この結果、第１の不純物領域（２１）と炭化珪素層（１２）との間にアバランシェブレークダウンが発生した場合に、ゲート絶縁膜（１５ａ）に印加される電界をより小さくすることができる。したがって炭化珪素半導体装置（１，２，３，４）の破壊耐量をより高めることが可能である。
（３）好ましくは、第２の不純物領域（２３）の不純物濃度は、１×１０14ｃｍ-3以上かつ５×１０17ｃｍ-3未満である。
上記構成によれば、第１の不純物領域（２１）と炭化珪素層（１２）との間にアバランシェブレークダウンが発生した場合に、第２の不純物領域（２３）において十分な電圧降下が生じるように、電気抵抗の値を適切に設定することができる。
（４）好ましくは、第２の不純物領域（２３）の不純物濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3未満である。
上記構成によれば、第１の不純物領域（２１）と炭化珪素層（１２）との間にアバランシェブレークダウンが発生した場合に、第２の不純物領域（２３）において十分な電圧降下が生じるように、電気抵抗の値を適切に設定することができる。さらに、第２の不純物領域（２３）の不純物濃度の下限をより高くすることによって、第１の不純物領域（２１）と炭化珪素層（１２）との間でアバランシェブレークダウンが発生するまでは、ボディ領域（１３）と第１の不純物領域（２１）との間の電圧差を小さくすることができる。したがって、炭化珪素半導体装置の耐圧を高めることができる。
（５）好ましくは、ボディ領域（１３）から第１の不純物領域（２１）までの、炭化珪素層（１２）の第１の主面（１２ａ）に沿った第２の不純物領域の長さ（Ｌ）は、炭化珪素層（１２）の厚み（Ｄｅｐｉ）の１／３以上である。
上記構成によれば、第１の不純物領域（２１）と炭化珪素層（１２）との間にアバランシェブレークダウンが発生した場合に、第２の不純物領域において十分な電圧降下を生じさせることができる。
（６）好ましくは、炭化珪素層（１２）の第１の主面（１２ａ）には、トレンチ（ＴＲ）が設けられる。トレンチは、ソース領域（１４）およびボディ領域を貫通して炭化珪素層（１２）に至る側部（ＳＷ）を有する。ゲート絶縁膜（１５ａ）は、トレンチ（ＴＲ）の側部（ＳＷ）に接する。ゲート電極（２７）は、トレンチ（ＴＲ）の内部においてゲート絶縁膜（１５ａ）に接する。
上記構成によれば、素子（セル）の集積度が高められた炭化珪素半導体装置を実現できる。したがって炭化珪素半導体装置のオン抵抗を低減することができる。
（７）好ましくは、炭化珪素層（１２）の第１の主面（１２ａ）は、ソース領域（１４）が接する第１の面（１２１）と、第１の面（１２１）に接続され、炭化珪素層（１２）の第２の主面（１２ｂ）に近づくように第１の面（１２１）に対して傾斜した第２の面（１２２）と、第２の面（１２２）に接続されて、第１の不純物領域（２１）が接する第３の面（１２３）とを含む。
上記構成によれば、炭化珪素半導体装置の耐圧を高めることができる。
（８）好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。
上記構成によれば、炭化珪素半導体装置の製造しやすさを向上することができる。
[本発明の実施形態の詳細]
＜実施の形態１＞
図１は、本発明の実施の形態１に係る炭化珪素半導体装置１の概略的な平面図である。図１を参照して、本発明の実施の形態１に係る炭化珪素半導体装置１は、素子領域ＣＬと、終端領域ＴＭとを有する。素子領域ＣＬは、複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）セル（図２参照）を含む。終端領域ＴＭは、素子領域ＣＬの外側に設けられて、素子領域ＣＬを囲む。なお、素子領域ＣＬおよび終端領域ＴＭの配置を理解しやすいように示すために、図１では、ドリフト層１２（図２参照）の第１の主面１２ａが示されている。
図２は、図１のＩＩ−ＩＩに沿った、本発明の実施の形態１に係る炭化珪素半導体装置の概略断面図である。図２を参照して、炭化珪素半導体装置１は、炭化珪素基板１１と、ドリフト層１２と、ボディ領域１３と、ソース領域１４と、ゲート絶縁膜１５ａと、ソース電極１６と、コンタクト領域１８と、ゲート電極２７と、ソースパッド電極６５と、ドレイン電極２０と、裏面保護電極５０と、絶縁膜１５ｂと、層間絶縁膜７０とを含む。
炭化珪素半導体装置１は、さらに、ＪＴＥ（Junction Termination Extension）領域（第１の不純物領域）２１と、ガードリング領域２２と、ｐ型領域（第２の不純物領域）２３とを含む。図２に示されていないものの、終端領域ＴＭは、ガードリング領域２２の外周側に配置されたフィールドストップ領域を有していてもよい。このフィールドストップ領域は、ｎ型を有する。
炭化珪素基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる半導体基板である。炭化珪素基板１１は、第１の主面１１ａと、第２の主面１１ｂとを含む。第２の主面１１ｂは、第１の主面１１ａの反対側に位置する。炭化珪素基板１１の導電型は、ｎ型（第１の導電型）である。炭化珪素基板１１は、たとえばＮ（窒素）などの不純物（ドナー）を含む。炭化珪素基板１１の不純物濃度は、たとえば１．０×１０18ｃｍ-3程度である。
ドリフト層１２は、炭化珪素層であり、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。一実施形態では、ドリフト層１２は、ｎ型を有するエピタキシャル層である。
ドリフト層１２は、第１の主面１２ａおよび第２の主面１２ｂを有する。第２の主面１２ｂは、第１の主面１２ａの反対側に位置するとともに、炭化珪素基板１１の第１の主面１１ａに接触する。言い換えると、ドリフト層１２は、炭化珪素基板１１の第１の主面１１ａ上に配置される。
ドリフト層１２は、たとえば窒素を不純物（ドナー）として含む。ドリフト層１２における不純物濃度は、炭化珪素基板１１における不純物濃度よりも低い。一実施形態では、ドリフト層１２の不純物濃度は、１×１０14ｃｍ-3程度であり、ドリフト層１２の厚みＤｅｐｉは、１０μｍ程度以上３５μｍ程度以下である。
本明細書において、「下方」との用語は、ドリフト層１２の第１の主面１２ａからドリフト層１２の第２の主面１２ｂに向かう向きを意味する。図２および以後に説明する図面において、Ｙ方向が「下方」を示す。さらに本明細書において、「厚み」または「深さ」との用語は、図１に示すＹ方向の長さを意味する。
ボディ領域１３は、ドリフト層１２の内部に配置される。この実施の形態では、ボディ領域１３は、ドリフト層１２の第１の主面１２ａに接するように、ドリフト層１２の内部に配置される。一実施形態では、第１の主面１２ａからのボディ領域１３の深さは、０．５μｍ程度以上１．０μｍ程度以下である。
ボディ領域１３は、ｎ型とは異なる導電型としてｐ型（第２の導電型）を有する。ボディ領域１３に含まれる不純物（アクセプタ）は、は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などである。一実施形態では、ボディ領域１３の不純物濃度の範囲は、５×１０17ｃｍ-3程度以上１×１０18ｃｍ-3程度以下である。
ボディ領域１３の内部における不純物濃度の範囲が、５×１０17ｃｍ-3程度以上１×１０18ｃｍ-3程度以下であってもよい。一方、ボディ領域１３が均一な不純物濃度を有する領域である場合には、その均一な不純物濃度が、５×１０17ｃｍ-3程度以上１×１０18ｃｍ-3程度以下の範囲内であってもよい。
ボディ領域１３は、ｐ型領域２３に接する。これにより、ボディ領域１３がｐ型領域２３に電気的に接続される。
ソース領域１４は、導電型としてｎ型を有する。ソース領域１４は、ボディ領域１３の内部に配置され、かつボディ領域１３とともにドリフト層１２の第１の主面１２ａに接している。ソース領域１４は、ボディ領域１３によってドリフト層１２から隔てられる。
ソース領域１４は、たとえばＰ（リン）などの不純物を含む。ソース領域１４に含まれる不純物の濃度は、ドリフト層１２に含まれる不純物の濃度よりも高い。一例として、ソース領域１４の不純物濃度は、１×１０20ｃｍ-3程度である。
コンタクト領域１８は、導電型としてｐ型を有する。コンタクト領域１８は、ボディ領域１３の内部に配置される。この実施形態では、コンタクト領域１８は、ボディ領域１３およびソース領域１４とともに、ドリフト層１２の第１の主面１２ａに接する。コンタクト領域１８は、たとえばアルミニウムあるいはホウ素などの不純物を含む。コンタクト領域１８に含まれる不純物の濃度は、ボディ領域１３に含まれる不純物の濃度よりも高い。一例として、コンタクト領域１８の不純物濃度は、１×１０20ｃｍ-3程度である。
ゲート絶縁膜１５ａは、ボディ領域１３のうち少なくともチャネル領域ＣＨの表面を覆う。チャネル領域ＣＨは、ドリフト層１２とソース領域１４とに挟まれたボディ領域１３の部分である。ゲート絶縁膜１５ａは、たとえば二酸化珪素からなる。ゲート絶縁膜１５ａの厚みは、たとえば５０ｎｍ程度である。
ゲート絶縁膜１５ａは、隣り合う２つのボディ領域１３のうちの一方に形成されたソース領域１４から、他方のボディ領域１３に形成されたソース領域１４まで延在するように、ボディ領域１３、ソース領域１４およびドリフト層１２に接する。したがって、ゲート絶縁膜１５ａは、隣り合う２つのボディ領域１３の各々のチャネル領域ＣＨの上に配置される。
ゲート電極２７は、ゲート絶縁膜１５ａに接して配置される。したがってゲート電極２７は、隣り合う２つのボディ領域１３の各々のソース領域、チャネル領域ＣＨ、および、それら２つのボディ領域１３に挟まれたドリフト層１２の部分に対向して配置される。ゲート電極２７は、たとえば不純物が添加されたポリシリコン、あるいはアルミニウムなどの導電体からなる。
ソース電極１６は、ソース領域１４およびコンタクト領域１８に接する。ソース電極１６は、ソース領域１４およびコンタクト領域１８に電気的に接続される。好ましくは、ソース電極１６は、ニッケルおよびシリコンを有する材料からなる。ソース電極１６は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。好ましくは、ソース電極１６はソース領域１４およびコンタクト領域１８にオーミック接合される。
ＪＴＥ領域２１は、ドリフト層１２の内部に配置される。さらに、ＪＴＥ領域２１は、ドリフト層１２の第１の主面１２ａに接する。ＪＴＥ領域２１は、導電型としてｐ型を有する。ＪＴＥ領域２１に含まれる不純物（アクセプタ）は、たとえばアルミニウム、ホウ素などである。一実施形態では、ＪＴＥ領域２１の不純物濃度の範囲は、１×１０17ｃｍ-3程度以上５×１０17ｃｍ-3程度以下である。
ＪＴＥ領域２１は、ボディ領域１３の外側に配置され、かつ、ボディ領域１３と離される。「外側」とは、ドリフト層１２の第１の主面１２ａに沿った方向において、ボディ領域１３に対してゲート電極２７と反対の側である。図２および以後に説明される図面において、ドリフト層１２の第１の主面１２ａに沿った方向をＸ方向と示す。すなわちＪＴＥ領域２１は、Ｘ方向において、ボディ領域１３に対してゲート電極２７と反対の側の位置に配置される。ＪＴＥ領域２１の深さは、ボディ領域１３の深さより小さくてもよい。あるいはＪＴＥ領域２１の深さは、ボディ領域１３の深さより大きくてもよい。
ガードリング領域２２は、ＪＴＥ領域２１の外側に配置され、かつＪＴＥ領域２１を囲む。ガードリング領域２２は、ＪＴＥ領域２１と離される。図２に示される構成では、ガードリング領域２２は、ドリフト層１２の第１の主面１２ａに接する。しかしガードリング領域２２は、ドリフト層１２の第１の主面１２ａから離されていてもよい。さらに、ガードリング領域２２の数は、特に限定されない。
ｐ型領域２３は、ボディ領域１３とＪＴＥ領域２１とを繋ぐように、ドリフト層１２の内部に配置される。具体的には、ｐ型領域２３は、ドリフト層１２の内部において、ボディ領域１３とＪＴＥ領域２１との間の位置に配置される。第１の主面１２ａからのｐ型領域２３の深さは、たとえば第１の主面１２ａからのボディ領域１３の深さと同程度とされる。
素子領域ＣＬと終端領域ＴＭとの境界は、特に限定されるものではない。たとえば素子領域ＣＬと終端領域ＴＭとの境界を、ボディ領域１３とｐ型領域２３との境界と定義してもよい。代わりに素子領域ＣＬと終端領域ＴＭとの境界を、ｐ型領域２３とＪＴＥ領域２１との境界であると定義してもよい。
ボディ領域１３、ＪＴＥ領域２１、および、ｐ型領域２３は、同じ導電型（ｐ型）を有する。したがって、ボディ領域１３とＪＴＥ領域２１とは、ｐ型領域２３を介して電気的に接続される。ｐ型領域２３の長さＬは、ドリフト層１２の第１の主面１２ａに沿ったｐ型領域２３の長さである。図２において、ｐ型領域２３の長さＬは、Ｘ方向に沿ったｐ型領域２３の長さに相当する。長さＬは、ｐ型領域２３とボディ領域１３との境界から、ｐ型領域２３とＪＴＥ領域２１との境界までの長さと定義することができる。
ｐ型領域２３に含まれる不純物（アクセプタ）は、たとえばアルミニウム、ホウ素などである。ｐ型領域２３の不純物濃度は、ドリフト層１２の不純物濃度以上、かつボディ領域１３の不純物濃度の下限以下である。
ｐ型領域２３の不純物濃度が、ドリフト層１２の不純物濃度以上である理由は以下のとおりである。ｐ型領域２３とドリフト層１２とは、互いに異なる導電型を有する。ドリフト層１２の不純物濃度よりも低い不純物濃度を有するｐ型領域をドリフト層１２の内部に形成することは難しい。したがってｐ型領域２３の不純物濃度はドリフト層１２の不純物濃度以上である。
一方、ｐ型領域２３の不純物濃度がボディ領域１３の不純物濃度以下である理由は次のとおりである。ＪＴＥ領域２１においてアバランシェブレークダウンが発生したときにはＪＴＥ領域２１の電圧が上昇する。この場合、ボディ領域１３の電圧は、ｐ型領域２３で発生する電圧降下に依存する。ｐ型領域２３の抵抗値が大きいほどｐ型領域２３における電圧降下が大きい。ｐ型領域２３の抵抗値を大きくするために、ｐ型領域２３の不純物濃度がボディ領域１３の不純物濃度の下限以下とされる。なお、ｐ型領域２３の不純物濃度がボディ領域１３の不純物濃度と同程度である場合には、たとえばｐ型領域２３の長さＬを大きくすることによって、ｐ型領域２３の抵抗値を高くすることができる。
ゲート電極２７の電圧は低電圧（たとえば０Ｖ〜１５Ｖの範囲内）であるので、ｐ型領域２３における電圧降下が大きいほど、ボディ領域１３の電圧とゲート電極２７との電圧差を小さくすることができる。ボディ領域１３の電圧とゲート電極２７との電圧差を小さくすることにより、ゲート絶縁膜１５ａに印加される電界を小さくすることができる。したがってゲート絶縁膜１５ａが破壊する確率を減少させることができる。
好ましくは、ｐ型領域２３の不純物濃度は、ドリフト層１２の不純物濃度以上、かつボディ領域１３の不純物濃度の下限未満である。ｐ型領域２３の不純物濃度がボディ領域１３の不純物濃度の下限未満であることにより、ｐ型領域２３において十分な電圧降下を生じさせることができる。したがってゲート絶縁膜１５ａに印加される電界を小さくすることができる。この結果、ゲート絶縁膜１５ａが破壊する確率をより減少させることができる。さらに、ｐ型領域２３の不純物濃度は、ＪＴＥ領域２３の不純物濃度以下とされる。これにより、たとえばＪＴＥ領域２３においてアバランシェブレークダウンが発生した場合に、ｐ型領域２３において十分な電圧降下を生じさせることができる。
ｐ型領域２３の不純物濃度は、上記の条件に従う範囲内から選択される。一実施形態では、ｐ型領域２３の不純物濃度は、１×１０14ｃｍ-3程度以上かつ５×１０17ｃｍ-3程度未満である。このようにｐ型領域２３の不純物濃度の範囲を定めることにより、ＪＴＥ領域２１とドリフト層１２との間にアバランシェブレークダウンが発生した場合に、ｐ型領域２３において十分な電圧降下が生じるように、電気抵抗の値を適切に設定することができる。好ましくは、ｐ型領域２３の不純物濃度は、１×１０16ｃｍ-3以上程度以上かつ５×１０17ｃｍ-3程度である。ｐ型領域２３の不純物濃度の下限をより高くすることによって、たとえばＪＴＥ領域２１においてアバランシェブレークダウンが発生するまでは、ボディ領域１３とＪＴＥ領域２１との間の電圧差を小さくすることができる。したがって、炭化珪素半導体装置１の耐圧を高めることができる。
本発明の実施の形態において、ｐ型領域２３の長さＬは、ドリフト層１２の厚みＤｅｐｉの１／３以上である。これによりｐ型領域２３の抵抗値を大きくすることができるので、ｐ型領域２３において十分な電圧降下を生じさせることができる。一例として厚みＤｅｐｉが１５μｍ程度である場合、長さＬを、５μｍ以上とすることができる。長さＬの上限は特に限定されるものではない。
絶縁膜１５ｂは、ドリフト層１２の第１の主面１２ａ上に配置されて、ボディ領域１３の一部と、ｐ型領域２３と、ＪＴＥ領域２１と、ガードリング領域２２とを覆う。絶縁膜１５ｂは、たとえば二酸化珪素からなる。絶縁膜１５ｂは、ゲート絶縁膜１５ａの厚みと同じ厚みを有してもよい。
層間絶縁膜７０は、ゲート絶縁膜１５ａ上に配置されてゲート電極２７を覆う。層間絶縁膜７０は、さらに、絶縁膜１５ｂ上に配置される。
ソースパッド電極６５は、ソース電極１６に接し、かつ層間絶縁膜７０に被せられる。ソースパッド電極６５はたとえばアルミニウムからなる。なお、ソースパッド電極６５とソース電極１６とが一体化されていてもよい。
ドレイン電極２０は、炭化珪素基板１１の第２の主面１１ｂに接するように配置される。ドレイン電極２０は、炭化珪素基板１１に電気的に接続されるとともに、炭化珪素基板１１を介してドリフト層１２に電気的に接続される。ドレイン電極２０は、たとえばソース電極１６と同様の構成を有していてもよい。代わりに、ドレイン電極２０は、たとえばニッケルなど、炭化珪素基板１１とオーミック接合可能な他の材料からなっていてもよい。
裏面保護電極５０は、ドレイン電極２０に接するように配置される。裏面保護電極５０は、ドレイン電極２０に電気的に接続される。裏面保護電極５０は、たとえばチタン、ニッケル、銀、あるいはそれらの合金からなる。
図３は、本発明の実施の形態１に係る炭化珪素半導体装置１による破壊耐量の向上を説明するための模式図である。図３を参照して、ドレイン電圧Ｖｄが、裏面保護電極５０およびドレイン電極２０を介して、炭化珪素基板１１およびドリフト層１２に印加される。ゲート電圧Ｖｇが、ゲート電極２７に印加される。ソース電圧Ｖｓがソースパッド電極６５およびソース電極１６を介して、ソース領域１４およびコンタクト領域１８に印加される。ソース電圧Ｖｓは、コンタクト領域１８を介してボディ領域１３に印加される。
ゲート絶縁膜１５ａは、ボディ領域１３とゲート電極２７とに挟まれる。ゲート絶縁膜１５ａに印加される電圧は、ゲート電圧Ｖｇとソース電圧Ｖｓとの間の差に相当する電圧である。この電圧は、ゲート絶縁膜１５ａの絶縁耐圧を超えないように制御される。
この実施の形態では、炭化珪素半導体装置１はｎチャネル型ＭＯＳＦＥＴである。炭化珪素半導体装置１を使用する場合には、ドレイン電圧Ｖｄが、ソース電圧Ｖｓに対して高くなる。したがって高電圧下での炭化珪素半導体装置１の使用において、ソース電圧Ｖｓに対してドレイン電圧Ｖｄが高くなる。
ボディ領域１３と、ｐ型領域２３と、ＪＴＥ領域２１とは電気的に接続される。したがって、ボディ領域１３、ｐ型領域２３、およびＪＴＥ領域２１の各々の電圧は、ドレイン電圧Ｖｄに比べて低い。このため、ドリフト層１２とボディ領域１３との接合面、ドリフト層１２とｐ型領域２３との接合面、およびドリフト層１２とＪＴＥ領域２１との接合面から、空乏層（図示せず）が広がる。
しかしながら空乏層が広がりにくい部分では、電界集中が生じやすい。ボディ領域１３、ｐ型領域２３、およびＪＴＥ領域２１のうち、ＪＴＥ領域２１が最も高い不純物濃度を有するので、ＪＴＥ領域２１において電界集中が発生する可能性がある。たとえば、ＪＴＥ領域２１の端部２１ａでは、接合面の曲率が大きいために電界が集中しやすい。このため、ＪＴＥ領域２１の端部２１ａにおいて、アバランシェブレークダウンが発生する可能性がある。
ドレイン電圧Ｖｄがソース電圧Ｖｓよりも高いため、ＪＴＥ領域２１においてアバランシェブレークダウンが発生すると、ドリフト層１２からＪＴＥ領域２１に向けて逆方向電流Ｉｒが流れる。逆方向電流Ｉｒは、ＪＴＥ領域２１からｐ型領域２３を介してボディ領域１３へと流れて、コンタクト領域１８およびソース電極１６を介してソースパッド電極６５へと流出される。
ｐ型領域２３における電圧降下は、逆方向電流Ｉｒの値とｐ型領域２３の抵抗値との積によって決定される。ｐ型領域２３の抵抗値を高くすることにより、ｐ型領域２３における電圧降下を大きくすることができる。ｐ型領域２３における電圧降下が大きいことにより、ボディ領域１３の電圧（ソース電圧Ｖｓ）の上昇量を小さくすることができる。この結果、ゲート電圧Ｖｇとソース電圧Ｖｓとの差を、ゲート絶縁膜１５ａの絶縁耐圧以下に抑えることが可能となる。したがってゲート絶縁膜１５ａが損傷する可能性を低減できる。
さらに、ｐ型領域２３が高い抵抗値を有することにより、ｐ型領域２３を電流制限抵抗として機能させることもできる。ＪＴＥ領域２１においてアバランシェブレークダウンが発生した場合、ｐ型領域２３によって、ボディ領域１３に流れる電流を制限することができる。この結果、アバランシェブレークダウンの発生時において、ボディ領域２３に流れる電流の電流密度を低減することができる。したがって炭化珪素半導体装置１に高電圧が印加された場合に、ＭＯＳＦＥＴセルを保護する効果を高めることができる。
さらに、ｐ型領域２３は、コンタクト領域１８から離されている。すなわち、ボディ領域１３の一部は、ｐ型領域２３とコンタクト領域１８との間に存在する。これにより、ｐ型領域２３による電圧降下に加えて、ボディ領域１３による電圧降下を生じさせることが可能になる。したがって、ＭＯＳＦＥＴセルを保護する効果を高めることができる。
なお、ｐ型領域２３は、ソース領域１４に対してチャネル領域ＣＨと反対側に位置する。したがって、ＭＯＳＦＥＴセルのオン抵抗に対するｐ型領域２３の不純物濃度の影響は小さい。さらに、ＪＴＥ領域２１によって炭化珪素半導体装置１の静耐圧を決定することができるため、炭化珪素半導体装置１の静耐圧に対するｐ型領域２３の不純物濃度の影響も小さくすることができる。
本発明の実施の形態１に係る炭化珪素半導体装置１の利点をより明確にするために図４および図５が示される。図４は、炭化珪素半導体装置の１つの構造例を示した断面図である。図５は、図４に示された炭化珪素半導体装置における課題点を説明するための図である。
図４および図５を参照して、炭化珪素半導体装置１Ａは、ＪＴＥ領域２１に各々接続されたボディ領域１３およびコンタクト領域１８を有する。したがって、炭化珪素半導体装置１Ａから、ｐ型領域２３が省略される。この点で、炭化珪素半導体装置１Ａは、本発明の実施の形態１に係る炭化珪素半導体装置１と異なる。炭化珪素半導体装置１Ａの他の部分の構成は、炭化珪素半導体装置１の対応する部分の構成と同様であるので、以後の説明は繰り返さない。
炭化珪素半導体装置１Ａにおけるボディ領域１３のＸ方向の長さは、炭化珪素半導体装置１におけるボディ領域１３のＸ方向の長さと、ｐ型領域２３のＸ方向の長さＬとの和に等しい。また、炭化珪素半導体装置１と炭化珪素半導体装置１Ａとでは、ボディ領域１３の不純物濃度、ＪＴＥ領域２１の不純物濃度、コンタクト領域１８の不純物濃度の各々は同じである。
コンタクト領域１８は、ボディ領域１３に比べて高い不純物濃度（たとえば１×１０18ｃｍ-3）を有する。言い換えると、コンタクト領域１８は小さい抵抗値を有する。したがって、コンタクト領域１８を通じてＪＴＥ領域２１にソース電圧Ｖｓを与えることができる。さらにＪＴＥ領域２１の電圧を確実に固定することができる。
図５を参照して、ＪＴＥ領域２１の端部２１ａにおいてアバランシェブレークダウンが発生したと仮定する。コンタクト領域１８の抵抗値が小さいため、コンタクト領域１８における電圧降下が小さい。したがって、ボディ領域１３に高電圧が印加されるので、ＭＯＳＦＥＴセル内でゲート絶縁膜１５ａが損傷する確率が高くなる。
さらに、スイッチングによってドレイン電圧Ｖｄが高速変化した際には、ドレイン電圧Ｖｄの時間変化（ｄＶ／ｄｔ）が急峻になる。ドレイン電圧Ｖｄの変化に伴って、ＪＴＥ領域２１に過渡電流が流れる可能性がある。実施の形態１によれば、過渡電流によって炭化珪素半導体装置が損傷する可能性を小さくすることができる。
上記のように本発明の実施の形態１によれば、ｐ型領域２３によって、炭化珪素半導体装置の破壊耐量を向上させることができる。具体的に、（１）アバランシェ耐量および（２）ｄＶ／ｄｔ耐量について、本発明の実施の形態１に係る炭化珪素半導体装置１と、図４に示した炭化珪素半導体装置１Ａとを比較した結果を示す。
（１）アバランシェ耐量
アバランシェ耐量は、アバランシェブレークダウンの発生時に、半導体装置が破壊から耐えることのできるエネルギーの大きさを表す。アバランシェ耐量の単位（ｍＪ／ｃｍ2）は、半導体装置の活性面積あたりの破壊エネルギーを表す。
ある条件の下でアバランシェ耐量を測定した結果、図４に示された炭化珪素半導体装置１Ａの場合、アバランシェ耐量は、５００ｍＪ／ｃｍ2であった。これに対して同一条件の下では、本発明の実施の形態１に係る炭化珪素半導体装置１のアバランシェ耐量は、３０００ｍＪ／ｃｍ2であった。
（２）ｄＶ／ｄｔ耐量
ｄＶ／ｄｔ耐量は、素子が耐えることのできる、電圧の時間変化を表す。本発明の実施の形態１に係る炭化珪素半導体装置１、および図４に示された炭化珪素半導体装置１Ａのいずれも、ｄＶ／ｄｔ耐量は、３０ｋＶ／ｕｓｅｃ以上であった。これらの結果から、本発明の実施の形態１によれば、ｄＶ／ｄｔ耐量を低下させることなくアバランシェ耐量を向上できることがわかる。
（３）ｐ型領域２３の長さＬによる効果
ｐ型領域２３の長さＬが大きいほど、ｐ型領域２３の抵抗値が高くなる。ｐ型領域２３の抵抗値を高くすることによってアバランシェ耐量を向上させることが可能になる。上記のとおり、ｐ型領域２３は、ドリフト層１２の厚みＤｅｐｉの１／３以上であることが好ましい。
ｐ型領域２３の長さＬが異なる２つのサンプルにより、ｐ型領域２３の長さＬによる効果を評価した。
１．サンプルの条件
サンプル１：ボディ領域１３の不純物濃度：２×１０17／ｃｍ-3
ｐ型領域２３の不純物濃度：９×１０16／ｃｍ-3
ＪＴＥ領域２１の不純物濃度：１×１０17／ｃｍ-3
ドリフト層１２の厚みＤｅｐｉ：１５μｍ
ｐ型領域２３の長さＬ：５μｍ （Ｌ≧Ｄｅｐｉ×１／３）
サンプル２：
ボディ領域１３の不純物濃度：２×１０17／ｃｍ-3
ｐ型領域２３の不純物濃度：９×１０16／ｃｍ-3
ＪＴＥ領域２１の不純物濃度：１×１０17／ｃｍ-3
ドリフト層１２の厚みＤｅｐｉ：１５μｍ
ｐ型領域２３の長さＬ：２μｍ （Ｌ＜Ｄｅｐｉ×１／３）
２．サンプルの評価方法
仕様以上の逆方向バイアス電圧（一例として１８００Ｖ）を炭化珪素半導体装置に印加して、炭化珪素半導体装置の内部にアバランシェブレークダウンを生じさせた。その後にゲート−ソース間のリーク電流を測定した。
３．評価結果
サンプル１では、リーク不良が抑えられていたのに対して、サンプル２ではリーク電流が増大した。サンプル１，２の評価から、Ｌ≧Ｄｅｐｉ×１／３であることにより、ゲート−ソース間のリークを抑える効果が得られることが確認された。
以上のように本発明の実施の形態１によれば、破壊耐量が向上された炭化珪素半導体装置を提供することができる。
＜実施の形態２＞
本発明の第２の実施の形態に係る炭化珪素半導体装置２の概略平面図は、図１によって示された平面図と同様である。すなわち、素子領域ＣＬおよび終端領域ＴＭの配置に関して、第２の実施の形態に係る炭化珪素半導体装置２は、第１の実施の形態に係る炭化珪素半導体装置１と共通の構成を有する。
図６は、本発明の第２の実施の形態に係る炭化珪素半導体装置２の概略断面図である。図２および図６を参照して、炭化珪素半導体装置２は、ドリフト層１２の第１の主面１２ａにトレンチＴＲが形成される点において、炭化珪素半導体装置１と異なる。
トレンチＴＲは、側部ＳＷおよび底部ＢＴを有する。側部ＳＷは、ドリフト層１２の第１の主面１２ａから、ソース領域１４およびボディ領域１３を貫通して、ドリフト層１２の内部に至る。言い換えるとボディ領域１３とドリフト層１２との接合面は、側部ＳＷと交わっている。
側部ＳＷは、ゲート絶縁膜１５ａに覆われる。ゲート絶縁膜１５ａと接触するボディ領域１３の部分（ソース領域１４とドリフト層１２とに挟まれたボディ領域１３の部分）にチャネル領域ＣＨが形成される。
側部ＳＷは、ドリフト層１２の第２の主面１２ｂに近づくように、ドリフト層１２の第１の主面１２ａに対して傾斜した面である。対向する２つの側部ＳＷは、ドリフト層１２の第１の主面１２ａに向かってテーパ状に拡がる。
側部ＳＷは、ボディ領域１３上の部分において、所定の結晶面（特殊面とも称する）を有する。「特殊面」とは、面方位｛０−３３−８｝を有する第１の面を含む面である。より好ましくは、特殊面は、第１の面を微視的に含み、さらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む。さらに好ましくは、第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を含む。また特殊面は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面と定義することも可能である。「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。
図６に示されるように、本発明の実施の形態２に係る炭化珪素半導体装置２は、トレンチゲート型ＭＯＳＦＥＴのセルを含む。プレーナゲート型ＭＯＳＦＥＴに比べてトレンチゲート型ＭＯＳＦＥＴは、セルの集積度の向上にとって有利である。したがって、本発明の実施の形態２によれば、ＭＯＳＦＥＴセルの集積度を高めることができる。
さらに、トレンチＴＲは、上記の定義に従う側部ＳＷを有する。これにより炭化珪素半導体からなるＭＯＳＦＥＴセルのチャネル抵抗を低減することができる。したがって、本発明の実施の形態２によれば、高い破壊耐量および低いオン抵抗を有する炭化珪素半導体装置を実現することができる。
底部ＢＴは、ドリフト層１２の内部に位置する。たとえば底部ＢＴは、ドリフト層１２の第１の主面１２ａに略平行、かつ平坦な形状を有する。底部ＢＴは、ゲート絶縁膜１５ａに覆われる。
なお、トレンチＴＲから底部ＢＴが省略されてもよい。言い換えると、トレンチＴＲの断面形状がＶ字形状でもよい。このような構成によれば、トレンチＴＲの開口径を小さくすることができる。したがってＭＯＳＦＥＴセルの集積度をさらに高くすることができる。
側部ＳＷは、ドリフト層１２の第１の主面１２ａに対して傾斜するように限定されない。たとえば側部ＳＷは、ドリフト層１２の第１の主面１２ａに対して略垂直であってもよい。このような形状により、トレンチの開口径をより小さくすることができる。したがってＭＯＳＦＥＴセルの集積度をさらに高くすることができる。
＜実施の形態３＞
図７は、本発明の実施の形態３に係る炭化珪素半導体装置３の概略的な平面図である。図８は、図７のＶＩＩＩ−ＶＩＩＩに沿った、本発明の第３の実施の形態に係る炭化珪素半導体装置３の概略断面図である。図７および図８を参照して、炭化珪素半導体装置３は、終端領域ＴＭの構成の点において、実施の形態２に係る炭化珪素半導体装置２（図６参照）と異なる。詳細には、ドリフト層１２の第１の主面１２ａは、平坦面（第１の面）１２１と、側壁面（第２の面）１２２と、底面（第３の面）１２３とを有する。
平坦面１２１は素子領域ＣＬに位置する。側壁面１２２および底面１２３は終端領域ＴＭに位置する。側壁面１２２は、平坦面１２１を取り囲み、かつドリフト層１２の第２の主面１２ｂに近づくように平坦面１２１に対して傾斜している。底面１２３は、終端領域ＴＭにおいて側壁面１２２を取り囲む。
平坦面１２１に対する底面１２３の傾斜は、平坦面１２１に対する側壁面１２２の傾斜よりも小さい。「より小さい傾斜」は、傾斜がないこと、すなわち平行を含む概念である。よって底面１２３は、平坦面１２１と実質的に平行であってもよい。一実施形態では、側壁面１２２は、トレンチＴＲの側部ＳＷと同一の傾斜角を有する面であり、底面１２３は、トレンチＴＲの底部ＢＴと同一の傾斜角を有する面である。
ソース領域１４およびコンタクト領域１８は平坦面１２１に接する。ボディ領域１３は、平坦面１２１および側壁面１２２に接する。ＪＴＥ領域２１は、底面１２３に接する。ｐ型領域２３は、ドリフト層１２の内部、かつ、ボディ領域１３の下方に配置されて、ボディ領域１３およびＪＴＥ領域２１を繋ぐ。図８に示された構成では、ｐ型領域２３は、側壁面１２２および底面１２３の下方に配置される。ガードリング領域２２は、ドリフト層１２の内部、かつ、底面１２３の下方に配置される。
ｐ型領域２３の長さＬは、底面１２３の下方に位置するｐ型領域２３の部分の、Ｘ方向の長さと定義することができる。一方、ドリフト層１２の厚みＤｅｐｉは、平坦面１２１からドリフト層１２の第２の主面１２ｂまでのドリフト層１２の厚みと定義することができる。すなわち、ドリフト層１２の厚みＤｅｐｉは、炭化珪素半導体装置３におけるドリフト層１２の厚みの最大値とすることができる。なお、図８に示した構成では、ｐ型領域２３は、側壁面１２２および底面１２３に接する。しかしｐ型領域２３は、ボディ領域１３およびＪＴＥ領域２１を繋ぐように配置されていればよいので、特定の面に接するように限定されない。
実施の形態１，２と同じく、ｐ型領域２３の長さＬは、ドリフト層１２の厚みＤｅｐｉの１／３以上である。このようにｐ型領域２３の長さＬを規定することにより、ｐ型領域２３を十分に大きい抵抗値を有する領域とすることができる。したがって実施の形態１，２と同様に、実施の形態３によれば、高い破壊耐量を有する炭化珪素半導体装置を実現することができる。
さらに、底面１２３の下方にＪＴＥ領域２３およびガードリング領域２２が設けられる。これにより、電界集中を緩和することが可能となるので、炭化珪素半導体装置３の耐圧を高めることができる。
なお、図８に示された構成によれば、ＭＯＳＦＥＴセルは、実施の形態２に係る炭化珪素半導体装置２のＭＯＳＦＥＴセルと同一の構成を有する。しかしながら、実施の形態３はこのように限定されない。図８に図示されたＭＯＳＦＥＴセルを、実施の形態１に係る炭化珪素半導体装置１のＭＯＳＦＥＴセル（図２を参照）に置き換えてもよい。すなわち実施の形態３に係る炭化珪素半導体装置において、ＭＯＳＦＥＴセルは、プレーナ型ＭＯＳＦＥＴのセルであってもよい。
上記の各実施の形態では、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを説明した。しかしながら、本発明の実施の形態に係る炭化珪素半導体装置は、ゲート絶縁膜およびゲート電極を有する炭化珪素半導体装置に適用することができる。したがって本発明の実施の形態に係る炭化珪素半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよく、またＭＩＳＦＥＴ以外の炭化珪素半導体装置であってもよい。ＭＩＳＦＥＴ以外の炭化珪素半導体装置として、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）がある。
図９は、本発明の実施の形態に係る炭化珪素半導体装置によって実現されるＩＧＢＴの構成例を示した断面図である。図２および図９を参照して、本発明の実施の形態に係る炭化珪素半導体装置４（ＩＧＢＴ）は、炭化珪素基板１１がｐ型である点において炭化珪素半導体装置１（ＭＯＳＦＥＴ）と異なる。炭化珪素基板１１の第１の主面１１ａには、ｎ型の炭化珪素層１０が配置される。
炭化珪素層１０は、第１の主面１０ａと、第２の主面１０ｂとを有する。第１の主面１０ａは、ドリフト層１２の第２の主面１２ｂに接する。第２の主面１０ｂは、第１の主面１０ａの反対側に位置し、炭化珪素基板１１の第１の主面１１ａに接する。
炭化珪素層１０の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。たとえば炭化珪素層１０は、エピタキシャル層である。この場合にも、ドリフト層１２の厚みＤｅｐｉとｐ型領域２３の長さＬとが、Ｌ≧Ｄｅｐｉ×１／３を満たすように決定される。
さらに上記の各実施の形態では、炭化珪素層の導電型（第１の導電型）はｎ型であり、ボディ領域１３、ＪＴＥ領域２１およびｐ型領域２３の導電型（第２の導電型）はｐ型である。ｐ型の領域をｎ型の炭化珪素層に形成することによって、炭化珪素半導体装置の製造しやすさを向上することができる。しかしながら第１の導電型がｐ型であり、かつ第２の導電型がｎ型であってもよい。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１，１Ａ，２，３，４ 炭化珪素半導体装置
１０ 炭化珪素層
１０ａ，１１ａ，１２ａ 第１の主面
１０ｂ，１１ｂ，１２ｂ 第２の主面
１１ 炭化珪素基板
１２ ドリフト層
１３ ボディ領域
１４ ソース領域
１５ａ ゲート絶縁膜
１５ｂ 絶縁膜
１６ ソース電極
１８ コンタクト領域
２０ ドレイン電極
２１ ＪＴＥ領域
２１ａ 端部
２２ ガードリング領域
２３ ｐ型領域
２７ ゲート電極
５０ 裏面保護電極
６５ ソースパッド電極
７０ 層間絶縁膜
１２１ 平坦面
１２２ 側壁面
１２３ 底面
ＢＴ 底部
ＣＨ チャネル領域
ＣＬ 素子領域
Ｄｅｐｉ 厚み
Ｉｒ 逆方向電流
Ｌ 長さ

Claims (8)

  1. 第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有し、かつ第１の導電型を有する炭化珪素層と、
    前記炭化珪素層の内部に配置されて、前記第１の導電型と異なる第２の導電型を有するボディ領域と、
    前記炭化珪素層の前記第１の主面と接するように前記ボディ領域の内部に配置されて、前記第１の導電型を有するソース領域と、
    前記ボディ領域のうち、少なくとも、前記ソース領域と前記炭化珪素層との間の部分に挟まれた部分の表面を覆うように配置されたゲート絶縁膜と、
    前記ゲート絶縁膜に接するゲート電極と、
    前記ボディ領域および前記ソース領域に電気的に接続されるように配置されたソース電極と、
    前記炭化珪素層の内部、かつ、前記炭化珪素層の前記第１の主面に沿う方向において前記ボディ領域に対して前記ゲート電極と反対側の位置に、前記ボディ領域から離されるように配置され、かつ前記第２の導電型を有する第１の不純物領域と、
    前記ボディ領域と前記第１の不純物領域とを繋ぐように、前記炭化珪素層の内部に配置され、かつ前記第２の導電型を有する第２の不純物領域とを備え、
    前記第２の不純物領域の不純物濃度は、前記炭化珪素層の不純物濃度以上、かつ、前記ボディ領域の不純物濃度未満であり、
    前記第１の不純物領域の不純物濃度は、前記ボディ領域の不純物濃度未満であり、かつ、前記第２の不純物領域の不純物濃度よりも大きい、炭化珪素半導体装置。
  2. 前記第２の不純物領域の不純物濃度は、前記ボディ領域の不純物濃度の下限未満である、請求項１に記載の炭化珪素半導体装置。
  3. 前記第２の不純物領域の不純物濃度は、１×１０14ｃｍ-3以上かつ５×１０17ｃｍ-3未満である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記第２の不純物領域の不純物濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3未満である、請求項３に記載の炭化珪素半導体装置。
  5. 前記ボディ領域から前記第１の不純物領域までの、前記炭化珪素層の前記第１の主面に沿った前記第２の不純物領域の長さは、前記炭化珪素層の厚みの１／３以上である、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記炭化珪素層の前記第１の主面には、トレンチが設けられ、
    前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記炭化珪素層に至る側部を有し、
    前記ゲート絶縁膜は、前記トレンチの前記側部に接し、
    前記ゲート電極は、前記トレンチの内部において前記ゲート絶縁膜に接する、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記炭化珪素層の前記第１の主面は、
    前記ソース領域が接する第１の面と、
    前記第１の面に接続され、前記炭化珪素層の前記第２の主面に近づくように前記第１の面に対して傾斜した第２の面と、
    前記第２の面に接続されて、前記第１の不純物領域が接する第３の面とを含む、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第１の導電型は、ｎ型であり、
    前記第２の導電型は、ｐ型である、請求項１〜請求項７のいずれか１項に記載の炭化珪素半導体装置。
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