JP2022093084A - 半導体装置 - Google Patents

Abstract

【課題】センスセルへの帯状欠陥の進入を抑制する。
【解決手段】 半導体装置であって、ＳｉＣ基板（１２）を有する。前記ＳｉＣ基板が、メインセル（２０）と、前記メインセルに対して＜１－１００＞方向に間隔を開けて配置されているセンスセル（４０）と、前記メインセルと前記センスセルの間に位置する間隔部（６０）を有する。前記メインセルが、ｐ型のメインボディ領域（２８）と、ｎ型のメインドリフト領域（３０）を有する。前記センスセルが、ｐ型のセンスボディ領域（４８）と、ｎ型のセンスドリフト領域（５０）を有する。前記間隔部が、前記メインボディ領域と前記センスボディ領域を互いから分離するｎ型の分離領域（６２）を有する。前記メインボディ領域と前記センスボディ領域の間の間隔（Ｗ）が、前記分離領域内における正孔の拡散長の２倍よりも長い。
【選択図】図２

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１に開示の半導体装置は、ＳｉＣ基板を有している。半導体基板のメインセルとセンスセルには、ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が設けられている。センスセルは、メインセルよりも小さい面積を有する。したがって、ＭＯＳＦＥＴがオンしたときに、センスセルにはメインセルよりも小さい電流が流れる。センスセルに流れる電流がメインセルに流れる電流と相関関係を有するので、センスセルに流れる電流を検出することで、メインセルに流れる電流を検出することができる。

特開２０２０－０１３９２３号公報

ＭＯＳＦＥＴはボディダイオードを有する。ボディダイオードがオンすると、ホールがドリフト領域に流入する。ＳｉＣ基板において、ホールがドリフト領域に流入すると、ホールが基底面転移で電子と再結合し、シングルショックレー型の積層欠陥（いわゆる、ＳＳＦ：Shockley-Type Stacking Fault）が成長する。メインセルの面積が広いので、メインセルの内部でＳＳＦが発生し易い。ＳＳＦではバリアによる空乏層が発生するため、ＳＳＦにはほとんど電流が流れない。したがって、メインセルでＳＳＦが発生すると、メインセルのオン抵抗が上昇する。但し、メインセルの面積が広いので、メインセルでＳＳＦが発生しても、メインセルのオン抵抗の上昇は僅かである。ＳＳＦのうちの帯状欠陥は、ＳｉＣ基板の＜１－１００＞方向に沿って帯状に成長する。メインセルで発生した帯状欠陥が成長してセンスセルに進入すると、センスセルのオン抵抗が上昇する。センスセルの面積が小さいので、センスセルに帯状欠陥が進入すると、センスセルのオン抵抗が大きく上昇する。このようにセンスセルのオン抵抗が上昇すると、センスセルとメインセルの間の電流の相関関係が崩れる。このため、メインセルに流れる電流を正確に検出できなくなる。本明細書では、センスセルへの帯状欠陥の進入を抑制する技術を提案する。

本明細書が開示する半導体装置は、半導体装置（１０ａ、１０ｂ、１０ｃ）であって、＜１１－２０＞方向に対してオフ角を有するＳｉＣ基板（１２）と、メインソース電極（２２）と、メインゲート電極（２４ｃ）と、センスソース電極（４２）と、センスゲート電極（４４ｃ）、を有する。前記ＳｉＣ基板が、メインセル（２０）と、前記メインセルに対して＜１－１００＞方向に間隔を開けて配置されているとともに前記メインセルよりも小さい面積を有するセンスセル（４０）と、前記メインセルと前記センスセルの間に位置する間隔部（６０）、を有する。前記メインセルが、ｎ型のメインソース領域（２６）と、前記メインソース領域に接するｐ型のメインボディ領域（２８）と、前記メインソース領域から分離されたｎ型のメインドリフト領域（３０）、を有する。前記センスセルが、ｎ型のセンスソース領域（４６）と、前記センスソース領域に接するｐ型のセンスボディ領域（４８）と、前記センスボディ領域によって前記センスソース領域から分離されたｎ型のセンスドリフト領域（５０）、を有する。前記メインソース電極が、前記メインセル内で前記メインソース領域及び前記メインボディ領域に接している。前記メインゲート電極が、前記メインボディ領域にメインゲート絶縁膜（２４ａ）を介して対向している。前記センスソース電極が、前記センスセル内で前記センスソース領域及び前記センスボディ領域に接している。前記センスゲート電極が、前記センスボディ領域にセンスゲート絶縁膜（４４ａ）を介して対向している。前記間隔部が、前記メインドリフト領域及び前記センスドリフト領域と繋がっているとともに前記メインボディ領域と前記センスボディ領域を互いから分離するｎ型の分離領域（６２）を有する。前記メインボディ領域と前記センスボディ領域の間の間隔（Ｗ）が、前記分離領域内における正孔の拡散長の２倍よりも長い。

この半導体装置では、メインセルとセンスセルの間の間隔部が、メインボディ領域とセンスボディ領域を分離するｎ型の分離領域を有する。さらに、メインボディ領域とセンスボディ領域の間の間隔が、分離領域内における正孔の拡散長の２倍よりも長い。したがって、メインセルとセンスセルのそれぞれでボディダイオード（すなわち、ボディ領域とドリフト領域の界面のｐｎ接合により構成されるダイオード）がオンしても、分離領域の中央部にホールが到達しない。このため、分離領域の中央部では、帯状欠陥が成長しない。したがって、メインボディ領域内で発生した帯状欠陥が＜１－１００＞方向に沿ってセンスセルに向かって成長しても、帯状欠陥の成長が分離領域の中央部内で停止する。これによって、メインボディ領域内で発生した帯状欠陥がセンスセル領域に進入することを抑制できる。したがって、この半導体装置では、センスセルとメインセルの間の電流の相関関係が崩れ難く、メインセルに流れる電流を正確に検出することができる。

半導体装置１０ａの平面図。 図１のＩＩ－ＩＩ線における断面図。 オフ角θの説明図。 半導体装置１０ｂの図２に対応する断面図。 半導体装置１０ｃの図２に対応する断面図。 半導体装置１０ｃの断面を含む斜視図（上面１２ａ上の電極と絶縁膜を省略した図）。 半導体装置１０ｃのメイントレンチ、センストレンチ、メイン中間領域、センス中間領域、フローティング中間領域の位置関係を示す平面図。 第１変形例の半導体装置の図２に対応する断面図。 第２変形例の半導体装置の図２に対応する断面図。

本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例の半導体装置では、前記間隔部が、前記メインボディ領域と前記センスボディ領域の間に配置されているとともに前記分離領域によって前記メインボディ領域及び前記センスボディ領域から分離されているｐ型のフローティング領域（６６）を有していてもよい。

この構成によれば、メインボディ領域及びセンスボディ領域の端部近傍における電界集中を抑制することができる。

本明細書が開示する一例の半導体装置では、前記メインセルが、前記メインボディ領域に対して間隔を開けて前記メインドリフト領域に囲まれた範囲内に配置されているｐ型のメイン中間領域（３４）を有していてもよい。前記センスセルが、前記センスボディ領域に対して間隔を開けて前記センスドリフト領域に囲まれた範囲内に配置されているｐ型のセンス中間領域（５４）を有していてもよい。前記間隔部が、前記メイン中間領域と前記センス中間領域の間に配置されており、前記分離領域によって前記メイン中間領域及び前記センス中間領域から分離されているｐ型のフローティング中間領域（６８）を有していてもよい。

この構成によれば、メイン中間領域によってメインドリフト領域内の電界集中を抑制でき、センス中間領域によってセンスドリフト領域内の電界集中を抑制できる。さらに、フローティング中間領域によって、メイン中間領域及びセンス中間領域の端部近傍における電界集中を抑制できる。

図１、２に示す実施例１の半導体装置１０ａは、半導体基板１２を有している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣ（炭化シリコン）を主材料とするＳｉＣ基板である。より詳細には、半導体基板１２は、β－ＳｉＣにより構成されている。図１、２に示すように、半導体基板１２の＜１－１００＞方向は、ｙ方向と略一致している。図１に示すように、上面１２ａを平面視した状態では、半導体基板１２の＜１１－２０＞方向は、ｘ方向と略一致している。但し、図３に示すように、ｘｚ断面においては、半導体基板１２の＜１１－２０＞方向は、ｘ方向に対してオフ角θだけずれた方向に伸びている。すなわち、半導体基板１２の上面１２ａと＜１１－２０＞方向の間にオフ角θが設けられている。言い換えると、半導体基板１２は、＜１１－２０＞方向に対してオフ角θを有している。オフ角θは、数度（例えば、４度）である。

図１に示すように、半導体基板１２の上面１２ａには、メインソース電極２２とセンスソース電極４２が設けられている。メインソース電極２２は、上面１２ａの広い範囲を覆っている。センスソース電極４２は、上面１２ａのうちメインソース電極２２よりも狭い範囲を覆っている。センスソース電極４２は、メインソース電極２２に対してｙ方向（すなわち、＜１－１００＞方向）に間隔を開けて配置されている。センスソース電極４２は、メインソース電極２２から分離されている。

図２に示すように、半導体基板１２の下面１２ｂには、ドレイン電極７０が設けられている。ドレイン電極７０は、半導体基板１２の下面１２ｂの略全域を覆っている。

図１に示すように、半導体基板１２は、メインセル２０とセンスセル４０を有している。メインセル２０はメインソース電極２２の下部に設けられており、センスセル４０はセンスソース電極４２の下部に設けられている。メインセル２０とセンスセル４０のそれぞれに、複数のＭＯＳＦＥＴが設けられている。センスセル４０は、メインセル２０に対してｙ方向（すなわち、＜１－１００＞方向）に間隔を開けて配置されている。メインセル２０とセンスセル４０の間に、間隔部６０が設けられている。間隔部６０には、ＭＯＳＦＥＴが設けられていない。

図２に示すように、メインセル２０内において、半導体基板１２の上面１２ａに複数のメイントレンチ２４が設けられている。複数のメイントレンチ２４は、ｙ方向に間隔を開けて配列されている。各メイントレンチ２４は、ｘ方向に直線状に伸びている。各メイントレンチ２４内に、メインゲート絶縁膜２４ａ、底部絶縁層２４ｂ、及び、メインゲート電極２４ｃが配置されている。底部絶縁層２４ｂは、メイントレンチ２４の底部に設けられた厚い絶縁層である。メインゲート絶縁膜２４ａは、底部絶縁層２４ｂの上部に位置するメイントレンチ２４の側面を覆っている。メインゲート電極２４ｃは、メインゲート絶縁膜２４ａと底部絶縁層２４ｂによって半導体基板１２から絶縁されている。メインゲート電極２４ｃの上面は、層間絶縁膜２４ｄによって覆われている。層間絶縁膜２４ｄによって、メインゲート電極２４ｃがメインソース電極２２から絶縁されている。層間絶縁膜２４ｄが設けられていない範囲で、メインソース電極２２は半導体基板１２の上面１２ａに接している。

メインセル２０は、メインソース領域２６、メインボディ領域２８、メインドリフト領域３０、及び、メインドレイン領域３２を有している。メインソース領域２６は、ｎ型であり、メインソース電極２２とメインゲート絶縁膜２４ａに接する位置に配置されている。メインボディ領域２８は、ｐ型であり、コンタクト領域２８ａと低濃度領域２８ｂを有する。コンタクト領域２８ａ内のｐ型不純物濃度は、低濃度領域２８ｂ内のｐ型不純物濃度よりも高い。コンタクト領域２８ａは、メインソース電極２２に接する位置に配置されている。低濃度領域２８ｂは、メインソース領域２６及びコンタクト領域２８ａに対して下側から接している。低濃度領域２８ｂは、メインソース領域２６の下側でメインゲート絶縁膜２４ａに接している。メインドリフト領域３０は、メインソース領域２６よりもｎ型不純物濃度が低いｎ型領域である。メインドリフト領域３０は、低濃度領域２８ｂに対して下側から接している。メインドリフト領域３０は、低濃度領域２８ｂの下側でメインゲート絶縁膜２４ａに接している。したがって、メインゲート電極２４ｃは、メインゲート絶縁膜２４ａを介してメインソース領域２６、低濃度領域２８ｂ、及び、メインドリフト領域３０に対向している。また、メインドリフト領域３０は、メイントレンチ２４の側面及び底面で底部絶縁層２４ｂに接している。メインドレイン領域３２は、メインドリフト領域３０よりも高いｎ型不純物濃度を有するｎ型領域である。メインドレイン領域３２は、メインドリフト領域３０に対して下側から接している。メインドレイン領域３２は、半導体基板１２の下面１２ｂにおいてドレイン電極７０に接している。上記の構成によって、メインセル２０内に複数のＭＯＳＦＥＴが形成されている。

図２に示すように、センスセル４０は、メインセル２０と略同様の構成を備えている。センスセル４０内において、半導体基板１２の上面１２ａに複数のセンストレンチ４４が設けられている。複数のセンストレンチ４４は、ｙ方向に間隔を開けて配列されている。各センストレンチ４４は、ｘ方向に直線状に伸びている。各センストレンチ４４内に、センスゲート絶縁膜４４ａ、底部絶縁層４４ｂ、及び、センスゲート電極４４ｃが配置されている。底部絶縁層４４ｂは、センストレンチ４４の底部に設けられた厚い絶縁層である。センスゲート絶縁膜４４ａは、底部絶縁層４４ｂの上部に位置するセンストレンチ４４の側面を覆っている。センスゲート電極４４ｃは、センスゲート絶縁膜４４ａと底部絶縁層４４ｂによって半導体基板１２から絶縁されている。センスゲート電極４４ｃの上面は、層間絶縁膜４４ｄによって覆われている。層間絶縁膜４４ｄによって、センスゲート電極４４ｃがセンスソース電極４２から絶縁されている。層間絶縁膜４４ｄが設けられていない範囲で、センスソース電極４２は半導体基板１２の上面１２ａに接している。

センスセル４０は、センスソース領域４６、センスボディ領域４８、センスドリフト領域５０、及び、センスドレイン領域５２を有している。センスソース領域４６は、ｎ型であり、センスソース電極４２とセンスゲート絶縁膜４４ａに接する位置に配置されている。センスボディ領域４８は、ｐ型であり、コンタクト領域４８ａと低濃度領域４８ｂを有する。コンタクト領域４８ａ内のｐ型不純物濃度は、低濃度領域４８ｂ内のｐ型不純物濃度よりも高い。コンタクト領域４８ａは、センスソース電極４２に接する位置に配置されている。低濃度領域４８ｂは、センスソース領域４６及びコンタクト領域４８ａに対して下側から接している。低濃度領域４８ｂは、センスソース領域４６の下側でセンスゲート絶縁膜４４ａに接している。センスドリフト領域５０は、センスソース領域４６よりもｎ型不純物濃度が低いｎ型領域である。センスドリフト領域５０は、低濃度領域４８ｂに対して下側から接している。センスドリフト領域５０は、低濃度領域４８ｂの下側でセンスゲート絶縁膜４４ａに接している。したがって、センスゲート電極４４ｃは、センスゲート絶縁膜４４ａを介してセンスソース領域４６、低濃度領域４８ｂ、及び、センスドリフト領域５０に対向している。また、センスドリフト領域５０は、センストレンチ４４の側面及び底面で底部絶縁層４４ｂに接している。センスドレイン領域５２は、センスドリフト領域５０よりも高いｎ型不純物濃度を有するｎ型領域である。センスドレイン領域５２は、センスドリフト領域５０に対して下側から接している。センスドレイン領域５２は、半導体基板１２の下面１２ｂにおいてドレイン電極７０に接している。上記の構成によって、センスセル４０内に複数のＭＯＳＦＥＴが形成されている。

図２に示すように、間隔部６０は、分離領域６２と間隔部ドレイン領域６４を有している。分離領域６２は、ｎ型であり、メインドリフト領域３０及びセンスドリフト領域５０と繋がっている。分離領域６２のｎ型不純物濃度は、メインドリフト領域３０及びセンスドリフト領域５０と略等しい。例えば、分離領域６２のｎ型不純物濃度は、１×１０^１５～１×１０^１７ｃｍ^－３である。言い換えると、メインドリフト領域３０、センスドリフト領域５０、及び、分離領域６２は、メインセル２０、センスセル４０、及び、間隔部６０に跨って分布するｎ型領域である。分離領域６２は、メインドリフト領域３０及びセンスドリフト領域５０の深さから半導体基板１２の上面１２ａまで伸びている。分離領域６２によって、メインボディ領域２８とセンスボディ領域４８が互いから分離されている。間隔部６０内において、半導体基板１２の上面１２ａ（すなわち、分離領域６２の表面）は層間絶縁膜６０ａに覆われている。間隔部ドレイン領域６４は、分離領域６２よりも高いｎ型不純物を有するｎ型領域である。分離領域６２は、分離領域６２に対して下側から接している。間隔部ドレイン領域６４は、ドレイン電極７０に接している。間隔部ドレイン領域６４は、メインドレイン領域３２及びセンスドレイン領域５２と繋がっている。

メインボディ領域２８とセンスボディ領域４８の間の間隔Ｗは、分離領域６２内における正孔の拡散長Ｌ（より詳細には、半導体装置１０ａの動作温度範囲のうちの最高動作温度における正孔の拡散長Ｌ）の２倍よりも長い。拡散長Ｌは、以下の数式により定義される。

ここで、τは半導体装置１０ａの最高動作温度における分離領域６２内のホールのライフタイムであり、ｋはボルツマン定数であり、Ｔは半導体装置１０ａの最高動作温度であり、ｑは電荷素量であり、μｐは半導体装置１０ａの最高動作温度における分離領域６２内でのホールの移動度である。半導体装置１０ａの最高動作温度Ｔは、例えば、１５０℃とすることができる。この場合、ホールのライフタイムτは約７７０ｎｓｅｃであり、ホールの移動度μｐは約２１０ｃｍ^２／Ｖ／ｓｅｃである。したがって、この場合、拡散長Ｌは約１３μｍである。したがって、この場合、間隔Ｗを約２６μｍよりも長くすることができる。

図１に示すように、半導体基板１２の上面１２ａには、電極パッド８０ａ～８０ｅが設けられている。電極パッド８０ａ～８０ｅは、半導体装置１０ａの各部に電気的に接続されている。例えば、電極パッド８０ｃは、各メインゲート電極２４ｃ及び各センスゲート電極４４ｃに接続されている。したがって、各メインゲート電極２４ｃ及び各センスゲート電極４４ｃの電位は、電極パッド８０ｃによって制御される。また、電極パッド８０ｄは、センスソース電極４２に接続されている。

メインゲート電極２４ｃ及びセンスゲート電極４４ｃにゲート閾値以上の電位を印加すると、メインボディ領域２８及びセンスボディ領域４８にチャネルが形成される。メインセル２０内では、チャネルによってメインソース領域２６とメインドリフト領域３０が接続されることで、ＭＯＳＦＥＴがオンする。センスセル４０内では、チャネルによってセンスソース領域４６とセンスドリフト領域５０が接続されることで、ＭＯＳＦＥＴがオンする。この状態で、ドレイン電極７０にメインソース電極２２及びセンスソース電極４２よりも高い電位を印加すると、メインセル２０内のＭＯＳＦＥＴ及びセンスセル４０内のＭＯＳＦＥＴに電流が流れる。メインセル２０の面積がセンスセル４０の面積よりも大きいので、メインセル２０にセンスセル４０よりも大きい電流が流れる。センスセル４０に流れる電流は、外部回路によって検出される。メインセル２０に流れる電流とセンスセル４０に流れる電流は、相関関係（例えば、比例関係）を有する。したがって、センスセル４０に流れる電流を検出することで、メインセル２０に流れる電流を検出することができる。すなわち、センスセル４０に流れる小電流を検出することで、メインセル２０に流れる大電流を検出することができる。

メインセル２０内には、メインボディ領域２８とメインドリフト領域３０の界面のｐｎ接合によってｐｎダイオード（いわゆる、ボディダイオード）が形成されている。同様に、センスセル４０内には、センスボディ領域４８とセンスドリフト領域５０の界面のｐｎ接合によってｐｎダイオード（いわゆる、ボディダイオード）が形成されている。このため、ＭＯＳＦＥＴがオフしている状態において、メインソース電極２２及びセンスソース電極４２にドレイン電極７０よりも高い電位を印加すると、これらのボディダイオードがオンする。メインセル２０内では、メインボディ領域２８からメインドレイン領域３２に向かってホールが流れるとともに、メインドレイン領域３２からメインボディ領域２８に向かって電子が流れる。センスセル４０内では、センスボディ領域４８からセンスドレイン領域５２に向かってホールが流れるとともに、センスドレイン領域５２からセンスボディ領域４８に向かって電子が流れる。このようにボディダイオードがオンしている状態では、メインボディ領域２８からメインドリフト領域３０にホールが拡散するとともに、センスボディ領域４８からセンスドリフト領域５０にホールが拡散する。すると、ドリフト領域内（すなわち、メインドリフト領域３０とセンスドリフト領域５０内）において、ホールが基底面転移で電子と再結合し、ＳＳＦが発生する。センスセル４０の面積が小さいので、センスドリフト領域５０内でＳＳＦが発生する可能性は低い。他方、メインセル２０の面積が大きいので、メインドリフト領域３０内でＳＳＦが発生する可能性は比較的高い。但し、メインセル２０の面積が大きいので、メインドリフト領域３０内でＳＳＦが発生しても、メインセル２０内のＭＯＳＦＥＴのオン抵抗にほとんど影響はない。しかしながら、ＳＳＦの一種である帯状欠陥は＜１－１００＞方向に沿って成長する。このため、図１、２の矢印１００に示すように、メインセル２０（すなわち、メインドリフト領域３０）内で発生した帯状欠陥１１０がセンスセル４０（すなわち、センスドリフト領域５０）に向かって成長する場合がある。仮に帯状欠陥１１０がセンスセル４０内に進入すると、センスセル４０内のＭＯＳＦＥＴのオン抵抗が大きく上昇し、メインセル２０内のＭＯＳＦＥＴに流れるオン電流とセンスセル４０内のＭＯＳＦＥＴに流れるオン電流の比が変化する。すると、センスセル４０内のＭＯＳＦＥＴに流れるオン電流を検出しても、メインセル２０内のＭＯＳＦＥＴに流れるオン電流を正確に検出することができなくなる。

これに対し、実施例１の半導体装置１０ａでは、分離領域６２によってセンスセル４０内への帯状欠陥１１０の進入が抑制される。以下、分離領域６２の機能について説明する。上述したように、メインセル２０及びセンスセル４０でボディダイオードがオンすると、メインボディ領域２８からメインドリフト領域３０にホールが拡散するとともに、センスボディ領域４８からセンスドリフト領域５０にホールが拡散する。このとき、メインボディ領域２８から分離領域６２にもホールが拡散し、センスボディ領域４８から分離領域６２にもホールが拡散する。ここで、上述したように、メインボディ領域２８とセンスボディ領域４８の間の間隔Ｗが分離領域６２内における正孔の拡散長Ｌの２倍よりも長い。このため、分離領域６２の中央部６２ａは、メインボディ領域２８から拡散長Ｌ以上離れているとともに、センスボディ領域４８からも拡散長Ｌ以上離れている。したがって、ボディダイオードがオンしている状態において、中央部６２ａにはホールが到達しない。このため、矢印１００に示すように帯状欠陥１１０が成長し、帯状欠陥１１０が分離領域６２内に進入したとしても、中央部６２ａにおいて帯状欠陥１１０の成長が停止する。このため、センスドリフト領域５０内に帯状欠陥１１０が進入することを抑制できる。したがって、実施例１の半導体装置１０ａでは、メインセル２０内のＭＯＳＦＥＴに流れるオン電流とセンスセル４０内のＭＯＳＦＥＴに流れるオン電流の相関関係が崩れ難い。このため、センスセル４０内のＭＯＳＦＥＴに流れるオン電流に基づいて、メインセル２０内のＭＯＳＦＥＴに流れるオン電流を正確に検出することができる。

図４に示す実施例２の半導体装置１０ｂでは、間隔部６０が複数のフローティング領域６６を有している。実施例２の半導体装置１０ｂのその他の構成は、実施例１の半導体装置１０ａと等しい。

フローティング領域６６は、ｐ型であり、上面１２ａを含む範囲に配置されている。各フローティング領域６６は、メインボディ領域２８とセンスボディ領域４８の間に配置されている。すなわち、各フローティング領域６６は、メインボディ領域２８の下端とセンスボディ領域４８の下端よりも上側に配置されている。但し、各フローティング領域６６の一部が、メインボディ領域２８の下端とセンスボディ領域４８の下端よりも下側まで伸びていてもよい。各フローティング領域６６は、ｙ方向（すなわち、＜１－１００＞方向）に間隔を開けて配列されている。各フローティング領域６６は、ｘ方向に直線状に長く伸びている。各フローティング領域６６の表面は、層間絶縁膜６０ａによって覆われている。各フローティング領域６６は、分離領域６２によってメインボディ領域２８及びセンスボディ領域４８から分離されている。各フローティング領域６６は、分離領域６２によって互いから分離されている。したがって、各フローティング領域６６の電位は、フローティング電位となっている。

実施例２の半導体装置１０ｂでは、ＭＯＳＦＥＴがオフするときに各フローティング領域６６から分離領域６２内に空乏層が伸びるので、分離領域６２内に空乏層が広がり易い。このため、メインボディ領域２８の間隔部６０に近い側の端部２８ｘの周辺及びセンスボディ領域４８の間隔部６０に近い側の端部４８ｘの周辺における電界集中を抑制できる。したがって、実施例２の半導体装置１０ｂは、高い耐圧を有する。また、実施例２の半導体装置１０ｂでも、実施例１の半導体装置１０ａと同様に、メインセル２０からセンスセル４０内への帯状欠陥の進入を抑制できる。

なお、図４では、各フローティング領域６６が上面１２ａを含む範囲に配置されていたが、各フローティング領域６６が上面１２ａから離れた範囲に配置されていてもよい。このような構成でも、各フローティング領域６６がメインボディ領域２８とセンスボディ領域４８の間の範囲内（すなわち、メインボディ領域２８とセンスボディ領域４８の下端よりも上側の範囲内）に配置されていれば、各フローティング領域６６によって電界集中を抑制できる。また、間隔部６０内に配置されるフローティング領域６６の数は、１つであっても複数であってもよい。

図５～７に示す実施例３の半導体装置１０ｃでは、メインセル２０が複数のメイン中間領域３４を有している。また、半導体装置１０ｃでは、センスセル４０が複数のセンス中間領域５４を有している。また、半導体装置１０ｃでは、間隔部６０が、複数のフローティング中間領域６８を有している。実施例３の半導体装置１０ｃのその他の構成は、実施例１の半導体装置１０ａと等しい。

各メイン中間領域３４は、ｐ型領域であり、メイントレンチ２４の下端よりも下側に配置されている。複数のメイン中間領域３４は、ｘ方向に間隔を開けて配列されている。各メイン中間領域３４は、ｙ方向に長く直線状に伸びている。各メイン中間領域３４の周囲は、メインドリフト領域３０に囲まれている。各メイン中間領域３４は、図示しない位置でメインソース電極２２に接続されている。

各センス中間領域５４は、ｐ型領域であり、センストレンチ４４の下端よりも下側に配置されている。複数のセンス中間領域５４は、ｘ方向に間隔を開けて配列されている。各センス中間領域５４は、ｙ方向に長く直線状に伸びている。各センス中間領域５４の周囲は、センスドリフト領域５０に囲まれている。各センス中間領域５４は、図示しない位置でセンスソース電極４２に接続されている。各センス中間領域５４は、対応するメイン中間領域３４の延長線上に配置されている。

各フローティング中間領域６８は、メイン中間領域３４及びセンス中間領域５４と略同じ深さに配置されている。３つのフローティング中間領域６８が、ｙ方向に間隔を開けて配列されている。ｙ方向に並ぶ３つのフローティング中間領域６８のグループの複数個が、ｘ方向に間隔を開けて配列されている。ｙ方向に並ぶ３つのフローティング中間領域６８の各グループは、対応するメイン中間領域３４及びセンス中間領域５４の延長線上に配置されている。各フローティング中間領域６８は、分離領域６２によってメインボディ領域２８、センスボディ領域４８、メイン中間領域３４、及び、センス中間領域５４から分離されている。また、各フローティング中間領域６８は、分離領域６２によって互いから分離されている。したがって、各フローティング中間領域６８の電位は、フローティング電位となっている。

実施例３の半導体装置１０ｃでは、メインドリフト領域３０内において、複数のメイン中間領域３４の間の間隔を通って電流が流れる。また、センスドリフト領域５０内において、複数のセンス中間領域５４の間の間隔を通って電流が流れる。したがって、上述した実施例１、２と略同様に、ＭＯＳＦＥＴとボディダイオードがオンすることができる。

実施例３の半導体装置１０ｃでは、ＭＯＳＦＥＴがオフするときに、メイン中間領域３４からその周辺のメインドリフト領域３０に空乏層が広がり、この空乏層によってメイントレンチ２４の下端の周辺における電界集中が抑制される。同様に、実施例３の半導体装置１０ｃでは、ＭＯＳＦＥＴがオフするときに、センス中間領域５４からその周辺のセンスドリフト領域５０に空乏層が広がり、この空乏層によってセンストレンチ４４の下端の周辺における電界集中が抑制される。

また、実施例３の半導体装置１０ｃでは、ＭＯＳＦＥＴがオフするときに、各フローティング中間領域６８からその周辺の分離領域６２に空乏層が広がる。したがって、メイン中間領域３４の間隔部６０に近い側の端部３４ｘの周辺及びセンス中間領域５４の間隔部６０に近い側の端部５４ｘの周辺における電界集中を抑制できる。したがって、実施例３の半導体装置１０ｃは、高い耐圧を有する。また、実施例３の半導体装置１０ｃでも、実施例１の半導体装置１０ａと同様に、メインセル２０からセンスセル４０内への帯状欠陥の進入を抑制できる。

なお、メイン中間領域３４及びセンス中間領域５４の電位がフローティング電位であってもよい。また、メイン中間領域３４がメイントレンチ２４の下端を含む深さに配置されていてもよく、センス中間領域５４がセンストレンチ４４の下端を含む深さに配置されていてもよい。また、間隔部６０内に配置されるフローティング中間領域６８の数は、１つであっても複数であってもよい。また、図８に示すように、間隔部６０が、フローティング中間領域６８に加えてフローティング領域６６を有していてもよい。この場合、図９に示すように、フローティング領域６６とフローティング中間領域６８を互い違いに配置してもよい。すなわち、上から見たときに、フローティング領域６６の間の間隔６６ｃとフローティング中間領域６８が重複し、フローティング中間領域６８の間の間隔６８ｃとフローティング領域６６が重複するように、これらを配置してもよい。この構成によれば、より耐圧を高くすることができる。

実施例１～３では、トレンチ型のゲート電極を有する半導体装置について説明した。しかしながら、プレーナ型のゲート電極を有する半導体装置において、本明細書に開示の技術を適用してもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

２０：メインセル、２２：メインソース電極、２４ｃ：メインゲート電極、２６：メインソース領域、２８：メインボディ領域、３０：メインドリフト領域、４０：センスセル、４２：センスソース電極、４４ｃ：センスゲート電極、４６：センスソース領域、４８：センスボディ領域、５０：センスドリフト領域、６０：間隔部、６２：分離領域

Claims (3)

1. 半導体装置（１０ａ、１０ｂ、１０ｃ）であって、
   ＜１１－２０＞方向に対してオフ角を有するＳｉＣ基板（１２）と、
   メインソース電極（２２）と、
   メインゲート電極（２４ｃ）と、
   センスソース電極（４２）と、
   センスゲート電極（４４ｃ）、
   を有し、
   前記ＳｉＣ基板が、
   メインセル（２０）と、
   前記メインセルに対して＜１－１００＞方向に間隔を開けて配置されており、前記メインセルよりも小さい面積を有するセンスセル（４０）と、
   前記メインセルと前記センスセルの間に位置する間隔部（６０）、
   を有し、
   前記メインセルが、
   ｎ型のメインソース領域（２６）と、
   前記メインソース領域に接するｐ型のメインボディ領域（２８）と、
   前記メインソース領域から分離されたｎ型のメインドリフト領域（３０）、
   を有し、
   前記センスセルが、
   ｎ型のセンスソース領域（４６）と、
   前記センスソース領域に接するｐ型のセンスボディ領域（４８）と、
   前記センスボディ領域によって前記センスソース領域から分離されたｎ型のセンスドリフト領域（５０）、
   を有し、
   前記メインソース電極が、前記メインセル内で前記メインソース領域及び前記メインボディ領域に接しており、
   前記メインゲート電極が、前記メインボディ領域にメインゲート絶縁膜（２４ａ）を介して対向しており、
   前記センスソース電極が、前記センスセル内で前記センスソース領域及び前記センスボディ領域に接しており、
   前記センスゲート電極が、前記センスボディ領域にセンスゲート絶縁膜（４４ａ）を介して対向しており、
   前記間隔部が、前記メインドリフト領域及び前記センスドリフト領域と繋がっており、前記メインボディ領域と前記センスボディ領域を互いから分離するｎ型の分離領域（６２）を有し、
   前記メインボディ領域と前記センスボディ領域の間の間隔（Ｗ）が、前記分離領域内における正孔の拡散長の２倍よりも長い、
   半導体装置。
2. 前記間隔部が、前記メインボディ領域と前記センスボディ領域の間に配置されており、前記分離領域によって前記メインボディ領域及び前記センスボディ領域から分離されているｐ型のフローティング領域（６６）を有する、請求項１に記載の半導体装置。
3. 前記メインセルが、前記メインボディ領域に対して間隔を開けて前記メインドリフト領域に囲まれた範囲内に配置されているｐ型のメイン中間領域（３４）を有し、
   前記センスセルが、前記センスボディ領域に対して間隔を開けて前記センスドリフト領域に囲まれた範囲内に配置されているｐ型のセンス中間領域（５４）を有し、
   前記間隔部が、前記メイン中間領域と前記センス中間領域の間に配置されており、前記分離領域によって前記メイン中間領域及び前記センス中間領域から分離されているｐ型のフローティング中間領域（６８）を有する、請求項１または２に記載の半導体装置。
   

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