JP2012227419A - ワイドギャップ半導体装置 - Google Patents

Abstract

【課題】順逆両方向の高耐圧等の高性能や高信頼性および高い経済性を有するワイドギャップ半導体装置を提供する。
【解決手段】ワイドギャップ半導体装置において、順方向耐圧を達成するための第１のターミネーション２１２のみを半導体装置の一方の主表面に形成し、逆方向耐圧を達成するための第２のターミネーション２１７は半導体装置の他方の主表面に形成することにより順逆両耐圧を実現する。特に高い逆方向耐圧を実現するために、半導体装置の他方の主表面において活性領域の周囲に第１の凹部２１６を設けてその中に第２のターミネーション２１７を形成し、且つこの他方の主表面において第１の凹部２１６を挟んで活性領域と反対側の主表面に支持体として機能する半導体支持体２１９を設け、半導体支持体２１９とドリフト層１との間にチャネルストッパ２２２を設け、これらをパッシベーション絶縁膜２２０で被覆する。
【選択図】図３

Description

本発明は、高耐圧のワイドギャップ半導体装置に係わり、特に高性能の高耐圧逆阻止ワイドギャップ半導体装置に関する。

現在、比較的電力容量の大きいパワーエレクトロニクス用途では、もっぱらシリコン （Ｓｉ）を材料としたＳｉ−ＩＧＢＴ半導体装置やＳｉ−ＧＴＯ半導体装置等のＳｉバイポーラ半導体装置が種々の応用分野で多用されているが、これらの半導体装置は順方向バイアス時のみ高い耐圧を示す半導体装置がほとんどである。しかし最近、電力変換装置においてマトリックスコンバータが開発され、メンテナンス上問題の多いコンデンサを使用しなくてもすむ等の利点があり急速に実用化が進められている。このマトリックスコンバータには、順逆両方向の耐圧を有する双方向半導体スイッチング装置が必要である。当初は順方向のみ耐圧を有する順阻止型半導体スイッチング装置にダイオードを直列接続して逆方向耐圧を持たせて、これを逆並列に接続して構成していたが、スイッチング装置の損失にダイオードの損失が加わるため損失が大きくなっていた。
順逆両方向の耐圧を有するいわゆる逆阻止半導体装置を逆並列に接続して双方向半導体スイッチング装置を構成すると、ダイオードを削除できるため部品点数が低減でき且つ大幅な損失低減ができる。このため逆阻止半導体装置の開発が進められ、例えば図９に示すような逆阻止ＩＧＢＴが公開特許公報特開２００６−３１９０７９で開示されている(特許文献１)。
図９において、（ａ）はその平面図、（ｂ）はその断面図であり、符号１〜１２および１００はそれぞれ、ｎ半導体基板、ｐ分離拡散領域、活性領域、ｐウエル領域、ｎエミッタ領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、エミッタ電極、ｐコレクタ領域、コレクタ電極、端部および半導体チップを示している。例えば、この逆阻止ＩＧＢＴは６００Ｖで１ｍＡ（１ｘ１０^−３Ａ／ｃｍ^２）以下のリーク電流を達成し、高い逆阻止性能を高い良品率で実現している。

一方、半導体材料としては、近年、炭化珪素(ＳｉＣ)などのＳｉよりもバンドギャップ゜の広いワイドギャップ半導体材料が高耐圧用途に適した半導体材料として注目されている。例えば、ＳｉＣは、Ｓｉに比べて絶縁破壊電界強度が約１０倍高いという優れた特性を有しており、高い耐圧を実現できる。このＳｉＣを用いて高耐圧半導体スイッチング装置を構成すると、電力損失を大幅に低減でき省エネルギー化に大きく貢献できると期待される（非特許文献１）。またＳｉに比べて約３倍もエネルギーギャップが大きく熱伝導率も高いので、耐熱性に優れヒートシンクなどを大幅に小型化できるため電力変換装置の大幅な小型・軽量化を達成できると期待されている。このため、図１０に示すような高耐圧ＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）
、 や高耐圧ＳｉＣ−ＭＡＧＢＴ（MOS Accumulated channel Gate Bipolar Transistor） 、高耐圧ＳｉＣＧＴ（SiC Commutated Gate Turn-off thyristor） 等の高耐圧ワイドギャップバイポーラ半導体装置が開発され、その優れた特性が開示されている。

図１０に示すＳｉＣ−ＩＧＢＴにおいて、符号１００１〜１０１０および１０２０は、それぞれ、ｎドリフト層、ｐウエル層、ｐコンタクト層、ｎエミッタ層、ゲート電極、エミッタ電極、ゲート絶縁膜、ｎバッファ層、ｐコレクタ層、コレクタ電極、ＪＦＥT（Junction Field-Effect Transistor）領域を示している（非特許文献２）。例えば、このＳｉＣ−ＩＧＢＴは、Ｓｉ−ＩＧＢＴでは実現困難な１３ｋＶ級の高耐圧を実現し、且つＳｉ−ＩＧＢＴでは実現困難な２００℃の高温環境下での使用を実現している。更に、ＳｉＣ−ＩＧＢＴは耐圧１０ＫＶ級のＳｉＣ−ＭＯＳＦＥＴ等のユニポーラタイプのスイッチング装置に比べて通電状態でのオン抵抗が低い。
具体的には、例えば、耐圧１０ｋＶ級のＳｉＣ−ＭＯＳＦＥＴの単位面積当たりのオン抵抗が約１００ｍΩ・ｃｍ^２であるのに対し、耐圧１３ｋＶ級のＳｉＣ−ＩＧＢＴでは２２ｍΩ・ｃｍ^２と大幅に低い単位面積当たりのオン抵抗が実現されている。また、ＳｉＣ−ＩＧＢＴは、極めて高速に動作する。例えば、ＳｉＣ−ＩＧＢＴのターンオフ時間は約１５０ｎｓであり、ＳｉＣ−ＩＧＢＴのオフ動作は、すでに製品化されている耐圧６ｋＶ級のＳｉ−ＩＧＢＴに比べて１／１０以下の時間に短縮されている。

特開２００６−３１９０７９ 菅原良孝、応用物理 第70巻、第5号、530-535頁、2001年 Material Science Forum, vol.600-603, pp.1183-1186（2009) IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.57, NO.2, FEBRUARY, pp.511-515 （2010年） Proceedings of 19th International Symposium on Power Semiconductor Devices and ICs, pp.305-308（2004年） Proceedings of 19th International Symposium on Power Semiconductor Devices and ICs, pp.365-368（2004年）

しかしながら、このワイドギャップ半導体材料を用いて高耐圧逆阻止ＩＧＢＴ半導体装置を実現しようとすると、主にＳｉ材料を対象とした非特許文献２の開示例の構造ではワイドギャップ半導体材料に起因する各種の制約により種々の深刻な問題が存在し実現困難である。ここで、各種の制約とは、ワイドギャップ半導体材料の固有の物理・化学・機械的な諸特性に基づく制約や現在のワイドギャップ半導体の加工プロセスの拙さに起因する制約を意味する。これらの問題やその解決策については、上記のいづれの開示例でもなんら言及されていない。これらの問題は、特に高耐圧で信頼性の高い逆阻止ワイドギャップバイポーラ半導体装置を実現する上で深刻になるものである。

すなわち、図９に示す特許文献１の逆阻止ＩＧＢＴにおいては、一方の主表面に順逆耐圧を実現するためのターミネーションを設けて、順方向耐圧と逆方向耐圧（すなわち逆阻止耐圧）の両方を達成している。特に、逆方向耐圧を実現するために一方の主表面から不純物を拡散して他方の主表面のｐコレクタ１０に達するｐ分離拡散領域１２を形成し、これとドリフト層として機能するｎ半導体基板１とで高耐圧接合を形成している。このため、ｐ分離拡散領域２の厚さは、電界を緩和するドリフト層（特許文献１のｎ半導体基板１）の厚さよりも厚くしなければならない。ドリフト層は、耐圧に相当する電圧を半導体装置に印加した際に空乏層を広げて電界を緩和し、接合部の最大電界をその半導体材料固有の絶縁破壊電界強度以下に抑える機能を持つものである。大雑把な目安としては、ＳｉＣ材料の場合は耐圧１ｋＶ当たり約１０ミクロンメートル（以下ではμｍと記述する）のドリフト層厚さが必要となり、Ｓｉ材料の場合はその１０倍程度になる。例えば耐圧１０ｋＶのＳｉＣ半導体装置の場合は約１００μｍのドリフト厚さが必要であり、ｐ分離拡散領域１２は更にｐウエル４の厚さ等が加わるのでそれ以上の厚さが必要になる。

しかし、ワイドギャップ半導体材料では不純物の拡散係数がＳｉに比べて著しく小さい。例えばＳｉＣにおけるアルミニュームは比較的拡散係数が大きいのでｐ型不純物としてよく用いられるが、１４００℃の高温における拡散係数がＳｉの場合で約４ｘ１０^−１０ｃｍ^２／secであるのに対し、ＳｉＣの場合は約３．６ｘ１０^−１６ｃｍ^２／secであり、約６桁も小さい。特許文献１に記載の開示例のＳｉ逆阻止ＩＧＢＴでは、１００μｍ程度の拡散に５０時間程度の拡散時間を要している。ＳｉＣの場合は拡散係数が約６桁小さいため、１００μｍ程度の厚さになるように拡散しようとすると１４００℃の高温でも極めて長い拡散時間を必要とするので量産性が悪い。生産設備の耐久性なども考えると、この逆阻止ワイドギャップ半導体装置は、ｐ分離拡散領域を設ける構成に起因し、現実的には実現が極めて困難であり量産には適さないという第１の問題がある。

また、図９に示す特許文献１の逆阻止ＩＧＢＴにおいては、その厚さはほぼドリフト層（特許文献１のｎ半導体基板１）の厚さに近く、６００Ｖの例では１００μｍ程度である。従って、製作開始時点で厚いウエーハを用いても製作過程の何処かでウエーハを薄くすることになり、薄くした後の製作過程において各種の熱的ストレスで大きくかつ複雑に湾曲したりする。このため、製作中の各種の機械的ストレスで損傷し、場合によっては破損したりしてしまううえに、均一で精度の良い各種の膜形成や精密加工を困難にする。この結果、良品歩留まりが著しく低下し、更に量産性を損ねてしまう。対策の為にドリフト層１を耐圧に対応する厚さよりも厚くすると、オン電圧やターンオフ時間が大きくなりＩＧＢＴの損失が増大してしまう。

一方、ワイドギャップ半導体材料は上記のようにＳｉに比べて絶縁破壊電界強度が著しく高く、耐圧が同じ場合ドリフト層が大幅に薄くなる。例えば、ＳｉＣは絶縁破壊電界強度が約１０倍高いのでドリフト層が約１／１０に薄くなる。この結果、同じ耐圧の半導体装置の場合、上記の製作時の湾曲や損傷に起因する量産性の低下はより深刻になる。更に、ワイドギャップ半導体材料はＳｉに比べて製作時に高い熱処理温度を必要とするので益々深刻度が助長される。このようにウエーハが薄いことに起因する大きく複雑な形状の湾曲により、量産性が損ねられるという第２の問題がある。

また、上記の製作過程で生じる大きくかつ複雑なウエーハの湾曲や製作中の湾曲したウエーハが受ける機械的ストレスは、ワイドギャップ逆阻止半導体装置内部に多数の結晶欠陥や微小クラック等の各種欠陥を生じる。また、ダイボンディングやワイヤボンディング等の実装過程でも同様に熱的機械的ストレスで各種の欠陥を生じる。これらの欠陥は実装後の稼働時にもワイドギャップ半導体材料とパッケージ材料との熱膨張率差に起因する大きな熱ストレスで増殖される。この結果、これらの欠陥により、リーク電流が増大したりキャリアの寿命が低下し内部抵抗が増大したりし半導体装置の性能を損ねてしまうという第３の問題がある。

ところで、前記のようにワイドギャップ半導体装置の内部に生じた各種の欠陥のうちの積層欠陥は、通電によりその大きさが拡大してしまう。すなわち、注入された少数キャリアが結晶の格子点に衝突すると、衝突エネルギーで格子点の原子が動かされるため積層欠陥が拡大してしまうのであり、ＳｉＣ等のワイドギャップ半導体特有の性質がある。この積層欠陥は少数キャリアをトラップし再結合させ通電に寄与することなく消滅させてしまうので、半導体装置の内部抵抗の増大を招く。従って、ＳｉＣ−ＩＧＢＴ装置のようなワイドギャップバイポーラ半導体装置の場合は、装置を稼働し通電している間に積層欠陥が増大し内部抵抗が増大してゆくので、信頼性が大きく損ねられてしまうという第４の問題がある。

本発明は、上述した従来技術による問題を解消するため、ｐ分離拡散領域を設ける構成でなく、量産しやすく高い順逆両方向の耐圧を有する逆阻止ワイドギャップバイポーラ半導体装置を提供することを目的とする。本発明は、上述した従来技術による問題を解消するため、ウエーハの湾曲が少なく、従って製作時や実装時の損傷や結晶欠陥が少ない高い性能と量産性を有する逆阻止ワイドギャップバイポーラ半導体装置を提供することを目的とする。本発明は、上述した従来技術による問題を解消するため、積層欠陥が少ないので高い信頼性を有する逆阻止ワイドギャップバイポーラ半導体装置を提供することを目的とする。

以下の手段の説明に当っては、各導電型の各半導体層がドリフト層やコレクタ層といったように、機能的に半導体装置のどの層に該当するかをカッコ付きで付記してある。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップの広いワイドギャップ半導体材料からなるワイドギャップ半導体装置であって、一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成の 一対の主表面を有するワイドギャップ半導体装置であり、両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体装置を横断する共通の第１の導電型の第１半導体層（ドリフト層）を有しており、活性領域の各セルは各々の他方の主表面への露出面に第１の主電極が設けられ且つ各々の一方の主表面への露出面に第２の主電極が設けられているワイドギャップ半導体装置において、

一方の主表面には前記第１の導電型の第１半導体層（ドリフト層）が露出され且つ凸部が設けられており、凸部には少なくとも活性領域の全部が内蔵され、凸部を取り巻く前記第１の導電型の第１半導体層（ドリフト層）には表面に第１のターミネーションおよび距離を置いた第１の導電型の第５半導体層（チャネルストッパ層）が露出して設けられており、第１のターミネーションは第２の主電極と電気的に接続されており、更に少なくとも凸部を取り巻く前記第１の導電型の第１半導体層（ドリフト層）の表面は第１のパッシベーション膜で被覆されており、
他方の主表面には活性領域の周囲を取り囲む第１の凹部が、底面が前記第１の導電型の第１半導体層（ドリフト層）内に含まれるように設けられ、第１の凹部の底面には第２のターミネーションが露出して設けられ且つ第１の主電極と電気的に接続されており、
第１の凹部をはさんで活性領域と反対側の他方の主表面には、第１の導電型の第１半導体層（ドリフト層）と接する第１０の半導体層（半導体支持体）が他方の主表面に露出して設けられており、第２の主電極と接する部分以外の他方の主表面は全て第２のパッシベーション膜で被覆されていることを特徴とする。

ここでのワイドギャップ半導体装置は、ＩＧＢＴ、ＭＡＧＢＴ、ＧＴＯサイリスタ、ＳＩサイリスタ（Static Induction Thyristor）、ＭＯＳサイリスタなどのビルトイン電圧を有するものである。

また、この発明にかかる半導体装置は、上述した発明において、前記凸部には前記活性領域の他に少なくともターミネーション領域の第２の導電型の第３半導体層（接合端ボディ層）が設けられ、その厚さは前記凸部の高さより小さく且つ前記凸部の表面と側面に露出しており、更に前記第１のパッシベーション膜は第２の導電型の第３半導体層の凸部側面への露出面も被覆しており、
他方の主表面には活性領域に接してその周囲を取り囲む第２の導電型の第４半導体層（接合端コレクタ層）が前記第１の導電型の第１半導体層（ドリフト層）の他方の表面に接して設けられ、更に前記第１の凹部はこの第２の導電型の第４半導体層に接してその周囲を取り囲んで設けられ、第２の導電型の第４半導体層（接合端コレクタ層）は厚さが第１の凹部の深さよりも小さく且つその側面が第１の凹部の斜面に露出しており、
前記の各セルは、他方の主表面に露出し且つ前記第１の導電型の第１半導体層（ドリフト層）と接する第２の導電型の第１半導体層（コレクタ層）と 前記第１の導電型の第１半導体層（ドリフト層）内に設けられ且つ一方の主表面に露出する第２の導電型の第２半導体層（ボディ層）と、第２の導電型の第２半導体層内に設けられ且つ一方の主表面に露出する第１の導電型の第２半導体層（エミッタ層）とを有し、
第２の導電型の第１半導体層（コレクタ層）の主表面露出面と第２の導電型の第４半導体層（接合端コレクタ層）の表面で且つ第２のパッシベーション膜で被覆されていない部分には第１の主電極が設けられ、第１の導電型の第２半導体層（エミッタ層）とその周囲の第２の導電型の第２半導体層（ボディ層）の一方の主表面に露出する面には第２の主電極が設けられ、主電極が設けられていない第２の導電型の第２半導体層（ボディ層）の主表面露出面および第１の導電型の第１半導体層（ドリフト層）の一方の主表面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第１の主電極どうし、第の２主電極どうし、ゲート電極どうしは各々電気的に接続されており、
第２の導電型の第３半導体層（接合端ボディ層）は前記第１のターミネーションと第２の導電型の第５半導体層（第１連結層）で連結され、セルの第２の導電型の第２半導体層（ボディ層）とも電気的に接続されており、第２の導電型の第４半導体層（接合端コレクタ層）は前記第２のターミネーションと第２の導電型の第６半導体層（第２連結層）で連結され、第２の導電型の第１半導体層（コレクタ層）とも電気的に接続されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、第１の凹部に接し且つ表面が第２のパッシベーション膜で被覆されている前記第１０の半導体層（半導体支持体）は、第２の導電型を有しており、且つ形状が１段以上の複数段を有する凸状であり、接している第１の導電型の第１半導体層（ドリフト層）から１段目までの高さは第２の導電型の第１半導体層（コレクタ層）の厚さおよび第２の導電型の第４半導体層（接合端コレクタ層）の厚さと等しく、第１の凹部の深さよりも小さいことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記の凸部には、一方の主表面と第１の導電型の第１半導体層（ドリフト層）との間に、第１の導電型の第３半導体層（電流拡大層）が側面が凸部の側面に露出するように設けられており、且つ前記第２の導電型の第２半導体層（ボディ層）と第２の導電型の第３半導体層（接合端ボディ層）を内蔵しており、更に第１の導電型の第１半導体層（ドリフト層）よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第１の導電型の第３半導体層（電流拡大層）と前記第２の導電型の第２半導体層（ボディ層）の表面に設けられれていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、第１の導電型の第１半導体層（ドリフト層）と第２の導電型の第１半導体層（コレクタ層）、第２の導電型の第４半導体層（接合端コレクタ層）および第２の導電型の第１０半導体層（半導体支持体）との間に、第１の導電型の第４半導体層(バッファー層)が設けられており、その不純物濃度は第１の導電型の第１半導体層（ドリフト層）の不純物濃度よりも高く、第２の導電型の第１半導体層（コレクタ層）の不純物濃度よりも低いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、第２の導電型の第５半導体層（第１連結層）は、第１の導電型の第１半導体層（ドリフト層）よりも不純物濃度が高いが、第１の導電型の第３半導体層（電流拡大層）よりも不純物濃度が低く、第２の主電極と電気的に接続された電極が第１のパッシベーション膜を介して第２の導電型の第５半導体層（第１連結層）上に設けられており、第１のパッシベーション膜は少なくとも第１の導電型の第３半導体層（電流拡大層）の斜面露出面上の周辺では局部的に薄くせしめられており、
第２の導電型の第６半導体層（第２連結層）は、第１の導電型の第１半導体層（ドリフト層）よりも不純物濃度が高いが、第１の導電型の第４半導体層（バッファー層）よりも不純物濃度が低く、第１の主電極と電気的に接続された電極が第２のパッシベーション膜を介して第２の導電型の第６半導体層（第２連結層）上に設けられており、第２のパッシベーション膜は少なくとも第１の導電型の第４半導体層（バッファー層）の斜面露出面上の周辺では局部的に薄くせしめられていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記の活性領域内の各セルは、他方の主表面に露出し且つ第１の導電型の第１半導体層（ドリフト層）の他方の表面と接する第２の導電型の第７半導体層（コレクタ層）と第１の導電型の第１半導体層（ドリフト層）一方の表面と接する第２の導電型の第８半導体層（ベース層）と、第２の導電型の第８半導体層（ベース層）の中央部で接している第１の導電型の第５半導体層（エミッタ層）を有し、
第２の導電型の第１半導体層（コレクタ層）の他方の主表面に露出する面には第４の主電極が設けられ、第１の導電型の第５半導体層（エミッタ層）の一方の主表面に露出する面には第５の主電極が設けられ、第２の導電型の第８半導体層（ベース層）の一方の主表面に露出する両端の面にはゲート電極が設けられ、第２の主電極とゲート電極の間には第３のパッシベーション膜が設けられており、
各セルの第１の主電極、第の２主電極、ゲート電極は各々電気的に接続されており、
前記第２の導電型の第８半導体層（ベース層）は第１のターミネーションと第２の導電型の第９半導体層（第１連結層）で連結され、第２の導電型の第１半導体層は第２のターミネーションと第２の導電型の第９半導体層（第２連結層）で連結されていることを特徴とする。

この発明によれば、上記構成により、ｐ分離拡散領域を設け素子の一方の主表面のみにターミネーションを設けることにより順逆両方向耐圧を達成することをやめ、順方向耐圧を達成するためのターミネーションのみを半導体素子の一方の主表面に形成し、逆方向耐圧を達成するためのターミネーションは他方の主表面に形成することにより順逆両耐圧を実現する。この際、順方向耐圧は、従来の順阻止半導体装置で公知の一方の主表面に設けたターミネーションを転用できるが、逆方向耐圧は困難である。

このため本発明では、半導体装置の他方の主表面において、活性領域の周囲に第１の凹部を設けてその中に第１のターミネーションを形成し、且つこの他方の主表面において第１の凹部を挟んで活性領域と反対側の主表面に半導体支持体を設ける。活性領域の他方の主表面には主電極を、また半導体支持体表面には第２のパッシベーション膜を形成し、この膜で他方の主電極と半導体支持体とを絶縁すると共に、一方の主電極と半導体支持体とも絶縁し逆方向耐圧を実現する。
この結果、ｐ分離拡散領域を用いない構成で順逆両方向の耐圧を実現することが可能になり、上記第１の問題を解決できる。

更に本発明では上記構成にすることにより、ドリフト層１をほぼ耐圧に対応する厚さに維持したままで、コレクタ層の厚さと凹部の深さを同じだけ大きくすることにより、そのぶん製作工程中のワイドギャップ半導体ウエーハの厚さを厚くできる。ドリフト層１の厚さが変わらないので半導体装置のオン電圧やターンオフ時間は増大せず、半導体装置の損失も増大しない。すなわち、半導体装置の性能を損ねることなく、ウエーハの厚さを第１の凹部の深さとコレクタ層の厚さとで調整し厚くすることができる。この場合、コレクタ層が厚くなることにより、コレクタ層自体の内部抵抗の増加が過度にならないように調整することが肝要である。このように、製作工程中のウエーハを厚くできるので、ウエーハの湾曲を抑制できる。この結果、製作時のウエーハの損傷や破壊を抑制でき且つ均一で精度の良い各種の膜形成や精密加工も容易にでき、良品歩留まりも上がり著しく量産性を向上することが可能となり、上記第２の問題を解決できる。

また本発明では上記構成にすることにより、湾曲対策の点で半導体ウエーハを厚くするのに有利な半導体装置構造として、ドリフト層が厚くなるノンパンチスルー構造を採用する。この場合、活性領域のセルのドリフト層よりも両主表面に形成したターミネーション間のドリフト層のほうが薄くなるので、この間のドリフト層の厚さを、パンチスルーすることなく耐圧を達成できる最小限の厚さ程度に設定することが肝要である。更に、ドリフト層とｐコレクタ層の間にｎバッファー層を設ける。これによりｐコレクタからドリフト層への正孔の過度の注入を抑制し適正化し、オン電圧を余り大きくすることなくターンオフ時間を短くしてターンオフ損失を低減する。この結果、湾曲を低減しつつ半導体装置を高性能化することが可能になり、より効果的に上記の第２の問題を解決できる。

また本発明では上記構成にすることにより、半導体装置の他方の主表面に第２の凹部を形成して、その中に上記活性領域とターミネーション用の第１の凹部等を形成し、半導体支持体を２段にする。これにより、ドリフト層１をほぼ所定の耐圧に対応する厚さに維持して装置の性能を維持しながら、第２の凹部の深さ分だけ半導体装置の厚さを更に大きくできる。すなわち、製作工程中のウエーハの厚さを第１の凹部の深さに加えて、第２の凹部の深さで調整し更に厚くすることが可能になり、より効果的に上記第２の問題を解決できる。

また本発明では上記構成にすることにより、更なる高性能化に効果の大きいパンチスルー構造も用いることができる。パンチスルー構造とは、半導体装置のドリフト層を大幅に薄くして所定の順方向耐圧に相当する電圧が印加した時には、ドリフト層が完全に空乏化しパンチスルーするが、ｎバッファー層内で空乏化がストップするようにし空乏層がｐコレクタ層にまで到達するのを防止して所定の順方向耐圧を実現する一方、ドリフト層を薄くしたぶんオン抵抗を大幅に低くし且つターンオフ時間も大幅に短くして損失を低減する構造である。また、逆方向耐圧に相当する電圧が印加する時には、コレクタ接合からの空乏層が拡がりドリフト層が完全に空乏化しパンチスルーするが、ｎ電流拡大層内で空乏化がストップするようにし、空乏層がｐボディにまで到達するのを防止する。これにより、所定の逆方向耐圧を実現する。

しかしこのパンチスルー構造の場合は、ターミネーションを前記のように一方の主表面の凸部の底部と他方の主表面の凹部の底部に形成しているので、ターミネーション間のドリフト層の方がセルのドリフト層よりも薄くなり、且つターミネーション間にはｎバッファー層もないので、セルよりも低い電圧でパンチスルーし、この結果所定の順方向耐圧が実現できなくなる。逆方向電圧印加時も同様であり、ｎ電流拡大層もないので、ターミネーション間が素子部よりも低い電圧でパンチスルーし所定の逆方向耐圧が実現できなくなる。このようにパンチスルー構造にすると新たな問題が生じる。

そこで本発明では、第１および第２のターミネーションは各々ｎ電流拡大層およびｎバッファー層によりｐボディ層およびｐコレクタ層から分断されている構造にする。これは例えば、ｐ連結層を製作しないことによって実現できるし、またはｐ連結層の不純物濃度をｎ電流拡大層およびｎバッファー層の不純物濃度より低くすることによっても実現できる。そのうえで、凸部の斜面に設けた酸化膜を介して、第１および第２の主電極に電気的に接続した電極が、ｎ電流拡大層とｎバッファー層さらにｎドリフト層の凸部斜面への露出面上に延在する構造にする。これにより、順方向電圧印加時にはｎ電流拡大層とｎドリフト層の表面が第１の主電極の電圧による電界効果で、また逆方向電圧印加時にはｎバッファー層とｎドリフト層の表面が第２の主電極の電圧による電界効果でｐ層に反転させることができる。この結果、各々のターミネーションはｐボディ層もしくはｐコレクタ層と連結して電界緩和用のターミネーションとして機能し、順逆両方向の所定の高耐圧を実現できる。この結果、第１の凹部により半導体ウエーハの湾曲抑制に必要な厚さを確保しながら、パンチスルー構造と新規な電界効果型ターミネーションとによる高性能化と高耐圧化とが可能になり、より効果的に上記第２の問題を解決できる。

更に、本発明では上記構成により、ダイボンディング時に半導体チップが傾いてスクラブされたりしても、活性領域の外周に設けた半導体支持体により機械的ストレスはまず半導体支持体にかかり直接的にはｐコレクタ層等の活性領域におよばない。この結果、ストレスによる欠陥の発生を大幅に抑制でき、リーク電流の増大やキャリア寿命の低下を抑制することが可能になり、上記第３の問題を解決できる。

更に、本発明では上記構成により、第１の凹部の深さ（または第１の凹部と第２の凹部の加算した深さ）だけ製作工時のウエーハを厚くし湾曲を更に抑制できると共に、半導体支持体により実装時や稼働時に半導体装置が受ける機械的ストレスを抑制でき、欠陥やクラックを大幅に低減できる。この結果、欠陥の一種である積層欠陥も大幅に低減できるのでオン電圧の劣化の抑制が可能になり、上記第４の問題を解決できる。

以上のように、本発明によるワイドギャップ半導体装置は、順逆両方向の耐圧実現用のターミネーションを各々素子の別主表面に設けるので、両方向の高い耐圧を容易に実現できる。また、性能を損ねることなく素子の厚さを増大できるため装置製作過程での湾曲を大幅に抑制できるので、ウエーハの損傷や微細加工および膜付けの精度や均一性の低下を抑制でき量産性を向上できる。また素子内部に発生する積層欠陥を含む各種欠陥を大幅に抑制できるので、半導体装置の低損失・ターンオフ時間短縮・低リーク電流といった高性能化が実現できると共に信頼性も向上も実現できる。

実施例１の逆阻止ＳｉＣ−ＩＧＢＴの主要断面図。 実施例１の逆阻止ＳｉＣ−ＩＧＢＴの主要プロセスフロー図。 実施例２の逆阻止ＳｉＣ−ＩＧＢＴの主要断面図 実施例３の逆阻止ＳｉＣ−ＩＧＢＴの主要断面図 実施例４の逆阻止ＳｉＣ−ＩＧＢＴの主要断面図 実施例５の逆阻止ＳｉＣ−ＩＧＢＴの主要断面図 実施例６のｐチャネル逆阻止ＳｉＣ−ＩＧＢＴの主要断面図 実施例７の逆阻止ＳｉＣ−ＧＣＴの主要断面図 従来の逆阻止Ｓｉ−ＩＧＢＴの断面図。 従来の高耐圧ＳｉＣ−ＩＧＢＴの断面図。

以下、図面を参照しながら、本発明の高耐圧ワイドギャップバイポーラ逆阻止半導体装置の実施の形態をより詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。

本発明の第１の実施例は１５ｋＶ級高耐圧ノンパンチスルー型逆阻止ＳｉＣ−ＩＧＢＴである。図１に本逆阻止ＩＧＢＴの形状を示す。本明細書および添付図面ではＡ，Ｃ，Ｄ領域を合せて活性領域と呼ぶ。本逆阻止ＩＧＢＴはＸ-Ｙ線を中心線とする円盤状であり、活性領域には複数のＩＧＢＴセルが設けられ、その外周部をターミネーション領域Ｂが取り巻いている。Ｃ領域には、中心線Ｘ−Ｙに向かってＩＧＢＴセルＡがリング状で且つ同心円状に何重にも多数内蔵されており、中心部ＤにはセルＡと同じ断面を有する１個のセルがそのセンターが中心線Ｘ−Ｙに重なるように配置されている。本装置の直径は約６．５ｍｍであり、セルＡの幅は約２０μｍ、ターミネーション領域Ｂの幅は約１１００μｍ、装置の厚さは約２００μｍである。

次に図１を用いて本実施例の主要な断面構成を説明する。
セルＡはダイボンディングされる他方の主表面側から、コレクタ電極１０１、ｐコレクタ層１０２、ドリフト層１０３、ｎ電流拡大層１０４、ｐボディ層１０５、チャネル層１０６およびｎエミッタ層１０７の順で構成され、ｐコンタクト層１０８とｎエミッタ層１０７上にはエミッタ電極１０９が設けられている。ところで、厳密にみるとｐボディ層１０５間のｎ層は寄生接合ＦＥＴのチャネル層として機能する電流通路であるが、ｐボディ層１０５下のｎ電流拡大層と同じエピタキシャル層で構成するので、本特許では一括してｎ電流拡大層と呼ぶことにする。更にｎエミッタ層１０７とチャネル層１０６およびｐボディ層１０５間のｎ電流拡大層１０４の上にはゲート酸化膜１１０が設けられ、このゲート酸化膜を介してゲート電極１１１が設けられている。例えば、ｐコレクタ層１０２は不純物濃度が約１ｘ１０^１９ｃｍ^−３で厚さが約２０μｍ、ｎドリフト層１０３は不純物濃度が約３ｘ１０^１４ｃｍ^−３で厚さが１８０μｍ、ｎ電流拡大層１０４は不純物濃度が約１ｘ１０^１６ｃｍ^−３で厚さが約２μｍであってもよい。また、コンタクト層１０８は不純物濃度が約１ｘ１０^１９ｃｍ^−３で巾が３μｍ、ｎエミッタ層１０７は不純物濃度が約４ｘ１０^１９ｃｍ^−３で巾が３μｍ、ｐボディ層１０５は不純物濃度が約１ｘ１０^１８ｃｍ^−３で巾が１４μｍ、チャネル部１０６は不純物濃度が約２ｘ１０^１６ｃｍ^−３で巾が約１μｍであってもよく、ｎ電流拡大層１０４の主表面への露出部の幅すなわちｐボディ１０５間の幅は約６μｍであってもよい。この場合はセルの幅は約２０μｍである。なお、ゲート酸化膜の厚さは約５００オングストロームであってもよい。

ターミネーション領域Ｂの一方の主表面側は、ＩＧＢＴセルの半分と接合端ｐボディ層１２６、２ゾーン構成のＪｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ（以下単にＪＴＥと記述する）層１１２ａおよび１１２ｂ、チャネルストッパ層１１３などから構成されている。ターミネーション領域Ｂの凸部１０に設けた接合端ｐボディ層１２６のうちの凸部側面１１４と反対側の部分にはゲート電極とｎエミッタ層、更にエミッタ電極としても機能する接合端ｐボディ層電極１２７が形成されており、１／２のＩＧＢＴセルとして機能する。なお、本発明では凸部１０の側面１１４は主表面に対し傾斜角を持っているので以下では斜面と記述する。傾斜角は１０°〜９０°でもよく、斜面の占有面積を小さくする点からは、好ましくは４０°〜９０°が良い。一方、接合端ｐボディ層１２６の斜面側の部分にはｎエミッタ層とゲート電極が形成されていないのでＩＧＢＴセルとしては機能しない。しかし、凸部底面２０のＪＴＥ１１２と斜面に沿った第１のｐ連結層１１５とで接続された複合構造を構成おり、凸部１０は側面が傾斜したメサ形状をしていることから、この複合構造をメサＪＴＥと呼ぶ。公知のようにメサ形状をした接合端とＪＴＥは各々電界緩和効果をもつが、両者を結合した上記の複合構造すなわちメサＪＴＥにすると両者の電界緩和効果が融合して飛躍的な電界緩和効果を発揮する。また、ＪＴＥ１１２から所定の距離をおいてｎチャネルストッパー層１１３が設けられている。

例えば、凸部の高さは約３μｍ、２ゾーンＪＴＥの斜面に近いゾーン１１２ａは不純物濃度が約３ｘ１０^１７ｃｍ^−３で巾が約３５０μｍ且つ厚さが約０．６μｍ、斜面から遠いゾーン１１２ｂは不純物濃度が約１．５ｘ１０^１７ｃｍ^−３で巾が約３００μｍ且つ厚さが約０．６μｍであってもよい。また、第１のｐ連結層１１５は不純物濃度が約３ｘ１０^１７ｃｍ^−３であってもよく、ｎチャネルストッパー層は不純物濃度が約１ｘ１０^１８ｃｍ^−３、ＪＴＥ１１２とｎチャネルストッパー層１１３間は約１００μｍであってもよい。

一方、ターミネーション領域Ｂの他方の主表面側には、活性領域のｐコレクタ１０２に接してその周囲を取り囲む接合端ｐコレクタ層（第２の導電型の第４半導体層）１２８が設けられ、更にこの層に接してこの層の周囲を取り囲んで第１の凹部１１６が設けられ、凹部の底面には２ゾーンのＪＴＥ１１７が設けられている。また、凹部斜面に沿って設けられた第２のｐ連結層１１８により接合端ｐコレクタ１２２と接続されて第２のメサＪＴＥが構成されている。また、接合端ｐコレクタ層１２８は前記１／２のＩＧＢＴセルのコレクタとしても機能する。第１の凹部をはさんで活性領域や接合端ｐコレクタ層１２８と反対側にはｐ半導体支持体（第１０の半導体層）１１９が設けられている。このｐ半導体支持体１１９は、後述するようにｐコレクタ１０２および接合端ｐコレクタ層１２８と同一の工程で作製されるエピタキシャル層であり、いわば第１の凹部１１６により分断されたものである。ｐ半導体支持体１１９は第１の凹部１１６とともに絶縁物である第２のパッシベーション膜１２０で表面が被覆されている。このためコレクタ層１０２やコレクタ電極１０１から電気的に絶縁されており、後述するように主に実装時にＩＧＢＴセルの破損を抑制する支持体としての効果をもつ。
例えば、第１の凹部１１６は深さが２７μｍで底部の幅が約７５０μｍ、ＪＴＥ１１７の活性領域に近いゾーン１１７ａは不純物濃度が約３ｘ１０^１７ｃｍ^−３で巾が約３５０μｍ、活性領域から遠いゾーン１１７ｂは不純物濃度が約１．５ｘ１０^１７ｃｍ^−３で巾が約３００μｍ、第２のｐ連結層１１８は不純物濃度が約３ｘ１０^１７ｃｍ^−３であってもよい。

次に、本装置の製作プロセスフローの主要部分を図２を用いて簡単に説明する。ホトリソによる加工プロセスは公知の手法に依るので原則的に説明を割愛する。
まず、図２（ａ）に示すプロセスフロー図を説明する。３００μｍ厚のｎ＋ＳｉＣ基板１２１に厚さ１９０μｍのｎドリフト層１０３をエピタキシャル成長し、ついで２０μｍ厚のｐコレクタ層１０２をエピタキシャル成長で形成する。更にｐコレクタ層保護用絶縁被覆膜１２０‘を形成する。
次に、図２（ｂ）に示すプロセスフロー図を説明する。研磨によりｎ＋ＳｉＣ基板１２１を完全に除去し、ｎドリフト層１０３も約１０μｍ研磨し１８０μｍの厚さにした後、電流拡大層１０４をエピタキシャル成長する。ついで、他方の主表面のｐコレクタ層保護用絶縁被覆膜１２０‘をホトリソ加工し、この膜をマスクとしてドライエッチングにより例えば深さ約２７μｍの第１の凹部１１６を形成する。場合によっては更に保護用絶縁被覆膜を重畳して厚くしホトリソ加工しマスクとしてもよい。この結果、前述したように、第１の凹部により分断されたｐコレクタ１０２および接合端ｐコレクタ層１２８とｐ半導体支持体１１９とが形成される。
更に公知のマスク用絶縁膜形成とホトリソ加工技術とを繰り返し併用しながら２ゾーンＪＴＥ１１７と第１の凹部の斜面の第２のｐ連結層１１８とをアルミニュームのイオン打込みで形成する。ついで、保護用絶縁被覆膜１２０’をエッチング除去した後、他方の主表面全面に新たに絶縁パッシベーション膜１２０を形成する。

次に、図２（ｃ）に示すプロセスフロー図を説明する。一方の主表面にドライエッチング用のマスク膜を形成した後、ドライエッチングで例えば高さ３μｍの凸部を形成し、ついで上記のＪＴＥ１１７と同様に凸部の底面２０にＪＴＥ１１２と斜面の第１のｐ連結層１１５とをアルミニュームのイオン打込みを用いて形成し、更にｎチャネルストッパ１１３を窒素のイオン打込みを用いて形成する。その後、凸部にｐボディ層１０５と接合端ｐボディ層１２６、チャネル層１０６、更にｐコンタクト層１０８、ｎエミッタ層１０７を公知のホトリソ技術とイオン打込み技術およびアニール技術を用いて選択的に形成する。この時点での活性領域の厚さは例えば約２０２μｍ、ターミネーション領域の厚さは例えば約１７２μｍである。
ついで、ゲート酸化膜１１０とポリシリコンのゲート電極１１１を形成し、更にオーミックコンタクトメタル膜（図示していない）とエミッタ電極１０９及び接合端ｐボディ層電極１２７を公知のホトリソ技術とスパッタリング技術およびアニール技術を用いて選択的に順次形成する。

更に、図示していないが、Ｓｉ半導体装置において公知の多層配線技術を用いて半導体装置の一方の主表面側に各セルのエミッタ電極１０９とゲート電極１１１を各々集約した電極を次に形成する。すなわち、凸部表面全体に渡って形成され且つ所定の位置に局所的に配線間接続用のスルーホールを設けた絶縁膜と金を主成分とする配線とを複数層重畳化した多層配線により、各セルのゲート電極同士とエミッタ電極同士を各々結線する。エミッタ電極を集約した電極には同じプロセスで同時に接合端ｐボディ層電極１２７も結線される。
その後、表面保護用の絶縁レジン膜を多層配線全面に厚め（数μｍ〜数十μｍ）に形成し、半導体装置の他方の主表面全面にオーミックコンタクト用ニッケル膜（図示じていない）と金を主成分とするコレクタ電極膜を形成する。ついで、公知のホトリソ加工手法により第１の凹部１１６およびその周辺とｐ半導体支持体１１９の上の電極膜部分を除去しコレクタ電極１０１を形成する。ついで、多層配線上の絶縁レジン膜も除去してアニールした後、ウエーハをダイシングして逆阻止ＳｉＣ−ＩＧＢＴチップを完成する。

次にこの逆阻止ＳｉＣ−ＩＧＢＴのチップをパッケージに実装する。パッケージ（図示していない）は公知の手法により作製され次の構成をしている。すなわち熱放散用の銅板に窒化シリコン絶縁膜を蝋付けし、その上に少なくとも銅薄板製のコレクタ電極配線部とエミッタ配線部およびゲート電極配線部とが蝋付けされ、更に各配線部には各々外部配線との接続用のコレクタ端子とエミッタ端子およびゲート端子が蝋付けされ、ついでニッケルメッキ後に金メッキを施して形成されている。このコレクタ配線部の所定位置に金を主成分とする半田を用いてチップをダイボンデングし、更にチップ上のエミッタ電極とエミッタ端子、ゲート電極とゲート端子とを各々複数本の結線用ワイヤでワイヤボンデングする。ついで保護用の高耐熱レジン（例えばナノテクレジンＡ）でチップと各ワイヤを被覆した後、組成の異なる同種の高耐熱レジン（ナノテクレジンＢ）てモールドして逆阻止ＳｉＣ−ＩＧＢＴ半導体装置パッケージ品を完成する。

非特許文献２の開示例と異なり本実施例は順逆両方向の耐圧を実現する必要があるので、ダイボンディング時に半田がＳｉＣ−ＩＧＢＴチップ周辺ではみ出して盛り上がり、チップダイシング面３０に露出した半導体支持体１１９に接触して悪影響することを避ける必要がある。このために、チップをダイボンディングするパッケージの上記コレクタ配線部はあらかじめコレクタ電極とほぼ同じ形状にするとともに、ダイボンディング時の半田の量も過度に余分にならないように調節した。また、チップの保護用の高耐熱レジン（ナノテクレジンＡ）は所定の低めの粘度にし真空中でチップに滴下塗布したので、端部のダイシング面３０にボイドレスで十分な強度で密着させることができ、コレクタ配線部と半導体支持体１１９との絶縁電圧を耐圧に相当する印加電圧に十分耐えれるようにできた。

次に、このようにして作製した本半導体装置の動作機構と主要な特性を以下に説明する。
まず、耐圧について説明する。コレクタ電極１０１の電位がエミッタ電極１０９の電位よりも高い、いわゆる順バイアス状態にすると、ｐボディ層１０５およびチャネル層１０６とｎ電流拡大層１０４とで形成する主接合が逆バイアスされ、この主接合から空乏層がｐボディ層１０５およびチャネル層１０６側とｎドリフト層１０３側に拡がる。本実施例の場合では耐圧に該当する電圧が印加されても、空乏層がｐコレクタ層１０２に達しないように所定の低不純物濃度のドリフト層１０３を十分厚くしたいわゆるノンパンチスルーＩＧＢＴ構造にする。すなわち、本実施例のような不純物濃度のドリフト層の場合、概略１ｋＶの電圧印加で形成される空乏層厚さは１０μｍ未満と算出されるので、耐圧１５ｋＶに該当する電圧が印加されると１５０μｍ未満である。ドリフト層１０３の厚さが例えば約１８０μｍであるので、空乏層がｐコレクタ層１０２に達するまでには３０μｍ以上の余裕がある。上記の電圧が印加された際、ターミネーション領域Ｂではｐボディ層１０５とｎ電流拡大層１０４、および第１ｐ連結層１１５とｎ電流拡大層１０４、第１ｐ連結層１１５とｎドリフト層１０３、第１ＪＴＥ１１２とドリフト層１０３とで形成する接合も逆バイアスされ空乏層が拡がってゆく。第１ＪＴＥ１１２と第２ＪＴＥ１１７間のドリフト層１０３の厚さは１７０μｍ以上あるので、この場合も耐圧に該当する電圧が印加されても空乏層はｐコレクタ層１０２もしくは第２ＪＴＥ１１７に達しない。印加電圧が耐圧に該当する電圧に至ると空乏層内の最も電界強度が高い部分でなだれ降伏を起こすが、この時の降伏電圧が順方向耐圧である。

一方、コレクタ電極１０１の電位がエミッタ電極１０９の電位よりも低い、いわゆる逆バイアス状態にすると、ｐコレクタ層１０２とドリフト層１０３で形成する接合が逆バイアスされ、空乏層が主にこの接合からｐボディ１０５側に広がるが、この場合も上記のようにドリフト層１０３が厚いので、耐圧に該当する電圧が印加されても空乏層はｐボディ層１０５に達しない。ターミネーション領域Ｂではｐ第２連結層１１８および第２ＪＴＥ１１７とｎドリフト層１０３とで形成される接合も逆バイアスされ空乏層が拡がってゆくが、やはり空乏層はｎドリフト層１０３が厚いので第１ＪＴＥ１１２に達しない。印加電圧が耐圧に該当する電圧に至ると、空乏層内の最も電界強度が高い部分でなだれ降伏を起こすが、この時の降伏電圧が逆方向耐圧である。

本実施例の場合、典型的な順方向耐圧は約１５．３〜１５．７ｋＶ、逆方向耐圧は約１５．５〜１６．０ｋＶであった。上記のようなパッケージを用いて半田の量を適量にして実装したことが効を奏し、逆方向耐圧自体も上記のように妥当な値であると共に妥当なバラツキ範囲内に収まったと推定される。更に、室温で１５ｋＶの逆方向電圧印加時のリーク電流はほとんどのＳｉＣ−ＩＧＢＴが３ｘ１０^−４Ａ／ｃｍ^２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。
測定温度をＳｉ素子では動作が不可能な３００℃の高温にした場合でも、ナノテクレジンの高耐熱性も寄与し、順逆両方向の電圧印加時のリーク電流は１５ｋＶでほとんどのＳｉＣ−ＩＧＢＴが８ｘ１０^−４Ａ／ｃｍ^２以下であり、耐圧は約０．４ｋＶ程度ではあるがむしろ増加傾向にあった。

次に、オン特性について説明する。コレクタ電極１０１の電位がエミッタ電極１０９の電位よりも高い電圧（以下、Ｖｃｅ）を印加するいわゆる順バイアス状態においては、ゲート電極１１１にエミッタ電極１０９の電位よりも高いゲート電圧を印加すると、ゲート電圧が所定の閾値電圧以上の場合はＶｃｅを増大してゆくとビルトイン電圧に当る２．７Ｖ付近からＩＧＢＴがオンしコレクタ電極１０１からエミッタ電極１０９に向けて電流（以下、Ｉｃｅ）が流れる。
本実施例の場合、Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約３２ミリオーム・ｃｍ^２である。微分オン抵抗とは、印加電圧がビルトイン電圧以上の電圧であり且つオン電流が流れている状態で、オン電圧をその電圧でのオン電流で割り算して求めたオン抵抗である。このようにＳｉＣ−ＩＧＢＴのオン抵抗は１５ｋＶ級のＳｉＣ−ＭＯＳＦＥＴの単位面積当たりのオン抵抗の理論値約２５０ミリオーム・ｃｍ^２に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。

また、ターンオン時間は約２２０ｎｓ、ターンオフ時間は約４７０ｎｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。

ところで本実施例では、直径３インチのＳｉＣウエーハを用いて前記のプロセスフローにより逆阻止ＳｉＣ-ＩＧＢＴを製作したが、製作後のウエーハ中心部の湾曲高さは１５０〜２７０μｍであり、製作過程でのウエーハの破損はごく少数にとどまった。また、リーク電流やオン抵抗等の特性も上記のように良好であり歩留まりも妥当であるので、ウエーハの湾曲に起因する製作工程での欠陥の発生は抑制されＳｉＣ-ＩＧＢＴの性能を損ねない十分少ないレベルであったと推察される。ちなみに、第１の凹部１１６を有しないＳｉＣ−ＩＧＢＴを比較の為に製作したが、作製した直径３インチのＳｉＣウエーハは、厚さが約１７５μｍと薄く中心部の湾曲高さが約２５０μｍから６５０μｍであり、製作過程でのウエーハの破損も多発した。

図９や図１０の公知例の構造の場合、素子をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスで、セル部（特にｐコレクタ層１０２）にクラックや各種欠陥を発生することが懸念された。また、これらの欠陥の中の積層欠陥により、通電中にＳｉＣ−ＩＧＢＴの内部抵抗が増大してゆき信頼性が大きく損ねられることが懸念された。しかし、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また５００時間の通電試験でも積層欠陥の拡大に起因するオン電圧の増大は０．４Ｖ以下にとどまり、顕著な信頼性への悪影響は見いだされなかった。

このように本実施例の構造により半導体装置の高い逆阻止耐圧を実現できると共に、厚さを第１凹部の深さだけ厚くできるためウエーハの湾曲を低減でき且つ半導体支持体により実装時のストレスを低減できるので、稼働時も含めて各種欠陥の発生および増殖や形状拡大を抑制でき、逆阻止ＳｉＣ−ＩＧＢＴの高性能化と高信頼化、量産性の向上が実現できた。

本発明になる第２の実施例は、実施例１と同様の１５ｋＶ級高耐圧ノンパンチスルー型逆阻止ＳｉＣ−ＩＧＢＴであり、実施例１の量産時の品質安定化による量産性の向上と信頼性の向上を図ったものである。

図３は本実施例の逆阻止ＩＧＢＴの主要断面図（実施例１のＡ、Ｂ領域に該当）を示す。本逆阻止ＩＧＢＴの一方の主表面側の平面形状は実施例１とほぼ同様である。断面形状も以下の２点を除けば実施例１とほぼ同じである。１点目は分断されたｐコレクタ層から構成されるｐ半導体支持体２１９の形状がメサ状であり、ダイシング部までのメサ底面２２１も含めて全体が絶縁膜２２０で被覆されている点である。２点目はｐ半導体支持体２１９とドリフト層２０３との間に高濃度のイオン打込みで形成した第２のチャネルストッパ２２２が設けられている点である。
この第２のチャネルストッパ２２２は、不純物濃度が約１ｘ１０^１８ｃｍ^−３、厚さが０．５μｍであってもよい。また、このチャネルストッパ２２２は実施例１の製作プロセスにおいて、ｎドリフト層２０３のエピタキシャル成長後に公知の手法で選択的に高濃度の窒素イオンを打込むことによって形成されるものであり、その後のｐコレクタ層２０２のエピタキシャル成長以降のプロセス遂行中に一連のアニール処理が施されるものである。また本実施例の絶縁膜で被覆されたｐ半導体支持体２１９は、実施例１の製作プロセスにおいて、第１の凹部２１６をドライエッチングにより形成する工程で、ｐ半導体支持体２１９のダイシング部２２１側もドライエッチングすることにより同時に形成されるものである。

まず、本第２実施例を発明するに至った事由を以下に記述する。上記の本発明になる実施例１のノンパンチスルー型逆阻止ＳｉＣ−ＩＧＢＴの多くは上記のように優れた特性を示したが、数多く生産すると一部のＩＧＢＴに逆バイアス時のリーク電流が異常に大きいものが存在したり、この結果逆方向耐圧が低減してしまうＩＧＢＴが発生したりするという問題が見出された。更に、初期の測定ではリーク電流はさほど大きくないが、逆バイアス試験や設備に組み込んだ稼働試験中に逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするＩＧＢＴが生じるという問題も散見された。

実施例１では 半田がチップ周辺ではみ出して盛り上がりチップダイシング面３０のｐ半導体支持体１１９に接触して悪影響を及ぼすことを避けるために、パッケージのコレクタ配線部のダイボンディング部をあらかじめ半導体チップのコレクタ電極１０１とほぼ同じ形状にしていた。このため、ダイボンディング時にコレクタ配線部とコレクタ電極とを精度よく位置合わせする必要があり、少し量産性を損ねていた。この位置合わせ作業を簡略にするためにコレクタ配線部の形状を大きくしたところ、上記の問題がより顕著になった。
詳細に検討した結果、２つの原因があることが解明できた。原因の１つは、半田がチップ周辺ではみ出して盛り上がり、チップダイシング面３０でｐ半導体支持体１１９に接触したことである。この結果、このｐ半導体支持体１１９がｐコレクタ１０２とほぼ同電位になり、ｐ半導体支持体１１９とドリフト層１０３とで形成する接合が逆バイアスされ、特にダイシング面３０の接合端でリーク電流の発生やなだれ降伏を生じたことにあった。２つ目の原因は、第１の凹部１１６の保護用絶縁膜１２０の表面に汚れが付着し、逆バイアス時にこの汚れを介する電界効果により凹部１１６においてｎドリフト層１０３が露出するＳｉＣ界面部分１５０にチャネルが形成されたことにあった。この結果、このチャネルを介してｐコレクタ１０２の負電位が伝わってｐ半導体支持体１１９の電位が高い負電位になり、ドリフト層１０３との間の接合が逆バイアスされ、上記と同様に接合端でリーク電流の発生やなだれ降伏を生じたことにあった。

本実施例ではｐ半導体支持体２１９をメサ形状にし、その表面全体を絶縁膜２２０で被覆することにより、チップ周辺で盛り上がった半田がｐ半導体支持体２１９に直接接触するのを防ぐ。また、本実施例ではＳｉＣ界面２５０のチャネルとｐ半導体支持体２１９が接続するのを、第２のｎチャネルストッパ２２２を設けることにより阻止する。すなわち、本実施例において逆バイアスが印加されると、実施例１と同様に第１の凹部２１６にｎドリフト層２０３が露出するＳｉＣ界面２５０にチャネルが誘起されるが、第２のｎチャネルストッパ２２２の不純物濃度が誘起されるチャネルの正の電荷の濃度よりもはるかに高濃度なので、チャネルがｐ半導体支持体２１９に連結するのをストップできる。
本実施例になる半導体装置では実施例１の典型的な半導体装置の特性に比べて、リーク電流に顕著な改善が見られた。すなわち、室温で１５ｋＶの逆方向電圧印加時のリーク電流はほとんど５ｘ１０^−５Ａ／ｃｍ^２以下であり、高温でも実施例１に比べて大幅に低減した。その他の初期特性は実施例１とほぼ同等であった。また、逆バイアス試験や設備に組み込んだ稼働試験中に、逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするＳｉＣ−ＩＧＢＴを大幅に低減できた。

このように本実施例の構造により、実施例１の効果に加えて、絶縁膜で被覆されたｐ半導体支持体２１９と第２のｎチャネルストッパ層２２２とにより、逆阻止ＳｉＣ−ＩＧＢＴの量産時の品質安定化による量産性の向上と信頼性の向上を実現できた。

本発明になる第３の実施例は１５ｋＶ級高耐圧ノンパンチスルー型逆阻止ＳｉＣ−ＩＧＢＴであり、主に実施例１に比べてターンオフ時のスイッチング特性の改良を図ったものである。図４に断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。本装置の直径は約４ｍｍであり小さい。

本逆阻止ＩＧＢＴの一方の主表面側の平面形状は実施例１とほぼ同様であり、断面形状はｐコレクタ層３０２とｎドリフト層３０３の間にｎバッファー層３２２を介在させている点、第１の凹部によってｎバッファー層３２２から分断されたｐ半導体支持体３１９の下のｎバッファー層を第２のチャネルストッパ３２３として活用する点、ｐ半導体支持体３１９に絶縁膜３２０を介して支持体電極３２４を設けている点を除けば実施例２とほぼ同じである。ｎバッファー層３２２は実施例１の製作プロセスにおいて、ｎドリフト層１０３をエピタキシャル成長後に、ｐコレクタ層に先立ってエピタキシャル成長して形成する。また、支持体電極３２４は、実施例１の製作プロセスにおいて、コレクタ電極膜を形成しホトリソ加工する際に、コレクタ電極１０１と同様にマスキングして選択的に残すことにより容易に形成できる。

ｎバッファー層３２２は順バイアス時にｐコレクタ層３０２から注入される正孔の注入量を抑制することにより、ターンオフ時にドリフト層３０３内に残る残存キャリアを適正化し、ターンオフ時間を低減させてターンオフ損失を低減する機能をもつものである。しかし、オン時の正孔の注入量が大幅に抑制されるとオン電圧が増加してしまい定常オン損失が大きくなるので、不純物濃度や厚さを適正化しトータルの損失が低減できるようにすることが肝要である。本実施例の逆阻止ＩＧＢＴはノンパンチスルー構造なので、耐圧に相当する電圧印加時の空乏層はこのｎバッファー層３２２には達しないため、開示例の非特許文献２のバッファー層のように空乏層の広がりをストップさせる層としての機能は持たなくてよい。従って、定常オン損失とターンオフ損失のバランスのみに注目して比較的容易に適正化できる点が特徴的である。このような機能を持つｎバッファー層３２２は、例えば不純物濃度が約３ｘ１０^１７ｃｍ^−３、厚さが約２μｍでもよい。

分断されたｎバッファー層の第２のチャネルストッパ３２３としての動作と機能は、実施例２の第２のｎチャネルストッパ層２２２と同じであるので説明は省略するが、実施例２と同様に品質の安定化と信頼性の改良に効果的であった。
またｐコレクタ電極３０１は、実施例２と同様にパッケージのコレクタのダイボンディング部をコレクタ電極３０１よりも大きな形状にし、チップの位置合わせを簡略化して半田付けする。この際同じダイボンディング部に支持体電極３２４も同時に半田付けする。これによりＳｉＣ−ＩＧＢＴチップが本実施例のように小さい場合に、半田付け面積を増やすことができ、ダイボンディングがより強固になるので高い信頼性を確保する点で特に効果的である。ダイボンディング後も絶縁膜３２０によりｐ半導体支持体３１９がコレクタ電極から電気的に絶縁されているので、実施例２と同様に高い逆阻止耐圧が実現できる。また、絶縁膜３２０の厚さ分（例えば約３μｍ）だけコレクタ電極３０１と電極３２４は絶縁膜３２０の厚さ分だけ高さの差が生じるが、ダイボンディング時には半田が溶融するのでこの差は実装上の障害にはならない。
本実施例の場合、典型的な順方向耐圧は実施例１と同様であったが、逆方向耐圧は約１５．１〜１５．５ｋＶであった。Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約４１ミリオーム・ｃｍ^２であり少し増大しているが、ターンオフ時間は２６０ｎｓと短くターンオフ損失が約６０％に低減できた。

このように本実施例の構造により、実施例１の効果に加えて、ｎバッファー層３２２により損失の大幅な低減ができとともに、第２のチャネルストッパ３２３や支持体電極３２４により品質の安定化や信頼性の向上を達成できた。

本発明になる第４の実施例は１０ｋＶ級高耐圧ノンパンチスルー型逆阻止ＳｉＣ−ＩＧＢＴであり、比較的耐圧が低めであるが、特性を損ねることなく製作中のＳｉＣウエーハの厚さを更に確保し湾曲の影響を抑制したものである。本装置は大きさが約７ｍｍｘ７ｍｍの正方形状である。

図５にその断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。耐圧が低い半導体装置はドリフト層４０３を耐圧に見合う所定の厚さにすると、耐圧が高い半導体装置に比べてドリフト層が薄くなり、この結果、製作時のウエーハの厚さが薄くなり湾曲が大きくなってしまう。本実施例では、半導体装置の他方の主表面に第１の凹部４１６の他に第２の凹部４２４を形成して、その中に前記活性領域とターミネーション用の第１の凹部４１６および接合端ｐコレクタ層４２８を形成し、第２の凹部の周囲にｐ半導体支持体４１９を設ける。この結果、ＩＧＢＴセルのドリフト層４０３を耐圧に見合う所定の厚さに維持したまま、製作工程中のＳｉＣウエーハの厚さを更に第２の凹部４２４の深さ分だけ厚くすることができる。

本実施例の第２の凹部４２４は実施例１の製作プロセスにおいて第１の凹部１１６を形成する前に第１の凹部形成と同様のプロセスを用いて形成し、その後に第１の凹部を形成する。
本実施例ではノンパンチスルー構造ではあるが、耐圧が１０ｋＶであるので過度に特性を損ねないようにするために、ｎドリフト層４０３を前記実施例に比べて薄くしている。またｐコレクタ層４０２の厚さや第１の凹部４１６の深さは実施例１と同じである。例えば、第１の凹部４１６の深さは２７μｍ、第２の凹部４２４の深さは４５μｍｎ、ｎドリフト層４０３は不純物濃度が約３ｘ１０^１４ｃｍ^−３で厚さが１３０μｍ、ｐコレクタ層は不純物濃度が約１ｘ１０^１９ｃｍ^−３で厚さが約２０μｍ、ｎバッファー層４２２は不純物濃度が約２．５ｘ１０^１７ｃｍ^−３、厚さが約３μｍでもよい。
従って、このような諸元値にした場合はｎドリフト層４０３が比較的薄いにもかかわらず、半導体装置の厚さすなわちウエーハの厚さは電流拡大層４０４の厚さ（約２μｍ）も含めて約２００μｍであり、ウエーハの湾曲に起因する過度のストレスの影響は軽微にできる。

しかし、コレクタ電極と半導体支持体にはコレクタ電極４０１の厚さを考慮しても４０μｍ程度の高さの差分が存在する。そこで、本実施例ではパッケージにチップをダイボンディングする際には、パッケージのコレクタのダイボンディング部に、コレクタ電極４０１とほぼ同じ形状で前記高さの差分よりも若干厚い中間金属電極をはんだ付けし、その上にチップのコレクタ電極４０１を半田付けするようにし高さの差分の影響を解消している。チップ厚さや中間電極の厚さ等のバラツキは半田の量を若干多目にすることにより半田溶融時に解消している。中間金属電極は前記高さの差分よりも若干厚くすることにより、ｐ半導体支持体４１９が原因となりコレクタ電極４０１が持ち上がり半田と接触しなくなることがないようにしている。一方、ｐ半導体支持体４１９は厚さが７０μｍ程度と厚く且つ絶縁膜４２０や４２１で被覆されているので、ダイボンディング時にチップ端で盛り上がった半田が直接接触することはほとんどなく良好であった。

本実施例の場合、典型的な順方向耐圧および逆方向耐圧のいづれの耐圧も１１ｋＶ以上確保できた。また、１０ｋＶの逆方向電圧印加時の室温のリーク電流はほとんどの装置で１ｘ１０^−５Ａ／ｃｍ^２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できた。

次に、オン特性について説明する。
Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約２５ミリオーム・ｃｍ^２であり、１０ｋＶ級のＳｉＣ−ＭＯＳＦＥＴの単位面積当たりのオン抵抗の理論値約７５ミリオーム・ｃｍ^２に比べてかなり低く、十分な伝導度変調がなされていることがあきらかであり、オン電力損失も十分少なくできている。また、ターンオン時間は１４５ｎｓ、ターンオフ時間は３５０ｎｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。更に、５００時間の通電試験でもオン電圧の増大は実施例１と同様に０．４Ｖ以下にとどまり、顕著な信頼性への悪影響は見いだされなかった。

このように本実施例の構造により、実施例１の効果に加えて、第２の凹部を設けることにより、製作工程でのウエーハを厚くして湾曲を抑えることができ、逆阻止ＳｉＣ−ＩＧＢＴの性能や信頼性をさらに向上を達成できた。

本発明になる第５の実施例は２０ｋＶ級高耐圧逆阻止ＳｉＣ−ＩＧＢＴである。本実施例は第１の凹部の採用によりドリフト層厚さを薄くするにもかかわらず半導体装置の厚さを維持するとともに、パンチスルー構造と新規な電界効果型ターミネーションの採用により、高い順逆両方向の耐圧と特性の大幅改善とを同時に図るものである。図６にその断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。本装置は円盤状であり、直径は約６ｍｍである。

まず、本実施例の構成と動作機構を説明する。
本実施例では、パンチスルー型構造を採用している。すなわち、ノンパンチスルー構造に比べてｎドリフト層５０３の厚さを大幅に薄くして、オン時のオン電圧を低減するとともにターンオフ時の残留キャリアも低減しＩＧＢＴの損失の大幅な低減を図っている。一方、耐圧に相当する高電圧印加時には、ＩＧＢＴセル部においては、ｎドリフト層５０３を完全に空乏化させ空乏層がｎバッファー層５２２内でストップするようにし高耐圧を実現している。

ＩＧＢＴの両主表面のターミネーション部においては、ＪＴＥを基本とした電界効果型ターミネーションを採用し順逆両方向の高耐圧を実現している。
すなわち、第１のＪＴＥ５１２はｎ電流拡大層５０４により接合端ｐボディ層５２６から隔離され電気的に分断されている。また、第２のＪＴＥ５１７はｎバッファー層５２２により接合端ｐコレクタ層５２８から隔離され電気的に分断されている。一方、酸化絶縁膜５２４を介して、エミッタ主電極に連結された接合端ｐボディ電極５２７を凸部の斜面に露出したｎ電流拡大層５０４とｎドリフト層５０３上に延在させるとともに、酸化絶縁膜５２５を介してコレクタ主電極５０１を第１の凹部５１６の斜面に露出したｎバッファー層５２２とｎドリフト層５０３上に延在させている。

これにより、高い順方向電圧印加時には、凸部斜面のｎ電流拡大層５０４とｎドリフト層５０３の表面がエミッタ主電極５０９の低い電位による電界効果でｐ層に反転してｐ第１連結層を形成し、接合端ｐボディ層５２６と第１のＪＴＥ５１２とを連結する。この結果、これらはメサＪＴＥターミネーションとして有効に機能し、著しい電界緩和がなされる。一方、第１の凹部５１６の斜面のｎバッファー層５２２とｎドリフト層５０３の表面はコレクタ主電極５０１の高い電位による電界効果でｎ蓄積層となり、第２のＪＴＥ５１７は接合端ｐコレクタ層５２８から電気的により強固に分断される。この結果、耐圧に相当する高い順方向電圧が印加されて、第１のＪＴＥ５１２から拡がる空乏層で第１のＪＴＥ５１２と第２のＪＴＥ５１７がパンチスルーしても、第２のＪＴＥと接触するｎバッファー層５２２内でこの空乏層はストップさせられる。また、ＩＧＢＴセル部Ａにおいてはｐボディ５０５から拡がる空乏層がｎドリフト層５０３をパンチスルーするが、ｎバッファー層５２２内でストップさせられる。このようにして、高い順方向耐圧が達成される。

また、逆方向電圧印加時には、第１凹部５１６の斜面のｎバッファー層５２２とｎドリフト層５０３の表面はコレクタ主電極５０１の低い電位による電界効果でｐ層に反転してｐ第２連結層を形成し、接合端ｐコレクタ層５２８と第２のＪＴＥ５１７を連結する。この結果、これらはメサＪＴＥターミネーションとして有効に機能し、著しい電界緩和がなされる。また一方の主表面側の凸部斜面のｎ電流拡大層５０４とドリフト層５０３の表面はエミッタ主電極５０９の高い電位による電界効果でｎ蓄積層となり、第１のＪＴＥ５１２は接合端ｐボディ層５２６から電気的により強固に分断される。この結果、耐圧に相当する高い逆方向電圧が印加されて第２のＪＴＥ５１７から拡がる空乏層により第２のＪＴＥ５１７と第１のＪＴＥ５１２がパンチスルーしても、第１のＪＴＥ５１２と接触する部分のｎ電流拡大層５０４の内でこの空乏層がストップさせられる。また、ＩＧＢＴセル部Ａにおいてはｐコレクタ５０２から拡がる空乏層でｎドリフト層５０３がパンチスルーするが、空乏層はｎ電流拡大層５０４内でストップさせられる。このようにして、高い逆方向耐圧が達成される。

以上のように、新規な電界効果型ターミネーションにより、パンチスルー型ＳｉＣ−ＩＧＢＴの順逆両方向の高耐圧を達成している。
これらの電界効果型ターミネーションはオン特性に影響することはほとんどない。すなわち、順方向電圧印加状態でゲート電極に閾値電圧以上のゲート電圧を印加することにより、実施例１と同様にオン電流を流すことができる。

次に、本実施例の構造と素子特性を説明する。
本実施例においては例えば、ｐコレクタ層５０２は不純物濃度が約２ｘ１０^１９ｃｍ^−３で厚さが約３０μｍ、ｎバッファー層５２２は約４ｘ１０^１６ｃｍ^−３で厚さが約８μｍ、ドリフト層５０３は不純物濃度が約１ｘ１０^１４ｃｍ^−３で厚さが１６０μｍ、ｎ電流拡大層５０４は厚さが約２μｍでもよい。コンタクト層やｎエミッタ層５０７、ｐボディ層５０５、チャネル部５０６の構造は実施例１とほぼ同じである。またセルの幅は約２０μｍでもよく、ゲート酸化膜５１０の厚さは約５００オングストロームでもよい。また、ｎ電流拡大層５０４とｎバッファー層５２２の凸部斜面への露出面が電界効果により確実にｐ反転しｐ連結層を形成しやすくするために、低濃度のアルミニュームを打込んでこれらの露出面の不純物濃度を調整しキャリア濃度を適正化している。

一方、凸部の高さは約３μｍでもよい。第１のＪＴＥ５１２は２ゾーンに分割されており、斜面に近いゾーンは不純物濃度が約３．８ｘ１０^１７ｃｍ^−３で幅が約４００μｍ、斜面から遠いゾーンは不純物濃度が約１．８ｘ１０^１７ｃｍ^−３、で幅が約４００μｍでもよい。第１のｎチャネルストッパー層５１３の構造は実施例１と同様であり、第１ＪＴＥ５１２と第１のｎチャネルストッパー層５１３間の距離は約１５０μｍでもよい。エミッタ主電極５０９とメサ斜面の間の酸化膜５２４の厚さは約６５０ｎｍでもよく、第１ＪＴＥ５１２および第１のｎチャネルストッパー５１３上の酸化膜厚は約２．０μｍでもよい。
更に、ターミネーション部Ｂの他方の主表面の第１凹部５１６は深さ３２μｍでもよく、第２ＪＴＥ５１７の構造は第１ＪＴＥ５１２とほぼ同じである。コレクタ主電極５０１と第１凹部斜面の間の酸化膜５２５の厚も約６５０ｎｍでもよく、第２ＪＴＥ５１７およびｐ半導体支持体５１９の酸化膜５２０の厚さは約３．０μｍでもよい。
このような諸元値の場合に本実施例の半導体装置の厚さは、ドリフト層の厚さ１６０μｍに、ｐコレクタ層５０２の厚さ約３０μｍとｎバッファー層５２２の厚さ約８μｍが加算され、更にｎ電流拡大層の厚さ約２μｍも加わるので２００μｍ程度に厚くでき製作中に生じるウエーハの湾曲の悪影響を抑制できる。

本実施例の場合、典型的な順方向耐圧は約２０．６〜２１．４ｋＶ、逆方向耐圧は約２０．８〜２１．９ｋＶであった。
更に、室温で２３ｋＶの逆方向電圧印加時のリーク電流はほとんど６ｘ１０^−５Ａ／ｃｍ^２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。
また、Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約４０ミリオーム・ｃｍ^２であり、２０ｋＶ級のＳｉＣ−ＭＯＳＦＥＴの単位面積当たりのオン抵抗の理論値約３００ミリオーム・ｃｍ^２に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。
また、ターンオン時間は２８０ｎｓ、ターンオフ時間は５１０ｎｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。

ところで、前記のプロセスフローで逆阻止ＩＧＢＴを製作した直径３インチのＳｉＣウエーハは中心部の湾曲高さが１３０〜２５０μｍであり製作過程でのウエーハの破損はごく少数にとどまった。また、リーク電流やオン抵抗等の素子性能も上記のように良好であり、歩留まりも妥当であるので、ウエーハの湾曲に起因する製作工程での欠陥の発生は抑制され素子性能を損ねないレベルの十分少ないものであったと推察される。

特許文献１や非特許文献２に開示の公知例の構造の場合、素子をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスでｐコレクタにクラックや各種欠陥の発生することが懸念された。また、これらの欠陥の中の積層欠陥により、通電中に特にＳｉＣ−ＩＧＢＴの内部抵抗が増大してゆき信頼性が大きく損ねられることが懸念されたが、本実施例になるＳｉＣ-ＩＧＢＴでは特に凹部コーナー部での発生が懸念された。しかし、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また５００時間の通電試験でもオン電圧の増大は０．５Ｖ以下にとどまり顕著な信頼性への悪影響は見いだされなかった。このように本実施例の構造により、パンチスルー構造を採用できるので、製作中のウエーハの厚さを湾曲の影響が少ない２２０μｍ程度に維持しても高い順逆両方向の素子耐圧と良好な素子特性とを同時に達成できる。更に他の実施例と同様に、ｐ半導体支持体５１９と第２のチャネルストッパ５２３も活用できるので、実装時やその後の稼働時のｐコレクタに及ぼすストレスの悪影響や汚れなどを介する電界効果で誘起されるチャネルの悪影響を大幅に緩和できる。

このように本実施例の構造により、実施例１の効果に加えて、電界効果型ターミネーションにより、パンチスルー構造を適用でき、更に大幅な逆阻止ＳｉＣ−ＩＧＢＴの性能の向上を達成できた。

本発明になる第６の実施例は、１５ｋＶ級高耐圧ノンパンチスルー型ｐチャネル逆阻止ＳｉＣ−ＩＧＢＴである。実施例１から５までのｎチャネル逆阻止ＩＧＢＴに比べてｎ型ＳｉＣ基板を用いることができる。現在、ｎ型ＳｉＣ基板はｐ型基板に比べて結晶欠陥等の欠陥がかなり少なく、且つ電気抵抗を大幅に低くできる。このため、特性や信頼性を損ねることなく半導体装置を厚くできるので、製作に用いるＳｉＣウエーハを厚くでき湾曲を抑制できる。この結果、製作時や稼働時に半導体装置が受ける機械的・熱的ストレスを抑制でき欠陥の発生を更に抑制できる。

図７は本実施例になるｐチャネル逆阻止ＩＧＢＴの主要断面図（実施例１のＡ、Ｂ領域に該当）を示す。各半導体層の極性が反対になっていることや製作プロセスフローが大きく異なることを除けば、各層の不純物濃度や厚さはほぼ実施例３と同様であり、平面形状や断面形状もほとんど実施例３と同様である。

本装置の製作プロセスフローの主要部分を図２を参考にしながら簡単に説明する。まず、厚さ３００μｍ厚のｎ＋ＳｉＣ基板６０２に厚さ２μｍのｐバッファー層６２２をエピタキシャル成長し、ついで厚さ１９０μｍのｐドリフト層６０３と厚さ２μｍのｐ電流拡大層６０４を順次エピタキシャル成長し、その後、ｎ＋ＳｉＣ基板６０２を研磨してｎ＋コレクタ層６０２を形成する。ｎ＋コレクタ層６０２の厚さは２０μｍでもよい。更にｎ＋コレクタ層保護用の絶縁被覆膜１２０’を形成し、公知のホトリソ技術とドライエッチング技術を用いて第１凹部６１６と凸状のｎ半導体支持体６１９を形成する。第１凹部の深さは約２３μｍでもよい。更に公知のマスキング用絶縁膜形成技術とホトリソ加工技術とを併用しながら２ゾーンＪＴＥ６１７と第１の凹部の斜面のｎ第２連結層６１８とを窒素のイオン打込みで形成する。ついで、保護用絶縁被覆膜１２０’をエッチング除去した後、他方の主表面全面に新たに絶縁パッシベーション膜１２０を形成する。

ついで同様に公知のホトリソ技術とドライエッチング技術を用いて一方の主表面に凸部を形成する。凸部の高さ３μｍでもよい。更に公知のホトリソ技術とイオン打込み技術を繰り返して凸部の底面にＪＴＥ６１２と斜面のｎ第１連結層６１５を形成し、ついで第１のｐチャネルストッパ６１３を形成する。その後、この一方の主表面の凸部にｎボディ層６０５と接合端ｎボディ層６２６、チャネル層６０６、更にｎコンタクト層６０８、ｐエミッタ層６０７を公知の手法のホトリソ技術とイオン打込み技術およびアニール技術を繰り返して選択的に形成する。前記の構造諸元値を用いれば、この時点での活性領域の厚さは約２１４μｍ、ターミネーション領域の厚さは約１８８μｍである。
その後は、実施例１と同様のプロセスで、ゲート酸化膜６１０とポリシリコンのゲート電極６１１、各セルのゲート電極同士とエミッタ電極同士を各々結線する多層配線、更に他方の主表面のコレクタ電極６０１を順次形成し、ダイシングしてｐチャネル逆阻止ＳｉＣ−ＩＧＢＴチップを完成しパッケージに実装する。

本実施例の場合、典型的な順方向耐圧は約１５．３〜１５．７ｋＶ、逆方向耐圧は約１５．５〜１６．０ｋＶであり、妥当な耐圧であった。
更に、室温で１５ｋＶの逆方向電圧印加時のリーク電流はほとんど３ｘ１０^−４Ａ／ｃｍ^２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。

次に、オン特性について説明する。コレクタ電極の電位がエミッタ電極の電位よりも低い電圧（以下、Ｖｃｅ）を印加するいわゆる順バイアス状態においては、ゲート電極にエミッタ電極の電位よりも低くなるゲート電圧を印加する。このゲート電圧を大きくしてゆき、所定の閾値電圧以上にした状態でＶｃｅを増大してゆくと、ビルトイン電圧に当る−２．７Ｖ付近からＩＧＢＴがオンしエミッタ電極からコレクタ電極に向けてオン電流（以下、Ｉｃｅ）が流れる。
本実施例の場合、Ｖｃｅ＝−５Ｖ、ゲート電圧＝−２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約３１ミリオーム・ｃｍ^２であり、１５ｋＶ級のＳｉＣ−ＭＯＳＦＥＴの単位面積当たりのオン抵抗の理論値約２５０ミリオーム・ｃｍ^２に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。
また、ターンオン時間は２２０ｎｓ、ターンオフ時間は４７０ｎｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。
更に、５００時間の通電試験でもオン電圧の増大は０．２Ｖ以下にとどまり、実施例１よりも良好な結果が得られた。

このように本実施例の構造により、実施例１の効果に加えて、ｎ型基板を用いることによる抵抗の低減と結晶欠陥の低減が可能になり更に逆阻止ＳｉＣ−ＩＧＢＴの性能や信頼性の向上を達成できた。

本発明になる第７の実施例は、１５ｋＶ級ノンパンチスルー型逆阻止ＳｉＣ−ＧＣＴ（Ｇａｔｅ Ｃｏｍｍｕｔａｔｅｄ Ｔｈｙｒｉｓｉｔｏｒ）である。一般に、ＧＣＴはＩＧＢＴよりも伝導度変調が大きくできるため、高電流密度においてスイッチング速度はやや長くなるがオン電圧を小さくできるという特徴がある。図７にその断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。
まず、本実施例の構造を説明する。本逆阻止ＳｉＣ-ＧＣＴは５．５ｍｍｘ６ｍｍの長方形であり、ＧＣＴの外周部にはターミネーション領域Ｂが額縁状に設けられ、その内部の活性領域には長方形状のＧＣＴセルＡが多数並列接続して設けられている。この半導体装置のセルＡの構造がＧＣＴ構造であることと長方形状であることを除けば断面構造は実施例２とほぼ同様である。

セルは他方の主表面側から一方の主表面に向かってアノード電極７０１、ｐ＋エミッタ層７０２、ｎバッファー層７０４、ｎ-ドリフト層７０３、ｐベース層７０５、ｎ＋エミッタ層７０６、カソード電極７０７の順に積層されている。本実施例においては例えば、セルＡの幅は５６μｍ、ｎ＋エミッタ層の幅は３０μｍであってもよい。ｎ＋エミッタ層間は凹部になっており、その幅は２６μｍ、深さは３μｍであてもよい。凹部の底にはｐベース層７０５が露出している。ｎ＋エミッタ層７０６およびｐベース層７０５上には各々カソード電極７０７とゲート電極７０８が設けられており、ｐ＋エミッタ層７０２にはアノード電極７０１が設けられている。ｐ＋エミッタ層７０２の不純物濃度は１ｘ１０^１９ｃｍ^−３で厚さが２２μｍ、ｎバッファー層７０４の不純物濃度は５ｘ１０^１６ｃｍ^−３で厚さが２μｍ、ｎ-ドリフト層７０３の不純物濃度は３ｘ１０^１４ｃｍ^−３で厚さが１８０μｍ、ｐベース層７０５の不純物濃度は２ｘ１０^１７ｃｍ^−３で厚さが２．５μｍ、ｎ＋エミッタ層７０６の不純物濃度は５ｘ１０^１９ｃｍ^−３で厚さが２μｍであってもよい。
一方の主表面に形成した第１のターミネーション７１２と他方の主表面の第１凹部７１６に形成した第２のターミネーション７１７は２ゾーン構成であり、不純物濃度や幅、厚さは実施例１とほぼ同じである。なお、第１凹部７１６により分断されたｐエミッタ層およびｎバッファー層７０４は、実施例３と同様に各々ｐ半導体支持体７１９および第２のチャネルストッパ７２３として機能する。

次に、本実施例の動作機構と特性を説明する。まず、耐圧について説明する。アノード電極７０１の電位がカソード電極７０７の電位よりも高い、いわゆる順バイアスにすると、ｐベース層７０５および接合端ｐベース層７２６とｎドリフト層７０３で形成する主接合および第１ＪＴＥ７１２とｎ-ドリフト層７０３とで形成する接合が逆バイアスされる。そして、これらの接合から空乏層がｎドリフト層７０３側に拡がる一方、第１ＪＴＥ７１２が上記主接合の端部の電界を緩和する。本実施例の場合は、耐圧に該当する順電圧が印加されても、空乏層が第２ＪＴＥ７１７およびｎバッファー層７０４に達しないようにｎ-ドリフト層７０３を十分厚くしたいわゆるノンパンチスルー構造にしてあるので高い順方向耐圧が達成される。またアノード電極７０１の電位がカソード電極７０７の電位よりも低い、いわゆる逆バイアスにすると、ｐ＋エミッタ層７０２および接合端ｐ＋エミッタ層７２８とｎバッファー層７０４とで形成する主接合および第２ＪＴＥ７１７とｎ-ドリフト層７０３とで形成する接合とが逆バイアスされ、これらの接合から空乏層がｎ-ドリフト層７０３側に拡がる。ｐエミッタ７０２および接合端ｐ＋エミッタ層７２８と主接合を形成するｎバッファー層７０４は薄いので比較的低い逆バイアスで完全に空乏化してしまうため、空乏層はｎドリフト層７０３内に侵入して拡がる一方、第２ＪＴＥ７１７がこの主接合端の電界を緩和する。耐圧に該当する逆電圧が印加されても、上記のようにドリフト層７０３は十分厚くしており、空乏層が第１ＪＴＥ７１２およびｐベース層７０５に達することはなく高い逆方向耐圧が達成される。

本実施例の場合、典型的な順方向耐圧は約１５．５〜１５．９ｋＶ、逆方向耐圧は約１５．６〜１６．２ｋＶであり、妥当な耐圧であった。更に、室温で１５ｋＶの逆方向電圧印加時のリーク電流はほとんど７ｘ１０^−５Ａ／ｃｍ^２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。

次に、ＧＣＴのターンオン特性について説明する。ＧＣＴを順バイアス状態にした状態で、ゲート電極７０８にカソード電極７０６の電位よりも高いゲート電圧を印加してゲート電流を流し所定の閾値電流以上に大きくすると、アノード電極７０１とカソード電極７０７間の印加電圧（以下、Ｖａｋと表示）が約２．７Ｖ以上ではスイッチングしてアノード電極からカソード電極に向けてオン電流（以下、Ｉakと）が流れる。
本実施例の場合、Ｖｃｅ＝５Ｖにおける単位面積当たりのオン電流密度は１５０Ａ／ｃｍ^２である。Ｓｉの市販の６ｋＶ耐圧のＧＣＴの場合は、耐圧が低く逆阻止能力がないにもかかわらずＶｃｅ＝５Ｖにおけるオン電流密度は４０〜５０Ａ／ｃｍ^２と低く、ＳｉＣの優位性が明らかである。また、単位面積当たりの微分オン抵抗は約１０ミリオーム・ｃｍ^２であり、１５ｋＶ級ＳｉＣ-ＭＯＳＦＥＴの単位面積当たりのオン抵抗の理論値約１７０ミリオーム・ｃｍ^２に比べるとかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、この結果電力損失が十分少なくできている。

次に、アノード電極７０１からカソード電極７０７に流れているオン電流を遮断する際のターンオフ特性について説明する。ターンオフの際にはゲート電極７０６にカソード電極７０７よりも低いゲート電圧を印加してカソード電極に流れている通電電流の全てを瞬時にゲート電極７０６側に流す。これにより、通常のゲートターンオフ・サイリスタよりも短時間でターンオフできターンオフ損失を大幅に低減できる。
本実施例の場合、ターンオン時間は４２０ｎｓ、ターンオフ時間は１１００ｎｓである。上記の市販の６ｋＶ級Ｓｉ−ＧＣＴのターンオン時間は３０００ｎｓ、ターンオフ蓄積時間が３０００ｎｓであるので、本実施例になる逆阻止ＳｉＣ−ＧＣＴは十分な高速動作も実現できており、スイッチング損失も十分小さい。

ところで、本逆阻止ＳｉＣ−ＧＣＴは実施例１と同様に直径３インチのＳｉＣウエーハを用いて製作したが、ウエーハ中心部の湾曲高さが１１０〜２２０μｍと低い値であり製作過程でのウエーハの破損もごく少数にとどまった。また、リーク電流やオン抵抗等の性能も上記のように良好であり、歩留まりも妥当であるので、ウエーハの湾曲に起因する製作工程での欠陥の発生は実施例１と同様に抑制されており、性能を損ねないレベルの十分少ないものであったと推察される。

半導体装置をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスでｐ＋エミッタ層７０２および接合端ｐ＋エミッタ層７２８にクラックや各種欠陥が発生することが懸念されたし、また、これらの欠陥のうちの積層欠陥により、通電中に特にＳｉＣ−ＧＣＴの内部抵抗が増大してゆき信頼性が大きく損ねられることが懸念された。しかし、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また５００時間の通電試験でもオン電圧の増大は０．３５Ｖ以下にとどまり顕著な信頼性への悪影響は見いだされなかった。このように本実施例の逆阻止構造により、第１凹部によりＳｉＣ−ＧＣＴを２００μ以上に厚くできるので製作中の湾曲を低減できストレスを緩和できるとともに、半導体支持体７１９により実装時のｐ＋エミッタ層７０２に及ぼすストレスを大幅に緩和でき、これらの結果、積層欠陥を含む各種の欠陥の大幅な低減ができ、損失の低減と信頼性の向上が実現できた。
以上のように、本実施例の構造により、逆阻止ＳｉＣ−ＧＣＴの高い逆方向耐圧と低損失、高信頼性、高量産性を達成できる。

以上、第１から第６の実施例に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値を変更することにより３０ｋＶや５０ｋＶといった更に高い耐圧の逆阻止ワイドギャップ半導体装置や４．５ｋＶや６ｋＶといった低めの耐圧の逆阻止ワイドギャップ半導体装置に展開できることは当然である。また、電界緩和層がＪＴＥの場合について説明したが、ＦＬＲやＲＥＳＵＲＦ等の他の電界緩和層や濃度の異なる更に多数のゾーン（４ゾーンや１２ゾーン等）から構成されるＪＴＥにも容易に展開できることは当然である。素子形状やセル形状も言及した形状以外の種々の形状が採用できることも当然である。また第１と第２凹部の場合について言及したが更に多段の凹部を設ける場合にも同様に適用できるものである。また、逆阻止ＩＧＢＴと逆阻止ＧＣＴについて言及したが、逆阻止ＭＧＢＴや逆阻止ＳＩＡＦＥＴＨ（Static Induction Accumulated Thyrisitor），逆阻止ＳＩサイリスタ（Static Induction Thyristor）, ＭＯＳサイリスタ等の他のバイポーラ半導体素子に応用展開できることも当然である。更に、ＳｉＣについて言及したが、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用いた逆阻止半導体装置にも応用展開できるものである。

以上のように、本発明にかかる半導体装置は、高性能で高耐圧を有する各種の逆阻止半導体装置に適用することができる。また、配電系統に直結する高耐圧インバータ等に利用でき、この場合はトランスやコンデンサを除去することもでき、システムの大幅な小型軽量化や省エネルギー化が可能になる。また、現在の配電系統にとどまらず、次世代の系統網であるスマートグリッドへの利用が可能である。更に、大型ファンやポンプ、圧延機といった産業用機器の制御装置にも利用できる。

１０：一方の主表面の凸部
２０：一方の主表面の凸部の底部
３０：ダイシング面
１０１、２０１、３０１、４０１，５０１、６０１：コレクタ電極
１０２、２０２、３０２、４０２、５０２、６０２：コレクタ層
１０３、２０３、３０３、４０３、５０３、６０３，７０３：ドリフト層
１０４、４０４、５０４、６０４：電流拡大層
１０５、２０５、５０５，６０５：ボディ層
１０６、２０６、６０６： チャネル層
１０７、２０７、３０７、４０７、５０７、６０７ ：エミッタ層
１０８、２０８、６０８：コンタクト層
１０９、２０９、３０９、４０９、５０９、６０９：エミッタ電極
１１０：ゲート酸化膜
１１１，２１１、３１１、４１１、５１１、６１１、７０８：ゲート電極
１１２a、b、２１２、３１２、412、512、６１２、７１２：第１のＪＴＥ
１１３、３１３、４１３、513、613，７１３：第１のチャネルストッパ層
１１４： 凸部斜面
１１５、２１５、３１５、４１５、６１５ ：第１連結層
１１６，２１６、３１６、４１６、 ：第１の凹部
１１７ａ，ｂ、２１７、３１７、４１７、６１７、７１７：第２ＪＴＥ
１１８，２１８、３１８、４１８、６１８：第２連結層
１１９、２１９、３１９、４１９、６１９：半導体支持体
１２６、２２６、３２６、４２６、５２６、626、７２６：接合端ボディ層
１２７、２２７、３２７、４２７、527、６２７、：接合端ボディ層電極
１２８、２２８，３２８、４２８、５２８、628、728：接合端コレクタ層
１５０，２５０：ドリフト層が露出するＳｉＣ界面部分
２２０、３２０、４２０、６２０：絶縁膜
２２１、３２１、４２１、６２１：ダイシング部を含むメサ底面
２２２、３２３、４２３、523、６２３，７２３：第２のチャネルストッパ
３２２、４２２、５２２、６２２、７０４：バッファー層
３２４：支持体電極
４２４：第２の凹部
５２４：５２５：斜面の酸化膜
７０１：アノード電極
７０２：ｐ＋エミッタ層
７０５：ｐベース層
７０６：ｎ＋エミッタ層
７０７：カソード電極

Claims (7)

1. 一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成の 一対の主表面を有するワイドギャップ半導体装置であり、両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体装置を横断する共通の第１の導電型の第１半導体層を有しており、活性領域の各セルは各々の他方の主表面への露出面に第１の主電極が設けられ且つ各々の一方の主表面への露出面に第２の主電極が設けられているワイドギャップ半導体装置において、
   一方の主表面には前記第１の導電型の第１半導体層が露出され且つ凸部が設けられており、凸部には少なくとも活性領域の全部が内蔵され、凸部を取り巻く前記第１の導電型の第１半導体層には表面に第１のターミネーションおよび距離を置いた第１の導電型の第５半導体層が露出して設けられており、第１のターミネーションは第２の主電極と電気的に接続されており、更に少なくとも凸部を取り巻く前記第１の導電型の第１半導体層の表面は第１のパッシベーション膜で被覆されており、
   他方の主表面には活性領域の周囲を取り囲む第１の凹部が、底面が前記第１の導電型の第１半導体層内に含まれるように設けられ、第１の凹部の底面には第２のターミネーションが露出して設けられ且つ第１の主電極と電気的に接続されており、
   第１の凹部をはさんで活性領域と反対側の他方の主表面には、第１の導電型の第１半導体層と接する第１０の半導体層が他方の主表面に露出して設けられており、第２の主電極と接する部分以外の他方の主表面は全て第２のパッシベーション膜で被覆されていることを特徴とするワイドギャップ半導体装置。
2. 前記凸部には前記活性領域の他に少なくともターミネーション領域の第２の導電型の第３半導体層が設けられ、その厚さは前記凸部の高さより小さく且つ前記凸部の表面と側面に露出しており、更に前記第１のパッシベーション膜は第２の導電型の第３半導体層の凸部側面への露出面も被覆しており、
   他方の主表面には活性領域に接してその周囲を取り囲む第２の導電型の第４半導体層が前記第１の導電型の第１半導体層の他方の表面に接して設けられ、更に前記第１の凹部はこの第２の導電型の第４半導体層に接してその周囲を取り囲んで設けられ、第２の導電型の第４半導体層は厚さが第１の凹部の深さよりも小さく且つその側面が第１の凹部の斜面に露出しており、
   前記の各セルは、他方の主表面に露出し且つ前記第１の導電型の第１半導体層と接する第２の導電型の第１半導体層と 前記第１の導電型の第１半導体層内に設けられ且つ一方の主表面に露出する第２の導電型の第２半導体層と、第２の導電型の第２半導体層内に設けられ且つ一方の主表面に露出する第１の導電型の第２半導体層とを有し、
   第２の導電型の第１半導体層の主表面露出面と第２の導電型の第４半導体層の表面で且つ第２のパッシベーション膜で被覆されていない部分には第１の主電極が設けられ、第１の導電型の第２半導体層とその周囲の第２の導電型の第２半導体層の一方の主表面に露出する面には第２の主電極が設けられ、主電極が設けられていない第２の導電型の第２半導体層の主表面露出面および第１の導電型の第１半導体層の一方の主表面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第１の主電極どうし、第の２主電極どうし、ゲート電極どうしは各々電気的に接続されており、
   第２の導電型の第３半導体層は前記第１のターミネーションと第２の導電型の第５半導体層で連結され、セルの第２の導電型の第２半導体層とも電気的に接続されており、第２の導電型の第４半導体層は前記第２のターミネーションと第２の導電型の第６半導体層で連結され、第２の導電型の第１半導体層とも電気的に接続されていることを特徴とする請求項１に記載のワイドギャップ半導体装置。
   
3. 第１の凹部に接し且つ表面が第２のパッシベーション膜で被覆されている前記第１０の半導体層は、第２の導電型を有しており、且つ形状が１段以上の複数段を有する凸状であり、接している第１の導電型の第１半導体層から１段目までの高さは第２の導電型の第１半導体層の厚さおよび第２の導電型の第４半導体層の厚さと等しく、第１の凹部の深さよりも小さいことを特徴とする請求項２に記載のワイドギャップ半導体装置。
4. 前記の凸部には、一方の主表面と第１の導電型の第１半導体層との間に第１の導電型の第３半導体層が側面が凸部の斜面に露出するように設けられており、且つ前記第２の導電型の第２半導体層と第２の導電型の第３半導体層を内蔵しており、更に第１の導電型の第１半導体層よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第１の導電型の第３半導体層と前記第２の導電型の第２半導体層の表面に設けられれていることを特徴とする請求項２または３に記載のワイドギャップ半導体装置。
5. 第１の導電型の第１半導体層と第２の導電型の第１半導体層、第２の導電型の第４半導体層および第２の導電型の第１０半導体層との間に、第１の導電型の第４半導体層が設けられており、その不純物濃度は第１の導電型の第１半導体層の不純物濃度よりも高く、第２の導電型の第１半導体層の不純物濃度よりも低いことを特徴とする請求項２または３または４に記載のワイドギャップ半導体装置。
6. 第２の導電型の第５半導体層は、第１の導電型の第１半導体層よりも不純物濃度が高いが、第１の導電型の第３半導体層よりも不純物濃度が低く、第２の主電極と電気的に接続された電極が第１のパッシベーション膜を介して第２の導電型の第５半導体層上に設けられており、第１のパッシベーション膜は少なくとも第１の導電型の第３半導体層の斜面露出面上の周辺では局部的に薄くせしめられており、
   第２の導電型の第６半導体層は、第１の導電型の第１半導体層よりも不純物濃度が高いが、第１の導電型の第４半導体層よりも不純物濃度が低く、第１の主電極と電気的に接続された電極が第２のパッシベーション膜を介して第２の導電型の第６半導体層上に設けられており、第２のパッシベーション膜は少なくとも第１の導電型の第４半導体層の斜面露出面上の周辺では局部的に薄くせしめられていることを特徴とする請求項２または５に記載のワイドギャップ半導体装置。
7. 前記の活性領域内の各セルは、他方の主表面に露出し且つ第１の導電型の第１半導体層の他方の表面と接する第２の導電型の第７半導体層と第１の導電型の第１半導体層の一方の表面と接する第２の導電型の第８半導体層と、第２の導電型の第８半導体層の中央部で接している第１の導電型の第５半導体層を有し、
   第２の導電型の第７半導体層の他方の主表面に露出する面には第４の主電極が設けられ、第１の導電型の第５半導体層の一方の主表面に露出する面には第５の主電極が設けられ、第２の導電型の第８半導体層の一方の主表面に露出する面には、両端にゲート電極が設けられ且つ第２の主電極とゲート電極の間に第３のパッシベーション膜が設けられており、
   各セルの第１の主電極どうし、第２の主電極どうし、ゲート電極どうしは各々電気的に接続されており、
   前記第２の導電型の第８半導体層は第１のターミネーションと第２の導電型の第９半導体層で連結され、第２の導電型の第７半導体層は第２のターミネーションと第２の導電型の第９半導体層で連結されていることを特徴とする請求項１に記載のワイドギャップ半導体装置。