JP5811325B2 - 半導体素子および半導体装置 - Google Patents

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Description

本発明は、高耐圧の半導体素子および半導体装置に係わり、特に高性能の高耐圧逆阻止半導体素子および半導体装置に関する。
現在、比較的電力容量の大きいパワーエレクトロニクス用途では、もっぱらシリコン（以下Ｓｉと記述する）を材料としたＳｉ−ＩＧＢＴ半導体装置やＳｉ−ＧＴＯ半導体装置等のＳｉバイポーラ半導体装置が種々の応用分野で多用されているが、これらの半導体装置は順方向バイアス時のみ高い耐圧を有する半導体装置がほとんどである。しかし最近、電力変換装置においてマトリックスコンバータが開発され、メンテナンス上問題の多いコンデンサを使用しなくてもすむ等の利点があり急速に実用化が進められている。このマトリックスコンバータには、順逆両方向の耐圧を有する双方向半導体スイッチング装置が必要である。当初は順方向のみ耐圧を有する順阻止型半導体スイッチング装置にダイオードを直列接続して逆方向耐圧を持たせて、これを逆並列に接続して構成していた。このため、双方向半導体スイッチング装置の損失は、順阻止型半導体スイッチング装置の損失にダイオードの損失が加算されたものとなり、トータル損失が大きくなっていた。また、部品点数も多くなっていた。
順逆両方向の耐圧を有するいわゆる逆阻止半導体装置を逆並列に接続して双方向半導体スイッチング装置を構成すると、逆方向耐圧を持たせるためのダイオードを用いなくても済むので、大幅に損失を低減でき且つ部品点数も低減できる。このため逆阻止半導体素子の開発が進められ、例えば図１２に示すような逆阻止ＩＧＢＴが公開特許公報特開２００６−３１９０７９で開示されている(特許文献１)。
図１２において、（ａ）はその平面図、（ｂ）はその断面図であり、符号１〜１２および１００はそれぞれ、ｎ半導体基板、ｐ分離拡散領域、活性領域、ｐウエル領域、ｎエミッタ領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、エミッタ電極、ｐコレクタ領域、コレクタ電極、端部および半導体チップを示している。この逆阻止ＩＧＢＴは６００Ｖで１ｍＡ（１ｘ１０−３Ａ／ｃｍ２）以下のリーク電流を達成し、高い逆阻止性能を高い良品率で実現している。
一方、半導体材料としては、近年、炭化珪素(以下ＳｉＣと記述する)などのＳｉよりもバンドギャップ゜の広いワイドギャップ半導体材料が高耐圧用途に適した半導体材料として注目されている。例えば、ＳｉＣは、Ｓｉに比べて絶縁破壊電界強度が約１０倍高いという優れた特性を有しており、高い耐圧を実現できる。このＳｉＣを用いて高耐圧半導体スイッチング装置を構成すると、電力損失を大幅に低減でき省エネルギー化に大きく貢献できると期待される（非特許文献１）。またＳｉに比べて約３倍もエネルギーギャップが大きく熱伝導率も高いので、耐熱性に優れヒートシンクなどを大幅に小型化できるため電力変換装置の大幅な小型・軽量化を達成できると期待されている。しかし、ワイドギャップ半導体材料を用いた逆阻止半導体装置はいまだ開発例が見当たらない。
特開２００６−３１９０７９
応用物理 第70巻、第5号、530-535頁、2001年
Ｓｉ材料やＳｉＣ等のワイドギャップ半導体材料を用いて、耐圧が３ｋＶ級以上の高耐圧逆阻止ＩＧＢＴを実現しようとすると、特許文献１の開示例の構造では種々の深刻な問題が存在し実現困難である。これらの問題の解決策については、上記の開示例ではなんら言及されていない。これらの問題は、特に高耐圧で信頼性の高い逆阻止バイポーラ半導体素子および半導体装置を実現する上で深刻になるものである。
例えば、図１２に示す特許文献１の逆阻止バイポーラ半導体素子すなわち逆阻止Ｓｉ−ＩＧＢＴにおいては、一方の主表面に順逆耐圧を実現するためのターミネーション（図１２では耐圧構造部と記述）を設けて、順方向耐圧と逆方向耐圧の両方を達成している。特に、逆方向耐圧を実現するために一方の主表面から不純物を拡散して他方の主表面のｐコレクタ１０に達するｐ分離拡散領域２を形成し、このｐ分離拡散領域２およびｐコレクタ１０とドリフト層として機能するｎ半導体基板１とで高耐圧接合を形成している。このため、ｐ分離拡散領域２の厚さは、電界を緩和するドリフト層（特許文献１のｎ半導体基板１）の厚さよりも厚くしなければならない。ドリフト層は、耐圧に相当する電圧を半導体素子に印加した際に空乏層を広げて電界を緩和し、接合部の最大電界をその半導体材料固有の絶縁破壊電界強度以下に抑える機能を持つものである。図１２の開示例においては、耐圧が６００Ｖの逆阻止Ｓｉ−ＩＧＢTを実現するために、ドリフト層の厚さを約１００ミクロンメートル（以下ではμｍと記述する）にしている。耐圧はノンパンチスルー型半導体素子の場合は、原理的に最大絶縁破壊電界と空乏層幅の積に比例する。ドリフト幅は空乏層幅以上に設計しないと耐圧を達成できない。従って、耐圧が１０倍の６ｋＶの逆阻止Ｓｉ−ＩＧＢＴを実現しようとすると、ドリフト層の幅は１０００μｍ程度必要になる。
ところで、特許文献１に記載の開示例の逆阻止Ｓｉ−ＩＧＢＴでは、１００μｍ程度のｐ分離拡散領域２を形成するために、不純物としてホウ素を用いて、１０００℃以上の高温で５０時間程度の拡散時間を要している。拡散深さは近似的に拡散係数と拡散時間の積の平方根に比例する。従って、例えば開示例の約１０倍の耐圧である６ｋＶに必要な１０００μｍ程度の厚さのドリフト層を分離できるｐ分離拡散領域２を、同じ拡散係数の不純物で実現するためには、約１００倍の拡散時間が必要となる。すなわち、５０００時間の拡散時間が必要となる。これは量産性や高温設備の維持管理を考えるとまったく実用的でない。ワイドギャップ半導体ＩＧＢＴの場合は不純物の拡散係数がＳｉの場合よりも著しく小さく、例えばＳｉＣの場合は約６桁も小さいので更に実用的でない。
このように開示例の構造では、高耐圧逆阻止半導体素子の場合は分離拡散領域が厚いので量産性よく形成することが実用的には困難であり、従って、量産性よく逆阻止半導体素子および半導体装置の高耐圧を実現することが難しいという第１の問題がある。
通常、半導体素子をパッケージに半田でダイボンディングする時には、半導体素子の金属電極およびパッケージ部の金属電極と半田とのなじみを良くするために、半田が溶融した状態で半導体素子を押しつけながら前後左右に動かすスクラブ作業をする。この際、半導体素子のダイボンディング側の端部付近に大きな機械的ストレスがかかり、端部付近を起点にしてクラックや結晶欠陥や破損等の損傷が生じる。半導体素子が傾いてスクラブされると端部の損傷は更に大きくなる。この結果、半導体ＩＧＢＴ素子の場合は、ダイボンディング側のｐコレクタ層やｎドリフト層との間の主接合が損傷し、リーク電流が増大したりキャリアの寿命が短くなったりする。このため、特に逆阻止半導体素子および半導体装置の場合は、この損傷により逆方向耐圧が損なわれることになる。
このように開示例では、ダイボンディング時のストレスで、逆阻止半導体素子および半導体装置の逆方向耐圧の低減が発生するという第２の問題がある。
一般に半導体装置は内部抵抗を有するため通電電流に対応して発熱し温度が変化するので、通電電流に対応して熱膨張と収縮とが起こる。半導体素子とパッケージは材料が異なるので熱膨張と収縮の大きさが異なり半導体素子が大きなストレスをうける。
開示例における上記のダイボンディング時の半導体素子の損傷は、半導体装置の稼働中に受けるこのストレスで徐々に拡大するので、更なる逆方向耐圧の劣化やリーク電流の増大が進行し、信頼性が損なわれる。
このように、開示例ではダイボンディング時の損傷に起因して、稼働中のストレスにより逆阻止半導体素子および半導体装置の信頼性が損なわれるという第３の問題がある。
本発明は、上述の従来技術による問題を解決し、逆方向耐圧を達成するための長時間拡散による分離拡散領域を必要としない、量産性よく高耐圧を実現できる逆阻止半導体素子および半導体装置を提供することを目的とする。また、本発明は、上述した従来技術による問題を解決し、ダイボンディング側のコレクタ層や逆方向耐圧用の主接合がうけるストレスが少ない、高い逆方向耐圧と高い信頼性を有する逆阻止半導体素子および半導体装置を提供することを目的とする。
以下の手段の説明に当っては分かり易くするために、各導電型の各半導体層がドリフト層やコレクタ層といったように、機能的に半導体素子および半導体装置のどの層に該当するかをカッコ付きで付記してある。この際、半導体素子および半導体装置の極性としては、ＩＧＢＴの場合はｎチャネルタイプ、ＧＣＴの場合はカソードゲートタイプを対象にしている。
なお、本明細書におけるターミネーションとは半導体素子の接合端部の電界を緩和する電界緩和手段を示し、ＪＴＥやＦＬＲ、ＲＥＳＵＲＦ、ガードリング等が該当する。また、ターミネーション領域とはこのターミネーションの他にチャネルストッパやダイシング代等を含む活性領域の周辺領域全体を示す。
上述した課題を解決し本発明の目的を達成するため、この発明にかかる半導体素子は、一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成をもつ一対の主表面を有する半導体素子であり、
両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体素子を横断する共通の第１の導電型の第１半導体層（ドリフト層）を有しており、活性領域の各セルは各々の他方の主表面への露出面に第１の主電極（コレクタ電極）が設けられ且つ各々の一方の主表面への露出面に第２の主電極（エミッタ電極）が設けられている半導体素子において、
ターミネーション領域の一方の主表面には、少なくとも第１の導電型の第１半導体層（ドリフト層）内に設けられた第１のターミネーションと第１の導電型の第５半導体層（第１のチャネルストッパ層）とが活性領域側から順次露出しており、その間には第１の導電型の第１半導体層（ドリフト層）が露出しており、且つこれらの露出面は第１のパッシベーション膜で被覆されており、更に第１のターミネーションは第２の主電極（エミッタ電極）と電気的に接続されており、ターミネーション領域の他方の主表面には、活性領域の周囲を取り囲む第１の凹部が、底面が前記第１の導電型の第１半導体層（ドリフト層）内に含まれるように設けられ、第１の凹部の底面には第２のターミネーションが露出して設けられ且つ第１の主電極（コレクタ電極）と電気的に接続されており、
第１の凹部をはさんで活性領域と反対側の他方の主表面には、第１の導電型の第１半導体層（ドリフト層）と接する第１０の半導体層（半導体支持体）が他方の主表面に露出して設けられており、第１の主電極（コレクタ電極）と接する部分以外の他方の主表面は全て第２のパッシベーション膜で被覆されていることを特徴とする。
ここでの半導体素子は、ＩＧＢＴ、ＭＡＧＢＴ、ＧＴＯサイリスタ、ＳＩサイリスタ（Static Induction Thyristor）、ＭＯＳサイリスタなどのビルトイン電圧を有するものである。
また、この発明にかかる半導体素子は、上述した発明において、前記の一方の主表面には凸部が設けられており、凸部には少なくとも前記活性領域とターミネーション領域の第２の導電型の第３半導体層（接合端ボディ層）が設けられ、第２の導電型の第３半導体層（接合端ボディ層）の一部は凸部の表面と側面に露出しており、その厚さは凸部の高さより小さく、更に前記第１のパッシベーション膜は第２の導電型の第３半導体層（接合端ボディ層）の凸部側面への露出面も被覆しており、
前記の他方の主表面には、活性領域に接してその周囲を取り囲む第２の導電型の第４半導体層（接合端コレクタ層）が前記第１の導電型の第１半導体層（ドリフト層）の他方の表面に接して設けられ、更に前記第１の凹部はこの第２の導電型の第４半導体層（接合端コレクタ層）に接してその周囲を取り囲んで設けられ、その厚さは第１の凹部の深さよりも小さく且つその側面が第１の凹部の斜面に露出しており、
前記の各セルは、他方の主表面に露出し且つ前記第１の導電型の第１半導体層（ドリフト層）と接する第２の導電型の第１半導体層（コレクタ層）と 前記第１の導電型の第１半導体層（ドリフト層）内に設けられ且つ一方の主表面に露出する第２の導電型の第２半導体層（ボディ層）と、第２の導電型の第２半導体層（ボディ層）内に間隔をおいて設けられ且つ一方の主表面に露出する複数の第１の導電型の第２半導体層（エミッタ層）とを有し、
第２の導電型の第１半導体層（コレクタ層）の他方の主表面への露出面と第２の導電型の第４半導体層（接合端コレクタ層）の表面で且つ第２のパッシベーション膜で被覆されていない部分には第１の主電極（コレクタ電極）が設けられ、
複数の第１の導電型の第２半導体層（エミッタ層）の一方の主表面に露出する面の一部とその間の第２の導電型の第２半導体層（ボディ層）の一方の主表面に露出する面には第２の主電極（エミッタ電極）が設けられ、
第１の導電型の第２半導体層（エミッタ層）と第２の導電型の第２半導体層（ボディ層）との第２の主電極（エミッタ電極）が設けられていない主表面露出面および第１の導電型の第１半導体層の一方の主表面露出面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第１の主電極（コレクタ電極）どうし、第の２主電極（エミッタ電極）どうし、ゲート電極どうしは各々電気的に接続されており、
第２の導電型の第３半導体層（接合端ボディ層）は前記第１のターミネーションと第２の導電型の第５半導体層（第１連結層）で連結され、セルの第２の導電型の第２半導体層（ボディ層）とも電気的に接続されており、第２の導電型の第４半導体層（接合端コレクタ層）は前記第２のターミネーションと第２の導電型の第６半導体層（第２連結層）で連結され、第２の導電型の第１半導体層（コレクタ層）とも電気的に接続されていることを特徴とする。
また、この発明にかかる半導体素子は、上述した発明において、第１の凹部に接し且つ表面が第２のパッシベーション膜で被覆されている前記第１０の半導体層（半導体支持体）は、第２の導電型を有しており、且つ形状が１段以上の複数段を有する凸状であり、接している第１の導電型の第１半導体層（ドリフト層）から１段目までの高さは第２の導電型の第１半導体層（コレクタ層）の厚さおよび第２の導電型の第４半導体層（接合端コレクタ層）の厚さと等しく、第１の凹部の深さよりも小さく、
前記第１０の半導体層（半導体支持体）と第１の導電型の第１半導体層（ドリフト層）との間に、第１の導電型の第１半導体層よりも高い不純物濃度を有する第１の導電型の第６半導体層（第２のチャネルストッパ）が設けられていることを特徴とする。
また、この発明にかかる半導体素子は、上述した発明において、前記の凸部には、一方の主表面と第１の導電型の第１半導体層（ドリフト層）との間に、第１の導電型の第３半導体層（電流拡大層）が側面が凸部の側面に露出するように設けられており、且つ前記第２の導電型の第２半導体層（ボディ層）と第２の導電型の第３半導体層（接合端ボディ層）を各々が一方の主表面に露出するように内蔵しており、更に第１の導電型の第１半導体層（ドリフト層）よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第１の導電型の第３半導体層（電流拡大層）と前記第２の導電型の第２半導体層（ボディ層）の表面には少なくとも設けられていることを特徴とする。
また、この発明にかかる半導体素子は、上述した発明において、第１の導電型の第１半導体層（ドリフト層）と第２の導電型の第１半導体層（コレクタ層）、第２の導電型の第４半導体層（接合端コレクタ層）および第２の導電型の第１０半導体層（半導体支持体）との間に、第１の導電型の第４半導体層(バッファー層)が設けられており、その不純物濃度は第１の導電型の第１半導体層（ドリフト層）の不純物濃度よりも高く、第１の導電型の第６半導体層および第２の導電型の第１半導体層（コレクタ層）の不純物濃度よりも低いことを特徴とする。
また、この発明にかかる半導体素子は、上述した発明において、一方の主表面には、凸部が設けられており、凸部には少なくとも前記活性領域とターミネーション領域の第２の導電型の第３半導体層が設けられ、第２の導電型の第３半導体層の一部は凸部の表面と側面に露出しており、その厚さは凸部の厚さより小さく、更に前記第１のパッシベーション膜は第２の導電型の第３半導体層の凸部側面への露出面も被覆しており、
前記の他方の主表面には、活性領域に接してその周囲を取り囲む第２の導電型の第４半導体層が設けられ、更に前記第１の凹部はこの第２の導電型の第４半導体層に接してその側面が第１の凹部の斜面に露出するようにその周囲を取り囲んで設けられており、
前記の各セルは、他方の主表面に露出し且つ前記第１の導電型の第１半導体層と接する第２の導電型の第１半導体層と 前記第１の導電型の第１半導体層内に設けられ且つ一方の主表面に露出する第２の導電型の第２半導体層と、第２の導電型の第２半導体層内に設けられ且つ一方の主表面に露出する複数の第１の導電型の第２半導体層とを有し、第２の導電型の第１半導体層の主表面露出面と第２の導電型の第４半導体層の表面で且つ第２のパッシベーション膜で被覆されていない部分には第１の主電極が設けられ、複数の第１の導電型の第２半導体層の一方の主表面に露出する面の一部とその間の第２の導電型の第２半導体層の一方の主表面に露出する面には第２の主電極が設けられ、
第１の導電型の第２半導体層と第２の導電型の第２半導体層との第２の主電極が設けられていない主表面露出面および第１の導電型の第１半導体層の一方の主表面露出面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第１の主電極どうし、第の２主電極どうし、ゲート電極どうしは各々電気的に接続されており、
第２の導電型の第３半導体層はセルの第２の導電型の第２半導体層とも電気的に接続されており、第２の主電極と電気的に接続された電極が前記凸部の斜面と底面に第１のパッシベーション膜を介して、第２の導電型の第３半導体層から前記第１のターミネーションに至るように設けられており、
第２の導電型の第４半導体層は第２の導電型の第１半導体層とも電気的に接続されており、第１の主電極と電気的に接続された電極が前記第１の凹部の斜面と底面に第２のパッシベーション膜を介して、第２の導電型の第４半導体層から第２のターミネーションに至るように設けられており、
前記第１の導電型の第１半導体層と第２の導電型の第１半導体層および第２の導電型の第４半導体層との間に、第１の導電型の第１半導体層よりも高い不純物濃度を有する第１の導電型の第４半導体層を、その側面および第１の導電型の第１半導体層が第１の凹部の斜面に露出するように設け、
第１の導電型の第１半導体層と前記一方の主表面との間に、前記複数の第１の導電型の第２半導体層を内蔵した前記第２の導電型の第２半導体層および第２の導電型の第３半導体層を内蔵した第１の導電型の第３半導体層を、その側面が前記凸部の斜面に露出するように設け、その厚さを凸部の厚さよりも小さくし且つその不純物濃度を第１の導電型の第１半導体層よりも高くせしめたことを特徴とする。
また、この発明にかかる半導体素子は、上述した発明において、前記の活性領域内の各セルは、他方の主表面に露出し且つ第１の導電型の第１半導体層（ドリフト層）の他方の表面と接する第２の導電型の第７半導体層（コレクタ層）と第１の導電型の第１半導体層（ドリフト層）一方の表面と接する第２の導電型の第８半導体層（ベース層）と、第２の導電型の第８半導体層（ベース層）の中央部で接している第１の導電型の第９半導体層（エミッタ層）を有し、
第２の導電型の第１半導体層（コレクタ層）の他方の主表面に露出する面には第４の主電極が設けられ、第１の導電型の第９半導体層（エミッタ層）の一方の主表面に露出する面には第５の主電極が設けられ、第２の導電型の第８半導体層（ベース層）の一方の主表面に露出する両端の面にはゲート電極が設けられ、第４の主電極とゲート電極の間には第３のパッシベーション膜が設けられており、
各セルの第４の主電極どうし、第の５主電極どうし、ゲート電極どうしは各々電気的に接続されており、
前記第２の導電型の第８半導体層（ベース層）は第１のターミネーションと第２の導電型の第５半導体層（第１連結層）で連結され、第２の導電型の第１半導体層は第２のターミネーションと第２の導電型の第６半導体層（第２連結層）で連結されていることを特徴とする。
また、この発明にかかる半導体装置は、少なくとも、１個以上の上記した半導体素子とパッケージとを含む半導体装置であり、
パッケージは半導体素子の前記第１の主電極（コレクタ電極）および前記第２の主電極（エミッタ電極）を集約した集約エミッタ電極と半導体素子のゲート電極を集約した集約ゲート電極とに各々電気的に接続した第１の主配線および第２の主配線とゲート配線とを有しており、各配線は外部配線と接続するための第１の主端子および第２の主端子とゲート端子とを有しており、
第１の主配線において、少なくとも半導体素子の前記第１の主電極（コレクタ電極）が接続する部分はメサ状に盛り上がっており、その表面のメサ状接続部は半導体素子の他方の主表面の前記第１０の半導体層（半導体支持体）に対向する位置よりも内側に存在しており、
少なくとも半導体素子とその周辺部および各配線の一部はレジンで被覆されており、前記第１の主配線と半導体素子の端面間の絶縁破壊電圧が半導体素子の逆方向耐圧よりも高くなるように前記第１の主配線と半導体素子の端面間の最短距離を設定したことを特徴とする。
この発明によれば、上記構成により、ｐ分離拡散領域を設け半導体素子の一方の主表面のみにターミネーションを設けることにより順逆両方向耐圧を達成することをやめ、順方向耐圧を達成するためのターミネーションのみを半導体素子の一方の主表面に形成し、逆方向耐圧を達成するためのターミネーションは他方の主表面に形成することにより順逆両方向耐圧を実現する。この際、順方向耐圧は、従来の順阻止半導体素子において公知の一方の主表面に設けたターミネーションを転用して実現できるが、逆方向耐圧は困難である。
このため本発明では、半導体素子の他方の主表面において、活性領域の周囲に第１の凹部を設けてその中に第２のターミネーションを形成し、且つこの他方の主表面において第１の凹部を挟んで活性領域と反対側の主表面に半導体支持体を設ける。活性領域の他方の主表面には他方の主電極を形成する。また半導体支持体表面には第２のパッシベーション膜を形成し、この膜で他方の主電極と半導体支持体とを絶縁すると共に、一方の主電極と半導体支持体とも絶縁し逆方向耐圧を実現する。この結果、ｐ分離拡散領域を用いない構成で順逆両方向の耐圧を実現することが可能になり、上記の第１の問題を解決できる。
この発明によれば、上記構成により、半導体装置のパッケージの第１の主配線において、半導体素子の前記第１の主電極（コレクタ電極）が接続する部分がメサ状に盛り上がっており、このメサ状接続部は半導体素子の他方の主表面の前記第１０の半導体層（半導体支持体）に対向する位置よりも内側に存在するようにして、前記第１の主配線のメサ状接続部と半導体素子の端面（ダイシング面）間の最短距離がレジン被覆後に逆方向耐圧の達成に必要な適正距離を確保できるようにしている。また、半導体素子の端面（ダイシング面）とその他の周囲の前記第１の主配線との間の最短距離としても、レジン被覆後に逆方向耐圧の達成に必要な適正距離を確保できるようにしている。ここで適正距離とは、レジン被覆後に前記第１の主配線と半導体素子の端面（ダイシング面）間の絶縁破壊電圧が半導体素子の逆方向耐圧よりも高くなる距離であり、両者間に存在する被覆レジンの絶縁破壊電界をもとに下式で決定できる。
適正距離≧半導体素子の逆方向耐圧÷レジンの絶縁破壊電界
この結果、半導体装置に逆バイアスが印加された際、第２の主電極（エミッタ電極）と前記第１の主配線間が半導体素子の端面（ダイシング面）を介して絶縁破壊するのを防いで、高い逆方向耐圧を実現することが可能になり、より効果的に上記の第１の問題を解決できる。
また本発明では上記構成により、高耐圧化に有利な半導体素子のセル構造として、ドリフト層が厚くなるノンパンチスルー構造を採用する。この場合、活性領域のセルのドリフト層よりも両主表面に形成したターミネーション間のドリフト層のほうが薄くなるので、この間のドリフト層の厚さを、パンチスルーすることなく耐圧を達成できる最小限の厚さ程度に設定する必要がある。従って、セル部のドリフト層が厚くなりターンオフ時間が長くターンオフ損失が大きくなる。そこで、ドリフト層とｐコレクタ層の間にｎバッファー層を設ける。これによりｐコレクタからドリフト層への正孔の注入を抑制して適正化し、オン電圧を余り大きくすることなくターンオフ時間を短くしてターンオフ損失を低減する。この結果、性能を損ねることなく半導体素子の高耐圧化が可能になり、より効果的に上記の第１の問題を解決できる。
また本発明では、上記構成により、高耐圧・高性能化に更に効果の大きいパンチスルー構造も用いることができる。パンチスルー構造とは、半導体素子のドリフト層を大幅に薄くして所定の順方向耐圧に相当する電圧が印加した時には、ドリフト層が完全に空乏化しパンチスルーするが、ｎバッファー層内で空乏化がストップするようにし空乏層がｐコレクタ層にまで到達するのを防止して所定の順方向耐圧を実現する一方、ドリフト層を薄くした分だけオン抵抗を大幅に低くし且つターンオフ時間も大幅に短くして損失を低減する構造である。また、逆方向耐圧に相当する電圧が印加する時には、コレクタ接合から空乏層が拡がりドリフト層が完全に空乏化しパンチスルーするが、ｎ電流拡大層内で空乏化がストップするようにし、空乏層がｐボディにまで到達するのを防止する。これにより、所定の逆方向耐圧を実現する。
しかしこのパンチスルー構造の場合は、ターミネーションを前記のように一方の主表面の凸部の底部と他方の主表面の凹部の底部に形成しているので、ターミネーション間のドリフト層の方がセルのドリフト層よりも薄くなり、且つターミネーション間にはｎバッファー層もないので、セルよりも低い電圧でパンチスルーし、この結果所定の順方向耐圧が実現できなくなる。逆方向電圧印加時も同様であり、ターミネーション間にはｎ電流拡大層もないので、ターミネーション間が素子部よりも低い電圧でパンチスルーし所定の逆方向耐圧が実現できなくなる。このようにパンチスルー構造にすると新たな問題が生じる。
そこで本発明では、第１および第２のターミネーションは各々ｎ電流拡大層およびｎバッファー層によりｐボディ層およびｐコレクタ層から分断されている構造にする。これは例えば、ｐ連結層を製作しないことによって実現できるし、またはｐ連結層の不純物濃度をｎ電流拡大層およびｎバッファー層の不純物濃度より低くすることによっても実現できる。そのうえで、第１および第２の主電極に電気的に接続した電極が、凸部の斜面に設けた酸化膜を介してｎ電流拡大層とｎバッファー層さらにｎドリフト層の凸部斜面への露出面上に延在する構造にする。これにより、順方向電圧印加時にはｎ電流拡大層とｎドリフト層の表面が第１の主電極の電圧による電界効果で、また逆方向電圧印加時にはｎバッファー層とｎドリフト層の表面が第２の主電極の電圧による電界効果でｐ層に反転させることができる。この結果、各々のターミネーションはｐボディ層もしくはｐコレクタ層と連結して電界緩和用のターミネーションとして機能し、順逆両方向の所定の高耐圧を実現できる。このように、新規な電界効果型ターミネーションにより耐圧を損ねることなく半導体素子を高性能化することが可能になり、より効果的に上記第１の問題を解決できる。
更に、本発明では上記構成により、ダイボンディングの際に半導体素子がパッケージの第１の主配線のメサ状接続部に傾いた状態でスクラブされたりしても、活性領域の外周にｐ半導体支持体が設けられているので、機械的ストレスは半導体支持体にかかり直接的にはｐコレクタ層等の活性領域におよばない。この結果、機械的ストレスによるクラックや結晶欠陥や破損等の損傷が発生するのを大幅に抑制でき、リーク電流の増大や耐圧の低下を抑制することが可能になり、上記第２の問題を解決できる。
また本発明では上記構成にすることにより、ダイボンディング時の半導体素子の損傷を低減できるので、稼働中に半導体装置の内部発熱に起因する熱ストレスにより、この損傷が徐々に拡大し逆方向耐圧の劣化やリーク電流の増大をもたらすのを抑制でき、この結果、信頼性が損なわれるのを抑制でき上記の第３の問題を解決できる。
一方、本発明では半導体素子の第１の凹部に露出するｎドリフト層の露出面に、パッケージの半田を介するコレクタ電圧による電界効果によりチャネルが誘起されるという問題が生じる。しかし、上記構成により、半導体素子の第１の凹部が比較的深いのでこの電界効果を低減できる。また、半導体素子の第１の凹部により分断されたｎバッファー層と、このｎバッファー層とｐ半導体支持体の間に設けた高濃度のｎ半導体層とにより第２のチャネルストッパを構成する。これにより、上記の電界効果によって第１の凹部のｎドリフト層露出面に誘起されるチャネルが伸長しｐ半導体支持体に達して逆方向耐圧が劣化するのを抑制でき、より効果的に上記の第３の問題を解決できる。
以上のように、本発明により、順逆両方向の耐圧実現用のターミネーションを各々半導体素子の別主表面に設けるので、分離拡散領域なしに両方向の高い耐圧を容易に量産性良く実現できる。また、半導体支持体により、ダイボンディング時の機械的ストレスにより生じる活性領域のクラックや欠陥等の損傷を低減できるので、高い歩留まりでリーク電流の増大や耐圧の劣化を抑制でき量産性や信頼性の向上ができる。また、第１の凹部の深さにより半田を介する電界効果を低減できるので、この電界効果により他方の主表面のドリフト層露出面にチャネルが発生するのを抑制できるとともに、第２のチャネルストッパによりチャネルが半導体支持体に達して逆方向耐圧が損なわれるのを抑制でき高耐圧と高信頼性を実現できる。
実施例１の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の断面図 実施例１の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の主要プロセスフロー図 実施例１の逆阻止Ｓｉ−ＩＧＢＴ半導体装置の主要断面図 実施例２の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の主要断面図 実施例３の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の主要断面図 実施例４の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の主要断面図 実施例５の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の主要断面図 実施例６の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の主要断面図 実施例７の逆阻止Ｓｉ−ＧＣＴ半導体素子の主要断面図 実施例８の逆阻止ＳｉＣ−ＩＧＢＴ半導体素子の主要断面図 実施例８の逆阻止ＳｉＣ−ＩＧＢＴ半導体装置の主要断面図 従来の逆阻止Ｓｉ−ＩＧＢＴ半導体素子の断面図
以下、図面を参照しながら、本発明の高耐圧逆阻止半導体素子および半導体装置の実施の形態をより詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。
本発明の第１の実施例は８ｋＶ級高耐圧ノンパンチスルー型逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置である。
図１に本逆阻止ＩＧＢＴ半導体素子の形状を示す。本明細書および添付図面ではＡ，Ｃ，Ｄ領域を合せて活性領域と呼ぶ。本逆阻止ＩＧＢＴはＸ-Ｙ線を中心線とする円盤状であり、活性領域には複数のＩＧＢＴセルが設けられ、その外周部をターミネーション領域Ｂが取り巻いている。Ｃ領域には、中心線Ｘ−Ｙに向かってＩＧＢＴセルＡがリング状で且つ同心円状に何重にも多数内蔵されており、中心部ＤにはセルＡと同じ断面を有する１個のセルがそのセンターが中心線Ｘ−Ｙに重なるように配置されている。本素子の直径は約１５ｍｍであり、セルＡの幅は約１０５μｍ、ターミネーション領域Ｂの幅は約２４００μｍ、素子のＳｉ厚さは約９９０μｍである。
まず、図１を用いて本実施例の主要な断面構成を説明する。
セルＡはダイボンディングされる他方の主表面側から、コレクタ電極１０１、ｐコレクタ層１０２、ｎドリフト層１０３、ｐボディ層１０５、チャネル層１０６およびｎエミッタ層１０７の順で構成され、ｐコンタクト層１０８とｎエミッタ層１０７上にはエミッタ電極１０９が設けられている。更にｎエミッタ層１０７とチャネル層１０６およびｐボディ層１０５間のｎドリフト層１０３の上にはゲート酸化膜１１０が設けられ、このゲート酸化膜を介してゲート電極１１１が設けられている。例えば、ｐコレクタ層１０２は不純物濃度が約１ｘ１０１９ｃｍ−３で厚さが約３０μｍ、ｎドリフト層１０３は不純物濃度が約１．５ｘ１０１３ｃｍ−３で厚さが９６０μｍであってもよい。また、コンタクト層１０８は不純物濃度が約１ｘ１０１９ｃｍ−３で巾が１０μｍ、ｎエミッタ層１０７は不純物濃度が約４ｘ１０１９ｃｍ−３で巾が６μｍ、ｐボディ層１０５は不純物濃度が約１ｘ１０１８ｃｍ−３で巾が２５μｍ、チャネル部１０６は不純物濃度が約５ｘ１０１６ｃｍ−３で巾が約１．５μｍであってもよく、ｐボディ１０５間の幅は約８０μｍであってもよい。この場合は、セルの幅が約１０５μｍである。なお、ゲート酸化膜の厚さは約５００オングストロームであってもよい。
ターミネーション領域Ｂの一方の主表面側は、ＩＧＢＴセルの半分と接合端ｐボディ層１２６の残りの部分、ターミネーションであるＪｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ（以下単にＪＴＥと記述する）、チャネルストッパ層１１３などから構成されている。また、ＪＴＥは２ゾーン構成であり、ゾーン１１２ａおよびゾーン１１２ｂより構成されている。
ターミネーション領域Ｂ内の凸部１５に設けた接合端ｐボディ層１２６のうちの活性領域側の部分上には、チャネル、ゲート酸化膜およびゲート電極、ｎエミッタ層、更にエミッタ電極としても機能する接合端ｐボディ層電極１２７が形成されており、１／２のＩＧＢＴセルとして機能する。なお、本発明では凸部１５の側面１１４は主表面に対し傾斜角を持っているので以下では斜面と記述する。接合端ｐボディ層１２６の斜面側の部分上にはｎエミッタ層とゲート電極が形成されていないのでＩＧＢＴセルとしては機能しない。しかし、斜面に沿った第１のｐ連結層１１５により凸部底面２０のＪＴＥ１１２と接続された複合構造を構成しており、凸部１５は側面が傾斜したメサ形状をしていることから、この複合構造をメサＪＴＥと呼ぶ。公知のようにメサ形状をした接合端（ベベルとも呼ばれる）とＪＴＥは各々電界緩和効果をもつが、両者を結合した上記の複合構造すなわちメサＪＴＥにすると両者の電界緩和効果が融合された高い電界緩和効果を発揮する。また、ＪＴＥ１１２から所定の距離をおいてｎチャネルストッパー層１１３が設けられている。
例えば、凸部の高さは約１０μｍ、２ゾーンＪＴＥの斜面に近いゾーン１１２ａは不純物濃度が約１．８ｘ１０１７ｃｍ−３で巾が約１０００μｍ、斜面から遠いゾーン１１２ｂは不純物濃度が約１．０ｘ１０１７ｃｍ−３で巾が約７００μｍであってもよい。また、第１のｐ連結層１１５は不純物濃度が約１．８ｘ１０１７ｃｍ−３であってもよく、ｎチャネルストッパー層は不純物濃度が約１ｘ１０１８ｃｍ−３、ＪＴＥ１１２とｎチャネルストッパー層１１３間は約３００μｍであってもよい。
一方、ターミネーション領域Ｂの他方の主表面側には、活性領域のｐコレクタ１０２に接してその周囲を取り囲む接合端ｐコレクタ層（第２の導電型の第４半導体層）１２８が設けられ、更にこの層に接してこの層の周囲を取り囲んで第１の凹部１１６が設けられ、凹部の底面にはＪＴＥ１１７が設けられている。ＪＴＥ１１７は２ゾーン構成であり、高濃度ゾーン１１７ａおよび低濃度ゾーン１１７ｂより構成されている。また、ＪＴＥ１１７は凹部斜面に沿って設けられた第２のｐ連結層１１８により接合端ｐコレクタ１２８と接続されて第２のメサＪＴＥが構成されている。また、接合端ｐコレクタ層１２８の一部は前記１／２のＩＧＢＴセルのコレクタとしても機能する。第１の凹部をはさんで活性領域や接合端ｐコレクタ層１２８と反対側にはｐ半導体支持体（第１０の半導体層）１１９が設けられている。このｐ半導体支持体１１９は、後述するようにｐコレクタ１０２および接合端ｐコレクタ層１２８と同一の工程で作製される半導体層であり、いわば第１の凹部１１６により分断されたものである。ｐ半導体支持体１１９は第１の凹部１１６とともに絶縁物である第２のパッシベーション膜１２０で表面が被覆されている。このためコレクタ層１０２やコレクタ電極１０１から電気的に絶縁されており、後述するように主に実装時にＩＧＢＴセルの損傷を抑制する支持体としての効果をもつ。
例えば、第１の凹部１１６は深さが５０μｍで底部の幅が約１９００μｍ、ＪＴＥ１１７の活性領域に近いゾーン１１７ａは不純物濃度が約１．６ｘ１０１７ｃｍ−３で巾が約９５０μｍ、活性領域から遠いゾーン１１７ｂは不純物濃度が約０．８ｘ１０１７ｃｍ−３で巾が約６５０μｍ、第２のｐ連結層１１８は不純物濃度が約１．６ｘ１０１７ｃｍ−３であってもよい。
図２は、本半導体素子の製作プロセスフローの主要部分を示す。ホトリソによる加工プロセスは公知の手法に依るので原則的にこのフローからは割愛する。
まず、図２（ａ）に示すように、ドリフト層となる約９６５μｍ厚のｎＳｉ基板１０３の他方の主表面に、ｐコレクタ層１０２を拡散する。更にｐコレクタ層保護用絶縁被覆膜１２０‘を形成する。
次に、図２（ｂ）に示すように、ｐコレクタ層保護用絶縁被覆膜１２０‘をホトリソ加工し、この膜をマスクとしてドライエッチングにより例えば深さ約２５μｍの第１の凹部１１６を形成する。この結果、前述したように、第１の凹部により分断されたｐコレクタ１０２および接合端ｐコレクタ層１２８とｐ半導体支持体１１９とが形成される。
更に公知のマスク用絶縁膜形成とホトリソ加工とを繰り返し併用しながら２ゾーンＪＴＥ１１７と第１の凹部の斜面の第２のｐ連結層１１８とをホウ素のイオン打込みで形成する。ついで、保護用絶縁被覆膜１２０’をエッチング除去した後、他方の主表面全面に新たに絶縁パッシベーション膜１２０を形成する。
次に、図２（ｃ）に示すプロセスフロー図を説明する。一方の主表面にドライエッチング用のマスク膜を形成した後、ドライエッチングで例えば高さ１０μｍの凸部１５を形成し、ついで上記のＪＴＥ１１７と同様に凸部の底面２０にＪＴＥ１１２と斜面の第１のｐ連結層１１５とをホウ素のイオン打込みを用いて形成し、更にｎチャネルストッパ１１３を燐のイオン打込みを用いて形成する。その後、凸部にｐボディ層１０５と接合端ｐボディ層１２６、チャネル層１０６、更にｐコンタクト層１０８、ｎエミッタ層１０７を公知のホトリソ技術とイオン打込み技術およびアニール技術を用いて選択的に形成する。この時点での活性領域の厚さは例えば約９９０μｍ、ターミネーション領域の厚さは例えば約９３０μｍである。
ついで、ゲート酸化膜１１０とポリシリコンのゲート電極１１１を形成し、更にエミッタ電極１０９及び接合端ｐボディ層電極１２７を公知のホトリソ技術とスパッタリング技術およびアニール技術を用いて選択的に順次形成する。
更に、図示していないが、Ｓｉ半導体素子において公知の多層配線技術を用いて半導体素子の一方の主表面側に各セルのエミッタ電極１０９とゲート電極１１１を各々集約した集約電極（図３の５６および５７）を次に形成する。すなわち、凸部表面全体に渡って形成され且つ所定の位置に局所的に配線間接続用のスルーホールを設けた絶縁膜と金を主成分とする配線とを複数層重畳した多層配線により、各セルのゲート電極同士とエミッタ電極同士を各々結線した集約ゲート電極と集約エミッタ電極を構成する。集約エミッタ電極（図３の５６）には同じプロセスで同時に接合端ｐボディ層電極１２７も結線される。
その後、表面保護用の絶縁レジン膜を多層配線全面に厚め（数μｍ〜数十μｍ）に形成し、半導体装置の他方の主表面全面にコレクタ電極膜を形成する。ついで、公知のホトリソ加工手法により第１の凹部１１６およびｐ半導体支持体１１９とその周辺部の上の電極膜部分を除去しコレクタ電極１０１を形成する。ついで、多層配線上の絶縁レジン膜も除去してアニールした後、ウエーハをダイシングして逆阻止Ｓｉ−ＩＧＢＴ半導体素子を完成する。
図３は上記逆阻止Ｓｉ−ＩＧＢＴ半導体素子５０をパッケージに実装して構成した半導体装置の主要断面図を示す。パッケージは熱放散用の銅板５１に窒化シリコン絶縁膜５２を蝋付けし、その上に少なくとも薄い銅板製のコレクタ配線部５３とエミッタ配線部５４およびゲート配線部５５とが蝋付けされている。図示されていないが、各配線部には各々外部配線との接続用のコレクタ端子とエミッタ端子およびゲート端子が蝋付けされている。これらの銅板や配線部や端子は、酸化の抑制や後述の被覆およびモールド用のレジンとの密着性向上の観点からニッケルメッキ後に金メッキを施して構成してもよい。このコレクタ配線部５３のメサ状接続部６３には半導体素子５０が半田５８を用いてダイボンデングされ、更に半導体素子５０上の集約エミッタ電極５６および集約ゲート電極５７はエミッタ配線部５４およびゲート配線部５５と各々複数本の結線用ワイヤ５９および６０でワイヤボンデングされている。ワイヤ５９および６０やダイボンデング用の半田５８は上記と同じ観点から金を主成分とするものでもよい。半導体素子５０と各ワイヤは保護用の高耐熱レジン６１（例えばナノテクレジンＡ）で被覆され、更に組成の異なる同種の高耐熱レジン６２（ナノテクレジンＢ）でモールドされて逆阻止Ｓｉ−ＩＧＢＴ半導体装置が構成されている。これらの高耐熱レジン（ナノテクレジンＡ）は所定の低めの粘度にして真空中で半導体素子に滴下塗布することにより、ダイボンディングやワイヤボンディング後の半導体素子の露出面全面にボイドレスで密着でき且つ熱硬化後に十分な強度で密着できるようにしている。
本実施例は順逆両方向の耐圧を実現する必要があるが、ダイボンディングのスクラブの際に半田がはみ出してＳｉ−ＩＧＢＴ半導体素子の端部のダイシング面３０に付着してしまう。この半田がｐ半導体支持体１１９に付着し、ダイボンディング後にこの付着した半田がコレクタ配線部５３に接すると、逆バイアス時に半田を介してｐ半導体支持体１１９がコレクタ電極１０１とほぼ同電位になってしまう。この結果、ダイシング面３０に露出した接合部に逆バイアス電圧が印加されるので、低い電圧で降伏してしまい高い逆方向耐圧が達成できない。
このために本実施例では、上記のコレクタ配線部５３にはあらかじめ半導体素子５０の周囲に溝６４を設け、半導体素子のダイボンディング部分にメサ状に盛り上げたメサ状接続部６３を設けている。この溝によりダイシング面３０に付着した半田がコレクタ配線部５３と接するのを防いでいる。
また、半導体素子のダイシング面３０とコレクタ配線部５３の間の距離が小さいと、逆バイアスが印加された際にエミッタ電極１０９とコレクタ配線部５３との間でダイシング面３０を介して逆方向耐圧よりも低い電圧で絶縁破壊してしまう。本実施例ではこの溝により、ダイシング面３０とその周辺のコレクタ配線部５３との距離を十分確保し、この間の絶縁破壊耐圧が半導体素子の逆方向耐圧以上になるようにしている。このために必要なダイシング面３０とその周辺のコレクタ配線部５３の間の最短距離は、レジンの絶縁破壊電界に依存する。本半導体装置の場合は耐圧が８ｋＶであるので、例えばこの間のレジンの絶縁破壊電界が約６０ｋV／ｃｍの場合はこのメサの高さは約１．５ｍｍでもよい。
メサ状接続部６３はコレクタ電極１０１とほぼ相似な平面形状にしているが、ｐ半導体支持体１１９よりも内側に存在するような大きさにすることが肝要である。これはダイボンディングおよびワイヤボンディング後の半導体素子に真空中でレジンを滴下塗布する際に、メサ状接続部６３と半導体素子の第１の凹部の間にガスが残留するのを避けるとともに、レジンが充満できるようにするためである。
次に、このようにして作製した本半導体素子および半導体装置の動作機構と主要な特性を以下に説明する。
まず、耐圧について説明する。コレクタ電極１０１の電位がエミッタ電極１０９の電位よりも高い、いわゆる順バイアス状態にすると、ｐボディ層１０５およびチャネル層１０６とで形成する主接合が逆バイアスされ、この主接合から空乏層がｐボディ層１０５およびチャネル層１０６側とｎドリフト層１０３側に拡がる。本実施例の場合では耐圧に該当する電圧が印加されても、空乏層がｐコレクタ層１０２に達しないように所定の低不純物濃度のドリフト層１０３を十分厚くしたいわゆるノンパンチスルーＩＧＢＴ構造にしてある。すなわち、本実施例のような不純物濃度のドリフト層の場合、概略１ｋＶの電圧印加で形成される空乏層厚さは１００μｍ程度と算出されるので、耐圧８ｋＶに該当する電圧が印加されると８００μｍ程度である。ドリフト層１０３の厚さは例えば約９６０μｍであるので、空乏層がｐコレクタ層１０２に達するまでには１６０μｍ程度の余裕がある。上記の電圧が印加された際、ターミネーション領域Ｂではチャネル１０６と接合端ｐボディ層１２６および第１ｐ連結層１１５とｎドリフト層１０３とで形成する接合や、第１ＪＴＥ１１２とドリフト層１０３とで形成する接合が逆バイアスされ空乏層が拡がってゆく。第１ＪＴＥ１１２と第２ＪＴＥ１１７間のドリフト層１０３の厚さは９００μｍ以上あるので、この場合も耐圧に該当する電圧が印加されても空乏層はｐコレクタ層１０２もしくは第２ＪＴＥ１１７に達しない。印加電圧が耐圧に該当する電圧に至ると空乏層内の最も電界強度が高い部分でなだれ降伏を起こす。この時の降伏電圧が順方向耐圧である。
一方、コレクタ電極１０１の電位がエミッタ電極１０９の電位よりも低い、いわゆる逆バイアス状態にすると、ｐコレクタ層１０２とドリフト層１０３で形成する接合が逆バイアスされ、空乏層が主にこの接合からｐボディ１０５側に広がるが、この場合も上記のようにドリフト層１０３が厚いので、耐圧に該当する電圧が印加されても空乏層はｐボディ層１０５に達しない。ターミネーション領域Ｂではｐ第２連結層１１８および第２ＪＴＥ１１７とｎドリフト層１０３とで形成される接合も逆バイアスされ空乏層が拡がってゆくが、やはり空乏層はｎドリフト層１０３が厚いので第１ＪＴＥ１１２に達しない。印加電圧が耐圧に該当する電圧に至ると、空乏層内の最も電界強度が高い部分でなだれ降伏を起こす。この時の降伏電圧が逆方向耐圧である。
本実施例の場合、典型的な順方向耐圧は約８．３〜８．７ｋＶ、逆方向耐圧は約８．５〜９．０ｋＶであった。上記のようなパッケージを用いて半田の量を適量にして実装したことが効を奏し、逆方向耐圧自体も上記のように妥当な値であると共に妥当なバラツキ範囲内に収まったと推定される。更に、室温で８ｋＶの逆方向電圧印加時のリーク電流はほとんどのＳｉ−ＩＧＢＴが３ｘ１０−４Ａ／ｃｍ２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。
測定温度を１２０℃の高温にした場合でも、ナノテクレジンの高耐熱性も寄与し、順逆両方向の電圧印加時のリーク電流は８ｋＶでほとんどのＳｉ−ＩＧＢＴが８ｘ１０−４Ａ／ｃｍ２以下であり、耐圧は約０．４ｋＶ程度ではあるがむしろ増加傾向にあった。
次に、オン特性について説明する。コレクタ電極１０１の電位がエミッタ電極１０９の電位よりも高い電圧（以下、Ｖｃｅ）を印加するいわゆる順バイアス状態においては、ゲート電極１１１にエミッタ電極１０９の電位よりも高いゲート電圧を印加すると、ゲート電圧が所定の閾値電圧以上の場合はＶｃｅを増大してゆくとビルトイン電圧に当る２．７Ｖ付近からＩＧＢＴがオンしコレクタ電極１０１からエミッタ電極１０９に向けて電流（以下、Ｉｃｅ）が流れる。
本実施例の場合、Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約７６ミリオーム・ｃｍ２である。微分オン抵抗とは、印加電圧がビルトイン電圧以上の電圧であり且つオン電流が流れている状態で、（オン電圧―ビルトイン電圧）をそのオン電圧で流れているオン電流で割り算して求めた抵抗である。このようにＳｉ−ＩＧＢＴの単位面積当たりの微分オン抵抗は８ｋＶ級のＳｉ−ＭＯＳＦＥＴの単位面積当たりの微分オン抵抗の理論値に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。
また、ターンオン時間は約５．２μｓ、ターンオフ時間は約８．５μｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。
図１２の公知例の構造の場合、素子をパッケージにダイボンディングやワイヤボンディングする際の熱および機械ストレスで、セル部（特にｐコレクタ層１０２）の端部からクラックや各種欠陥が発生し、リーク電流が増大したりキャリアの寿命が低減することが懸念された。しかし、半導体支持体によりセル端部が保護され、前記のように実装後のリーク電流やオン抵抗の顕著な増大はなく良好であった。
また、逆バイアス試験や稼働試験でも、印加電圧に依存しないほぼ一定の飽和したリーク電流であるチャネル性のリーク電流は発生しなかった。これは、第１凹部が深いのでその底部と半田との距離を離すことができたことにより、半田を介する電界効果による第１凹部の底部におけるチャネルの発生を抑制できたことに依ると推定される。
このように本実施例の構造により半導体素子および半導体装置の高い逆阻止耐圧を実現できると共に、深い第１凹部により半田を介する電界効果によるチャネル形成を抑制でき且つ半導体支持体により実装時のストレスを低減できるので、稼働時も含めてチャネルの形成と拡張を抑制でき且つ各種欠陥の発生と増殖を抑制でき、逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置の高性能化と高信頼化、量産性の向上が実現できる。
本発明になる第２の実施例は、実施例１と同様の８ｋＶ級高耐圧ノンパンチスルー型逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置であり、実施例１に比べて、高い逆方向耐圧を歩留まり良く安定して実現することにより量産性の向上と信頼性の向上を図ったものである。
図４は本実施例の逆阻止ＩＧＢＴ半導体素子の主要断面図（実施例１のＡ、Ｂ領域に該当）を示す。本逆阻止ＩＧＢＴ半導体素子の一方の主表面側の平面形状は実施例１とほぼ同様である。また、断面も以下の２点を除けば、実施例１と構造すなわち各層の不純物濃度や厚さおよび幅等がほぼ同じである。１点目は分断されたｐコレクタ層から構成されるｐ半導体支持体２１９の形状がメサ状であり、ダイシング端面２３０までのメサ底面２２１も含めて全体が絶縁膜２２０で被覆されている点である。２点目はｐ半導体支持体２１９とドリフト層２０３との間に高濃度のイオン打込みで形成した第２のｎチャネルストッパ２２２が設けられている点である。なお、逆阻止ＩＧＢＴ半導体装置の断面構成も図３の実施例１とほぼ同様である。
このｎチャネルストッパ２２２は実施例１の製作プロセスにおいて、ｐコレクタ層２０２の拡散に先立って、公知の手法で選択的に高濃度の燐をイオン打込みした後に拡散処理を施すことによって形成されるものである。また本実施例の絶縁膜２２０で被覆されたｐ半導体支持体２１９は、実施例１の製作プロセスにおいて、第１の凹部２１６をドライエッチングにより形成する工程で、ｐ半導体支持体２１９のダイシング端面側もドライエッチングすることにより同時に形成されるものである。
第１の実施例においては、ダイボンディングのスクラブの際に半田が半導体素子のダイシング面３０の接合部に付着する場合があった。この場合は初期の段階もしくは稼働中に接合短絡を起こし、順バイアス時にはｐコレクタ層１０２からのキャリアの注入が損なわれるし、逆バイアス時には逆方向耐圧が喪失されてしまうので、歩留まりが低下し量産性が低下するとともに信頼性も損なわれていた。
本実施例では上記のように、絶縁膜２２０で被覆されたｐ半導体支持体２１９を設けることにより、ダイボンディングのスクラブの際に半田が直接接合部に付着するのを避けることができる。また、ｐ半導体支持体２１９をメサ形状にすることにより、ダイシング面３０とコレクタ配線部５３間の絶縁距離をほぼ第１の凹部の深さ分だけ大きくできるのでこの間の絶縁破壊電圧をより高くできる。これらの結果、高い逆方向耐圧をより安定的に実現できる。
また第１の実施例においては、逆バイアス時にコレクタ配線部５３のメサ状接続部６３の電界効果により、半導体素子の凹部１１６においてｎドリフト層１０３が露出するＳｉ界面部分１５０にチャネルが形成されることがあった。この結果、このチャネルを介してｐコレクタ１０２の負電位が伝わってｐ半導体支持体１１９の電位が高い負電位になり、ドリフト層１０３との間の接合が逆バイアスされ、ダイシング面３０の接合端でリーク電流の発生やなだれ降伏を生じてしまい量産性の低下を招いた。
第１の凹部１１６の保護用絶縁膜１２０の表面に汚れが付着している場合は、このチャネルの発生がより顕著であり、初期段階では良好でも稼働中にリーク電流の増大をまねいて耐圧が低下し信頼性の低下を招いた。
本実施例では、上記のように高濃度の第２のｎチャネルストッパ２２２を設けることのより、逆バイアス印加時に第１の凹部２１６のｎドリフト層２０３が露出面に誘起されるチャネルとｐ半導体支持体２１９とが接続するのを阻止している。すなわち、本実施例において逆バイアスが印加されると、実施例１と同様に、第１の凹部２１６にｎドリフト層２０３が露出するＳｉ界面２５０にチャネルが誘起されるが、第２のｎチャネルストッパ２２２の不純物濃度は誘起されるチャネルの正の電荷の濃度よりも高濃度なのでｐ反転されず、チャネルがｐ半導体支持体２１９に連結するのをストップでき、高い逆方向耐圧を安定的に実現できる。
本実施例において、ｐコレクタ層２０２は不純物濃度が約１ｘ１０１９ｃｍ−３で厚さが約３０μｍ、ｎドリフト層２０３は不純物濃度が約１．５ｘ１０１３ｃｍ−３で厚さが９６０μｍ、第１の凹部２１６は深さが５０μｍで底部の幅が約１９００μｍ、第２のチャネルストッパ２２２は、不純物濃度が約１ｘ１０１８ｃｍ−３であってもよい。
本実施例になる半導体装置では実施例１の典型的な半導体装置の特性に比べて、リーク電流に顕著な改善が見られた。すなわち、室温で８ｋＶの逆方向電圧印加時のリーク電流はほとんど５ｘ１０−５Ａ／ｃｍ２以下であり、高温でも実施例１に比べて大幅に低減した。その他の初期特性は実施例１とほぼ同等であった。また、逆バイアス試験や設備に組み込んだ稼働試験中に、逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするＳｉ−ＩＧＢＴを大幅に低減できた。
このように本実施例の構造により、実施例１の効果に加えて、絶縁膜で被覆されたｐ半導体支持体２１９と第２のｎチャネルストッパ層２２２とにより逆阻止Ｓｉ−ＩＧＢＴ半導体装置の高い逆方向耐圧を安定して実現でき、量産性と信頼性を向上できる。
本発明になる第３の実施例は、実施例２と同様の８ｋＶ級高耐圧ノンパンチスルー型逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置であり、実施例２の一方の主表面の主接合をプレーナ構造にすることにより製作を容易にし、量産性の向上を図ったものである。
本実施例の逆阻止ＩＧＢＴ半導体素子は正方形であり、サイズは約１５ｍｍｘ１５ｍｍである。セルの形状はストライブである。セルの長手方向と直角な断面の構成は、図１の実施例１の断面図においてＸ-Ｙ線を中心線とし左右対称にした断面構成となる。図５は本実施例の逆阻止ＩＧＢＴ半導体素子の主要断面図（実施例１のＡ、Ｂ領域に該当）を示す。なお、正方形の活性領域の周りはターミネーション領域Ｂが額縁状に取り囲んでいる。
本逆阻止ＩＧＢＴ半導体素子は、上記のように形状が正方形であることと以下の相違点とを除けば、実施例２と断面構造すなわち各層の不純物濃度や厚さおよび幅等がほぼ同じである。相違点は一方の主表面において、凸部を形成しないで２ゾーン構成の第１のＪＴＥ２６２を設け、接合端ｐボディ層２７６との間を第１のｐ連結層２６５で電気的に連結することにより、主接合をプレーナ構造にした点である。なお、本実施例の逆阻止ＩＧＢＴ半導体装置の断面構成は図３の実施例１とほぼ同様である。
ターミネーションは、一方の主表面に凸部が形成されておらず且つ接合端ｐボディ層２７６と２ゾーン構成の第１のＪＴＥ２６２が第１のｐ連結層２６５で連結されているので、典型的なＪＴＥとして機能し高い電界緩和効果を示す。第１のｐ連結層２６５の不純物濃度は、第１のＪＴＥの高濃度のゾーンの不純物濃度以下である方が好ましく、低濃度のゾーンと同じ不純物濃度でもよい。すなわち、約１．０ｘ１０１７ｃｍ−３でもよい。
本実施例の半導体素子は実施例１の製作プロセスにおいて、ドライエッチングによる凸部１５の形成関連の工程を省くことによって容易に形成できる。この結果、製作プロセスを簡略化できるうえに、ドライエッチング用のマスク形成工程も省くことができ且つドライエッチングによる各種ダメージも生じないので、歩留まりも向上し量産性を向上できる。
本実施例になる半導体素子および半導体装置では実施例１の典型的な半導体装置の特性に比べて、リーク電流はほぼ同等であった。すなわち、室温で８ｋＶの逆方向電圧印加時のリーク電流はほとんど５ｘ１０−５Ａ／ｃｍ２以下であった。その他のオン特性も実施例１とほぼ同等であった。また、逆バイアス試験や設備に組み込んだ稼働試験中に、逆バイアス時のリーク電流が異常に大きくなったり、逆方向耐圧が低減してしまったりするＳｉ−ＩＧＢＴ半導体装置も実施例１に比べてほぼ同等に低減できた。
このように本実施例の構造により、実施例２の効果に加えて、エッチングにより凸部を形成する半導体素子の製作工程を省略できることにより量産性の向上を実現できる。
本発明になる第４の実施例は８ｋＶ級高耐圧ノンパンチスルー型逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置であり、主に実施例１に比べて、高い逆方向耐圧の安定的実現とターンオフ時のスイッチング特性の改良とを図ったものである。本半導体素子は実施例３と同様の正方形状であり、サイズは約１５ｍｍｘ１５ｍｍである。図６に断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。
本逆阻止ＩＧＢＴ半導体素子は、ｐコレクタ層３０２とｎドリフト層３０３の間にｎバッファー層３２２を介在させている点、第１の凹部によってｎバッファー層３２２から分断されたｐ半導体支持体３１９の下のｎバッファー層３２３を第２のチャネルストッパの一部として活用する点、ｐ半導体支持体３１９を２段構成にしてｐ半導体支持体３１９の高さを高くしている点を除けば、実施例２と断面構造すなわち各層の不純物濃度や厚さおよび幅等はほぼ同じである。なお、本実施例の逆阻止ＩＧＢＴ半導体装置の断面構成は図３の実施例１とほぼ同様である。
ｎバッファー層３２２は実施例２の製作プロセスにおいて、ｎチャネルストッパ２２２（本実施例では３２４に該当）の形成に先立って、ｎ基板の他方の表面全面に燐をイオン打込みした後に拡散処理を施すことによって形成できる。
また、本実施例の２段構成のｐ半導体支持体３１９は、実施例２の製作プロセスにおいて第１の凹部２１６を形成する前に第１の凹部形成と同様のプロセスを用いて第２の凹部３２４を形成し、その後に第１の凹部３１６を形成することによって形成できる。
ｎバッファー層３２２は順バイアス時にｐコレクタ層３０２から注入される正孔の注入量を抑制することにより、ターンオフ時にドリフト層３０３内に残る残存キャリアの量を適正化し、ターンオフ時間を低減させてターンオフ損失を低減する機能をもつものである。しかし、オン時の正孔の注入量が大幅に抑制されるとオン電圧が増加してしまい定常オン損失が大きくなるので、ｎバッファー層３２２の不純物濃度や厚さを適正化しトータルの損失が低減できるようにすることが肝要である。本実施例の逆阻止ＩＧＢＴ半導体素子はノンパンチスルー構造なのでｎドリフト層３０３が厚いため、順方向耐圧に相当する電圧印加時の空乏層はこのｎバッファー層３２２には達しない。このため、順バイアス時には空乏層の広がりをストップさせる層としての機能は持たなくてよく、定常オン損失とターンオフ損失のバランスに注目して適正化すればよいが、逆バイアス時に逆方向耐圧を損ねないようにその不純物濃度や厚さを抑制する必要がある。このような機能を持つｎバッファー層３２２は、例えば、不純物濃度が約１ｘ１０１６ｃｍ−３、厚さが６μｍであってもよい。
分断されたｎバッファー層３２３とチャネルストッパ３２４とは第２のチャネルストッパとして機能する。その動作は実施例２の第２のｎチャネルストッパ層２２２と同じであるので説明は省略するが、ｎバッファー層３２３とチャネルストッパ３２４の不純物濃度が重畳されるのでより大きなチャネルの阻止能力がある。また、より強い電界効果により第１の凹部底面に露出するｎバッファー層３２３の表面がｐ反転した場合でも、これに接触するチャネルストッパ３２４部分の電界をｎバッファー層３２３の反転部分に印加されている電圧相当分だけ低減できるので、逆耐圧が低下するのを抑制できる。このため実施例２と同等以上に高い逆方向耐圧の安定的実現と信頼性の改良に効果的であった。
本半導体装置においてはｐコレクタ電極３０１をコレクタ配線部のメサ状接続部に半田付けした後には、コレクタ配線部はｐコレクタ電極３０１と同電位になる。このため高い逆方向耐圧を実現するためには、このコレクタ配線部と半導体素子のダイシング面３３０におけるｎドリフト層露出部間の絶縁距離を大きくしこの間の絶縁破壊電圧を大きくすることが肝要である。本実施例の２段構成のｐ半導体支持体３１９は、ＩＧＢＴセルのドリフト層３０３を耐圧に見合う所定の厚さに維持したまま、１段構成の実施例２および３に比べて第２の凹部３２４の深さ分だけこの絶縁距離を更に大きくできる。この結果、素子特性を犠牲にすることなく絶縁破壊電圧を更に大きくできる。
本実施例の半導体素子はノンパンチスルー構造ではあるが、オン特性やターンオフ特性を損ねないようにするために、耐圧８ｋＶに対するマージンを低減してｎドリフト層３０３を前記実施例に比べて薄くしている。またｐコレクタ層３０２の厚さや第１の凹部３１６の深さは実施例１と同じであり、例えば第１の凹部３１６の深さは５０μｍ、第２の凹部３４２の深さは６０μｍｎでもよい。また、ｐコレクタ層３０２は不純物濃度が約１ｘ１０１９ｃｍ−３で厚さが約３０μｍ、ｎドリフト層３０３は不純物濃度が約１．５ｘ１０１３ｃｍ−３で厚さが９６０μｍであってもよい。
しかし、コレクタ電極３０１と半導体支持体３１９にはコレクタ電極３０１の厚さを考慮しても第２の凹部３４２の深さに相当する６０μｍ程度の高さの差分が存在する。そこで、本実施例ではパッケージに半導体素子をダイボンディングする際には、パッケージのコレクタ配線部のメサ状接続部に、コレクタ電極３０１とほぼ同じ形状で前記高さの差分に相当する約６０μｍの厚さをもつ中間金属電極を半田付けし、その上に半導体素子のコレクタ電極３０１を半田付けするようにし高さの差分を解消している。半導体素子の厚さや中間電極の厚さ等のバラツキは半田の量を若干多目にすることにより半田溶融時に解消している。この結果、コレクタ配線部とダイシング面３３０におけるｎドリフト層の露出部との間の絶縁距離を上記のように第２の凹部の深さ分だけ大きくできるので、高い逆方向耐圧をより安定的に実現できる。
本実施例の場合、典型的な順方向耐圧は実施例１と同様であったが、逆方向耐圧は約８．１〜８．５ｋＶであった。Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約８３ミリオーム・ｃｍ２であり少し増大しているが、ターンオフ時間は７．２μｓと短くターンオフ損失が低減できた。
このように本実施例の構造により、実施例１の効果に加えて、ｎバッファー層３２２により損失の大幅な低減ができるとともに、第２のチャネルストッパ３２３および３２４と２段構成の半導体支持体３１９および中間金属電極とにより高い逆方向耐圧の実現や信頼性の向上が達成できる。
本発明になる第５の実施例は１０ｋＶ級高耐圧ノンパンチスルー型逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置であり、主に低オン電圧化と逆方向耐圧の高信頼化を図ったものである。本半導体素子は実施例４と同様の正方形状であり、サイズは約１３ｍｍｘ１３ｍｍである。図７に断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。
本逆阻止ＩＧＢＴ半導体素子は、第４実施例に比べて、より高耐圧に対応した構造諸元値にしている点やｐ半導体支持体４１９が１段構成である点に加えて、ｐボディ層４０５およびチャネル層４０６とｎドリフト層４０３の間にｎ電荷蓄積層４０４を介在させている点、第１の凹部４１６内に無機絶縁物４２９を設けている点を除けば実施例２と断面構造すなわち各層の不純物濃度や厚さおよび幅等がほぼ同じである。また、本実施例の逆阻止ＩＧＢＴ半導体装置の断面構成は実施例１とほぼ同様である。
ｎ電荷蓄積層４０４は実施例３の製作プロセスにおいて、ｐボディ層４０５の形成に先立ち、形成後のｐボディ層を内蔵するように選択的に燐をイオン打込みし拡散処理を施すことにより形成できる。
また、無機絶縁物４２９は、ゲート酸化膜上のポリシリコンのゲート電極３１１形成後に低融点ガラス等を第１の凹部内に充填し溶融させることにより形成できる。この場合は、その後のエミッタ電極やコレクタ電極などの金属電極形成時の熱処理などで溶融しない融点の材料を用いることが肝要である。
ｎ電荷蓄積層４０４は順バイアス時にｐコレクタ層４０２からｎドリフト層４０３に注入される正孔がｐボディ層４０５層に流入するのを抑制することにより、ｎ電荷蓄積層４０４周辺のｎドリフト層４０３内に正孔を蓄積し正孔濃度を高くする機能をもつものである。これにより、オン時にｎ電荷蓄積層４０４周辺のｎドリフト層４０３内で伝導度変調が一段と進行し、内部抵抗が著しく低くなりオン電圧を低減できる。
本実施例において、ｐコレクタ層４０２は不純物濃度が約１ｘ１０１９ｃｍ−３で厚さが約３０μｍ、ｎバッファー層４２２は不純物濃度が約１ｘ１０１６ｃｍ−３、厚さが２５μｍ、ｎドリフト層４０３は不純物濃度が約１．５ｘ１０１３ｃｍ−３で厚さが１２２０μｍ、第１の凹部２１６は深さが６５μｍ、第２のチャネルストッパ４２４は、不純物濃度が約１ｘ１０１８ｃｍ−３で、ｎ電荷蓄積層４０４は不純物濃度が約７ｘ１０１５ｃｍ−３、厚さが約６μｍであってもよい。
コレクタ電極４０１を半田付けしたパッケージのコレクタ配線部のメサ状接続部は第１の凹部４１６に対向してその下にも延在するため、高耐圧化に伴い第１の凹部底面のＪＴＥ表面とｎドリフト層露出面４５０に及ぼす電界が増大する。すなわち、逆バイアス時にはコレクタ配線部の低い電位により、第１の凹部底面に露出するｎドリフト層部分４５０にかかる電界により正電荷が誘起されチャネルが発生する。電界が増大すると誘起される正電荷が増加しチャネルの抵抗が下がる。またＪＴＥ表面部にも正電荷が誘起されＪＴＥの電界緩和分布が崩れてしまう。これらの結果、例えばｎチャネルストッパ４２３がｐ反転した際、チャネルストッパ４２４での電界が極端に増加し逆方向耐圧が損ねられる場合がある。また、逆バイアスが印加される累積時間が増すとともに界面の固定電荷が増大してゆく場合も多く、逆方向耐圧が徐々に低下してゆき信頼性が損ねられることもある。
低融点ガラス等の無機絶縁物４２９は比較的深い第１の凹部４１６内に充填しパッシベーション膜４２０よりも厚く形成できるので、第１の凹部底面に及ぼされる電界を低下できるため、このような電界効果による信頼性の低下を抑制できる。
次に、本実施例のオン特性について説明する。
Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約８８ミリオーム・ｃｍ２であり、８ｋＶ級のＳｉ−ＭＯＳＦＥＴの単位面積当たりのオン抵抗の理論値に比べてもかなり低く、十分な伝導度変調がなされていることがあきらかであり、オン電力損失も十分少なくできている。また、ターンオン時間は６．２μｓ、ターンオフ時間は９．６μｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。
このように本実施例の構造により、実施例１，３，４の効果に加えて、ｎ電荷蓄積層４０４により損失の大幅な低減ができるとともに、第１の凹部内に充填する無機絶縁物４２９により信頼性の向上を達成できる。
本発明になる第６の実施例は６ｋＶ級高耐圧逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置である。本半導体素子は前記実施例と同様の正方形状であり、サイズは１４ｍｍｘ１４ｍｍである。図８にその断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。本実施例では、実施例５のｎ電荷蓄積層と同様の機能を持つｎ電流拡大層５０４を設け、且つパンチスルー構造と新規な電界効果型ターミネーションとを採用し、順逆両方向の高耐圧の実現と特性の大幅改善とを同時に図っている。
なお図示していないが、電界効果型ターミネーションがより効果的に機能するように、第１のパッシベーション膜は少なくとも電流拡大層５０４とドリフト層５０３の凸部斜面露出面上では局部的に薄くして絶縁膜５２４を構成しており、第２のパッシベーション膜５２０も少なくともバッファー層とドリフト層の第１の凹部斜面露出面上では局部的に薄くせしめて絶縁膜５２５を構成している。これらの絶縁膜５２４と５２５は多層構成にしたパッシベーション膜中の酸化膜で構成してもよい。
また、本実施例の半導体素子はコレクタ電極５０１とその縁部との間に第２のパッシベーション絶縁膜５２０の厚さ相当の高さの差があるが、パッケージにダイボンディングして逆阻止ＩＧＢＴ半導体装置を構成する際に、半田の量を若干多目にすることにより半田溶融時に解消できる。この点を除けば本実施例の半導体装置の断面構成は実施例１とほぼ同様である。
まず、本実施例の構成と動作機構を説明する。
ｎ電流拡大層５０４は、順バイアス時にｐコレクタ層５０２からｎドリフト層５０３に注入される正孔がｐボディ層５０５に流入するのを抑制することにより、ｎ電流拡大層５０４の周辺のｎドリフト層５０３内に正孔を蓄積し正孔濃度を高くする機能をもつものである。これにより、オン時にｎ電流拡大層５０４周辺のｎドリフト層５０３内で伝導度変調が一段と進行し、内部抵抗が低くなりオン電圧を低減できる。
また本実施例の半導体素子ではパンチスルー型構造を採用している。すなわち、ノンパンチスルー構造に比べてｎドリフト層５０３の厚さを大幅に薄くして、オン時のオン電圧を低減するとともにターンオフ時の残留キャリアも低減しＩＧＢＴの損失の大幅な低減を図っている。一方、順方向耐圧に相当する高電圧印加時には、ＩＧＢＴセル部においては、ｎ電流拡大層５０４のｐボディ周辺とｎドリフト層５０３とをほぼ完全に空乏化させ、更に延びた空乏層がｎバッファー層５２２内でストップするようにして高耐圧を実現している。また、逆方向耐圧に相当する高電圧印加時には、ｎバッファー層５２２とｎドリフト層５０３とをほぼ完全に空乏化させ、空乏層がｎ電流拡大層５０４内でストップするようにし高耐圧を実現している。
ＩＧＢＴ半導体素子の両主表面のターミネーション部においては、ＪＴＥを基本とした電界効果型ターミネーションを採用し順逆両方向の高耐圧を実現している。すなわち、第１のＪＴＥ５１２はｎ電流拡大層５０４とｎドリフト層５０３とにより接合端ｐボディ層５２６から隔離され電気的に分断されている。また、第２のＪＴＥ５１７はｎバッファー層５２２とｎドリフト層５０３とにより接合端ｐコレクタ層５２８から隔離され電気的に分断されている。一方、酸化絶縁膜５２４を介してエミッタ主電極に連結された接合端ｐボディ電極５２７を、凸部の斜面に露出したｎ電流拡大層５０４およびｎドリフト層５０３と第１のＪＴＥ５１２端部との上にまで延在させるとともに、酸化絶縁膜５２５を介してコレクタ主電極５０１を第１の凹部５１６の斜面に露出したｎバッファー層５２２およびｎドリフト層５０３と第２のＪＴＥ５１７端部との上にまで延在させている。
これにより、高い順方向電圧印加時には、凸部斜面のｎ電流拡大層５０４とｎドリフト層５０３の表面がエミッタ主電極５０９の低い電位による電界効果でｐ層に反転してｐ第１連結層を形成し、接合端ｐボディ層５２６と第１のＪＴＥ５１２とを連結する。この結果、これらはメサＪＴＥターミネーションとして有効に機能し、著しい電界緩和がなされる。一方、第１の凹部５１６の斜面のｎバッファー層５２２とｎドリフト層５０３の表面は、その上に延在しているコレクタ主電極５０１の高い電位による電界効果でｎ蓄積層となり、第２のＪＴＥ５１７が接合端ｐコレクタ層５２８から電気的により強固に分断される。この結果、耐圧に相当する高い順方向電圧が印加されて、第１のＪＴＥ５１２から拡がる空乏層で第１のＪＴＥ５１２と第２のＪＴＥ５１７がパンチスルーしても、第２のＪＴＥと接触するｎバッファー層５２２内でこの空乏層はストップさせられる。また、ＩＧＢＴセル部Ａにおいてはｐボディ層５０５から拡がる空乏層がｎドリフト層５０３をパンチスルーするが、ｎバッファー層５２２内でストップさせられる。このようにして、高い順方向耐圧が達成される。
また、逆方向電圧印加時には、第１凹部５１６の斜面のｎバッファー層５２２とｎドリフト層５０３の表面はコレクタ主電極５０１の低い電位による電界効果でｐ層に反転してｐ第２連結層を形成し、接合端ｐコレクタ層５２８と第２のＪＴＥ５１７を連結する。この結果、これらはメサＪＴＥターミネーションとして有効に機能し、著しい電界緩和がなされる。また一方の主表面側の凸部斜面のｎ電流拡大層５０４とドリフト層５０３の表面はエミッタ主電極５０９の高い電位による電界効果でｎ蓄積層となり、第１のＪＴＥ５１２は接合端ｐボディ層５２６から電気的により強固に分断される。この結果、耐圧に相当する高い逆方向電圧が印加されて第２のＪＴＥ５１７から拡がる空乏層により第２のＪＴＥ５１７と第１のＪＴＥ５１２がパンチスルーしても、第１のＪＴＥ５１２と接触する部分のｎ電流拡大層５０４の内でこの空乏層がストップさせられる。また、セル部Ａにおいてはｐコレクタ５０２から拡がる空乏層でｎドリフト層５０３がパンチスルーするが、空乏層はｎ電流拡大層５０４内でストップさせられる。このようにして、高い逆方向耐圧が達成される。
なお当然ながら、前記の実施例と同様に本実施例の半導体装置においても、コレクタ配線部の溝とｐ半導体支持体５１９によりダイシング面５３０とその周辺のコレクタ配線部との距離は十分確保されており、この間の絶縁破壊耐圧が半導体素子の逆方向耐圧以上にできている。
以上のように、新規な電界効果型ターミネーションにより、パンチスルー型Ｓｉ−ＩＧＢＴ半導体素子および半導体装置の順逆両方向の高耐圧を達成している。これらの電界効果型ターミネーションはオン特性に影響することはほとんどない。すなわち、順方向電圧印加状態でゲート電極に閾値電圧以上のゲート電圧を印加することにより、実施例１と同様にオン電流を流すことができる。
次に、本実施例の構造と素子特性を説明する。
本実施例においては例えば、ｐコレクタ層５０２は不純物濃度が約２ｘ１０１８ｃｍ−３で厚さが約２５μｍ、ｎバッファー層５２２は約１．５ｘ１０１６ｃｍ−３で厚さが約１５μｍ、ドリフト層５０３は不純物濃度が約７ｘ１０１２ｃｍ−３で厚さが６１５μｍ、ｎ電流拡大層５０４は不純物濃度が約１．２ｘ１０１６ｃｍ−３でもよい。コンタクト層やｎエミッタ層５０７、ｐボディ層５０５、チャネル部５０６の構造は実施例１とほぼ同じである。またセルの幅は約１０５μｍでもよく、ゲート酸化膜５１０の厚さは約５００オングストロームでもよい。また、場合によってはｎ電流拡大層５０４およびｎバッファー層５２２の凸部斜面および第１の凹部斜面への露出面が、電界効果により確実にｐ反転しｐ連結層を形成しやすくするために、低濃度のアルミニュームを打込んでこれらの露出面の不純物濃度を調整しキャリア濃度を適正化してもよい。
一方、凸部の高さは約１０μｍでもよい。第１のＪＴＥ５１２は２ゾーンに分割されており、斜面に近いゾーンは不純物濃度が約１ｘ１０１７ｃｍ−３で幅が約８００μｍ、斜面から遠いゾーンは不純物濃度が約１．８ｘ１０１７ｃｍ−３、で幅が約５００μｍでもよい。第１のｎチャネルストッパー層５１３の構造は実施例１と同様であり、第１ＪＴＥ５１２と第１のｎチャネルストッパー層５１３間の距離は約３００μｍでもよい。エミッタ主電極５０９とメサ斜面の間の絶縁膜５２４の厚さは約７５０ｎｍでもよく、第１のｎチャネルストッパー５１３と端部を除いた第１ＪＴＥ５１２との上のパッシべーション膜厚は約４．０μｍでもよい。
更に、ターミネーション部Ｂの他方の主表面の第１凹部５１６は深さ４５μｍでもよく、第２ＪＴＥ５１７の構造は第１ＪＴＥ５１２とほぼ同じである。コレクタ主電極５０１と第１凹部斜面の間の絶縁膜５２５の厚さも約７５０ｎｍでもよく、端部を除いた第２ＪＴＥ５１７およびｐ半導体支持体５１９の上のパッシべーション膜５２０の厚さは約４．０μｍでもよい。なお、第１および第２のＪＴＥ上の接合端ｐボディ電極５２７および接合端ｐコレクタ電極の端は、この端部での電界集中を緩和するために厚いパッシべーション膜上で終端するのが好ましい。
本実施例の場合、典型的な順方向耐圧は約６．４〜６．８ｋＶ、逆方向耐圧は約６．５〜６．９ｋＶであった。
更に、室温で６ｋＶの逆方向電圧印加時のリーク電流はほとんど６ｘ１０−５Ａ／ｃｍ２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。
また、Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約４６ミリオーム・ｃｍ２であり、６ｋＶ級のＳｉ−ＭＯＳＦＥＴの単位面積当たりの微分オン抵抗の理論値に比べてかなり低く、バイポーラデバイスに特有の伝導度変調が十分なされていることが判るし、電力損失が十分少なくできている。
また、ターンオン時間は４．３μｓ、ターンオフ時間は５．８μｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。
特許文献１に開示の公知例の構造の場合、半導体素子をパッケージにダイボンディングする際の機械ストレスでｐコレクタ層にクラックや各種欠陥の発生することが懸念された。しかし、本実施例ではｐ半導体支持体５１９が効を奏し、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。また本実施例の構造により、パンチスルー構造を採用できるので、高い順逆両方向の素子耐圧と良好な素子特性とを同時に達成できる。更に他の実施例と同様に深い第１の凹部および第２のチャネルストッパ５２３も活用できるので、稼働時の半田からの電界効果および汚れなどを介する電界効果で誘起されるチャネルの悪影響を大幅に緩和できる。
このように本実施例の構造により、実施例１および２および４の効果に加えて、電界効果型ターミネーションによりパンチスルー構造を適用でき、更に大幅な逆阻止Ｓｉ−ＩＧＢＴ半導体素子および半導体装置の性能の向上を達成できる。
本発明になる第７の実施例は、８ｋＶ級ノンパンチスルー型逆阻止Ｓｉ−ＧＣＴ（Ｇａｔｅ Ｃｏｍｍｕｔａｔｅｄ Ｔｈｙｒｉｓｉｔｏｒ）半導体素子および半導体装置である。一般に、ＧＣＴ半導体素子はＩＧＢＴ半導体素子よりも伝導度変調が大きくできるため、高電流密度においてスイッチング速度はやや長くなるがオン電圧を小さくできるという特徴がある。図９にＧＣＴ半導体素子の断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。本逆阻止Ｓｉ-ＧＣＴ半導体素子は１６ｍｍｘ１６ｍｍの正方形であり、ＧＣＴの活性領域の外周部にはターミネーション領域Ｂが額縁状に設けられ、その内部の活性領域には長方形状のＧＣＴセルＡが多数並列接続して設けられている。


セルは他方の主表面側から一方の主表面に向かってアノード電極６０１、ｐ＋エミッタ層６０２、ｎバッファー層６０４、ｎ-ドリフト層６０３、ｐベース層６０５、ｎ＋エミッタ層６０６、カソード電極６０７の順に積層されている。本実施例においては例えば、セルＡの幅は７８μｍ、ｎ＋エミッタ層の幅は５０μｍであってもよい。ｎ＋エミッタ層間は凹部になっており、その幅は２８μｍであってもよい。凹部の底にはｐベース層６０５が露出している。ｎ＋エミッタ層６０６およびｐベース層６０５上には各々カソード電極６０７とゲート電極６０８が設けられており、ｐ＋エミッタ層６０２にはアノード電極６０１が設けられている。ｐ＋エミッタ層６０２の不純物濃度は５ｘ１０１８ｃｍ−３で厚さが３０μｍ、ｎバッファー層６０４の不純物濃度は１ｘ１０１６ｃｍ−３で厚さが２０μｍ、ｎ-ドリフト層６０３の不純物濃度は１．５ｘ１０１３ｃｍ−３で厚さが９４５μｍ、ｐベース層６０５の不純物濃度は５ｘ１０１７ｃｍ−３で厚さが２５μｍ、ｎ＋エミッタ層６０６の不純物濃度は５ｘ１０１９ｃｍ−３で厚さが１５μｍであってもよい。
一方の主表面に形成した第１のターミネーション６１２と他方の主表面の第１凹部６１６に形成した第２のターミネーション６１７は２ゾーン構成であり、不純物濃度や幅は実施例１とほぼ同じである。なお実施例４と同様に、第１凹部６１６により分断されたｐエミッタ層はｐ半導体支持体６１９として機能する。また、チャネルストッパ６２４と第１凹部６１６により分断されたｎバッファー層６０４とは、第２のチャネルストッパとして機能する。第１凹部６１６の深さは５５μｍであってもよい。
本実施例のＧＣＴ半導体装置の断面構成は、半導体素子がＧＣＴである点を除けば図３の実施例１の断面構成とほぼ同じである。
本実施例の動作機構と特性を説明する。まず、耐圧について説明する。アノード電極６０１の電位がカソード電極６０７の電位よりも高い、いわゆる順バイアスにすると、ｐベース層６０５および接合端ｐベース層６２６とｎドリフト層６０３で形成する主接合および第１ＪＴＥ６１２とｎ-ドリフト層６０３とで形成する接合が逆バイアスされる。そして、これらの接合から空乏層がｎドリフト層６０３側に拡がる一方、第１ＪＴＥ６１２が上記主接合の端部の電界を緩和する。本実施例の場合は、耐圧に該当する順電圧が印加されても、空乏層が第２ＪＴＥ６１７およびｎバッファー層６０４に達しないようにｎ-ドリフト層６０３を十分厚くしたいわゆるノンパンチスルー構造にしてあるので高い順方向耐圧が達成される。またアノード電極６０１の電位がカソード電極６０７の電位よりも低い、いわゆる逆バイアスにすると、ｐ＋エミッタ層６０２および接合端ｐ＋エミッタ層７２８とｎバッファー層６０４とで形成する主接合および第２ＪＴＥ６１７とｎ-ドリフト層６０３とで形成する接合とが逆バイアスされ、これらの接合から空乏層がｎ-ドリフト層６０３側に拡がる。ｐエミッタ６０２および接合端ｐ＋エミッタ層６２８と主接合を形成するｎバッファー層６０４は薄いので比較的低い逆バイアスで完全に空乏化してしまうため、空乏層はｎドリフト層６０３内に侵入して拡がる一方、第２ＪＴＥ６１７がこの主接合端の電界を緩和する。耐圧に該当する逆電圧が印加されても、上記のようにドリフト層６０３は十分厚くしており、空乏層が第１ＪＴＥ６１２およびｐベース層６０５に達することはなく高い逆方向耐圧が達成される。
本実施例の場合、典型的な順方向耐圧は約８．５〜８．９ｋＶ、逆方向耐圧は約８．６〜８．２ｋＶであり、妥当な耐圧であった。更に、室温で８ｋＶの逆方向電圧印加時のリーク電流はほとんど７ｘ１０−５Ａ／ｃｍ２以下であり、順方向電圧印加時の場合とほぼ同等の低い値であり良好な逆阻止構造が実現できていることが判る。
次に、本実施例のターンオン特性について説明する。ＧＣＴ半導体装置を順バイアス状態にした状態で、ゲート電極６０８にカソード電極６０６の電位よりも高いゲート電圧を印加してゲート電流を流し所定の閾値電流以上に大きくすると、アノード電極６０１とカソード電極６０７間の印加電圧（以下、Ｖａｋと表示）が約０．７Ｖ以上ではスイッチングしてアノード電極からカソード電極に向けてオン電流（以下、Ｉakと）が流れる。
本実施例の場合、Ｖｃｅ＝５Ｖにおける単位面積当たりのオン電流密度は５５Ａ／ｃｍ２である。市販の６ｋＶ耐圧のＧＣＴの場合は、耐圧が低く逆阻止能力がないにもかかわらずＶｃｅ＝５Ｖにおけるオン電流密度は４０〜４５Ａ／ｃｍ２と低い。また、単位面積当たりの微分オン抵抗は約３２ミリオーム・ｃｍ２であり、同耐圧のＳｉ-ＩＧＢＴよりも低く、伝導度変調が更に十分なされていることが判る。
次に、アノード電極６０１からカソード電極６０７に流れているオン電流を遮断する際のターンオフ特性について説明する。ターンオフの際にはゲート電極６０６にカソード電極６０７よりも低いゲート電圧を印加して、カソード電極に流れている通電電流の全てを瞬時にゲート電極６０６側に流す。これにより、通常のゲートターンオフ・サイリスタよりも短時間でターンオフできターンオフ損失を大幅に低減できる。
本実施例の場合、ターンオン時間は８μｓ、ターンオフ時間は１２μｓであり十分な高速動作も実現できており、スイッチング損失も十分小さい。
半導体素子をパッケージにダイボンディングする際の機械ストレスでｐ＋エミッタ層６０２および接合端ｐ＋エミッタ層６２８にクラックや各種欠陥が発生することが懸念されたが、前記のようにオン抵抗やリーク電流の顕著な増大はなく良好であった。
このように本実施例では、半導体支持体６１９により実装時のｐ＋エミッタ層６０２に及ぼすストレスを大幅に緩和でき各種の欠陥を低減できるので、リーク電流や損失の低減ができるとともに歩留まりの向上すなわち量産性の向上ができる。また本実施例の半導体素子の逆阻止構造により、コレクタ配線部から第２のＪＴＥ表面までの距離を第１凹部の深さ分だけ増大できるので、半導体素子の他方の主表面における第２のＪＴＥ表面やドリフト層露出面へのコレクタ配線部による電界効果の影響を抑制でき、初期のみならず稼働時のチャネル発生等を抑制でき信頼性も向上できる。
以上のように、本実施例の構造により、逆阻止Ｓｉ−ＧＣＴの高い逆方向耐圧と低損失、高量産性、高信頼性を達成できる。
本発明になる第８の実施例は１５ｋＶ級の高耐圧ノンパンチスルー型逆阻止ｎチャネルＳｉＣ−ＩＧＢＴ半導体素子および半導体装置である。本半導体素子は前記実施例と同様に正方形状であり、サイズは５ｍｍｘ５ｍｍである。図１０に断面図の主要部（実施例１のＡ、Ｂ領域に該当）を示す。 セルＡの幅は約２０μｍ、ターミネーション領域Ｂの幅は約１１００μｍ、装置の厚さは約２５０μｍである。
本逆阻止ＳｉＣ−ＩＧＢＴ半導体素子の断面形状は、半導体材料としてＳｉの代わりにＳｉＣを用いている点とｎ電流拡大層７０４を設けている点、およびｐ半導体支持体７１９が１段構成である点を除けば実施例４とほぼ同じ構成である。
図１０を用いて本実施例の主要な断面構成を説明する。
セルＡはダイボンディングされる他方の主表面側から、コレクタ電極７０１、ｐコレクタ層７０２、ｎバッファー層７２２、ｎドリフト層７０３、ｎ電流拡大層７０４、ｐボディ層７０５、チャネル層７０６およびｎエミッタ層７０７の順で構成され、ｐコンタクト層７０８とｎエミッタ層７０７上にはエミッタ電極７０９が設けられている。更にｎエミッタ層７０７とチャネル層７０６およびｐボディ層７０５間のｎ電流拡大層７０４の上にはゲート酸化膜７１０が設けられ、このゲート酸化膜を介してゲート電極７１１が設けられている。例えば、ｐコレクタ層７０２は不純物濃度が約１ｘ１０１９ｃｍ−３で厚さが約３０μｍ、ｎバッファー層７２２は不純物濃度が約１ｘ１０１６ｃｍ−３で厚さが約１０μｍ、ｎドリフト層７０３は不純物濃度が約３ｘ１０１４ｃｍ−３で厚さが約２０８μｍ、ｎ電流拡大層７０４は不純物濃度が約１ｘ１０１６ｃｍ−３で厚さが約２μｍであってもよい。また、コンタクト層７０８は不純物濃度が約１ｘ１０１９ｃｍ−３で巾が６μｍ、ｎエミッタ層７０７は不純物濃度が約４ｘ１０１９ｃｍ−３で巾が３μｍ、ｐボディ層７０５は不純物濃度が約１ｘ１０１８ｃｍ−３で巾が１４μｍ、チャネル部７０６は不純物濃度が約２ｘ１０１６ｃｍ−３で巾が約１μｍであってもよく、ｎ電流拡大層７０４の主表面への露出部の幅すなわちｐボディ７０５間の幅は約６μｍであってもよい。この場合はセルの幅は約２０μｍである。なお、ゲート酸化膜の厚さは約５００オングストロームであってもよい。なお、ｎ電流拡大層７０４の機能は実施例６と同じなので説明を割愛する。
ターミネーション領域Ｂの一方の主表面側は、ＳｉＣ−ＩＧＢＴセルの半分と接合端ｐボディ層７２６、２ゾーン構成のＪＴＥ７１２、チャネルストッパ層７１３などから構成されている。ターミネーション領域Ｂの凸部７０に設けた接合端ｐボディ層７２６のうちの活性領域側の部分上にはチャネルとｎエミッタ層、ｐコンタクト層が設けられ、更にその上にはゲート酸化膜を介してゲート電極とエミッタ電極としても機能する接合端ｐボディ層電極７２７とが形成されており、１／２のＩＧＢＴセルとして機能する。一方、接合端ｐボディ層７２６の凸部斜面側の部分上にはｎエミッタ層とゲート電極が形成されていないのでＩＧＢＴセルとしては機能しない。しかし、この接合端ｐボディ層７２６部分は、凸部斜面に沿った第１のｐ連結層７１５によって凸部底面８０のＪＴＥ７１２と接続されてメサＪＴＥを構成しており、メサとＪＴＥの両者の電界緩和効果が融合して高い電界緩和効果を発揮する。また、ＪＴＥ７１２から所定の距離をおいてｎチャネルストッパー層７１３が設けられている。
例えば、凸部の高さは約３μｍ、２ゾーンＪＴＥの斜面に近いゾーン７１２ａは不純物濃度が約３ｘ１０１７ｃｍ−３で巾が約３５０μｍ且つ厚さが約０．６μｍ、斜面から遠いゾーン７１２ｂは不純物濃度が約１．５ｘ１０１７ｃｍ−３で巾が約３００μｍ且つ厚さが約０．６μｍであってもよい。また、第１のｐ連結層７１５は不純物濃度が約３ｘ１０１７ｃｍ−３であってもよく、ｎチャネルストッパー層は不純物濃度が約１ｘ１０１８ｃｍ−３、ＪＴＥ７１２とｎチャネルストッパー層７１３間は約１００μｍであってもよい。
一方、ターミネーション領域Ｂの他方の主表面側には、活性領域のｐコレクタ７０２に接してその周囲を取り囲む接合端ｐコレクタ層７２８が設けられ、更にこの層に接してこの層の周囲を取り囲んで第１の凹部７１６が設けられ、凹部の底面には２ゾーンのＪＴＥ７１７が設けられている。また、ＪＴＥ７１７は凹部斜面に沿って設けられた第２のｐ連結層７１８により、接合端ｐコレクタ７２８と接続されて第２のメサＪＴＥが構成されている。また、接合端ｐコレクタ層７２８は前記１／２のＩＧＢＴセルのコレクタとしても機能する。第１の凹部をはさんで活性領域や接合端ｐコレクタ層７２８の反対側には、ｐ半導体支持体７１９が設けられている。このｐ半導体支持体７１９はｐコレクタ７０２および接合端ｐコレクタ層７２８と同一の工程で作製され、第１の凹部７１６により分断されたものである。ｐ半導体支持体７１９と第１の凹部７１６は絶縁物である第２のパッシベーション膜７２０で表面が被覆されているので、コレクタ層７０２やコレクタ電極７０１から電気的に絶縁されており、主に実装時にＩＧＢＴセルの損傷を抑制する支持体としての機能をもつ。
例えば、第１の凹部７１６は深さが約４５μｍで底部の幅が約７５０μｍ、ＪＴＥ７１７の活性領域に近いゾーン７１７ａは不純物濃度が約３ｘ１０１７ｃｍ−３で巾が約３５０μｍ、活性領域から遠いゾーン７１７ｂは不純物濃度が約１．５ｘ１０１７ｃｍ−３で巾が約３００μｍ、第２のｐ連結層７１８は不純物濃度が約３ｘ１０１７ｃｍ−３であってもよい。
ｎバッファー層７２２の機能は実施例４と同様なので説明は割愛する。
分断されたｎバッファー層７２３とチャネルストッパ７２４で構成する第２のチャネルストッパの機能は、実施例４の第２のｎチャネルストッパと基本的に同じであるので説明は省略するが、より大きなチャネル阻止能力があり、逆耐圧の低下も抑制できるので、品質が安定化し量産性が向上できるとともに信頼性の改良にも効果的であった。このチャネルストッパ７２４は、概略的には例えば次のようなプロセスフローで形成する。一方の面にｎ電流拡大層７０４を設けたドリフト層７０３の他方の面にエピタキシャル成長で形成したｎバッファー層７２２に窒素を局所的にイオン打込みし、その後ｐコレクタ層７０２をエピタキシャル成長した後に第１の凹部７１６をエッチングしてメサ状の半導体支持体７１９を形成することにより形成する。このチャネルストッパ７２４の不純物濃度は、例えば約１ｘ１０１８ｃｍ−３、であってもよい。
図１１は本実施例の半導体装置の主要断面図を示す。半導体素子７５０をダイボンディングするコレクタ配線部７５３の半導体素子７５０の周囲に、溝を形成することなしにメサ状接続部７６３を設けている点を除けば、その断面構成は図３の実施例１とほぼ同様である。
この断面構成は、本実施例のように半導体素子７５０のサイズが小さい場合に好適である。高い耐圧に対応してコレクタ配線部７５３のメサ状接続部７６３の高さを高くしてある。これはダイシング面７３０とコレクタ配線部７５３との最短距離を十分確保し、この間の絶縁破壊耐圧が半導体素子の逆方向耐圧以上になるようにするためである。本実施例の場合は耐圧が１５ｋＶであるので、例えばこの間のレジンの絶縁破壊電界が約６０ｋV／ｃｍの場合はこのメサ状接続部７６３の高さは約２．５ｍｍ以上にすればよい。
メサ状接続部７６３の上面も素子サイズに対応して小さくしてあるが、コレクタ電極よりも過度に小さくするとダイボンディング部の抵抗が増えて発熱が増大したり、半導体素子の熱の放散が損ねられたり、ダイボンディング強度が損ねられてしまう。一方、真空中でレジンを滴下塗布する際に、メサ状接続部６３と半導体素子の第１の凹部の間にガスが残留するのを避けるとともに、レジンが充満できるようにするためには、ｐ半導体支持体７１９よりも内側に存在するような大きさにする必要がある。
本実施例の半導体装置の場合、典型的な順方向耐圧は約１５．４〜１５．９ｋＶであり、逆方向耐圧は約１５．２〜１５．７ｋＶであった。Ｖｃｅ＝５Ｖ、ゲート電圧＝２０Ｖ印加時における単位面積当たりの微分オン抵抗は室温で約４１ミリオーム・ｃｍ２と小さく、且つターンオフ時間も２６０ｎｓと短く、Ｓｉ−ＩＧＢＴに比べて損失を大幅に低減できた。
このように本実施例の構造により、実施例１の効果に加えて、ＳｉＣを用いたので大幅な高耐圧化と低損失化が達成できるとともに、ｎバッファー層７２２とｎ電流拡大層７０４により更なる損失の低減ができ、且つ第２のチャネルストッパ７２３と７２４により量産性や信頼性の向上も達成できる。
以上、第１から第８の実施例に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値や半導体材料を変更することにより２０ｋＶや５０ｋＶといった更に高い耐圧の逆阻止半導体装置や１ｋＶや４ｋＶといった低目の耐圧の逆阻止半導体装置に展開できることは当然である。また、ｎチャネルＩＧＢＴについて説明したが、極性が反対のｐチャネルＩＧＢＴに展開できることも当然である。更に、ターミネーションがＪＴＥの場合について主に説明したが、第１および第２ターミネーションのいづれも、ＦＬＲやＲＥＳＵＲＦ、ガードリング等の他のターミネーションや濃度の異なる更に多数のゾーン（４ゾーンや１２ゾーン等）から構成されるＪＴＥ等を適用できることも当然である。素子形状やセル形状も実施例で言及した形状以外の種々の形状が採用できることも当然である。また第１凹部のみの場合について言及したが、更に多段の凹部を設ける場合にも同様に適用できるものである。
また逆阻止半導体素子として、逆阻止ＩＧＢＴと逆阻止ＧＣＴについて言及したが、逆阻止ＭＧＢＴや逆阻止ＳＩＡＦＥＴＨ（Static Induction Accumulated Thyrisitor），逆阻止ＳＩサイリスタ（Static Induction Thyristor）, 逆阻止ＭＯＳサイリスタ等の他のバイポーラ半導体素子を適用できることも当然である。
更に、１個の逆阻止半導体素子のみを内蔵した半導体装置について言及したが、複数個のしかも構造の異なる本発明になる逆阻止半導体素子同士を内蔵した逆阻止半導体装置や１個以上の本発明になる逆阻止半導体素子とその他の半導体素子とを内蔵した逆阻止半導体装置、更には半導体素子の制御回路までをも内蔵した逆阻止半導体装置にも当然応用展開できるものである。
また、本発明の半導体装置のパッケージ構造としては、一般的なＩＧＢＴモジュールを想定したパッケージ構造について言及したが、ＴＯ３型やデュアルインライン型等の片面半田接着型のパッケージ構造や、他の片面および両面圧接型のパッケージ構造に適用できることも当然である。
以上のように、本発明にかかる半導体装置は、高性能で高耐圧を有する各種の逆阻止半導体装置や双方向半導体スイッチング装置に適用することができる。また、配電系統に直結する高耐圧インバータ等に利用でき、この場合はトランスやコンデンサを除去することもでき、システムの大幅な小型軽量化や省エネルギー化が可能になる。また、現在の配電系統にとどまらず、次世代の系統網であるスマートグリッドへの利用が可能である。更に、大型ファンやポンプ、圧延機といった産業用機器の制御装置にも利用できる。
１５，７０：一方の主表面の凸部
２０，８０：一方の主表面の凸部の底部
３０、２３０、３３０、４３０、５３０、６３０，７３０：ダイシング面
５０，７５０：半導体素子
５１７５１：銅板
５２，７５２：窒化シリコン
５３，７５３：コレクタ配線部
５４，７５４：エミッタ配線部
５５，７５５：ゲート配線部
５６，７５６：エミッタ電極
５７，７５７：ゲート電極
５８７５８：ダイボンディング用半田
５９、６０，７５９，７６０：ワイヤ
６１，７６１：保護用高耐熱レジン
６２，７６２：モールド用高耐熱レジン
６３，７６３：メサ状接続部
１０１、２０１、２５１、３０１、401、501、６０１：コレクタ電極
１０２、２０２、２５２、３０２、４０２、５０２、６０２：コレクタ層
１０３、２０３、２５３、３０３、403、503、603，７０３：ドリフト層
１０４、４０４、５０４、６０４：電流拡大層
１０５、２０５、５０５，６０５：ボディ層
１０６、２０６、６０６： チャネル層
１０７、２０７、２５７、３０７、407、507、６０７ ：エミッタ層
１０８、２０８、６０８：コンタクト層
１０９、２０９、２５９、３０９、409、509、６０９：エミッタ電極
１１０：ゲート酸化膜
１１１，２１１、２６１、３１１、411、511、611、７０８：ゲート電極
１１２a、b、２１２、２６２、312、412、512、612、７１２：第１のＪＴＥ
１１３、２６３、３１３、413、513、613,713：第１のチャネルストッパ層
１１４： 凸部斜面
１１５、２１５、２６５、３１５、４１５、６１５ ：第１連結層
１１６，２１６、３１６、４１６、 ：第１の凹部
１１７ａ，ｂ、２１７、２６７、３１７、417、617、717：第２ＪＴＥ
１１８，２１８、２６８、３１８、４１８、６１８：第２連結層
１１９、２１９、２６９、３１９、４１９、６１９：半導体支持体
１２６、２２６、２７６、326、426、526、626、726：接合端ボディ層
１２７、２２７、３２７、４２７、527、６２７、：接合端ボディ層電極
１２８、２２８，３２８、４２８、５２８、628、728：接合端コレクタ層
１５０，２５０，２８０，４５０：ドリフト層が露出するＳｉＣ界面部分
２２０、２７０、３２０、４２０、６２０：パッシベーション膜
２２１、２７１、３２１、４２１、６２１：ダイシング部を含むメサ底面
２２２、２７２、３２３、３２４、４２３、４２４、５２３、５３１、
６２３，６２４、７２３、７２４：第２のチャネルストッパ又はその一部
３２２、４２２、５２２、６２２、７０４：バッファー層
３２４：第２の凹部
４０４: 電荷蓄積層
５２４：５２５：斜面の絶縁膜もしくは酸化膜
７０１：アノード電極
７０２：ｐ＋エミッタ層
７０５：ｐベース層
７０６：ｎ＋エミッタ層
７０７：カソード電極

Claims (8)

  1. 一つ以上のセルを並列接続して内蔵した活性領域とターミネーション領域とから構成され、ターミネーション領域が活性領域に接してその周囲を取り囲んでいる構成をもつ一対の主表面を有する半導体素子であり、
    両領域は主表面間に両領域の表面が主表面を構成するように設けられ、且つ半導体装置を横断する共通の第１の導電型の第１半導体層を有しており、活性領域の各セルは各々の他方の主表面への露出面に第１の主電極が設けられ且つ各々の一方の主表面への露出面に第２の主電極が設けられている半導体素子において、
    ターミネーション領域の一方の主表面には、少なくとも第１の導電型の第１半導体層内に設けられた第１のターミネーションと第１の導電型の第５半導体層とが活性領域側から順次露出しており、その間には第１の導電型の第１半導体層が露出しており、且つこれらの露出面は第１のパッシベーション膜で被覆されており、更に第１のターミネーションは第２の主電極と電気的に接続されており、
    ターミネーション領域の他方の主表面には、活性領域の周囲を取り囲む第１の凹部が、底面が前記第１の導電型の第１半導体層内に含まれるように設けられ、第１の凹部の底面には第２のターミネーションが露出して設けられ且つ第１の主電極と電気的に接続されており、
    第１の凹部をはさんで活性領域と反対側の他方の主表面には、第１の導電型の第１半導体層と接する第１０の半導体層が他方の主表面に露出して設けられており、第１の主電極と接する部分以外の他方の主表面は全て第２のパッシベーション膜で被覆されていることを特徴とする半導体素子。
  2. 前記の一方の主表面には、凸部が設けられており、凸部には少なくとも前記活性領域とターミネーション領域の第２の導電型の第３半導体層が設けられ、第２の導電型の第３半導体層の一部は凸部の表面と側面に露出しており、その厚さは凸部の高さより小さく、更に前記第１のパッシベーション膜は第２の導電型の第３半導体層の凸部側面への露出面も被覆しており、
    前記の他方の主表面には、活性領域に接してその周囲を取り囲む第２の導電型の第４半導体層が前記第１の導電型の第１半導体層の他方の表面に接して設けられ、更に前記第１の凹部はこの第２の導電型の第４半導体層に接してその周囲を取り囲んで設けられ、第２の導電型の第４半導体層は厚さが第１の凹部の深さよりも小さく且つその側面が第１の凹部の斜面に露出しており、
    前記の各セルは、他方の主表面に露出し且つ前記第１の導電型の第１半導体層と接する第２の導電型の第１半導体層と 前記第１の導電型の第１半導体層内に設けられ且つ一方の主表面に露出する第２の導電型の第２半導体層と、第２の導電型の第２半導体層内に設けられ且つ一方の主表面に露出する複数の第１の導電型の第２半導体層とを有し、
    第２の導電型の第１半導体層の主表面露出面と第２の導電型の第４半導体層の表面で且つ第２のパッシベーション膜で被覆されていない部分には第１の主電極が設けられ、
    複数の第１の導電型の第２半導体層の一方の主表面に露出する面の一部とその間の第２の導電型の第２半導体層の一方の主表面に露出する面には第２の主電極が設けられ、
    第１の導電型の第２半導体層と第２の導電型の第２半導体層との第２の主電極が設けられていない主表面露出面および第１の導電型の第１半導体層の一方の主表面露出面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第１の主電極どうし、第の２主電極どうし、ゲート電極どうしは各々電気的に接続されており、
    第２の導電型の第３半導体層は前記第１のターミネーションと第２の導電型の第５半導体層で連結され、セルの第２の導電型の第２半導体層とも電気的に接続されており、第２の導電型の第４半導体層は前記第２のターミネーションと第２の導電型の第６半導体層で連結され、第２の導電型の第１半導体層とも電気的に接続されていることを特徴とする請求項１に記載の半導体素子。
  3. 第１の凹部に接し且つ表面が第２のパッシベーション膜で被覆されている前記第１０の半導体層は、第２の導電型を有しており、且つ形状が１段以上の複数段を有する凸状であり、接している第１の導電型の第１半導体層から１段目までの高さは第２の導電型の第１半導体層の厚さおよび第２の導電型の第４半導体層の厚さと等しく、第１の凹部の深さよりも小さく、
    前記第１０の半導体層と第１の導電型の第１半導体層との間に、第１の導電型の第１半導体層よりも高い不純物濃度を有する第１の導電型の第６半導体層が設けられていることを特徴とする請求項１および２に記載の半導体素子。
  4. 前記の凸部には、一方の主表面と第１の導電型の第１半導体層との間に第１の導電型の第３半導体層が側面が凸部の斜面に露出するように設けられており、且つ前記第２の導電型の第２半導体層と第２の導電型の第３半導体層を各々が一方の主表面に露出するように内蔵しており、更に第１の導電型の第１半導体層よりも高い不純物濃度を有しており、前記ゲート酸化膜はこの第１の導電型の第３半導体層と前記第２の導電型の第２半導体層の表面には少なくとも設けられていることを特徴とする請求項２または３に記載の半導体素子。
  5. 第１の導電型の第１半導体層と第２の導電型の第１半導体層、第２の導電型の第４半導体層および第２の導電型の第１０半導体層との間に、第１の導電型の第４半導体層が設けられており、その不純物濃度は第１の導電型の第１半導体層の不純物濃度よりも高く、第１の導電型の第６半導体層および第２の導電型の第１半導体層の不純物濃度よりも低いことを特徴とする請求項２または３または４に記載の半導体素子。
  6. 請求項１において、一方の主表面には、凸部が設けられており、凸部には少なくとも前記活性領域とターミネーション領域の第２の導電型の第３半導体層が設けられ、第２の導電型の第３半導体層の一部は凸部の表面と側面に露出しており、その厚さは凸部の厚さより小さく、更に前記第１のパッシベーション膜は第２の導電型の第３半導体層の凸部側面への露出面も被覆しており、
    前記の他方の主表面には、活性領域に接してその周囲を取り囲む第２の導電型の第４半導体層が設けられ、更に前記第１の凹部はこの第２の導電型の第４半導体層に接してその側面が第１の凹部の斜面に露出するようにその周囲を取り囲んで設けられており、
    前記の各セルは、他方の主表面に露出し且つ前記第１の導電型の第１半導体層と接する第２の導電型の第１半導体層と 前記第１の導電型の第１半導体層内に設けられ且つ一方の主表面に露出する第２の導電型の第２半導体層と、第２の導電型の第２半導体層内に設けられ且つ一方の主表面に露出する複数の第１の導電型の第２半導体層とを有し、第２の導電型の第１半導体層の主表面露出面と第２の導電型の第４半導体層の表面で且つ第２のパッシベーション膜で被覆されていない部分には第１の主電極が設けられ、複数の第１の導電型の第２半導体層の一方の主表面に露出する面の一部とその間の第２の導電型の第２半導体層の一方の主表面に露出する面には第２の主電極が設けられ、
    第１の導電型の第２半導体層と第２の導電型の第２半導体層との第２の主電極が設けられていない主表面露出面および第１の導電型の第１半導体層の一方の主表面露出面にはゲート酸化膜が設けられ、その上にはゲート電極が設けられ、各セルの第１の主電極どうし、第の２主電極どうし、ゲート電極どうしは各々電気的に接続されており、
    第２の導電型の第３半導体層はセルの第２の導電型の第２半導体層とも電気的に接続されており、第２の主電極と電気的に接続された電極が前記凸部の斜面と底面に第１のパッシベーション膜を介して、第２の導電型の第３半導体層から前記第１のターミネーションに至るように設けられており、
    第２の導電型の第４半導体層は第２の導電型の第１半導体層とも電気的に接続されており、第１の主電極と電気的に接続された電極が前記第１の凹部の斜面と底面に第２のパッシベーション膜を介して、第２の導電型の第４半導体層から第２のターミネーションに至るように設けられており、
    前記第１の導電型の第１半導体層と第２の導電型の第１半導体層および第２の導電型の第４半導体層との間に、第１の導電型の第１半導体層よりも高い不純物濃度を有する第１の導電型の第４半導体層を、その側面および第１の導電型の第１半導体層が第１の凹部の斜面に露出するように設け、
    第１の導電型の第１半導体層と前記一方の主表面との間に、前記複数の第１の導電型の第２半導体層を内蔵した前記第２の導電型の第２半導体層および第２の導電型の第３半導体層を内蔵した第１の導電型の第３半導体層を、その側面が前記凸部の斜面に露出するように設け、その厚さを凸部の厚さよりも小さくし且つその不純物濃度を第１の導電型の第１半導体層よりも高くせしめたことを特徴とする半導体素子。
  7. 前記の活性領域内の各セルは、他方の主表面に露出し且つ第１の導電型の第１半導体層の他方の表面と接する第２の導電型の第７半導体層と第１の導電型の第１半導体層の一方の表面と接する第２の導電型の第８半導体層と、第２の導電型の第８半導体層の中央部で接している第１の導電型の第９半導体層を有し、
    第２の導電型の第７半導体層の他方の主表面に露出する面には第４の主電極が設けられ、第１の導電型の第９半導体層の一方の主表面に露出する面には第５の主電極が設けられ、第２の導電型の第８半導体層の一方の主表面に露出する面には、両端にゲート電極が設けられ且つ第５の主電極とゲート電極の間に第３のパッシベーション膜が設けられており、
    各セルの第４の主電極どうし、第５の主電極どうし、ゲート電極どうしは各々電気的に接続されており、
    前記第２の導電型の第８半導体層は第１のターミネーションと第２の導電型の第５半導体層で連結され、第２の導電型の第７半導体層は第２のターミネーションと第２の導電型の第６半導体層で連結されていることを特徴とする請求項１に記載の半導体素子。
  8. 少なくとも、１個以上の請求項１から７に記載の半導体素子とパッケージとを含む半導体装置であり、
    パッケージは半導体素子の前記第１の主電極および前記第２の主電極と半導体素子のゲート電極とに各々電気的に接続した第１の主配線および第２の主配線とゲート配線とを有しており、各配線は外部配線と接続するための第１の主端子および第２の主端子とゲート端子とを有しており、
    第１の主配線において、少なくとも半導体素子の前記第１の主電極が接続する部分はメサ状に盛り上がっており、その表面のメサ状接続部は半導体素子の他方の主表面の前記第１０の半導体層に対向する位置よりも内側に存在しており、
    少なくとも半導体素子とその周辺部および各配線の一部はレジンで被覆されており、前記第１の主配線と半導体素子の端面間の絶縁破壊電圧が半導体素子の逆方向耐圧よりも高くなるように前記第１の主配線と半導体素子の端面間の最短距離を設定したことを特徴とする半導体装置。
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