CN111446244A - 半导体装置 - Google Patents

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坂本俊介
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Abstract

本发明提供能够对导线接合区域的中心部的发热量进行抑制的半导体装置。半导体装置(100)在单元区域(101)内具有多个IGBT单元。发射极电极(10)是在多个IGBT单元导通时成为电流路径的表面电极，形成为将多个IGBT单元覆盖。导线(10a)与发射极电极(10)接合。至少在发射极电极(10)和导线(10a)接合的区域即导线接合区域(30)的中心部的下方形成有不进行双极动作的哑单元。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及电力控制用半导体装置。
背景技术
就具有IGBT(Insulated Gate Bipolar Transistor)、MOSFET(Metal OxideSemiconductor Field Effect Transistor)等电力控制用半导体装置(功率半导体装置)的功率模块而言，在半导体装置的表面形成的电极(以下称为“表面电极”)与模块的封装件所具有的电极之间的连接一般是通过铝等金属制的导线进行的。
在半导体装置的表面电极能够对导线进行接合的区域、能够接合的导线的根数由于组装装置的制约等受到限制，因此在表面电极对导线进行接合的区域(以下称为“导线接合区域”)是表面电极的局部。因此，在位于导线接合区域之下的单元(Cell)流动的电流直接向导线流入，但在位于导线接合区域外侧的单元流动的电流在沿横向流过表面电极之后向导线流入。因此，电流必然集中于导线接合区域的附近，该部分的发热量在半导体装置的芯片的面内最大。因此，导线接合区域的温度成为决定半导体装置的SCSOA(短路破坏耐量)的主要原因。
在下述的专利文献1中公开了如下技术，即，通过使位于导线接合区域正下方的单元的通电能力比位于导线接合区域正下方之外部位的其他单元的通电能力低，从而减少导线接合区域的发热量，对由温度变化引起的导线的剥离、断裂进行抑制而对半导体装置的寿命进行改善。
专利文献1：日本特开2010-004003号公报
在专利文献1的技术中，由于能够抑制导线接合区域的发热量，因此能够有助于SCSOA的改善。但是，由于在半导体装置流动的电流在导线接合区域之中特别容易集中在其中心部，因此为了实现SCSOA的进一步改善，期望对导线接合区域的中心部的发热量进行抑制的技术。
发明内容
本发明就是为了解决上述的课题而提出的，其目的在于提供能够对导线接合区域的中心部的发热量进行抑制的半导体装置。
本发明涉及的半导体装置具有：多个晶体管单元，它们形成于半导体层；电流电极，其形成为将所述多个晶体管单元覆盖，该电流电极在所述多个晶体管单元导通时成为电流路径；导线，其与所述电流电极接合；以及哑单元，其在所述半导体层，至少形成于所述导线与所述电流电极接合的区域即导线接合区域的中心部的下方，该哑单元不进行双极动作。
发明的效果
根据本发明，由于导线接合部的中心部的下方的单元不进行双极动作，因此能够对导线接合区域的中心部的发热量进行抑制。
附图说明
图1是实施方式1涉及的半导体装置的俯视图。
图2是实施方式1涉及的半导体装置的单元区域的剖视图。
图3是实施方式1涉及的半导体装置的单元区域处的半导体层的俯视图。
图4是实施方式2涉及的半导体装置的单元区域的剖视图。
图5是实施方式3涉及的半导体装置的单元区域的剖视图。
图6是表示在实施方式4中对IGBT单元的通电能力进行设定的参数的图。
图7是表示在实施方式4中对IGBT单元的通电能力进行设定的参数的图。
图8是表示实施方式5涉及的半导体装置的从导线接合区域的中心算起的距离和MOSFET通电能力之间的关系的例子的曲线图。
标号的说明
1半导体衬底，2基极层，3发射极层，4接触层，5电荷蓄积层，6栅极绝缘膜，7栅极电极，8层间绝缘膜，9接触孔，10发射极电极，11缓冲层，12集电极层，13集电极(collector)电极(electrode)，15漂移层，20栅极焊盘，10a、20a导线，30导线接合区域，100半导体装置，101单元区域，102终端区域。
具体实施方式
下面，对本发明的实施方式涉及的半导体装置进行说明。在各实施方式中，作为半导体装置的例子示出沟槽栅型的IGBT。但是，半导体装置不限于IGBT，也可以是例如MOSFET、将FWD(Free Wheeling Diode)内置于IGBT的RC-IGBT(Reverse-conducting IGBT)等。另外，半导体装置的栅极电极的构造不限于沟槽栅型，也可以是平面栅型。并且，半导体装置的材料除了通常的Si(硅)之外，也可以是例如SiC(碳化硅)、GaN(氮化镓)等宽带隙半导体。另外，在各实施方式中，将第一导电型设为N型、将第二导电型设为P型进行说明，但也可以将第一导电型设为P型、将第二导电型设为N型。
＜实施方式1＞
图1是实施方式1涉及的半导体装置100即IGBT芯片的俯视图。如图1所示，半导体装置100包含：单元区域101，其形成有多个作为晶体管单元的IGBT单元；以及终端区域102，其设置为包围单元区域101，在终端区域102形成有例如保护环、JTE(JunctionTermination Extension)等终端构造。在半导体装置100的上表面，作为表面电极，形成有在单元区域101的整面形成的发射极电极10、以及在终端区域102的一部分形成的栅极焊盘20。
发射极电极10形成为将单元区域101内的多个IGBT单元覆盖，是在上述多个IGBT单元导通时成为电流路径的电流电极。栅极焊盘20与单元区域101内的多个IGBT单元的栅极电极连接，是用于输入对多个IGBT单元的接通(导通)、断开(非导通)进行切换的控制信号的控制电极。
发射极电极10与导线10a接合，发射极电极10经由导线10a而与外部的电极(例如，功率模块的封装件的电极等)连接。另外，栅极焊盘20与导线20a接合，栅极焊盘20经由导线20a与外部的电极连接。与发射极电极10接合的导线10a在多个IGBT单元导通时成为电流路径。下面，将发射极电极10的包含与导线10a的接合部在内的一定范围的区域30称为“导线接合区域”。在本实施方式中，将把发射极电极10和导线10a的接合部包围的矩形内的区域规定为导线接合区域30。
图2(a)～(c)是半导体装置100的单元区域101的剖视图。另外，图3(a)～(c)是半导体装置100的单元区域101处的半导体层的俯视图。在图3(a)～(c)中，省略了在半导体层之上形成的结构要素(图1所示的发射极电极10等)的图示。
图2(a)及图3(a)示出导线接合区域30的外侧的单元区域101的构造，图2(a)相当于沿图3(a)的A-A线的剖面。图2(b)及图3(b)示出导线接合区域30的内侧即导线接合区域30的下方的单元区域101的构造，图2(b)相当于沿图3(b)的B-B线的剖面。但是，在图2(b)及图3(b)中，不包含导线接合区域30的中心部。图2(c)及图3(c)示出导线接合区域30的中心部的下方的单元区域101的构造，图2(c)相当于沿图3(c)的C-C线的剖面。
如图2(a)及图3(a)所示，在导线接合区域30的外侧形成有多个IGBT单元。IGBT单元是使用N-型半导体层即半导体衬底1形成的。这里，将各剖视图中的半导体衬底1的上侧(发射极侧)的面定义为“上表面”，将下侧(集电极侧)的面定义为“下表面”。
在半导体衬底1的上表面侧的表层部形成有P型基极层2。并且，在基极层2的表层部形成有：与半导体衬底1相比杂质的峰值浓度高的N+型的发射极层3；以及与基极层2相比杂质的峰值浓度高的P+型的接触层4(在图2(a)的剖面中未图示)。另外，在基极层2之下形成有N型的电荷蓄积层5。这里，将在半导体衬底1处残留于电荷蓄积层5之下的N-型的区域称为“漂移层15”。
在半导体衬底1的上表面侧周期性地形成有多个沟槽，在包含各沟槽的内壁在内的半导体衬底1之上，形成有例如由氧化硅构成的栅极绝缘膜6。在栅极绝缘膜6之上，以将各沟槽填埋的方式形成有栅极电极7。即，栅极电极7与半导体衬底1之间由栅极绝缘膜6绝缘。
栅极电极7隔着栅极绝缘膜6与基极层2、发射极层3及电荷蓄积层5相邻。另外，在本实施方式中，栅极电极7的底部到达漂移层15。
在半导体衬底1的上表面之上，以覆盖栅极电极7的方式形成有层间绝缘膜8。在层间绝缘膜8之上形成有图1所示的发射极电极10。在层间绝缘膜8形成有到达发射极层3及接触层4的接触孔9，发射极电极10经过接触孔9与发射极层3及接触层4连接。即，接触孔9是将发射极层3与发射极电极10之间连接的接触构造。此外，图1所示的栅极焊盘20在未图示的区域与栅极电极7连接。
在半导体衬底1的下表面侧的表层部形成有P+型的集电极层12。在集电极层12的上侧，即漂移层15与集电极层12之间形成有与漂移层15相比杂质的峰值浓度高的N+型的缓冲层11。在半导体衬底1的下表面之上形成有与集电极层12连接的集电极电极13。
如果在将集电极电极13与发射极电极10之间正向偏置的状态下，对栅极电极7施加大于或等于阈值的电压，则在与栅极电极7相邻的基极层2的部分形成沟道，IGBT单元成为导通状态(接通状态)。在IGBT单元导通时，从集电极电极13向IGBT单元流入的电流经过集电极层12、缓冲层11、漂移层15、电荷蓄积层5、在基极层2形成的沟道、发射极层3、接触孔9而流向发射极电极10。即，发射极层3是在半导体层的表层部形成、在IGBT单元导通时成为电流路径的第一导电型(N型)的第一杂质扩散层，基极层2是隔着栅极绝缘膜6与栅极电极7相邻，在IGBT单元导通时形成成为电流路径的沟道的第二导电型(P型)的第二杂质扩散层。
如图2(b)及图3(b)所示，在除了导线接合区域30的中心部之外的导线接合区域30的下方也形成有多个IGBT单元。导线接合区域30的下方的IGBT单元的构造与导线接合区域30的外侧的IGBT单元基本相同。但是，对图3(a)和图3(b)进行比较可知，在俯视观察时，导线接合区域30的下方的IGBT单元的发射极层3(第一杂质扩散层)的宽度比导线接合区域30的外侧的IGBT单元的发射极层3的宽度窄。因此，导线接合区域30的下方的IGBT单元的通电能力低于导线接合区域30的外侧的IGBT单元的通电能力。
此外，本说明书中的“IGBT单元的通电能力”是指每单位面积的通电能力。每单位面积的通电能力是与IGBT单元的电流密度对应的概念。在本实施方式中，通过使IGBT单元的间距保持恒定，并且使位于导线接合区域30下方的各个IGBT单元的发射极层3的宽度变窄而降低通电能力，从而降低了导线接合区域30的下方的IGBT单元的通电能力。但是，例如，即使在使各个IGBT单元的通电能力保持恒定，并且增大了导线接合区域30的下方的IGBT单元的间距的情况下，导线接合区域30的下方的IGBT单元的通电能力也会降低(后述的实施方式2相当于此)。
另一方面，如图2(c)及图3(c)所示，在导线接合区域30的中心部的下方的单元没有形成成为电流路径的发射极层3。因此，导线接合区域30的中心部的下方的单元是不进行双极动作的单元(以下称为“哑(dummy)单元”)。
通常的IGBT由N沟道MOSFET和PNP晶体管(或者P沟道MOSFET和NPN晶体管)构成。例如图3(a)所示的IGBT单元包含：由栅极电极7、发射极层3及基极层2构成的n沟道MOSFET；以及由基极层2、漂移层15、集电极层12构成的PNP晶体管。
如果对图3(a)的IGBT单元的栅极电极7施加正向偏置，则在基极层2形成N沟道，N沟道MOSFET接通。由此，进行如下双极动作，即，从发射极层3经由N沟道向漂移层15流过将电子作为载流子的电流，在PNP晶体管的基极(漂移层15)蓄积电荷，从集电极层12流过将空穴作为载流子的电流。
另一方面，图3(c)的哑单元不具有发射极层3，不包含N沟道MOSFET。因此，在哑单元不进行如上述那样的双极动作，对导线接合区域30的中心部的下方的电流进行抑制。
根据实施方式1涉及的半导体装置100，由于在单元区域101处的导线接合区域30的中心部的下方配设有哑单元，因此能够对导线接合区域30的中心部的发热量进行抑制，能够有助于SCSOA的提高。
另外，通过在除了导线接合区域30的中心部之外的导线接合区域30的下方配设通电能力低的IGBT单元，从而不仅对导线接合区域30的中心部的发热量进行抑制，还对其周边部的发热量进行抑制。此外，由于在导线接合区域30配设哑单元和通电能力低的IGBT单元，因此导线接合区域30成为局部通电能力低的部分，但通过在导线接合区域30的外侧配设通电能力高的IGBT单元来弥补该情况，抑制了半导体装置100整体的通电能力的下降。
＜实施方式2＞
图4(a)～(c)是实施方式2涉及的半导体装置100的单元区域101的剖视图。图4(a)示出导线接合区域30的外侧的单元区域101的剖面，图4(b)示出除了导线接合区域30的中心部之外的导线接合区域30的下方的单元区域101的剖面，图4(c)示出导线接合区域30的中心部的下方的单元区域101的剖面。
如图4(a)及图4(b)所示，在导线接合区域30的外侧、除了导线接合区域30的中心部之外的导线接合区域30的下方，形成有多个IGBT单元。但是，对图4(a)和图4(b)进行比较可知，导线接合区域30的下方的IGBT单元处的栅极电极7的间距比导线接合区域30的外侧的IGBT单元处的栅极电极7的间距长。因此，导线接合区域30的下方的IGBT单元的通电能力低于导线接合区域30的外侧的IGBT单元的通电能力。
另一方面，如图4(c)所示，由于在导线接合区域30的中心部的下方的单元没有形成栅极电极7，因此该单元不包含N沟道MOSFET。因此，在导线接合区域30的中心部的下方的单元的基极层2没有形成成为电流路径的沟道。因此，导线接合区域30的中心部的下方的单元是不进行双极动作的哑单元。
就实施方式2涉及的半导体装置100而言，由于在单元区域101处的导线接合区域30的中心部的下方也配设有哑单元，因此与实施方式1同样地，能够对导线接合区域30的中心部的发热量进行抑制，能够有助于SCSOA的提高。
另外，通过在除了导线接合区域30的中心部之外的导线接合区域30的下方配设通电能力低的IGBT单元，从而不仅对导线接合区域30的中心部的发热量进行抑制，还对其周边部的发热量进行抑制。此外，由于在导线接合区域30配设哑单元和通电能力低的IGBT单元，因此导线接合区域30成为局部通电能力低的部分，但通过在导线接合区域30的外侧配设通电能力高的IGBT单元来弥补该情况，抑制了半导体装置100整体的通电能力的下降。
＜实施方式3＞
图5(a)～(c)是实施方式3涉及的半导体装置100的单元区域101的剖视图。图5(a)示出导线接合区域30的外侧的单元区域101的剖面，图5(b)示出除了导线接合区域30的中心部之外的导线接合区域30的下方的单元区域101的剖面，图5(c)示出导线接合区域30的中心部的下方的单元区域101的剖面。
如图5(a)及图5(b)所示，在导线接合区域30的外侧和除了导线接合区域30的中心部之外的导线接合区域30的下方形成有多个IGBT单元。但是，对图5(a)和图5(b)进行比较可知，导线接合区域30的下方的IGBT单元处的接触孔9(接触构造)的宽度比导线接合区域30的外侧的IGBT单元处的接触孔9的宽度窄。即，导线接合区域30的下方的IGBT单元处的接触孔9与发射极电极10的连接面积比导线接合区域30的外侧的IGBT单元处的接触孔9与发射极电极10的连接面积小。因此，导线接合区域30的下方的IGBT单元的通电能力低于导线接合区域30的外侧的IGBT单元的通电能力。
另一方面，如图5(c)所示，在导线接合区域30的中心部的下方的单元没有形成接触孔9。因此，在导线接合区域30的中心部的下方的单元不流过电流。因此，导线接合区域30的中心部的下方的单元是不进行双极动作的哑单元。特别地，在本实施方式中，由于哑单元没有与发射极电极10连接，因此也没有电流从哑单元流向发射极电极10。
就实施方式3涉及的半导体装置100而言，由于在单元区域101处的导线接合区域30的中心部的下方也配设有哑单元，因此与实施方式1同样地，能够对导线接合区域30的中心部的发热量进行抑制，能够有助于SCSOA的提高。
另外，通过在除了导线接合区域30的中心部之外的导线接合区域30的下方配设通电能力低的IGBT单元，从而不仅对导线接合区域30的中心部的发热量进行抑制，还对其周边部的发热量进行抑制。此外，由于在导线接合区域30配设哑单元和通电能力低的IGBT单元，因此导线接合区域30成为局部通电能力低的部分，但通过在导线接合区域30的外侧配设通电能力高的IGBT单元来弥补该情况，抑制了半导体装置100整体的通电能力的下降。
＜实施方式4＞
图6及图7是表示对IGBT单元的通电能力进行设定的各种参数的图，图6示出IGBT单元的剖视图，图7示出IGBT单元的半导体层的俯视图。
在实施方式1～3中，为了降低导线接合区域30的下方的IGBT单元的通电能力，采用了下述(a)～(c)的方法。
(a)使导线接合区域30下方的IGBT单元的发射极层3(第一杂质扩散层)的宽度W3比导线接合区域30的外侧的IGBT单元窄
(b)使导线接合区域30下方的IGBT单元的栅极电极7的间距P7比导线接合区域30的外侧的IGBT单元长
(c)使导线接合区域30下方的IGBT单元的接触孔9的宽度W9比导线接合区域30的外侧的IGBT单元窄
但是，降低导线接合区域30下方的IGBT单元的通电能力的方法并不限于此，例如也可以采用下述方法。
(d)使导线接合区域30下方的IGBT单元的发射极层3(第一杂质扩散层)的杂质的峰值浓度C3比导线接合区域30的外侧的IGBT单元低
(e)使导线接合区域30下方的IGBT单元的基极层2(第二杂质扩散层)的杂质的峰值浓度C2比导线接合区域30的外侧的IGBT单元高
(f)使导线接合区域30下方的IGBT单元的栅极绝缘膜的厚度W6比导线接合区域30的外侧的IGBT单元厚
(g)使导线接合区域30下方的IGBT单元的发射极层3(第一杂质扩散层)的深度D3比导线接合区域30的外侧的IGBT单元浅
(h)使导线接合区域30下方的IGBT单元的栅极电极7的沟槽深度D7比导线接合区域30的外侧的IGBT单元的沟槽浅
(i)使导线接合区域30下方的IGBT单元的电荷蓄积层5的杂质的峰值浓度C5比导线接合区域30的外侧的IGBT单元低
另外，作为其他方法，还存在如下方法：
(j)通过使哑单元分散在导线接合区域30的下方(即，导线接合区域30的下方的IGBT单元的剔除)，从而降低导线接合区域30的下方的IGBT单元的每单位面积的通电能力。
分散在导线接合区域30下方的哑单元的构造可以是实施方式1～3所示的构造中的任意者。
采用上述的哪个方法都会得到与实施方式1～3同样的效果。
＜实施方式5＞
例如，在半导体装置100的单元区域101处导线接合区域30所占的面积比例大的情况下，如果在导线接合区域30的下方配置哑单元及通电能力低的IGBT单元，则担心半导体装置100整体的通电能力下降。
因此，在实施方式5中，如图8的曲线图所示，通过在导线接合区域30的中心部的单元(哑单元)不设置具有通电能力的MOSFET，从而使该单元不进行双极动作，并且，通过从导线接合区域30的中心向外侧逐渐提高IGBT单元内的MOSFET的通电能力，从而从导线接合区域30的中心向外侧逐渐提高IGBT单元的通电能力。由此，能够以使电流密度从导线接合区域30的中心向外侧逐渐变高的方式，使导线接合区域30的电流密度具有梯度。其结果，能够对导线接合区域30的中心部附近的发热量进行抑制，并且对半导体装置100整体的通电能力下降进行抑制。
在本实施方式中，为了在导线接合区域30的下方的单元实现如图8所示的MOSFET的通电能力的电流分布，在导线接合区域30的中心部的下方配置哑单元，并且使导线接合区域30下方的IGBT单元的MOSFET的通电能力越是接近导线接合区域30的外周部越高。
IGBT单元的MOSFET的通电能力能够使用实施方式4中图6及图7所示的参数来设定。即，为了使导线接合区域30下方的IGBT单元的MOSFET的通电能力越是接近导线接合区域30的外周部越高，能够使用下述方法。
(a)使导线接合区域30下方的IGBT单元的发射极层3(第一杂质扩散层)的宽度W3越是接近导线接合区域30的外周部越宽
(b)使导线接合区域30下方的IGBT单元的栅极电极7的间距P7越是接近导线接合区域30的外周部越短
(c)使导线接合区域30下方的IGBT单元的接触孔9(接触构造)的宽度W9越是接近导线接合区域30的外周部越宽
(d)使导线接合区域30下方的IGBT单元的发射极层3(第一杂质扩散层)的杂质的峰值浓度C2越是接近导线接合区域30的外周部越高
(e)使导线接合区域30下方的IGBT单元的基极层2(第二杂质扩散层)的杂质峰值浓度越是接近导线接合区域30的外周部越低
(f)使导线接合区域30下方的IGBT单元的栅极绝缘膜6的厚度W6越是接近导线接合区域30的外周部越薄
(g)使导线接合区域30下方的IGBT单元的发射极层3(第一杂质扩散层)的深度D3越是接近导线接合区域30的外周部越深
(h)使导线接合区域30下方的IGBT单元的栅极电极7的沟槽的深度D7越是接近导线接合区域30的外周部越深
(i)使导线接合区域30下方的IGBT单元的电荷蓄积层5的杂质的峰值浓度C5越是接近导线接合区域30的外周部越高
另外，作为其他方法，还存在下述方法：
(j)使哑单元分散在导线接合区域30的下方，使导线接合区域30下方的哑单元相对于IGBT单元的比率越是接近导线接合区域30的外周部的位置越低(即，越是接近导线接合区域30的位置，使IGBT单元的剔除率越低)。
分散在导线接合区域30下方的哑单元的构造可以是实施方式1～3所示的构造中的任意者。
根据实施方式5涉及的半导体装置100，能够对导线接合区域30的中心部附近的发热量进行抑制，并且防止半导体装置100整体的通电能力下降。特别地，在半导体装置100的单元区域101处导线接合区域30所占的比例大的情况下是有效的。
此外，本发明在其发明的范围内，能够自由地组合各实施方式，或对各实施方式适当地进行变形、省略。

Claims (24)

1.一种半导体装置，其具有：
多个晶体管单元，它们形成于半导体层；
电流电极，其形成为将所述多个晶体管单元覆盖，该电流电极在所述多个晶体管单元导通时成为电流路径；
导线，其与所述电流电极接合；以及
哑单元，其在所述半导体层，至少形成于所述导线与所述电流电极接合的区域即导线接合区域的中心部的下方，该哑单元不进行双极动作。
2.根据权利要求1所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的通电能力低于所述导线接合区域的外侧的晶体管单元的通电能力。
3.根据权利要求2所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的通电能力越是接近所述导线接合区域的外周部越高。
4.根据权利要求1所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
多个所述哑单元分散在所述导线接合区域的下方。
5.根据权利要求4所述的半导体装置，其中，
在所述导线接合区域的下方，哑单元相对于晶体管单元的比率越是接近所述导线接合区域的外周部的位置越低。
6.根据权利要求1所述的半导体装置，其中，
所述多个晶体管单元各自具有：
栅极绝缘膜，其形成于所述半导体层之上；
栅极电极，其形成于所述栅极绝缘膜之上；
第一导电型的第一杂质扩散层，其形成于所述半导体层的表层部，该第一杂质扩散层在晶体管单元导通时成为电流路径；
第二导电型的第二杂质扩散层，其隔着所述栅极绝缘膜与所述栅极电极相邻，在该第二杂质扩散层形成在晶体管单元导通时成为电流路径的沟道；以及
接触构造，其将所述第一杂质扩散层和所述电流电极之间连接，
所述哑单元不具有所述第一杂质扩散层、所述栅极电极及所述接触构造中的大于或等于1个。
7.根据权利要求6所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述第一杂质扩散层的宽度比所述导线接合区域的外侧的晶体管单元的所述第一杂质扩散层的宽度窄。
8.根据权利要求7所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述第一杂质扩散层的宽度越是接近所述导线接合区域的外周部越宽。
9.根据权利要求6所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述栅极电极的间距比所述导线接合区域的外侧的晶体管单元的所述栅极电极的间距长。
10.根据权利要求9所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述栅极电极的间距越是接近所述导线接合区域的外周部越短。
11.根据权利要求6所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述接触构造的宽度比所述导线接合区域的外侧的晶体管单元的所述接触构造的宽度窄。
12.根据权利要求11所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述接触构造的宽度越是接近所述导线接合区域的外周部越宽。
13.根据权利要求6所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述第一杂质扩散层的杂质的峰值浓度低于所述导线接合区域的外侧的晶体管单元的所述第一杂质扩散层的杂质的峰值浓度。
14.根据权利要求13所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述第一杂质扩散层的杂质的峰值浓度越是接近所述导线接合区域的外周部越高。
15.根据权利要求6所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述第二杂质扩散层的杂质的峰值浓度高于所述导线接合区域的外侧的晶体管单元的所述第二杂质扩散层的杂质的峰值浓度。
16.根据权利要求15所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述第二杂质扩散层的杂质的峰值浓度越是接近所述导线接合区域的外周部越低。
17.根据权利要求6所述的半导体装置，其中，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述栅极绝缘膜的厚度比所述导线接合区域的外侧的晶体管单元的所述栅极绝缘膜的厚度厚。
18.根据权利要求17所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述栅极绝缘膜的厚度越是接近所述导线接合区域的外周部越薄。
19.根据权利要求6所述的半导体装置，其中，
就所述多个晶体管单元各自而言，所述栅极电极埋入于在所述半导体层形成的沟槽内，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述第一杂质扩散层的深度比所述导线接合区域的外侧的晶体管单元的所述第一杂质扩散层的深度浅。
20.根据权利要求19所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述第一杂质扩散层的深度越是接近所述导线接合区域的外周部越深。
21.根据权利要求6所述的半导体装置，其中，
就所述多个晶体管单元各自而言，所述栅极电极埋入于在所述半导体层形成的沟槽内，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述栅极电极的所述沟槽的深度比所述导线接合区域的外侧的晶体管单元的所述栅极电极的所述沟槽的深度浅。
22.根据权利要求21所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述栅极电极的所述沟槽的深度越是接近所述导线接合区域的外周部越深。
23.根据权利要求6所述的半导体装置，其中，
所述多个晶体管单元各自在所述第二杂质扩散层之下还具有第一导电型的电荷蓄积层，
所述多个晶体管单元中的一部分形成于除了所述导线接合区域的中心部之外的所述导线接合区域的下方，
所述导线接合区域的下方的晶体管单元的所述电荷蓄积层的杂质的峰值浓度低于所述导线接合区域的外侧的晶体管单元的所述电荷蓄积层的杂质的峰值浓度。
24.根据权利要求23所述的半导体装置，其中，
所述导线接合区域的下方的晶体管单元的所述电荷蓄积层的杂质的峰值浓度越是接近所述导线接合区域的外周部越高。
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